JPH0629240A - 半導体装置並びにその製造方法 - Google Patents
半導体装置並びにその製造方法Info
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- JPH0629240A JPH0629240A JP17999592A JP17999592A JPH0629240A JP H0629240 A JPH0629240 A JP H0629240A JP 17999592 A JP17999592 A JP 17999592A JP 17999592 A JP17999592 A JP 17999592A JP H0629240 A JPH0629240 A JP H0629240A
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- JP
- Japan
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- film
- contact hole
- adhesion layer
- semiconductor device
- layer
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】コンタクトホールの小径化の防止、逆テーパー
状態の低減及びタングステン埋め込み時の微小空隙の発
生を抑制できる半導体装置及びその製造方法を提供す
る。 【構成】高融点金属膜を形成し、アニールによりコンタ
クトホール底部の前記高融点金属膜のみをシリサイド化
した後、エッチングによりコンタクトホール側壁に存在
する前記高融点金属膜を除去する。そして、タングステ
ン膜を形成した後、エッチングによりコンタクトホール
外に存在する前記タングステン及び前記高融点金属を除
去する。
状態の低減及びタングステン埋め込み時の微小空隙の発
生を抑制できる半導体装置及びその製造方法を提供す
る。 【構成】高融点金属膜を形成し、アニールによりコンタ
クトホール底部の前記高融点金属膜のみをシリサイド化
した後、エッチングによりコンタクトホール側壁に存在
する前記高融点金属膜を除去する。そして、タングステ
ン膜を形成した後、エッチングによりコンタクトホール
外に存在する前記タングステン及び前記高融点金属を除
去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＳｉ及
びシリコン化合物と上層部の金属配線層との接続に関す
る。
びシリコン化合物と上層部の金属配線層との接続に関す
る。
【０００２】
【従来の技術】従来、化学的気相蒸着法（以下、ＣＶＤ
法と略記する）によりＷをコンタクトホール内に埋め込
む場合は高融点金属膜を形成し、アニールにより拡散層
と隣接する高融点金属をシリサイド化した後コンタクト
ホール側面に存在する高融点金属を除去することなしに
密着層及びＷ膜の形成を行なっていた。以下にその一例
を示す。
法と略記する）によりＷをコンタクトホール内に埋め込
む場合は高融点金属膜を形成し、アニールにより拡散層
と隣接する高融点金属をシリサイド化した後コンタクト
ホール側面に存在する高融点金属を除去することなしに
密着層及びＷ膜の形成を行なっていた。以下にその一例
を示す。
【０００３】従来法による拡散層と金属配線層との接合
部は図２に示すような断面構造となっていた。２０１は
拡散層、２０２は層間絶縁膜、２０３は高融点金属層、
２０４は密着層、２０５は高融点金属シリサイド、２０
６はタングステン、２０７は金属配線層、２０８は微少
空隙である。まず拡散層２０１を形成したシリコン基板
上に層間絶縁膜２０２としてＣＶＤ法により厚さ１．２
μｍのシリコン酸化膜（以下、ＳｉＯ2膜と記す）を形
成し、この層間絶縁膜２０２に直径０．６μｍのコンタ
クトホールを開孔する。
部は図２に示すような断面構造となっていた。２０１は
拡散層、２０２は層間絶縁膜、２０３は高融点金属層、
２０４は密着層、２０５は高融点金属シリサイド、２０
６はタングステン、２０７は金属配線層、２０８は微少
空隙である。まず拡散層２０１を形成したシリコン基板
上に層間絶縁膜２０２としてＣＶＤ法により厚さ１．２
μｍのシリコン酸化膜（以下、ＳｉＯ2膜と記す）を形
成し、この層間絶縁膜２０２に直径０．６μｍのコンタ
クトホールを開孔する。
【０００４】次に、層間絶縁膜２０２上での厚さが０．
１μｍとなるように高融点金属膜２０３を形成する。更
に高融点金属膜上での厚さが０．０５μｍとなるように
密着層２０４を形成する。後の工程でＣＶＤ法により形
成されるＷ膜は層間絶縁膜であるＳｉＯ2膜との密着性
が悪く、膜剥がれを起こす可能性がある。そこでこれを
防止する目的で密着層２０４を形成してある。
１μｍとなるように高融点金属膜２０３を形成する。更
に高融点金属膜上での厚さが０．０５μｍとなるように
密着層２０４を形成する。後の工程でＣＶＤ法により形
成されるＷ膜は層間絶縁膜であるＳｉＯ2膜との密着性
が悪く、膜剥がれを起こす可能性がある。そこでこれを
防止する目的で密着層２０４を形成してある。
【０００５】続いて、アニールすることにより、コンタ
クトホール底部に存在する拡散層２０１と隣接した高融
点金属をシリサイド化する。このようにして形成された
高融点金属シリサイド２０５はコンタクト抵抗を低減す
る働きを有する。
クトホール底部に存在する拡散層２０１と隣接した高融
点金属をシリサイド化する。このようにして形成された
高融点金属シリサイド２０５はコンタクト抵抗を低減す
る働きを有する。
【０００６】次に、コンタクトホール外の密着層上での
厚さが０．４μｍとなるようにＣＶＤ法によりＷ膜２０
６を形成する。この後、コンタクトホール外の層間絶縁
膜上のＷ、密着層並びに高融点金属をドライエッチング
により除去する。最後に、スッパタリング法により金属
配線層２０７を膜厚が０．５μｍとなるように形成し、
レジストをマスクにしてドライエッチングを行い、配線
を形成するという方法を用いていた。
厚さが０．４μｍとなるようにＣＶＤ法によりＷ膜２０
６を形成する。この後、コンタクトホール外の層間絶縁
膜上のＷ、密着層並びに高融点金属をドライエッチング
により除去する。最後に、スッパタリング法により金属
配線層２０７を膜厚が０．５μｍとなるように形成し、
レジストをマスクにしてドライエッチングを行い、配線
を形成するという方法を用いていた。
【０００７】
【発明が解決しようとする課題】しかし前述の従来技術
では、前記図２に示すようにＴｉ膜２０４の段差被覆性
が悪いために、コンタクトホール内のＷ２０６に微少空
隙２０８が発生するという問題を有する。即ち、コンタ
クトホール内にＴｉ２０３が形成されると、コンタクト
ホール径は小さくなり、アスペクト比は増大する。更
に、コントクトホール側壁に存在するＴｉ２０３はホー
ル上部で厚く、底部では薄くなる傾向にある。このた
め、ドライエッチング後のコンタクトホールの形状が、
全くテーパーの無い形状、即ち、コンタクトホール上部
での直径と底部での直径が同じ場合には、Ｔｉ２０３を
形成すると、コンタクトホール上部での直径が底部での
直径に比べて小さくなる逆テーパー形状になる。この様
な逆テーパー形状のコンタクトホールにＣＶＤ法でＷ２
０６を埋め込もうとした場合、コンタクトホール内には
Ｗ２０６が埋め込まれない微小空隙２０８が非常に発生
し易くなる。この様な微小空隙２０８には水分などが残
留し易く、配線の信頼性を著しく低下させる。Ｗ膜形成
後の微小空隙２０８の発生を抑制する方法、即ち、Ｔｉ
２０３を形成した後のコンタクトホールの逆テーパー形
状を改善する方法として、コンタクトホール上部の直径
を大きくする方法が考えられるが、この方法はデバイス
の微細化とは逆行するものである。
では、前記図２に示すようにＴｉ膜２０４の段差被覆性
が悪いために、コンタクトホール内のＷ２０６に微少空
隙２０８が発生するという問題を有する。即ち、コンタ
クトホール内にＴｉ２０３が形成されると、コンタクト
ホール径は小さくなり、アスペクト比は増大する。更
に、コントクトホール側壁に存在するＴｉ２０３はホー
ル上部で厚く、底部では薄くなる傾向にある。このた
め、ドライエッチング後のコンタクトホールの形状が、
全くテーパーの無い形状、即ち、コンタクトホール上部
での直径と底部での直径が同じ場合には、Ｔｉ２０３を
形成すると、コンタクトホール上部での直径が底部での
直径に比べて小さくなる逆テーパー形状になる。この様
な逆テーパー形状のコンタクトホールにＣＶＤ法でＷ２
０６を埋め込もうとした場合、コンタクトホール内には
Ｗ２０６が埋め込まれない微小空隙２０８が非常に発生
し易くなる。この様な微小空隙２０８には水分などが残
留し易く、配線の信頼性を著しく低下させる。Ｗ膜形成
後の微小空隙２０８の発生を抑制する方法、即ち、Ｔｉ
２０３を形成した後のコンタクトホールの逆テーパー形
状を改善する方法として、コンタクトホール上部の直径
を大きくする方法が考えられるが、この方法はデバイス
の微細化とは逆行するものである。
【０００８】そこで本発明はこのような問題点を解決す
るもので、その目的とするところはコンタクトホールの
小径化を防止し、逆テーパー状を低減することによりＷ
の埋め込み時に発生していた微小空隙の存在しない半導
体装置及びその製造方法を提供するところにある。
るもので、その目的とするところはコンタクトホールの
小径化を防止し、逆テーパー状を低減することによりＷ
の埋め込み時に発生していた微小空隙の存在しない半導
体装置及びその製造方法を提供するところにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
Ｓｉ及びシリコン化合物と上層部の金属配線層を接続す
るコンタクトホールに於て、コンタクトホール底部の構
造が下層より順にＳｉあるいはシリコン化合物／高融点
金属シリサイド／密着層／Ｗとなっており、加えてコン
タクトホール側面の構造が外側より順に層間絶縁膜／密
着層／Ｗとなっている構造を有することを特徴とする。
また、本発明の半導体装置の製造方法は ａ）コンタクトホール形成後、高融点金属膜を形成する
工程と ｂ）アニールによりコンタクトホール底部の前記高融点
金属をシリサイド化する工程と ｃ）シリサイド化されていない前記高融点金属をエッチ
ングにより除去する工程と ｄ）密着層を形成する工程と ｅ）前記密着層上にＷ膜を形成する工程と ｆ）前記Ｗ膜をエッチングする工程と ｇ）前記高融点金属をエッチングする工程とからなるこ
とを特徴とする。
Ｓｉ及びシリコン化合物と上層部の金属配線層を接続す
るコンタクトホールに於て、コンタクトホール底部の構
造が下層より順にＳｉあるいはシリコン化合物／高融点
金属シリサイド／密着層／Ｗとなっており、加えてコン
タクトホール側面の構造が外側より順に層間絶縁膜／密
着層／Ｗとなっている構造を有することを特徴とする。
また、本発明の半導体装置の製造方法は ａ）コンタクトホール形成後、高融点金属膜を形成する
工程と ｂ）アニールによりコンタクトホール底部の前記高融点
金属をシリサイド化する工程と ｃ）シリサイド化されていない前記高融点金属をエッチ
ングにより除去する工程と ｄ）密着層を形成する工程と ｅ）前記密着層上にＷ膜を形成する工程と ｆ）前記Ｗ膜をエッチングする工程と ｇ）前記高融点金属をエッチングする工程とからなるこ
とを特徴とする。
【００１０】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１１】図１（ａ）〜図１（ｆ）にシリコン基板中
に形成された拡散層と金属配線層とを接続する場合の各
工程の断面図を工程順に示す。１０１は拡散層、１０２
は層間絶縁膜、１０３はコンタクトホール、１０４はチ
タン、１０５はチタンシリサイド、１０６は窒化チタ
ン、１０７はタングステン、１０８は金属配線層であ
る。以下、順を追って各工程について説明する。
に形成された拡散層と金属配線層とを接続する場合の各
工程の断面図を工程順に示す。１０１は拡散層、１０２
は層間絶縁膜、１０３はコンタクトホール、１０４はチ
タン、１０５はチタンシリサイド、１０６は窒化チタ
ン、１０７はタングステン、１０８は金属配線層であ
る。以下、順を追って各工程について説明する。
【００１２】まず、拡散層１０１を形成したシリコン基
板上に層間絶縁膜１０２としてＣＶＤ法により厚さ１．
２μｍのＳｉＯ2膜を形成し、この層間絶縁膜に直径
０．６μｍのコンタクトホール１０３を開孔する。コン
タクトホール１０３はリアクティブイオンエッチング装
置を用い、レジストをマスクにしてドライエッチングに
より形成する。なお、エッチングに用いたガスはＣＦ4
及びＣＨＦ3である。（図１（ａ）参照） 次に層間絶縁膜１０２上での厚さが０．１μｍとなるよ
うにマグネトロンスパッタリング装置を用いＴｉ膜１０
４を形成する。（図１（ｂ）参照）このＴｉ１０４の膜
厚は、特に０．１μｍに限定するものではないが、コン
タクトホール底部でのＴｉ１０４の膜厚は層間絶縁膜１
０２上での厚さに比べて薄くなる傾向にある。そしてコ
ンタクトホール底部でのＴｉ１０４の膜厚が薄い場合、
後のアニール工程でのチタンシリサイド１０５の形成が
不充分になり、コンタクト抵抗の上昇を招くおそれがあ
る。そのため、Ｔｉ１０４の膜厚は０．０５μｍ以上で
あることが望ましい。
板上に層間絶縁膜１０２としてＣＶＤ法により厚さ１．
２μｍのＳｉＯ2膜を形成し、この層間絶縁膜に直径
０．６μｍのコンタクトホール１０３を開孔する。コン
タクトホール１０３はリアクティブイオンエッチング装
置を用い、レジストをマスクにしてドライエッチングに
より形成する。なお、エッチングに用いたガスはＣＦ4
及びＣＨＦ3である。（図１（ａ）参照） 次に層間絶縁膜１０２上での厚さが０．１μｍとなるよ
うにマグネトロンスパッタリング装置を用いＴｉ膜１０
４を形成する。（図１（ｂ）参照）このＴｉ１０４の膜
厚は、特に０．１μｍに限定するものではないが、コン
タクトホール底部でのＴｉ１０４の膜厚は層間絶縁膜１
０２上での厚さに比べて薄くなる傾向にある。そしてコ
ンタクトホール底部でのＴｉ１０４の膜厚が薄い場合、
後のアニール工程でのチタンシリサイド１０５の形成が
不充分になり、コンタクト抵抗の上昇を招くおそれがあ
る。そのため、Ｔｉ１０４の膜厚は０．０５μｍ以上で
あることが望ましい。
【００１３】続いて、アルゴン叉は窒素雰囲気中で４０
０〜７００℃の温度で１時間アニールし、コンタクトホ
ール底部のＴｉ１０４をシリサイド１０５化する。そし
て、ウェットエッチングによりコンタクトホール側壁に
存在しているＴｉ１０４を除去する。（図１（ｃ）参
照）このウェットエッチングに使用した溶液は、アンモ
ニア水溶液、過酸化水素水及び純水を体積比で１：１：
１０の割合に混合した溶液である。そして液温２０℃の
この溶液に１時間浸漬し、コンタクトホール側壁に存在
するＴｉ１０４を完全に除去する。
０〜７００℃の温度で１時間アニールし、コンタクトホ
ール底部のＴｉ１０４をシリサイド１０５化する。そし
て、ウェットエッチングによりコンタクトホール側壁に
存在しているＴｉ１０４を除去する。（図１（ｃ）参
照）このウェットエッチングに使用した溶液は、アンモ
ニア水溶液、過酸化水素水及び純水を体積比で１：１：
１０の割合に混合した溶液である。そして液温２０℃の
この溶液に１時間浸漬し、コンタクトホール側壁に存在
するＴｉ１０４を完全に除去する。
【００１４】次に、マグネトロンスパッタリング装置を
用い、リアクティブスパッタリング法によりＴｉ膜１０
４上での厚さが、０．０５μｍとなるようにＴｉＮ膜１
０６を形成する。（図１（ｄ）参照）Ｗ膜１０７は層間
絶縁膜１０２であるＳｉＯ2との密着性が劣悪であり、
ＳｉＯ2上に直接Ｗ膜１０７を形成した場合、膜剥がれ
をおこす。そのため、これを防止する目的で、ＴｉＮ膜
１０６を形成してある。また、ＴｉＮ膜１０６はＴｉ膜
１０４と同様にコンタクトホールを小径化し、コンタク
トホールの形状を前述のように逆テーパー形状にする。
従って、ＴｉＮ膜１０６の膜厚は可能な限り薄くするこ
とが望ましい。しかしスッパタリング法で形成するＴｉ
Ｎ膜１０６のシリコンウェハー面内の膜厚均一性は悪
く、膜厚を過度に薄くした場合、局部的に密着層として
の役割を果たさない部分が存在する。従って、ＴｉＮ１
０６の膜厚の決定にはこの２点を充分に考慮する必要が
ある。 更に、ＣＶＤ法によりＷ膜１０７を形成する。
（図１（ｅ）参照）なお、Ｗ１０７の膜厚はＴｉＮ１０
６上で０．３５μｍとする。コンタクトホール内ではＷ
１０７は底部に存在するチタンシリサイド１０５あるい
はコンタクトホール側壁より中心部に向かって成長して
いくので、直径０．６μｍのコンタクトホールの側壁に
０．０５μｍのＴｉＮ膜１０６が存在している場合は、
理想的にはＷ１０７の膜厚は０．２５μｍで充分であ
る。しかし、ＣＶＤ法に於ては、コンタクトホール側壁
等の垂直面での膜の成長速度は、水平面に比べて若干遅
くなる傾向にあり、Ｗ膜１０７厚の決定にはこの点を充
分に考慮する必要がある。
用い、リアクティブスパッタリング法によりＴｉ膜１０
４上での厚さが、０．０５μｍとなるようにＴｉＮ膜１
０６を形成する。（図１（ｄ）参照）Ｗ膜１０７は層間
絶縁膜１０２であるＳｉＯ2との密着性が劣悪であり、
ＳｉＯ2上に直接Ｗ膜１０７を形成した場合、膜剥がれ
をおこす。そのため、これを防止する目的で、ＴｉＮ膜
１０６を形成してある。また、ＴｉＮ膜１０６はＴｉ膜
１０４と同様にコンタクトホールを小径化し、コンタク
トホールの形状を前述のように逆テーパー形状にする。
従って、ＴｉＮ膜１０６の膜厚は可能な限り薄くするこ
とが望ましい。しかしスッパタリング法で形成するＴｉ
Ｎ膜１０６のシリコンウェハー面内の膜厚均一性は悪
く、膜厚を過度に薄くした場合、局部的に密着層として
の役割を果たさない部分が存在する。従って、ＴｉＮ１
０６の膜厚の決定にはこの２点を充分に考慮する必要が
ある。 更に、ＣＶＤ法によりＷ膜１０７を形成する。
（図１（ｅ）参照）なお、Ｗ１０７の膜厚はＴｉＮ１０
６上で０．３５μｍとする。コンタクトホール内ではＷ
１０７は底部に存在するチタンシリサイド１０５あるい
はコンタクトホール側壁より中心部に向かって成長して
いくので、直径０．６μｍのコンタクトホールの側壁に
０．０５μｍのＴｉＮ膜１０６が存在している場合は、
理想的にはＷ１０７の膜厚は０．２５μｍで充分であ
る。しかし、ＣＶＤ法に於ては、コンタクトホール側壁
等の垂直面での膜の成長速度は、水平面に比べて若干遅
くなる傾向にあり、Ｗ膜１０７厚の決定にはこの点を充
分に考慮する必要がある。
【００１５】そして、リアクティブイオンエッチング装
置を用いて、コンタクトホール外に存在するＷ１０７及
びＴｉＮ１０６を完全に除去する。Ｗ１０７のエッチン
グには六弗化硫黄（以下、ＳＦ6と記す）をＴｉＮ１０
６のエッチングには塩素（以下、Ｃｌ2と記す）を用
い、両者の場合ともプラズマの発光強度の変化によにり
エッチングの終点を検出する。最後に、膜厚０．５μｍ
のＡｌ叉はＡｌ合金をスパッタリング法で成膜した後、
ウェハー全面にフォトレジストを塗布し、配線パターン
を露光転写、現像した後にＣｌ2を用いてドライエッチ
ングを行い、その後フォトレジストを剥離し、金属配線
層１０８を形成する。（図１（ｆ）参照） また前述のようにコンタクトホール外に存在するＷ及び
ＴｉＮを完全に除去してしまうのではなく、Ｗのみを除
去することも可能である。図３には金属配線層の下層に
ＴｉＮが存在する場合の拡散層と金属配線層との接合部
の断面図である。３０１は窒化チタン、３０２はチタン
シリサイド、３０３はタングステン、３０４は層間絶縁
膜、３０５は拡散層、３０６は金属配線層である。この
様に金属配線層の下部にＴｉＮ膜３０１を残すには以下
に示す方法を用いる。前述のようにＷ膜を形成した後リ
アクティブイオンエッチング法でコンタクトホール外に
存在するＷ膜を除去し、膜厚０．５μｍのＡｌ叉はＡｌ
合金をスパッタリング法で成膜した後、ウェハー全面に
フォトレジストを塗布し、配線パターンを露光転写・現
像した後にＣｌ2を用いたドライエッチングによりＡｌ
またはＡｌ合金及びその下層に存在するＴｉＮのパター
ニングを行い、金属配線層３０６を形成する。 なお、
本実施例では密着層としてＴｉＮを使用しているが、ス
ッパタリング法で形成したＷ膜、ＴｉＷ膜並びにＣＶＤ
法で形成したタングステンシリサイド膜を密着層として
用いることも可能である。
置を用いて、コンタクトホール外に存在するＷ１０７及
びＴｉＮ１０６を完全に除去する。Ｗ１０７のエッチン
グには六弗化硫黄（以下、ＳＦ6と記す）をＴｉＮ１０
６のエッチングには塩素（以下、Ｃｌ2と記す）を用
い、両者の場合ともプラズマの発光強度の変化によにり
エッチングの終点を検出する。最後に、膜厚０．５μｍ
のＡｌ叉はＡｌ合金をスパッタリング法で成膜した後、
ウェハー全面にフォトレジストを塗布し、配線パターン
を露光転写、現像した後にＣｌ2を用いてドライエッチ
ングを行い、その後フォトレジストを剥離し、金属配線
層１０８を形成する。（図１（ｆ）参照） また前述のようにコンタクトホール外に存在するＷ及び
ＴｉＮを完全に除去してしまうのではなく、Ｗのみを除
去することも可能である。図３には金属配線層の下層に
ＴｉＮが存在する場合の拡散層と金属配線層との接合部
の断面図である。３０１は窒化チタン、３０２はチタン
シリサイド、３０３はタングステン、３０４は層間絶縁
膜、３０５は拡散層、３０６は金属配線層である。この
様に金属配線層の下部にＴｉＮ膜３０１を残すには以下
に示す方法を用いる。前述のようにＷ膜を形成した後リ
アクティブイオンエッチング法でコンタクトホール外に
存在するＷ膜を除去し、膜厚０．５μｍのＡｌ叉はＡｌ
合金をスパッタリング法で成膜した後、ウェハー全面に
フォトレジストを塗布し、配線パターンを露光転写・現
像した後にＣｌ2を用いたドライエッチングによりＡｌ
またはＡｌ合金及びその下層に存在するＴｉＮのパター
ニングを行い、金属配線層３０６を形成する。 なお、
本実施例では密着層としてＴｉＮを使用しているが、ス
ッパタリング法で形成したＷ膜、ＴｉＷ膜並びにＣＶＤ
法で形成したタングステンシリサイド膜を密着層として
用いることも可能である。
【００１６】
【発明の効果】以上に述べた本発明によれば高融点金属
膜を形成し、アニールによりコンタクトホール底部の前
記高融点金属膜のみをシリサイド化した後、エッチング
によりコンタクトホール側壁に存在する前記高融点金属
膜除去することにより、コンタクトホールの小径化の防
止、逆テーパー状態の低減及びＷ埋め込み時の微小空隙
の発生を抑制する効果を有する。
膜を形成し、アニールによりコンタクトホール底部の前
記高融点金属膜のみをシリサイド化した後、エッチング
によりコンタクトホール側壁に存在する前記高融点金属
膜除去することにより、コンタクトホールの小径化の防
止、逆テーパー状態の低減及びＷ埋め込み時の微小空隙
の発生を抑制する効果を有する。
【図１】本発明の実施例に於ける拡散層と配線金属層と
の接合部の工程毎の断面図。
の接合部の工程毎の断面図。
【図２】従来法に於ける拡散層と配線金属層との接合部
の断面図。
の断面図。
【図３】本発明の実施例に於ける拡散層と配線金属層と
の接合部の断面図（金属配線層の下層にＴｉＮが存在す
る場合）。
の接合部の断面図（金属配線層の下層にＴｉＮが存在す
る場合）。
１０１・・・拡散層 １０２・・・層間絶縁膜 １０３・・・コンタクトホール １０４・・・チタン １０５・・・チタンシリサイド １０６・・・窒化チタン １０７・・・タングステン １０８・・・金属配線層 ２０１・・・拡散層 ２０２・・・層間絶縁膜 ２０３・・・高融点金属層 ２０４・・・密着層 ２０５・・・高融点金属シリサイド ２０６・・・タングステン ２０７・・・金属配線層 ２０８・・・微小空隙 ３０１・・・窒化チタン ３０２・・・チタンシリサイド ３０３・・・タングステン ３０４・・・層間絶縁膜 ３０５・・・拡散層 ３０６・・・金属配線層
Claims (6)
- 【請求項１】シリコン（以下、Ｓｉと記す）及びシリコ
ン化合物と上層部の金属配線層を接続するコンタクトホ
ールに於て、コンタクトホール底部の構造が下層より順
にＳｉあるいはシリコン化合物／高融点金属シリサイド
／密着層／タングステン（以下、Ｗと記す）となってお
り、加えてコンタクトホール側面の構造が外側より順に
層間絶縁膜／密着層／Ｗとなっている構造を有すること
を特徴とする半導体装置。 - 【請求項２】ａ）コンタクトホール形成後、高融点金属
膜を形成する工程と ｂ）加熱・保持（以下、アニールと記す）することによ
りコンタクトホール底部の前記高融点金属をシリサイド
化する工程と ｃ）シリサイド化されていない前記高融点金属をエッチ
ングにより除去する工程と ｄ）密着層を形成する工程と ｅ）前記密着層上にＷ膜を形成する工程と ｆ）前記Ｗ膜をエッチングする工程と ｇ）前記高融点金属をエッチングする工程とからなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】前記密着層を窒化チタン（以下、ＴｉＮと
記す）とすることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】前記密着層をチタンタングステン（以下、
ＴｉＷと記す）とすることを特徴とする請求項１記載の
半導体装置。 - 【請求項５】前記密着層を窒化チタン（以下、ＴｉＮと
記す）とすることを特徴とする請求項２記載の半導体装
置の製造方法。 - 【請求項６】前記密着層をチタンタングステン（以下、
ＴｉＷと記す）とすることを特徴とする請求項２記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17999592A JPH0629240A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置並びにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17999592A JPH0629240A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置並びにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629240A true JPH0629240A (ja) | 1994-02-04 |
Family
ID=16075619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17999592A Pending JPH0629240A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置並びにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215144B1 (en) | 1998-01-26 | 2001-04-10 | Hitachi, Ltd. | Semiconductor integrated circuit device, and method of manufacturing the same |
| KR100358058B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 베리어 메탈층 형성방법 |
-
1992
- 1992-07-07 JP JP17999592A patent/JPH0629240A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215144B1 (en) | 1998-01-26 | 2001-04-10 | Hitachi, Ltd. | Semiconductor integrated circuit device, and method of manufacturing the same |
| US6399438B2 (en) | 1998-01-26 | 2002-06-04 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device having a capacitor |
| US6638811B2 (en) | 1998-01-26 | 2003-10-28 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device having a capacitor |
| KR100358058B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 베리어 메탈층 형성방법 |
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