JP3027946B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に層間絶縁膜の所定領域に設け
たコンタクトホールおよび／またはスルーホールを化学
気相成長法（ＣＶＤ法）により、高融点金属シリサイド
膜および窒化チタン（ＴｉＮ）膜または、高融点金属
膜、高融点金属シリサイド膜およびＴｉＮ膜により埋め
込む半導体装置の製造方法ならびに該製造方法により得
られる半導体装置に関する。
その製造方法に関し、特に層間絶縁膜の所定領域に設け
たコンタクトホールおよび／またはスルーホールを化学
気相成長法（ＣＶＤ法）により、高融点金属シリサイド
膜および窒化チタン（ＴｉＮ）膜または、高融点金属
膜、高融点金属シリサイド膜およびＴｉＮ膜により埋め
込む半導体装置の製造方法ならびに該製造方法により得
られる半導体装置に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴い、コンタクトホ
ールの微細化が進み、コンタクトホールの深さを直径で
割ったアスペクト比が増大し、従来から使用されてきた
スパッタ法で形成したアルミニウム（Ａｌ）等の金属で
は段差被覆性が悪いため、接続抵抗が高くなったり、断
線したりするようになってきている。そして、たとえ配
線が可能であっても、電流によりＡｌが移動するエレク
トロマイグレーションにより断線しやすいという信頼性
の問題がある。このような問題の対策として、コンタク
トホール内を金属で埋め込むことが行われている。
ールの微細化が進み、コンタクトホールの深さを直径で
割ったアスペクト比が増大し、従来から使用されてきた
スパッタ法で形成したアルミニウム（Ａｌ）等の金属で
は段差被覆性が悪いため、接続抵抗が高くなったり、断
線したりするようになってきている。そして、たとえ配
線が可能であっても、電流によりＡｌが移動するエレク
トロマイグレーションにより断線しやすいという信頼性
の問題がある。このような問題の対策として、コンタク
トホール内を金属で埋め込むことが行われている。
【０００３】この方法の代表的な例は、段差被覆性に優
れたＣＶＤ法により形成したタングステン（Ｗ）による
コンタクトホールを埋め込むＷプラグ法である。このＷ
プラグ法は、コンタクトホールの接続抵抗（コンタクト
抵抗）を下げるためのチタン（Ｔｉ）と、Ｗとの密着性
を高め、Ｗの基板への侵入を防ぐためのＴｉＮからなる
バリアメタルをスパッタ法により形成した後、ＷをＣＶ
Ｄ法によりコンタクトホールを埋め込んで形成し、Ｗを
全面エッチバックしてコンタクトホール内のみにＷを残
してＷプラグを形成している。
れたＣＶＤ法により形成したタングステン（Ｗ）による
コンタクトホールを埋め込むＷプラグ法である。このＷ
プラグ法は、コンタクトホールの接続抵抗（コンタクト
抵抗）を下げるためのチタン（Ｔｉ）と、Ｗとの密着性
を高め、Ｗの基板への侵入を防ぐためのＴｉＮからなる
バリアメタルをスパッタ法により形成した後、ＷをＣＶ
Ｄ法によりコンタクトホールを埋め込んで形成し、Ｗを
全面エッチバックしてコンタクトホール内のみにＷを残
してＷプラグを形成している。
【０００４】この方法においても、さらにコンタクトホ
ールの微細化が進み、高アスペクト比になると、スパッ
タ法ではコンタクトホール内にＴｉやＴｉＮを所望の厚
さに形成することが不可能になって、コンタクト抵抗が
増加したり素子がＷにより破壊されたりする問題が発生
する。
ールの微細化が進み、高アスペクト比になると、スパッ
タ法ではコンタクトホール内にＴｉやＴｉＮを所望の厚
さに形成することが不可能になって、コンタクト抵抗が
増加したり素子がＷにより破壊されたりする問題が発生
する。
【０００５】そこで、ＴｉやＴｉＮも被覆性のよいＣＶ
Ｄ法により形成する方法も試みられている。しかし、こ
の方法では、Ｔｉ、ＴｉＮ、Ｗの３層をＣＶＤ法で形成
しなければならず、工程が複雑になり、また製造コスト
も高くなってしまうという問題がある。
Ｄ法により形成する方法も試みられている。しかし、こ
の方法では、Ｔｉ、ＴｉＮ、Ｗの３層をＣＶＤ法で形成
しなければならず、工程が複雑になり、また製造コスト
も高くなってしまうという問題がある。
【０００６】そこで、段差被覆性のよいＣＶＤ法で形成
したＴｉＮでコンタクトホールを埋め込んでＷの工程を
省略するという方法が提案されている。図５（ａ）〜
（ｄ）は、この先行技術を示す工程順断面図である。
したＴｉＮでコンタクトホールを埋め込んでＷの工程を
省略するという方法が提案されている。図５（ａ）〜
（ｄ）は、この先行技術を示す工程順断面図である。
【０００７】まず、素子が形成されたシリコン基板６１
上に層間絶縁膜としてシリコン酸化膜にリン（Ｐ）やホ
ウ素（Ｂ）を添加した層間絶縁膜（ＢＰＳＧ膜）６２を
ＣＶＤ法により形成した後、素子に達するコンタクトホ
ールを、通常のフォトリソグラフィー技術とドライエッ
チング技術により形成（図５（ａ）参照）する。ここ
で、コンタクトホールの直径は０．４μｍ程度になされ
ている。
上に層間絶縁膜としてシリコン酸化膜にリン（Ｐ）やホ
ウ素（Ｂ）を添加した層間絶縁膜（ＢＰＳＧ膜）６２を
ＣＶＤ法により形成した後、素子に達するコンタクトホ
ールを、通常のフォトリソグラフィー技術とドライエッ
チング技術により形成（図５（ａ）参照）する。ここ
で、コンタクトホールの直径は０．４μｍ程度になされ
ている。
【０００８】次に、プラズマＣＶＤ法によりＴｉ膜６３
を１０〜５０ｎｍ、通常の熱ＣＶＤ法によりＴｉＮ膜６
４を０．３μｍ程度の厚さに形成してコンタクトホール
を完全にＴｉ膜６３とＴｉＮ膜６４で埋め込む（図５
（ｂ）参照）。
を１０〜５０ｎｍ、通常の熱ＣＶＤ法によりＴｉＮ膜６
４を０．３μｍ程度の厚さに形成してコンタクトホール
を完全にＴｉ膜６３とＴｉＮ膜６４で埋め込む（図５
（ｂ）参照）。
【０００９】その後、ＢＰＳＧ膜６２上にＴｉ膜６３、
ＴｉＮ膜６４を塩素ガスを用いたドライエッチング法に
より除去し、コンタクトホール内のみＴｉ膜６３、Ｔｉ
Ｎ膜６４を残す（図５（ｃ）参照）。
ＴｉＮ膜６４を塩素ガスを用いたドライエッチング法に
より除去し、コンタクトホール内のみＴｉ膜６３、Ｔｉ
Ｎ膜６４を残す（図５（ｃ）参照）。
【００１０】次に、スパッタ法によりＡｌ合金膜６５を
ＢＰＳＧ膜６２上に堆積し、リソグラフィー技術および
ドライエッチング技術を用いて、Ａｌ合金膜６５を所望
の形状にパターニングして、Ａｌ配線を形成（図５
（ｄ）参照）する。
ＢＰＳＧ膜６２上に堆積し、リソグラフィー技術および
ドライエッチング技術を用いて、Ａｌ合金膜６５を所望
の形状にパターニングして、Ａｌ配線を形成（図５
（ｄ）参照）する。
【００１１】なお、コンタクトホールをＣＶＤ法により
形成したＴｉＮで埋め込む技術は、例えば、特開平５−
９４９６４号、同５−９４９６９号、同５−１３６０８
５号各公報等により公知となっている。
形成したＴｉＮで埋め込む技術は、例えば、特開平５−
９４９６４号、同５−９４９６９号、同５−１３６０８
５号各公報等により公知となっている。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、ＣＶＤ法でコンタクトホールを埋
め込むためにＴｉＮ膜を厚く形成すると、ＣＶＤ法で形
成したＴｉＮ膜には１０Ｅ１０ｄｙｎｅ／ｃｍ2 以上の
大きな引っ張り応力が作用しており、さらにＴｉ膜と熱
ＣＶＤ法で形成したＴｉＮ膜は密着性が悪いことから、
ＴｉＮ膜にクラックが入ったり、剥離したりする事故が
発生する。
装置の製造方法では、ＣＶＤ法でコンタクトホールを埋
め込むためにＴｉＮ膜を厚く形成すると、ＣＶＤ法で形
成したＴｉＮ膜には１０Ｅ１０ｄｙｎｅ／ｃｍ2 以上の
大きな引っ張り応力が作用しており、さらにＴｉ膜と熱
ＣＶＤ法で形成したＴｉＮ膜は密着性が悪いことから、
ＴｉＮ膜にクラックが入ったり、剥離したりする事故が
発生する。
【００１３】ＴｉＮ膜の剥離が起こると、続くＴｉＮ膜
のエッチング工程において下地のＢＰＳＧ膜が異常にエ
ッチングされることにより製造歩留まりを低下させ、ま
た信頼性の低下を招く。また、剥離したＴｉＮ膜は異物
となってやはり歩留まりの低下の原因となる。
のエッチング工程において下地のＢＰＳＧ膜が異常にエ
ッチングされることにより製造歩留まりを低下させ、ま
た信頼性の低下を招く。また、剥離したＴｉＮ膜は異物
となってやはり歩留まりの低下の原因となる。
【００１４】クラックが入った場合にも下地層の異常エ
ッチングなどの不具合が発生する。さらに、シリコン基
板にクラックが入り、拡散層を破壊し接合リーク電流の
劣化という現象が起こる。
ッチングなどの不具合が発生する。さらに、シリコン基
板にクラックが入り、拡散層を破壊し接合リーク電流の
劣化という現象が起こる。
【００１５】本発明の解決課題は、コンタクトホールや
スルーホールを充填するのに必要な膜厚のＴｉＮ膜を、
ＣＶＤ法により、クラックが入ったり剥離したりするこ
とを防ぎつつ形成するようにして、これにより製造歩留
まりの向上と製品の信頼性の向上を図ることのできる優
れた半導体装置の製造方法、ならびに該製造方法により
得られる半導体装置を提供することにある。
スルーホールを充填するのに必要な膜厚のＴｉＮ膜を、
ＣＶＤ法により、クラックが入ったり剥離したりするこ
とを防ぎつつ形成するようにして、これにより製造歩留
まりの向上と製品の信頼性の向上を図ることのできる優
れた半導体装置の製造方法、ならびに該製造方法により
得られる半導体装置を提供することにある。
【００１６】
【課題を解決するための手段および作用】上記の課題・
目的は、下記に示すようにＣＶＤ法によりＴｉＮ膜を形
成するのに先だって全面にＣＶＤ法により高融点金属シ
リサイド膜を形成することによって解決・達成される。
目的は、下記に示すようにＣＶＤ法によりＴｉＮ膜を形
成するのに先だって全面にＣＶＤ法により高融点金属シ
リサイド膜を形成することによって解決・達成される。
【００１７】すなわち本発明による半導体装置の製造方
法は、（１）素子が形成された半導体基板上に絶縁膜を
形成する工程、（２）所定の領域の前記絶縁膜を選択的
に除去して下層の導電体層を露出させる開口部を形成す
る工程、（３）高融点金属を開口部に堆積する工程、
（４）高融点金属シリサイドを開口部に堆積する工程、
（５）窒化高融点金属を堆積させて、開口部を埋め込む
工程、（６）平坦部の窒化高融点金属、高融点金属シリ
サイドおよび高融点金属を除去する工程、（７）前記絶
縁膜上に配線層を形成する工程、の各工程を含むことを
特徴とする半導体装置の製造方法である。また、本発明
による半導体装置の製造方法は、（１）素子が形成され
た半導体基板上に第１の絶縁膜を形成する工程、（２）
前記第１の絶縁膜の上に第１の配線層を形成する工程、
（３）前記第１の配線層の上に第２の絶縁膜を形成する
工程、（４）所定の領域の前記第２の絶縁膜を選択的に
除去して前記第１の配線層を露出させる開口部を形成す
る工程、（５）高融点金属を開口部に堆積する工程、
（６）高融点金属シリサイドを開口部に堆積する工程、
（７）窒化高融点金属を堆積させて、開口部を埋め込む
工程、（８）平坦部の窒化高融点金属、高融点金属シリ
サイドおよび高融点金属を除去する工程、（９）前記第
２の絶縁膜上に第２の配線層を形成する工程、の各工程
を含むことを特徴とする半導体装置の製造方法である。
法は、（１）素子が形成された半導体基板上に絶縁膜を
形成する工程、（２）所定の領域の前記絶縁膜を選択的
に除去して下層の導電体層を露出させる開口部を形成す
る工程、（３）高融点金属を開口部に堆積する工程、
（４）高融点金属シリサイドを開口部に堆積する工程、
（５）窒化高融点金属を堆積させて、開口部を埋め込む
工程、（６）平坦部の窒化高融点金属、高融点金属シリ
サイドおよび高融点金属を除去する工程、（７）前記絶
縁膜上に配線層を形成する工程、の各工程を含むことを
特徴とする半導体装置の製造方法である。また、本発明
による半導体装置の製造方法は、（１）素子が形成され
た半導体基板上に第１の絶縁膜を形成する工程、（２）
前記第１の絶縁膜の上に第１の配線層を形成する工程、
（３）前記第１の配線層の上に第２の絶縁膜を形成する
工程、（４）所定の領域の前記第２の絶縁膜を選択的に
除去して前記第１の配線層を露出させる開口部を形成す
る工程、（５）高融点金属を開口部に堆積する工程、
（６）高融点金属シリサイドを開口部に堆積する工程、
（７）窒化高融点金属を堆積させて、開口部を埋め込む
工程、（８）平坦部の窒化高融点金属、高融点金属シリ
サイドおよび高融点金属を除去する工程、（９）前記第
２の絶縁膜上に第２の配線層を形成する工程、の各工程
を含むことを特徴とする半導体装置の製造方法である。
【００１８】本発明の製造方法によれば、ＣＶＤ法によ
り形成したＴｉ膜上とＴｉＮ膜の間の全面にＣＶＤ法に
より形成した高融点金属シリサイド膜が形成される。高
融点金属シリサイド膜を成長させる際には、ＣＶＤ法で
形成した酸化膜またはＢＰＳＧ膜上のＴｉ膜との密着性
が非常によいため、Ｔｉ膜とＴｉＮ膜の密着性の問題が
なくなる。さらに高融点金属シリサイド膜はＣＶＤ法で
形成したＴｉＮ膜とも密着性がよく、ストレスを緩和す
る効果をもたらす。そのため気相成長ＴｉＮ膜を厚く形
成してもＴｉＮ膜にクラックが入ったり剥離したり拡散
層を破壊してしまうことがない。
り形成したＴｉ膜上とＴｉＮ膜の間の全面にＣＶＤ法に
より形成した高融点金属シリサイド膜が形成される。高
融点金属シリサイド膜を成長させる際には、ＣＶＤ法で
形成した酸化膜またはＢＰＳＧ膜上のＴｉ膜との密着性
が非常によいため、Ｔｉ膜とＴｉＮ膜の密着性の問題が
なくなる。さらに高融点金属シリサイド膜はＣＶＤ法で
形成したＴｉＮ膜とも密着性がよく、ストレスを緩和す
る効果をもたらす。そのため気相成長ＴｉＮ膜を厚く形
成してもＴｉＮ膜にクラックが入ったり剥離したり拡散
層を破壊してしまうことがない。
【００１９】また、ＣＶＤ法で形成したＴｉ膜は段差被
覆性が良好なため、ホール底に接続抵抗を下げるのに必
要な膜厚のＴｉ膜を形成することができる。さらにスパ
ッタ法に比べ低抵抗の気相成長ＴｉＮ膜によりコンタク
トホールやスルーホール内を埋め込むことができるた
め、コンタクトホール抵抗やスルーホール抵抗を低抵抗
にすることが可能になる。
覆性が良好なため、ホール底に接続抵抗を下げるのに必
要な膜厚のＴｉ膜を形成することができる。さらにスパ
ッタ法に比べ低抵抗の気相成長ＴｉＮ膜によりコンタク
トホールやスルーホール内を埋め込むことができるた
め、コンタクトホール抵抗やスルーホール抵抗を低抵抗
にすることが可能になる。
【００２０】
【発明の実施の形態】上記のように、本発明による半導
体装置の製造方法は、ＴｉＮ膜を形成するのに先だって
ＣＶＤ法により高融点金属シリサイド膜を形成し、次に
ＴｉＮ膜を形成するもので、ＣＶＤ法により形成したＴ
ｉ膜上とＴｉＮ膜の間の全面にＣＶＤ法により形成した
高融点金属シリサイド膜が形成される。
体装置の製造方法は、ＴｉＮ膜を形成するのに先だって
ＣＶＤ法により高融点金属シリサイド膜を形成し、次に
ＴｉＮ膜を形成するもので、ＣＶＤ法により形成したＴ
ｉ膜上とＴｉＮ膜の間の全面にＣＶＤ法により形成した
高融点金属シリサイド膜が形成される。
【００２１】高融点金属シリサイド膜を成長させる際に
は、ＣＶＤ法で形成した酸化膜上のＴｉ膜との密着性が
非常によいため、Ｔｉ膜とＴｉＮ膜の密着性の問題がな
くなる。さらに高融点金属シリサイド膜はＣＶＤ法で形
成したＴｉＮ膜とも密着性がよく、ストレスを緩和する
効果をもたらす。そのため気相成長ＴｉＮ膜を厚く形成
してもＴｉＮ膜にクラックが入ったり剥離したり拡散層
を破壊してしまうことがない。
は、ＣＶＤ法で形成した酸化膜上のＴｉ膜との密着性が
非常によいため、Ｔｉ膜とＴｉＮ膜の密着性の問題がな
くなる。さらに高融点金属シリサイド膜はＣＶＤ法で形
成したＴｉＮ膜とも密着性がよく、ストレスを緩和する
効果をもたらす。そのため気相成長ＴｉＮ膜を厚く形成
してもＴｉＮ膜にクラックが入ったり剥離したり拡散層
を破壊してしまうことがない。
【００２２】
【実施例】以下、本発明の実施の形態を実施例により図
面に基づいて説明する。 ［実施例１］図１は本発明の第１の実施例の主要工程を
示す工程説明図である。素子が形成されたシリコン基板
１上に層間絶縁膜としてＢＰＳＧ膜２をＣＶＤ法により
１．５μｍ程度の厚さに形成（図１（ａ）参照）した
後、フォトレジスト膜３を塗布後、露光・現像により所
望の位置に直径０．３μｍ程度の開口部を設け、フォト
レジスト膜３をマスクに、トリフロロメタン（ＣＨ
Ｆ3 ）と一酸化炭素（ＣＯ）ガスの混合ガスによるドラ
イエッチングによりＢＰＳＧ膜２をシリコン基板１が露
出するまでエッチングし、コンタクトホールを形成（図
１（ｂ）参照）する。
面に基づいて説明する。 ［実施例１］図１は本発明の第１の実施例の主要工程を
示す工程説明図である。素子が形成されたシリコン基板
１上に層間絶縁膜としてＢＰＳＧ膜２をＣＶＤ法により
１．５μｍ程度の厚さに形成（図１（ａ）参照）した
後、フォトレジスト膜３を塗布後、露光・現像により所
望の位置に直径０．３μｍ程度の開口部を設け、フォト
レジスト膜３をマスクに、トリフロロメタン（ＣＨ
Ｆ3 ）と一酸化炭素（ＣＯ）ガスの混合ガスによるドラ
イエッチングによりＢＰＳＧ膜２をシリコン基板１が露
出するまでエッチングし、コンタクトホールを形成（図
１（ｂ）参照）する。
【００２３】次に、フォトレジスト膜３を除去した後、
ＣＶＤ法により、Ｔｉ膜４およびチタンシリサイド膜５
およびＴｉＮ膜６を順次ウエハ全面に成膜する。Ｔｉ膜
４は四塩化チタン（ＴｉＣｌ4 ）の３〜１０ｓｃｃｍ、
アルゴン（Ａｒ）の２００〜５００ｓｃｃｍ、水素（Ｈ
2 ）の１０００〜２０００ｓｃｃｍのガスを流し、圧力
を３〜１０Ｔｏｒｒとし、シリコン基板１を４５０〜６
００℃に加熱し、基板の対向電極にＲＦパワー数１００
Ｗを印加して、プラズマを発生させるＣＶＤ法により１
０〜３０ｎｍの厚さに形成し、続いてチタンシリサイド
膜５をシラン（ＳｉＨ4 ）を１０〜５０ｓｃｃｍを添加
することにより形成（図１（ｃ）参照）する。
ＣＶＤ法により、Ｔｉ膜４およびチタンシリサイド膜５
およびＴｉＮ膜６を順次ウエハ全面に成膜する。Ｔｉ膜
４は四塩化チタン（ＴｉＣｌ4 ）の３〜１０ｓｃｃｍ、
アルゴン（Ａｒ）の２００〜５００ｓｃｃｍ、水素（Ｈ
2 ）の１０００〜２０００ｓｃｃｍのガスを流し、圧力
を３〜１０Ｔｏｒｒとし、シリコン基板１を４５０〜６
００℃に加熱し、基板の対向電極にＲＦパワー数１００
Ｗを印加して、プラズマを発生させるＣＶＤ法により１
０〜３０ｎｍの厚さに形成し、続いてチタンシリサイド
膜５をシラン（ＳｉＨ4 ）を１０〜５０ｓｃｃｍを添加
することにより形成（図１（ｃ）参照）する。
【００２４】ＴｉＮ膜はＴｉＣｌ4 の３０〜５０ｓｃｃ
ｍ、アンモニア（ＮＨ3 ）の４０〜７０ｓｃｃｍ、窒素
（Ｎ2 ）の３０〜５０ｓｃｃｍのガスを流し、圧力を１
５〜３０Ｔｏｒｒとし、シリコン基板１を４００〜５０
０℃に加熱し、熱ＣＶＤ法により０．２〜０．３μｍの
厚さに形成してコンタクトホールを埋め込む（図１
（ｄ）参照）。
ｍ、アンモニア（ＮＨ3 ）の４０〜７０ｓｃｃｍ、窒素
（Ｎ2 ）の３０〜５０ｓｃｃｍのガスを流し、圧力を１
５〜３０Ｔｏｒｒとし、シリコン基板１を４００〜５０
０℃に加熱し、熱ＣＶＤ法により０．２〜０．３μｍの
厚さに形成してコンタクトホールを埋め込む（図１
（ｄ）参照）。
【００２５】次に、塩素ガス（Ｃｌ2 ）により全面エッ
チングを行って平坦部のＴｉＮ膜６、チタンシリサイド
膜５、Ｔｉ膜４を除去してＢＰＳＧ膜２の表面を露出さ
せ、コンタクトホール内のみにこれらを残す（図１
（ｅ）参照）。
チングを行って平坦部のＴｉＮ膜６、チタンシリサイド
膜５、Ｔｉ膜４を除去してＢＰＳＧ膜２の表面を露出さ
せ、コンタクトホール内のみにこれらを残す（図１
（ｅ）参照）。
【００２６】次に、Ａｌ合金膜７を、スパッタリング法
により０．３〜１．０μｍの厚さに形成した後、通常の
リソグラフィー技術およびドライエッチング技術によ
り、Ａｌ合金膜７を所望の形状にパターニングしてＡｌ
配線を形成（図１（ｆ）参照）する。
により０．３〜１．０μｍの厚さに形成した後、通常の
リソグラフィー技術およびドライエッチング技術によ
り、Ａｌ合金膜７を所望の形状にパターニングしてＡｌ
配線を形成（図１（ｆ）参照）する。
【００２７】次に、本実施例の作用・効果について説明
する。ＣＶＤ法により形成されるＴｉＮ膜６の下には、
チタンシリサイド膜５が形成されているため、ＣＶＤに
より形成されたＴｉ膜４上に比べ密着性が良好であり、
さらにシリサイド膜５はＴｉＮ膜６のストレスを吸収す
ることができるため、ＴｉＮ６膜を厚く形成してもクラ
ックが入ったり剥離したりすることがなくなる。したが
って、クラック、剥離の発生を防止しつつ段差被覆性の
よいＴｉ膜４をコンタクトホールに埋め込むことが可能
になる。
する。ＣＶＤ法により形成されるＴｉＮ膜６の下には、
チタンシリサイド膜５が形成されているため、ＣＶＤに
より形成されたＴｉ膜４上に比べ密着性が良好であり、
さらにシリサイド膜５はＴｉＮ膜６のストレスを吸収す
ることができるため、ＴｉＮ６膜を厚く形成してもクラ
ックが入ったり剥離したりすることがなくなる。したが
って、クラック、剥離の発生を防止しつつ段差被覆性の
よいＴｉ膜４をコンタクトホールに埋め込むことが可能
になる。
【００２８】また、本実施例においてはコンタクトホー
ル内はＣＶＤ法で形成したＴｉ膜４とチタンシリサイド
膜５とＴｉＮ膜６で埋め込まれており、アスペクト比の
大きなコンタクトホールも埋め込みが可能であるととも
に、シリコン基板との低接続抵抗が可能となる配線を容
易にコンタクトホール底に形成することができる。
ル内はＣＶＤ法で形成したＴｉ膜４とチタンシリサイド
膜５とＴｉＮ膜６で埋め込まれており、アスペクト比の
大きなコンタクトホールも埋め込みが可能であるととも
に、シリコン基板との低接続抵抗が可能となる配線を容
易にコンタクトホール底に形成することができる。
【００２９】［実施例２］図２は本発明の第２の実施例
を示す主要工程断面図である。本実施例は、ＣＶＤ法で
形成したＴｉＮ膜を容量電極として用いる場合に関す
る。
を示す主要工程断面図である。本実施例は、ＣＶＤ法で
形成したＴｉＮ膜を容量電極として用いる場合に関す
る。
【００３０】Ｐ型シリコン基板１１の表面に素子分離の
ためのシリコン酸化膜１２を形成して、これをマスクと
してＮ型不純物を導入してＰ型シリコン基板１１の表面
領域内にＮ型拡散層１３の一つと接続されたＷシリサイ
ド等からなるビット線１４を形成する。これら全体を覆
うＢＰＳＧ膜等からなるシリコン酸化膜１５をＣＶＤ法
により形成した後、先の実施例と同様にリソグラフィ技
術およびドライエッチング技術を用いてシリコン酸化膜
１５の所望の位置にＮ型拡散層１３の表面に達する直径
０．２μｍ程度のコンタクトホールを形成（図２（ａ）
参照）する。
ためのシリコン酸化膜１２を形成して、これをマスクと
してＮ型不純物を導入してＰ型シリコン基板１１の表面
領域内にＮ型拡散層１３の一つと接続されたＷシリサイ
ド等からなるビット線１４を形成する。これら全体を覆
うＢＰＳＧ膜等からなるシリコン酸化膜１５をＣＶＤ法
により形成した後、先の実施例と同様にリソグラフィ技
術およびドライエッチング技術を用いてシリコン酸化膜
１５の所望の位置にＮ型拡散層１３の表面に達する直径
０．２μｍ程度のコンタクトホールを形成（図２（ａ）
参照）する。
【００３１】次いで、フォトレジスト膜１７を除去して
１％フッ化水素（ＨＦ）水溶液でコンタクトホール底部
の自然酸化膜を除去した後、プラズマＣＶＤ法によりＴ
ｉ膜１８を１０〜３０ｎｍ、チタンシリサイド膜１９を
１０〜５０ｎｍの厚さに形成（図２（ｂ）参照）する。
１％フッ化水素（ＨＦ）水溶液でコンタクトホール底部
の自然酸化膜を除去した後、プラズマＣＶＤ法によりＴ
ｉ膜１８を１０〜３０ｎｍ、チタンシリサイド膜１９を
１０〜５０ｎｍの厚さに形成（図２（ｂ）参照）する。
【００３２】続いて、ＴｉＮ膜２０を熱ＣＶＤ法により
０．６〜１．０μｍの厚さに形成（図２（ｃ）参照）す
る。Ｔｉ膜１８、チタンシリサイド膜１９およびＴｉＮ
膜２０の成長条件は第１の実施例の場合と同様である。
０．６〜１．０μｍの厚さに形成（図２（ｃ）参照）す
る。Ｔｉ膜１８、チタンシリサイド膜１９およびＴｉＮ
膜２０の成長条件は第１の実施例の場合と同様である。
【００３３】その後、通常のリソグラフィー技術および
ドライエッチング技術を用いてＴｉＮ膜２０、チタンシ
リサイド膜１９、Ｔｉ膜１８を所望の形状にパターニン
グして容量下部電極を形成（図２（ｄ）参照）する。
ドライエッチング技術を用いてＴｉＮ膜２０、チタンシ
リサイド膜１９、Ｔｉ膜１８を所望の形状にパターニン
グして容量下部電極を形成（図２（ｄ）参照）する。
【００３４】次に、タンタル酸化膜（Ｔａ2 ０5 膜）２
１、ＴｉＮ膜２２、Ｗシサリサイド膜２３をそれぞれ１
０ｎｍ、１００ｎｍ、１００ｎｍ程度の厚さに形成す
る。Ｔａ2 ０5 膜２１はエトキシタンタルと酸素ガスを
反応ガスとして用い、例えば圧力を１Ｔｏｒｒ、基板温
度を４５０℃とする条件のＣＶＤ法により形成し、Ｔｉ
Ｎ膜２２、Ｗシリサイド２３はスパッタ法により形成す
る。その後、フォトリソグラフィー技術およびドライエ
ッチング技術によりＷシリサイド膜２３、ＴｉＮ膜２
２、Ｔａ2 ０5 膜２１をパターニングしてセルプレート
電極を形成する。
１、ＴｉＮ膜２２、Ｗシサリサイド膜２３をそれぞれ１
０ｎｍ、１００ｎｍ、１００ｎｍ程度の厚さに形成す
る。Ｔａ2 ０5 膜２１はエトキシタンタルと酸素ガスを
反応ガスとして用い、例えば圧力を１Ｔｏｒｒ、基板温
度を４５０℃とする条件のＣＶＤ法により形成し、Ｔｉ
Ｎ膜２２、Ｗシリサイド２３はスパッタ法により形成す
る。その後、フォトリソグラフィー技術およびドライエ
ッチング技術によりＷシリサイド膜２３、ＴｉＮ膜２
２、Ｔａ2 ０5 膜２１をパターニングしてセルプレート
電極を形成する。
【００３５】本実施例において、ＣＶＤ法で形成した厚
いＴｉＮ膜２０、チタンシリサイド膜１９およびＴｉ膜
１８を形成しているが、Ｔｉ膜およびＴｉＮ膜の両方と
もと密着性の良好なチタンシリサイド膜が形成されてい
ることにより、０．２μｍ×０．４μｍ程度の微細なパ
ターンに電極を形成しても剥離してしまうという問題を
生じない。
いＴｉＮ膜２０、チタンシリサイド膜１９およびＴｉ膜
１８を形成しているが、Ｔｉ膜およびＴｉＮ膜の両方と
もと密着性の良好なチタンシリサイド膜が形成されてい
ることにより、０．２μｍ×０．４μｍ程度の微細なパ
ターンに電極を形成しても剥離してしまうという問題を
生じない。
【００３６】［実施例３］図３は本発明の第３の実施例
における主要工程を示す断面図である。本実施例は、Ａ
ｌ合金膜からなる配線上にスルーホールを開口した場合
の例に関する。
における主要工程を示す断面図である。本実施例は、Ａ
ｌ合金膜からなる配線上にスルーホールを開口した場合
の例に関する。
【００３７】素子が形成されたシリコン基板３１上にシ
リコン酸化膜３２を形成し、その上にスパッタ法により
厚さ０．５μｍのＡｌ合金膜３３を、さらにその上に反
射防止膜としてスパッタ法により厚さ２５〜５０ｎｍの
ＴｉＮ膜３４を形成した後、フォトリソグラフィ技術お
よびドライエッチング技術を用いてパターニングして下
層配線を形成する。
リコン酸化膜３２を形成し、その上にスパッタ法により
厚さ０．５μｍのＡｌ合金膜３３を、さらにその上に反
射防止膜としてスパッタ法により厚さ２５〜５０ｎｍの
ＴｉＮ膜３４を形成した後、フォトリソグラフィ技術お
よびドライエッチング技術を用いてパターニングして下
層配線を形成する。
【００３８】次いで、ＣＶＤ法によりシリコン酸化膜３
５を堆積した後、フォトリソグラフィ技術およびドライ
エッチング技術を用いてシリコン酸化膜３５を選択的に
除去してＡｌ合金膜３３の表面を露出させる直径０．２
５μｍ程度のスルーホール開口する。
５を堆積した後、フォトリソグラフィ技術およびドライ
エッチング技術を用いてシリコン酸化膜３５を選択的に
除去してＡｌ合金膜３３の表面を露出させる直径０．２
５μｍ程度のスルーホール開口する。
【００３９】次に、ＴｉＣｌ4 とＨ2 とＡｒを用いたプ
ラズマＣＶＤ法によりＴｉ膜３８を５〜５０ｎｍ形成
し、さらにＳｉＨ4 を添加することにより、チタンシリ
サイド膜３６を１０〜５０ｎｍ形成する。次に、ＴｉＣ
ｌ4 とＮＨ3 とＮ2 ガスを用いた熱ＣＶＤ法によりＴｉ
Ｎ膜３７を０．２〜０．３μｍの厚さに形成し、ＴｉＮ
膜３７によりスルーホールを埋め込む（図３参照）。
ラズマＣＶＤ法によりＴｉ膜３８を５〜５０ｎｍ形成
し、さらにＳｉＨ4 を添加することにより、チタンシリ
サイド膜３６を１０〜５０ｎｍ形成する。次に、ＴｉＣ
ｌ4 とＮＨ3 とＮ2 ガスを用いた熱ＣＶＤ法によりＴｉ
Ｎ膜３７を０．２〜０．３μｍの厚さに形成し、ＴｉＮ
膜３７によりスルーホールを埋め込む（図３参照）。
【００４０】ＴｉＮ膜、チタンシリサイド膜およびＴｉ
膜をシリコン酸化膜３５の表面が露出するまでエッチン
グしてスルーホール内のみにＴｉＮ膜を残し、その後、
Ａｌ膜の堆積とそのパターニングにより上層の配線（図
示せず）を形成する。
膜をシリコン酸化膜３５の表面が露出するまでエッチン
グしてスルーホール内のみにＴｉＮ膜を残し、その後、
Ａｌ膜の堆積とそのパターニングにより上層の配線（図
示せず）を形成する。
【００４１】この実施例では、スルーホールの底はＡｌ
合金を用いたが、高融点金属、高融点シリサイド、銅、
金等の配線であってもよい。
合金を用いたが、高融点金属、高融点シリサイド、銅、
金等の配線であってもよい。
【００４２】［実施例４］図４は、本発明の第４の実施
例における主要工程を示す断面図である。シリコン基板
４１上のシリコン酸化膜４２で分離された領域にゲート
酸化膜となる薄いシリコン酸化膜４３を形成しその上に
ゲート電極となる多結晶シリコン膜４５を形成する。
例における主要工程を示す断面図である。シリコン基板
４１上のシリコン酸化膜４２で分離された領域にゲート
酸化膜となる薄いシリコン酸化膜４３を形成しその上に
ゲート電極となる多結晶シリコン膜４５を形成する。
【００４３】多結晶シリコン膜４５の側面をシリコン酸
化膜４４で覆った後、Ｔｉ膜をスパッタ法により形成
し、６００〜８００℃で３０〜６０秒間加熱して、シリ
コン基板４１および多結晶シリコン膜４５とＴｉ膜が接
触した部分にチタンシリサイド膜４６を形成し、シリサ
イド化しなかったＴｉ膜は、ＮＨ3 と過酸化水素水によ
り除去し、いわゆるサリサイド構造のトランジスタを形
成（図４（ａ）参照）する。
化膜４４で覆った後、Ｔｉ膜をスパッタ法により形成
し、６００〜８００℃で３０〜６０秒間加熱して、シリ
コン基板４１および多結晶シリコン膜４５とＴｉ膜が接
触した部分にチタンシリサイド膜４６を形成し、シリサ
イド化しなかったＴｉ膜は、ＮＨ3 と過酸化水素水によ
り除去し、いわゆるサリサイド構造のトランジスタを形
成（図４（ａ）参照）する。
【００４４】次に、ＢＰＳＧ膜４７をＣＶＤ法により
１．５μｍ程度の厚さに形成し、フォトリソグラフィー
技術とドライエッチング技術により、ＢＰＳＧ膜の所望
の位置にチタンシリサイド膜４６に達するコンタクトホ
ールを形成（図４（ｂ）参照）する。
１．５μｍ程度の厚さに形成し、フォトリソグラフィー
技術とドライエッチング技術により、ＢＰＳＧ膜の所望
の位置にチタンシリサイド膜４６に達するコンタクトホ
ールを形成（図４（ｂ）参照）する。
【００４５】次に、Ｔｉ膜５１およびチタンシリサイド
膜４８をプラズマＣＶＤ法によりそれぞれ１０ｎｍ、２
０ｎｍに形成（図４（ｃ）参照）する。その後、ＴｉＣ
ｌ4 とＮＨ3 とＮ2 ガスを用いた熱ＣＶＤ法によりＴｉ
Ｎ膜４９を０．２〜０．３の厚さに形成し、ＴｉＮ膜４
９によりコンタクトホールを埋め込む（図４（ｄ）参
照）。
膜４８をプラズマＣＶＤ法によりそれぞれ１０ｎｍ、２
０ｎｍに形成（図４（ｃ）参照）する。その後、ＴｉＣ
ｌ4 とＮＨ3 とＮ2 ガスを用いた熱ＣＶＤ法によりＴｉ
Ｎ膜４９を０．２〜０．３の厚さに形成し、ＴｉＮ膜４
９によりコンタクトホールを埋め込む（図４（ｄ）参
照）。
【００４６】次に、塩素系ガス例えばＣｌ2 ガスを用い
た反応性イオンエッチングによりＴｉＮ膜４９、チタン
シリサイド膜４８およびＴｉ膜５１をＢＰＳＧ膜４７が
露出するまでエッチングして、コンタクトホール内のみ
にチタンシリサイド膜およびＴｉＮ膜を残す（図４
（ｅ）参照）。
た反応性イオンエッチングによりＴｉＮ膜４９、チタン
シリサイド膜４８およびＴｉ膜５１をＢＰＳＧ膜４７が
露出するまでエッチングして、コンタクトホール内のみ
にチタンシリサイド膜およびＴｉＮ膜を残す（図４
（ｅ）参照）。
【００４７】その後、Ａｌ合金膜５０をスパッタ法によ
りＢＰＳＧ膜４７上に形成した後、通常のリソグラフィ
技術およびドライエッチング技術により所望の形状にパ
ターニングしてＡｌ配線を形成（図４（ｆ）参照）す
る。
りＢＰＳＧ膜４７上に形成した後、通常のリソグラフィ
技術およびドライエッチング技術により所望の形状にパ
ターニングしてＡｌ配線を形成（図４（ｆ）参照）す
る。
【００４８】この実施例ではコンタクトホールの底にチ
タンシリサイド膜４８があらかじめ形成されているが、
あえてＣＶＤ法によりＴｉ膜を形成した。これはチタン
シリサイド上の自然酸化膜をＴｉにより還元することが
目的であって、この方法によってより低抵抗なコンタク
ト抵抗が得られる。
タンシリサイド膜４８があらかじめ形成されているが、
あえてＣＶＤ法によりＴｉ膜を形成した。これはチタン
シリサイド上の自然酸化膜をＴｉにより還元することが
目的であって、この方法によってより低抵抗なコンタク
ト抵抗が得られる。
【００４９】
【発明の効果】上記のように、本発明による半導体装置
の製造方法は、熱ＣＶＤ法によりＴｉＮ膜を形成するの
に先立って、ＣＶＤ法によりチタンシリサイド膜を形成
するもので、チタンシリサイド膜はＴｉ膜とＴｉＮ膜の
いずれとも密着性がよく、かつ熱ＣＶＤにより形成した
ＴｉＮ膜のストレスを緩和できる効果があるため、Ｔｉ
Ｎ膜を厚く形成しても、成膜されたＴｉＮ膜に剥離やク
ラックが発生することのないようにすることができる。
の製造方法は、熱ＣＶＤ法によりＴｉＮ膜を形成するの
に先立って、ＣＶＤ法によりチタンシリサイド膜を形成
するもので、チタンシリサイド膜はＴｉ膜とＴｉＮ膜の
いずれとも密着性がよく、かつ熱ＣＶＤにより形成した
ＴｉＮ膜のストレスを緩和できる効果があるため、Ｔｉ
Ｎ膜を厚く形成しても、成膜されたＴｉＮ膜に剥離やク
ラックが発生することのないようにすることができる。
【００５０】したがって、本発明によれば、段差被覆性
がよく低抵抗のＣＶＤ法ＴｉＮ膜を厚く形成することが
できるようになり、アスペクト比の大きいコンタクトホ
ールでさえも埋め込むことが可能となり、ひいては、こ
の膜を利用して容量下部電極や配線を形成することが可
能となる。さらに、ＴｉＮ膜にクラック、剥離が発生し
なくなるので、製造歩留まりを高くすることができ、さ
らには製品の信頼性を向上させることができる。
がよく低抵抗のＣＶＤ法ＴｉＮ膜を厚く形成することが
できるようになり、アスペクト比の大きいコンタクトホ
ールでさえも埋め込むことが可能となり、ひいては、こ
の膜を利用して容量下部電極や配線を形成することが可
能となる。さらに、ＴｉＮ膜にクラック、剥離が発生し
なくなるので、製造歩留まりを高くすることができ、さ
らには製品の信頼性を向上させることができる。
【図１】本発明の第１の実施例の主要工程を示す工程説
明図。
明図。
【図２】本発明の第２の実施例の主要工程を示す概略断
面図。
面図。
【図３】本発明の第３の実施例における主要工程を示す
概略断面図。
概略断面図。
【図４】本発明の第４の実施例の主要工程を示す概略断
面図。
面図。
【図５】従来技術の例の主要工程を示す工程説明図。
１，３１，４１，６１ シリコン基板 ２，４７，６２ ＢＰＳＧ膜 ３，１７ フォトレジスト膜 ４，１８，３８，５１，６３ Ｔｉ膜 ５，１９，３６，４６，４８ チタンシリサイド膜 ６，２０，２２，３４，３７，４９，６４ ＴｉＮ膜 ７，３３，５０，６５ Ａｌ合金膜 １１ Ｐ型シリコン基板 １２，１５，３２，３５，４２，４３，４４ シリコ
ン酸化膜 １３ Ｎ型拡散層 １４ ビット線 １６ 多結晶シリコンプラグ ２１ タンタル酸化膜（Ｔａ2 ０5 膜） ２３ Ｗシリサイド膜 ２４ ゲート電極 ４５ 多結晶シリコン膜
ン酸化膜 １３ Ｎ型拡散層 １４ ビット線 １６ 多結晶シリコンプラグ ２１ タンタル酸化膜（Ｔａ2 ０5 膜） ２３ Ｗシリサイド膜 ２４ ゲート電極 ４５ 多結晶シリコン膜
Claims (6)
- 【請求項１】 半導体装置の製造方法において、下記の
工程すなわち、 （１）素子が形成された半導体基板上に絶縁膜を形成す
る工程、 （２）所定の領域の前記絶縁膜を選択的に除去して下層
の導電体層を露出させる開口部を形成する工程、 （３）高融点金属を開口部に堆積する工程、 （４）高融点金属シリサイドを開口部に堆積する工程、 （５）窒化高融点金属を堆積させて、開口部を埋め込む
工程、（６）平坦部の窒化高融点金属、高融点金属シリサイド
および高融点金属を除去する工程、 （７）前記絶縁膜上に配線層を形成する工程、 の各工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体装置の製造方法において、下記の
工程すなわち、 （１）素子が形成された半導体基板上に第１の絶縁膜を
形成する工程、 （２）前記第１の絶縁膜の上に第１の配線層を形成する
工程、 （３）前記第１の配線層の上に第２の絶縁膜を形成する
工程、 （４）所定の領域の前記第２の絶縁膜を選択的に除去し
て前記第１の配線層を露出させる開口部を形成する工
程、 （５）高融点金属を開口部に堆積する工程、 （６）高融点金属シリサイドを開口部に堆積する工程、 （７）窒化高融点金属を堆積させて、開口部を埋め込む
工程、 （８）平坦部の窒化高融点金属、高融点金属シリサイド
および高融点金属を除去する工程、 （９）前記第２の絶縁膜上に第２の配線層を形成する工
程、 の各工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記第１の配線層が、Ａｌ合金、高融点
金属、高融点金属シリサイド、銅配線または金配線のい
ずれかであることを特徴とする請求項２記載の半導体装
置の製造方法。 - 【請求項４】 前記高融点金属が、四塩化チタンを還元
することにより得られるチタンであることを特徴とする
請求項１ないし３のいずれかに記載の半導体装置の製造
方法。 - 【請求項５】 素子が形成された半導体基板と、該半導
体基板上に形成された絶縁膜と、該絶縁膜に選択的に形
成された開口部と、前記絶縁膜上の前記開口部を含む領
域に形成された配線層とを含んでなる半導体装置におい
て、前記配線層の下で前記開口部内に埋め込まれた高融
点金属層と窒化高融点金属層の間に、高融点金属シリサ
イド層を設けたことを特徴とする半導体装置。 - 【請求項６】 前記高融点金属が、チタンであることを
特徴とする請求項５記載の半導体装置。
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