JPH0529478A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0529478A JPH0529478A JP3182661A JP18266191A JPH0529478A JP H0529478 A JPH0529478 A JP H0529478A JP 3182661 A JP3182661 A JP 3182661A JP 18266191 A JP18266191 A JP 18266191A JP H0529478 A JPH0529478 A JP H0529478A
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- tungsten
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Abstract
(57)【要約】
【目的】 不純物拡散層上に形成されているコンタクト
穴とゲートのＷＳｉｘ膜上のコンタクト穴におけるタン
グステンの成長膜厚差を低減すること。 【構成】 ゲートのＷＳｉｘ膜のコンタクト穴を介して
ＷＳｉｘ膜の表面のみ、例えば、プラズマエッチング法
で数百Å厚除去し、しかる後ＷＳｉｘ膜上のコンタクト
穴と、不純物拡散層上に形成されているコンタクト穴と
に同時にＷＦ6 とＳｉＨ4 を用いて、選択ＣＶＤ−タン
グステン法によってタングステン配線を形成する 【効果】 ゲートのＷＳｉｘ膜上の初期成長過程におけ
るタングステンの成長遅れを抑制でき、Ｓｉ基板上の不
純物拡散層に通じるコンタクト穴に形成されるタングス
テン埋め込み膜との成長膜厚差を低減してどのコンタク
ト穴にも均一に埋め込むことができて安定したメタル配
線を形成することが可能になる。
穴とゲートのＷＳｉｘ膜上のコンタクト穴におけるタン
グステンの成長膜厚差を低減すること。 【構成】 ゲートのＷＳｉｘ膜のコンタクト穴を介して
ＷＳｉｘ膜の表面のみ、例えば、プラズマエッチング法
で数百Å厚除去し、しかる後ＷＳｉｘ膜上のコンタクト
穴と、不純物拡散層上に形成されているコンタクト穴と
に同時にＷＦ6 とＳｉＨ4 を用いて、選択ＣＶＤ−タン
グステン法によってタングステン配線を形成する 【効果】 ゲートのＷＳｉｘ膜上の初期成長過程におけ
るタングステンの成長遅れを抑制でき、Ｓｉ基板上の不
純物拡散層に通じるコンタクト穴に形成されるタングス
テン埋め込み膜との成長膜厚差を低減してどのコンタク
ト穴にも均一に埋め込むことができて安定したメタル配
線を形成することが可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものである。より詳しくは、コンタクト穴
（電気導通部）の形成方法に関するものである。。
法に関するものである。より詳しくは、コンタクト穴
（電気導通部）の形成方法に関するものである。。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴いコンタ
クト穴の径も微細化し、コンタクト穴の深さ対径の比
（アスペクト比）はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンのよ
うな高融点金属の化学気相成長法（以下ＣＶＤ法とい
う）がある。タングステンは、ＣＶＤ法で形成する場
合、条件を適当に選ぶ事により絶縁膜上には成長せず、
Ｓｉやシリサイド（例えばＷＳｉｘ）や金属上にのみ成
長するいわゆる選択成長の特徴を有しており、この性質
を利用してコンタクト穴内にタングステンを成長させる
ことによりコンタクト穴を埋め込み、アスペクト比の低
減および配線層の平坦化が行われている。
クト穴の径も微細化し、コンタクト穴の深さ対径の比
（アスペクト比）はますます大きくなっており、通常の
スパッタによる薄膜形成法ではコンタクト穴の内部にま
で配線材料を被覆させることが困難となってきている。
この問題を解決するものとして従来、タングステンのよ
うな高融点金属の化学気相成長法（以下ＣＶＤ法とい
う）がある。タングステンは、ＣＶＤ法で形成する場
合、条件を適当に選ぶ事により絶縁膜上には成長せず、
Ｓｉやシリサイド（例えばＷＳｉｘ）や金属上にのみ成
長するいわゆる選択成長の特徴を有しており、この性質
を利用してコンタクト穴内にタングステンを成長させる
ことによりコンタクト穴を埋め込み、アスペクト比の低
減および配線層の平坦化が行われている。
【０００３】
【発明が解決しようとする課題】従来、図５に示すよう
に下層にポリシリコン膜53、上層にタングステンシリサ
イド（ＷＳｉｘ）膜54を配設してなるゲート55を有する
Ｓｉ基板56にコンタクト穴50，50，51にタングステン
（Ｗ）膜52をＣＶＤ法により選択的に成長させる場合、
ＷＳｉｘ膜54上とソース57、ドレイン58を有するＳｉ基
板56上に同時にタングステンを成長させる必要がある
が、ＷＳｉｘ膜54上では、タングステンの初期成長速度
は最終的にコンタクト穴51をオーバーエッチして形成す
るからＷＳｉｘ膜54の表面状態に微妙に影響を受けるた
めにタングステンの成長遅れが生じ、ソース57、ドレイ
ン58上のコンタクト穴50，50よりも0.1 〜0.2 μｍ程度
コンタクト穴51の方がタングステンの成長膜厚が少なく
なり、Ａｌ配線59の断線が生じ易くなる（図６参照）と
いう問題が発生する。
に下層にポリシリコン膜53、上層にタングステンシリサ
イド（ＷＳｉｘ）膜54を配設してなるゲート55を有する
Ｓｉ基板56にコンタクト穴50，50，51にタングステン
（Ｗ）膜52をＣＶＤ法により選択的に成長させる場合、
ＷＳｉｘ膜54上とソース57、ドレイン58を有するＳｉ基
板56上に同時にタングステンを成長させる必要がある
が、ＷＳｉｘ膜54上では、タングステンの初期成長速度
は最終的にコンタクト穴51をオーバーエッチして形成す
るからＷＳｉｘ膜54の表面状態に微妙に影響を受けるた
めにタングステンの成長遅れが生じ、ソース57、ドレイ
ン58上のコンタクト穴50，50よりも0.1 〜0.2 μｍ程度
コンタクト穴51の方がタングステンの成長膜厚が少なく
なり、Ａｌ配線59の断線が生じ易くなる（図６参照）と
いう問題が発生する。
【０００４】このように近年ますますＬＳＩの微細化が
進み、コンタクト穴のアスペクト比も高くなってきたこ
とからタングステンの埋め込みばらつきの制限も厳しく
なり、ＷＳｉｘ上でタングステンの成長遅れが無視でき
なくなってくる。この発明は上記の事情を考慮してなさ
れたもので、ゲートのＷＳｉｘ膜上の初期成長過程にお
けるタングステンの成長遅れをなくし、Ｓｉ基板上に成
長するタングステンとの成長膜厚差を低減して均一にコ
ンタクト穴を埋め込める半導体装置の製造方法を提供す
ることを目的のひとつとするものである。
進み、コンタクト穴のアスペクト比も高くなってきたこ
とからタングステンの埋め込みばらつきの制限も厳しく
なり、ＷＳｉｘ上でタングステンの成長遅れが無視でき
なくなってくる。この発明は上記の事情を考慮してなさ
れたもので、ゲートのＷＳｉｘ膜上の初期成長過程にお
けるタングステンの成長遅れをなくし、Ｓｉ基板上に成
長するタングステンとの成長膜厚差を低減して均一にコ
ンタクト穴を埋め込める半導体装置の製造方法を提供す
ることを目的のひとつとするものである。
【０００５】
【課題を解決するための手段】この発明は、(i)不純物
拡散層と、少なくとも最上層がＷＳｉｘ膜からなる多層
構造のゲートとを有するＳｉ基板上の全面に、層間絶縁
膜を積層し、(ii)その層間絶縁膜をエッチングして不純
物拡散層に至る第１コンタクト穴を形成し、(iii) 続い
て、第１コンタクト穴を含むＳｉ基板上の全面に、第２
コンタクト穴形成用のマスクパターンを形成した後、上
記層間絶縁膜のエッチングを再度行ってゲートの上記Ｗ
Ｓｉｘ膜に至る第２コンタクト穴を形成し、 (iv) さら
に、第２コンタクト穴形成用のマスクパターンを用い
て、露出されたＷＳｉｘ膜表面をエッチングして上記第
２コンタクト穴形成時に用いたエッチングにより生成し
たＷＳｉｘコンタクト表面変質層を除去し、 (V)しかる
後、選択ＣＶＤ−タングステン法によってタングステン
膜を上記第１、第２コンタクト穴に同時に埋込み、(vi)
これら埋込み配線膜を含むＳｉ基板上に配線パターンを
形成することよりなる半導体装置の製造方法である。
拡散層と、少なくとも最上層がＷＳｉｘ膜からなる多層
構造のゲートとを有するＳｉ基板上の全面に、層間絶縁
膜を積層し、(ii)その層間絶縁膜をエッチングして不純
物拡散層に至る第１コンタクト穴を形成し、(iii) 続い
て、第１コンタクト穴を含むＳｉ基板上の全面に、第２
コンタクト穴形成用のマスクパターンを形成した後、上
記層間絶縁膜のエッチングを再度行ってゲートの上記Ｗ
Ｓｉｘ膜に至る第２コンタクト穴を形成し、 (iv) さら
に、第２コンタクト穴形成用のマスクパターンを用い
て、露出されたＷＳｉｘ膜表面をエッチングして上記第
２コンタクト穴形成時に用いたエッチングにより生成し
たＷＳｉｘコンタクト表面変質層を除去し、 (V)しかる
後、選択ＣＶＤ−タングステン法によってタングステン
膜を上記第１、第２コンタクト穴に同時に埋込み、(vi)
これら埋込み配線膜を含むＳｉ基板上に配線パターンを
形成することよりなる半導体装置の製造方法である。
【０００６】すなわち、この発明によればシリコン基板
上にＷＳｉｘからなるゲートを形成した後、絶縁層を形
成し、この絶縁層をエッチングしてＳｉ基板に至るコン
タクト穴を開口し、次にＷＳｉｘ膜上の絶縁層のみエッ
チングしてＷＳｉｘ膜に至るコンタクト穴を形成した後
フォトリソグラフィー時のレジストをマスクとしてＷＳ
ｉｘ膜の表面を、例えば数百Åライトエッチし、しかる
後Ｓｉ膜及びＷＳｉｘ膜に至るそれぞれのコンタクト穴
にＷＦ6 とＳｉＨ4を用いて、選択ＣＶＤ−タングステ
ン法によってタングステン配線を形成し、それによって
従来のＷＳｉｘ膜上のタングステン成長の遅れを無くし
てコンタクト穴に埋込まれたタングステン配線をどのコ
ンタクト穴でも同じ成長膜厚みにして均一な埋込みを可
能としたものである。
上にＷＳｉｘからなるゲートを形成した後、絶縁層を形
成し、この絶縁層をエッチングしてＳｉ基板に至るコン
タクト穴を開口し、次にＷＳｉｘ膜上の絶縁層のみエッ
チングしてＷＳｉｘ膜に至るコンタクト穴を形成した後
フォトリソグラフィー時のレジストをマスクとしてＷＳ
ｉｘ膜の表面を、例えば数百Åライトエッチし、しかる
後Ｓｉ膜及びＷＳｉｘ膜に至るそれぞれのコンタクト穴
にＷＦ6 とＳｉＨ4を用いて、選択ＣＶＤ−タングステ
ン法によってタングステン配線を形成し、それによって
従来のＷＳｉｘ膜上のタングステン成長の遅れを無くし
てコンタクト穴に埋込まれたタングステン配線をどのコ
ンタクト穴でも同じ成長膜厚みにして均一な埋込みを可
能としたものである。
【０００７】この発明における埋込み配線膜としてのタ
ングステン配線は、例えば、ソース、ドレインとしての
Ｎ+ 層またはＰ+ 層及びゲートとしてＷＳｉｘ膜とを有
する素子へ信号を入力または出力するためのものであっ
て、これらの層に至るコンタクト穴にＷＦ6 とＳｉＨ4
とを用いた選択ＣＶＤ−タングステン法によって、タン
グステンを埋込んで形成することができる。
ングステン配線は、例えば、ソース、ドレインとしての
Ｎ+ 層またはＰ+ 層及びゲートとしてＷＳｉｘ膜とを有
する素子へ信号を入力または出力するためのものであっ
て、これらの層に至るコンタクト穴にＷＦ6 とＳｉＨ4
とを用いた選択ＣＶＤ−タングステン法によって、タン
グステンを埋込んで形成することができる。
【０００８】この発明において、不純物拡散層は、層間
絶縁膜を形成する前に不純物としてドーパントをイオン
注入して形成される。この発明における選択ＣＶＤ−タ
ングステン法は、当該分野で公知の条件のもとで実施さ
れるものであってよい。タングステンはＣＶＤ装置の中
に配置し、Ｓｉ基板を250 ℃〜350 ℃に加熱し、ＷＦ6
とＳｉＨ4 とを例えばＷＦ6 ／ＳｉＨ 4 比で30／24〜30
／16の流量比とし、圧力を例えば0.01〜0.12Torrとして
埋込み配線膜を、通常1.0 〜1.2 μｍの厚さに形成す
る。また、ＷＳｉｘ膜上のコンタクト穴の厚さとＳｉ基
板内に形成された不純物拡散層上のコンタクト穴の厚さ
は同じ深さであっても良いし異なる深さであっても良
い。
絶縁膜を形成する前に不純物としてドーパントをイオン
注入して形成される。この発明における選択ＣＶＤ−タ
ングステン法は、当該分野で公知の条件のもとで実施さ
れるものであってよい。タングステンはＣＶＤ装置の中
に配置し、Ｓｉ基板を250 ℃〜350 ℃に加熱し、ＷＦ6
とＳｉＨ4 とを例えばＷＦ6 ／ＳｉＨ 4 比で30／24〜30
／16の流量比とし、圧力を例えば0.01〜0.12Torrとして
埋込み配線膜を、通常1.0 〜1.2 μｍの厚さに形成す
る。また、ＷＳｉｘ膜上のコンタクト穴の厚さとＳｉ基
板内に形成された不純物拡散層上のコンタクト穴の厚さ
は同じ深さであっても良いし異なる深さであっても良
い。
【０００９】この発明において、露出されたＷＳｉｘ膜
表面をエッチングする方法としては、第２コンタクト穴
形成時に用いたエッチングにより生成したコンタクト表
面変質層に応じてそれ自体公知の方法が用いられる。例
えば、プラズマエッチング法やウェットエッチング法が
好ましい方法として挙げられる。プラズマエッチング条
件は、ＣＦ4とＯ2ガスを用い、１０〜２６℃の温度下に
設定される。更にこのタングステン配線層の上に、金属
配線等を形成して半導体装置を製造することができる。
表面をエッチングする方法としては、第２コンタクト穴
形成時に用いたエッチングにより生成したコンタクト表
面変質層に応じてそれ自体公知の方法が用いられる。例
えば、プラズマエッチング法やウェットエッチング法が
好ましい方法として挙げられる。プラズマエッチング条
件は、ＣＦ4とＯ2ガスを用い、１０〜２６℃の温度下に
設定される。更にこのタングステン配線層の上に、金属
配線等を形成して半導体装置を製造することができる。
【００１０】
【作用】ゲートのＷＳｉｘ膜のコンタクト穴を介してＷ
Ｓｉｘ膜の表面のみ、例えば、プラズマエッチング法で
数百Å厚除去し、しかる後ＷＳｉｘ膜上のコンタクト穴
と、不純物拡散層上に形成されているコンタクト穴とに
同時にＷＦ6とＳｉＨ4 を用いて、選択ＣＶＤ−タング
ステン法によってタングステン配線を形成するので、Ｓ
ｉ基板内の不純物拡散層とゲートのＷＳｉｘ膜上のタン
グステン成長膜厚差を低減でき、コンタクト穴の下地が
異なってもコンタクト穴の均一な埋め込みが可能とな
る。
Ｓｉｘ膜の表面のみ、例えば、プラズマエッチング法で
数百Å厚除去し、しかる後ＷＳｉｘ膜上のコンタクト穴
と、不純物拡散層上に形成されているコンタクト穴とに
同時にＷＦ6とＳｉＨ4 を用いて、選択ＣＶＤ−タング
ステン法によってタングステン配線を形成するので、Ｓ
ｉ基板内の不純物拡散層とゲートのＷＳｉｘ膜上のタン
グステン成長膜厚差を低減でき、コンタクト穴の下地が
異なってもコンタクト穴の均一な埋め込みが可能とな
る。
【００１１】
【実施例】以下、この発明の実施例を図面を用いて説明
するが、この発明は以下の実施例に限定されるものでは
ない。図１〜図４はＳＲＡＭのコンタクト埋め込みを例
にとりＷＳｉｘ膜に至るコンタクト穴を形成した後コン
タクト穴を介してＷＳｉｘ膜上のライトエッチを行って
選択ＣＶＤ−タングステン法を用いてタングステン成長
膜を形成した半導体製造方法について説明する。
するが、この発明は以下の実施例に限定されるものでは
ない。図１〜図４はＳＲＡＭのコンタクト埋め込みを例
にとりＷＳｉｘ膜に至るコンタクト穴を形成した後コン
タクト穴を介してＷＳｉｘ膜上のライトエッチを行って
選択ＣＶＤ−タングステン法を用いてタングステン成長
膜を形成した半導体製造方法について説明する。
【００１２】まず、図１に示すように、シリコン基板
(11) 上に素子分離領域１、ＷＳｉｘ層（2b）及びポリ
Ｓｉ層（2a）の積層構造からなるゲート電極２、Ｎ+ 拡
散層(３) およびＰ+ 拡散層(４) からなる半導体素子を
形成した後、例えば、ＳｉＯ2 やＢＰＳＧの層間絶縁膜
(５) を公知のＣＶＤ法により堆積し、この層間絶縁膜
をフォトリソグラフィ法によりエッチングし、Ｎ+ 層３
および層４上に、コンタクト穴〔第１コンタクト穴〕
(６) を開口する。
(11) 上に素子分離領域１、ＷＳｉｘ層（2b）及びポリ
Ｓｉ層（2a）の積層構造からなるゲート電極２、Ｎ+ 拡
散層(３) およびＰ+ 拡散層(４) からなる半導体素子を
形成した後、例えば、ＳｉＯ2 やＢＰＳＧの層間絶縁膜
(５) を公知のＣＶＤ法により堆積し、この層間絶縁膜
をフォトリソグラフィ法によりエッチングし、Ｎ+ 層３
および層４上に、コンタクト穴〔第１コンタクト穴〕
(６) を開口する。
【００１３】次に図２に示すように層間絶縁膜 (５) を
フォトリソグラフィ法によりエッチングしゲート電極
(２) のＷＳｉｘ層（2b）上にコンタクト穴〔第２コン
タクト穴〕 (８) を開口する。続いてこのレジスト
(７) をマスクとしてＷＳｉｘ層上にのみＣＦ4 ／Ｏ2
系もしくは、ＳＦ6 系のガスを用いて200 Å狙いのライ
トエッチングを施す。すなわち、コンタクト穴を介して
ＷＳｉｘ膜の表面を200 Å厚だけオーバーエッチングす
る（図３参照）。
フォトリソグラフィ法によりエッチングしゲート電極
(２) のＷＳｉｘ層（2b）上にコンタクト穴〔第２コン
タクト穴〕 (８) を開口する。続いてこのレジスト
(７) をマスクとしてＷＳｉｘ層上にのみＣＦ4 ／Ｏ2
系もしくは、ＳＦ6 系のガスを用いて200 Å狙いのライ
トエッチングを施す。すなわち、コンタクト穴を介して
ＷＳｉｘ膜の表面を200 Å厚だけオーバーエッチングす
る（図３参照）。
【００１４】この際、ライトエッチの条件は一例をあげ
るとＣＦ4 が160 ｓｃｃｍ、Ｏ2 が40ｓｃｃｍ、圧力が
250 ｍＴｏｒｒ、ＲＦパワーが100Ｗであり、エッチン
グ時間が45秒である。また、コンタクト穴（６）（８）
はいずれも径が0.6 μｍ、深さ1.2 μｍである。ライト
エッチを施し、レジスト (７)を剥離した後、シリコン
基板 (11) を１％のバッファードフッ酸に45秒間浸し、
素子上の自然酸化膜を除去したのち図４に示すように成
膜温度270 ℃、圧力を0.02Ｔｏｒｒ、ＷＦ6 とＳｉＨ4
の流量をそれぞれ10ｓｃｃｍ及び８ｓｃｃｍとしてコン
タクト穴（６）（８）が1.2 μｍ埋め込めるまで240 秒
間のタングステン層 (９) の成長をおこなった。続い
て、タングステン層 (９) の埋めこまれたコンタクト穴
（６）（８）を含むシリコン基板 (11) 上の全面にＡｌ
層を積層した後Ａｌ配線（図示せず）をパターン形成し
てＳＲＡＭを作成する。
るとＣＦ4 が160 ｓｃｃｍ、Ｏ2 が40ｓｃｃｍ、圧力が
250 ｍＴｏｒｒ、ＲＦパワーが100Ｗであり、エッチン
グ時間が45秒である。また、コンタクト穴（６）（８）
はいずれも径が0.6 μｍ、深さ1.2 μｍである。ライト
エッチを施し、レジスト (７)を剥離した後、シリコン
基板 (11) を１％のバッファードフッ酸に45秒間浸し、
素子上の自然酸化膜を除去したのち図４に示すように成
膜温度270 ℃、圧力を0.02Ｔｏｒｒ、ＷＦ6 とＳｉＨ4
の流量をそれぞれ10ｓｃｃｍ及び８ｓｃｃｍとしてコン
タクト穴（６）（８）が1.2 μｍ埋め込めるまで240 秒
間のタングステン層 (９) の成長をおこなった。続い
て、タングステン層 (９) の埋めこまれたコンタクト穴
（６）（８）を含むシリコン基板 (11) 上の全面にＡｌ
層を積層した後Ａｌ配線（図示せず）をパターン形成し
てＳＲＡＭを作成する。
【００１５】このように本実施例では、不純物拡散層及
びゲートのＷＳｉｘ膜からなる異なる材料の下地が混在
する高アスペクトコンタクト穴に、選択ＣＶＤタングス
テンを埋め込む前にＷＳｉｘ膜上のコンタクト穴のみに
ライトエッチを行なうことにより、従来のＷＳｉｘ上の
タングステン成長遅れをなくしＳｉ上とＷＳｉｘ上のタ
ングステン成長膜厚を同じにして、均一な埋め込みを可
能としたものである。
びゲートのＷＳｉｘ膜からなる異なる材料の下地が混在
する高アスペクトコンタクト穴に、選択ＣＶＤタングス
テンを埋め込む前にＷＳｉｘ膜上のコンタクト穴のみに
ライトエッチを行なうことにより、従来のＷＳｉｘ上の
タングステン成長遅れをなくしＳｉ上とＷＳｉｘ上のタ
ングステン成長膜厚を同じにして、均一な埋め込みを可
能としたものである。
【００１６】
【発明の効果】以上のようこの発明によれば、ゲートの
ＷＳｉｘ膜上の初期成長過程におけるタングステンの成
長遅れを抑制でき、Ｓｉ基板上の不純物拡散層に通じる
コンタクト穴に形成されるタングステン埋め込み膜との
成長膜厚差を低減してどのコンタクト穴にも均一に埋め
込むことができて安定したメタル配線を形成することが
可能になる。
ＷＳｉｘ膜上の初期成長過程におけるタングステンの成
長遅れを抑制でき、Ｓｉ基板上の不純物拡散層に通じる
コンタクト穴に形成されるタングステン埋め込み膜との
成長膜厚差を低減してどのコンタクト穴にも均一に埋め
込むことができて安定したメタル配線を形成することが
可能になる。
【図１】この発明の一実施例による製造方法の第１ステ
ップを示す構成説明図である。
ップを示す構成説明図である。
【図２】上記実施例における製造方法の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造方法の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造方法の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】従来例を示す構成説明図である。
【図６】従来例を示す要部構成説明図である。
２ａ ポリＳｉ層 ２ｂ ＷＳｉｘ層 ３ Ｎ+ 拡散層 ４ Ｐ+ 拡散層 ５ ＳｉＯ2 膜（層間絶縁膜） ６ 第１のコンタクト穴 ７ レジスト ８ 第２のコンタクト穴 ９ 埋込タングステン膜 １１ シリコン基板
Claims (1)
- 【特許請求の範囲】 【請求項１】 (i) 不純物拡散層と、少なくとも最上層
がＷＳｉｘ膜からなる多層構造のゲートとを有するＳｉ
基板上の全面に、層間絶縁膜を積層し、 (ii) その層間絶縁膜をエッチングして不純物拡散層に
至る第１コンタクト穴を形成し、 (iii) 続いて、第１コンタクト穴を含むＳｉ基板上の全
面に、第２コンタクト穴形成用のマスクパターンを形成
した後、上記層間絶縁膜のエッチングを再度行ってゲー
トの上記ＷＳｉｘ膜に至る第２コンタクト穴を形成し、 (iv) さらに、第２コンタクト穴形成用のマスクパター
ンを用いて、露出されたＷＳｉｘ膜表面をエッチングし
て上記第２コンタクト穴形成時に用いたエッチングによ
り生成したＷＳｉｘコンタクト変質層を除去し、 (V) しかる後、選択ＣＶＤ−タングステン法によってタ
ングステン膜を上記第１、第２コンタクト穴に同時に埋
込み、 (vi) これら埋込み配線膜を含むＳｉ基板上に配線パタ
ーンを形成することよりなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18266191A JP2702007B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18266191A JP2702007B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529478A true JPH0529478A (ja) | 1993-02-05 |
| JP2702007B2 JP2702007B2 (ja) | 1998-01-21 |
Family
ID=16122225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18266191A Expired - Fee Related JP2702007B2 (ja) | 1991-07-23 | 1991-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702007B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100249169B1 (ko) * | 1997-03-05 | 2000-03-15 | 김영환 | 반도체 소자의 콘택홀 형성 방법 |
| KR100402242B1 (ko) * | 1996-12-30 | 2004-03-18 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| KR100477811B1 (ko) * | 1998-12-30 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
-
1991
- 1991-07-23 JP JP18266191A patent/JP2702007B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402242B1 (ko) * | 1996-12-30 | 2004-03-18 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| KR100249169B1 (ko) * | 1997-03-05 | 2000-03-15 | 김영환 | 반도체 소자의 콘택홀 형성 방법 |
| KR100477811B1 (ko) * | 1998-12-30 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702007B2 (ja) | 1998-01-21 |
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