KR100375230B1 - 매끄러운 텅스텐 표면을 갖는 반도체 장치의 배선 제조방법 - Google Patents
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Abstract
반도체 장치의 배선의 제조 방법에 관한 것으로, 하부 도전층을 절연층 상부와 절연층 내에 형성된 비아홀 내부에 형성한다. 하부 도전층의 일정 부분을 제거하여, 절연층을 노출시킨다. 상부 도전층을 하부 도전층 상부와 절연층 상부에 상부 도전층을 형성한다. 하부 도전층은 거친 표면을 가지며, 상부 도전층은 매끄러운 표면을 갖는다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 CVD (Chemical vapor deposition)텅스텐 층을 이용한 반도체 장치의 배선 형성 방법에 관한 것이다.
일반적으로 반도체 장치의 제조 공정은 여러 가지 종류의 막을 웨이퍼 상에 형성시키고, 이 막의 일부를 선택적으로 제거하여 다양한 형태의 구조물과 회로를 만드는 과정이라고 할 수 있다. 이러한 막으로 사용되는 물질 중의 하나인 텅스텐은 그 다양한 특성으로 반도체 장치의 배선에 있어 중요한 역할을 하는 물질이다. 반도체 제조 공정에서의 텅스텐의 대표적인 응용 예는 텅스텐 플러그 (plug) 이다.플러그는 비아홀을 갖는 절연층 상에 텅스텐을 형성하여 비아홀을 채운 후, 에칭 또는 폴리싱 (polishing)에 의해 비아홀 내부에만 텅스텐을 남겨서 형성된다. 또 다른 응용 예로서, 텅스텐을 형성한 후, 포토/에칭 공정에 의해 텅스텐 도전 패턴을 형성하기도 한다.
텅스텐은 CVD (Chemical vapor deposition) 방법 또는 스퍼터링 (sputtering) 방법에 의해 형성되는데 CVD 방법이 보다 널리 사용된다. CVD 방법에 의한 텅스텐 데포지션 (deposition) 에서는, 진공 밀폐된 반응 용기 (chamber) 내에 장착된 웨이퍼의 온도를 올리고, 혼합 가스를 반응 용기에 주입한다. 소스 (source) 가스는 WF6 (tungsten hexafluoride) 이며 WF6는 SiH4 (silane), H2 또는 SiH4과 H2의 혼합 가스에 의해 환원된다. 이때, 기판 즉, 웨이퍼의 온도는 텅스텐을 형성시키기 위한 화학 반응을 촉진하는 역할을 한다. 텅스텐 CVD 공정에 있어서 온도 및 가스의 유량을 조절하는 것은 매우 중요하다. 학계의 여러 연구에 의하면, 높은 온도 및 낮은 WF6 유량의 조건에서는 인장 응력 (tensile stress)이 낮은 텅스텐 층이 형성되는 반면, 상대적으로 낮은 온도 및 높은 WF6 유량의 조건에서는 스텝 커버리지 (step coverage) 우수한 텅스텐 층이 형성되는 것으로 알려져 있다. 어떤 막의 높은 인장 응력은 웨이퍼를 왜곡시키는 현상을 일으키는 요인으로 작용한다. 이처럼 웨이퍼가 왜곡되면, 후속 공정인 포토 공정시 포커스(focus)를 맞추기가 어려워진다. 스텝 커버리지는 단차가 있는 부분에서 어떤 막이 얼마나 정상적인 두께를 유지하느냐를 측정한 것으로 이를 측정하는 방법은 Wolf, S 의, "Silicon Processing for the VLSI Era", Vol.2, Lattice Press, Sunset Beach,Calif., (1990), p.202. 에 설명되어 있다.
도전 패턴으로의 응용에 있어서는 인장 응력이 낮은 것이 매우 중요하지만, 플러그로의 응용에 있어서는 그다지 중요하지 않은 것으로 알려져 있다. 또, 플러그로의 응용에 있어서는 스텝 커버리지가 우수한 것이 매우 중요하지만, 도전 패턴으로의 응용에 있어서는 그다지 중요하지 않은 것으로 알려져 있다. 이와 같이 응용 처에 따라 다르게 요구되는 특성 및 그 특성의 공정 조건에 따른 의존성 때문에, 도전 패턴으로의 응용 및 플러그로의 응용 모두에게 적합하도록 공정을 최적화시키는 것은 매우 어려웠다. 이러한 공정의 최적화에 있어서의 어려움을 해결하기 위해 많은 방법이 보고되었다. 이와 같은 것들 중에 대표적인 것으로, Johannes J. Schmitz 등에 의한 미국 특허 제5,272,113호와 Yung-Tsun Lo 등에 의한 미국 특허 제6,030,893호가 있다.
도 1 과 도 2는 Yung-Tsun Lo 등에 의한 미국 특허 제6,030,893호에 개시된 종래기술을 설명하기 위한 단면도 및 전자 현미경 (SEM) 사진이다.
도 1 을 참조하면, 기판(1)에 도전 영역(3)을 형성한다. 기판(1)과 도전 영역(3) 상에 절연층(5)을 형성한다. 절연층(5)을 에칭 하여 도전 영역(3)을 노출시키는 비아홀(11)을 형성한다. 이후, 웨이퍼를 제 1 반응 용기로 이송하여 하부 도전층(7)을 절연층(5) 상부 및 비아홀(11) 내에 형성한다. 하부 도전층(7)은 CVD 텅스텐 막으로 높은 인장 응력과 높은 스텝 커버리지 특성을 갖는다. 웨이퍼를 제 2 반응 용기로 이송하여 상부 도전층(9)을 하부 도전층(7) 상에 형성한다. 상부 도전층(9)은 CVD 텅스텐 막으로 낮은 인장 응력과 중간 정도의 스텝 커버리지 특성을갖는다. 상부 도전층(9)과 하부 도전층(7)의 조합을 포토레지스트 (photoresist) 및 이방성 식각법을 사용하여 패턴닝 (patterning) 함으로써 절연층(5) 상부에 도전 패턴을 형성한다.
상술한 종래기술에 따르면, 패턴닝을 위한 이방성 식각시 상부 도전층(9)과 하부 도전층(7)의 조합이 완전히 제거되지 못하고 레지듀 (residue)가 절연층 상에 잔존할 수 있다. 이러한 레지듀는 배선 패턴간의 바람직하지 않은 전기적 연결을 형성시키는 원인이 된다. 도 2는 이러한 바람직하지 않은 전기적 연결을 보여주고 있다.
본 발명이 이루고자 하는 기술적 과제는 바아홀에서는 양호한 스텝 커버리지 특성을 갖고, 도전 패턴에서는 낮은 인장 응력 특성을 갖는 동시에, 배선 패턴간의 바람직하지 않은 전기적 연결이 생기지 않도록 하는 반도체 장치의 배선 형성 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2는 종래 기술에 따른 반도체 장치의 배선 형성 방법에 있어, 바람직하지 않은 전기적 연결을 설명하기 위한 전자현미경 사진이다.
도 3a 및 도 3b는 온도에 대한 표면 거칠기의 의존성을 설명하기 위한 전자현미경 사진들이다.
도 4 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제1 실시예의 변형예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도이다.
도 11 및 도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 본 발명의 제 1 실시예에 따른 텅스텐 층들의 표면 거칠기를 설명하기 위한 전자현미경 사진들이다.
*도면의 주요 부분에 대한 부호의 설명
1, 101, 301 : 기판
3, 103, 303 : 도전 영역
5, 105, 305 : 절연층
7, 117, 317 : 하부 도전층
9, 119, 319 : 상부 도전층
11, 111, 311 : 비아홀
113 : 그루브채널
115, 315 : 배리어층
318, 318 : 접착층
(구성)
상술한 목적을 달성하기 위하여 본 발명의 반도체 장치의 배선 제조 방법은, 기판 상에 절연층을 형성하고, 상기 절연층 내에 비아홀을 형성한다. 상기 비아홀 내부 및 상기 절연층 상에 하부 도전층을 형성한다. 상기 하부 도전층의 일부를 제거하여, 비아홀 내에 플러그를 형성한다. 상기 플러그 및 상기 절연층 상에 상부 도전층을 형성한다. 상기 상부 도전층을 패턴닝 하여 도전 패턴을 형성한다. 하부도전층의 표면 거칠기는 상부 도전층의 표면 거칠기 보다 더 거칠다. 상기 하부 도전층의 스텝 커버리지는 상기 상부 도전층의 스텝 커버리지 보다 더 높다. 상기 하부 도전층의 인장 응력은 상기 상부 도전층의 인장 응력보다 더 크다. 상기 플러그는 양호한 스텝 커버리지 특성을 갖는 상기 하부 도전층에 의해 형성되기 때문에 비아홀에는 실질적으로 보이드 (void)가 남지 않는다. 또한 상기 도전 패턴은 표면이 매끄러운 상기 상부 도전층에 의해 형성되기 때문에 실질적으로 레지듀가 남지 않고 포토 공정시 얼라인먼트 (alignment)가 쉬워진다.
(실시예)
이하, 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명자의 연구에 의하면, 온도와 가스 유량은 CVD 텅스텐 막의 인장 응력 및 스텝 커버리지 뿐만 아니라 표면 거칠기에도 영향을 주는 것이 발견되었다. 높은 온도 및 낮은 SiH4 유량의 조건에서는 표면이 매끄러운 텅스텐 층이 형성되는 반면, 상대적으로 낮은 온도 및 높은 SiH4 유량의 조건에서는 표면이 거친 텅스텐 층이 형성된다. 도 3a 및 도 3b는 이러한 공정 조건에 따른 표면 거칠기의 의존성을 보여준다. 도 3a는 365℃ 에서 형성한 800Å 두께의 텅스텐 막의 SEM 사진이다. 도 3b는 415℃ 에서 형성한 800Å 두께의 텅스텐 막의 SEM 사진이다. 다른 공정조건은 두 막에 대해 동일하다. 즉, 40 Torr.의 압력, 300 sccm의 WF6 유량, 40 sccm의 SiH4 유량 및 9,000 sccm의 H2 유량 조건이 사용되었다. WF6 는 SiH4과 H2의 혼합 가스에 의해 환원된다. 사진에서 보듯이, 도 3a의 막이 도 3b의 막 보다 더 거친 막을 갖고 있다. 두 사진의 배율은 40,000배이다. SiH4 유량을 변수로 하는유사한 실험에서는, 앞서 언급하였듯이, 낮은 SiH4 유량의 조건에서는 표면이 매끄러운 텅스텐 층이 형성되는 반면, 상대적으로 높은 SiH4 유량의 조건에서는 표면이 거친 텅스텐 층이 형성되는 것을 알 수 있었다. 이러한 실험 결과를 가지고 앞서 언급한 종래 기술의 텅스텐 막의 표면 거칠기를 생각해보면, 하부 도전층이 상부 도전층보다 더 거친 표면을 갖게 된다는 것을 알 수 있다. 게다가, 본 발명자는 하부 도전층의 표면 거칠기가 상부 도전층으로 전사되는 것을 발견하였다. 결과적으로 종래기술의 상부 도전층과 하부 도전층의 조합은 거친 표면을 갖게되고, 이러한 거친 표면은 많은 문제점을 유발한다. 앞서 언급한 레지듀 문제가 이중 하나이다. 또한 텅스텐의 거친 표면은 그 막을 형성 후 진행하게 되는 포토 공정시, 얼라인먼트를 매우 어렵게 하는 요인이다.
도 4 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도들이고, 도 10은 본 발명의 제1 실시예의 변형예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 단결정 실리콘의 기판(101)에 도전 영역(103)을 형성한다. 이 도전 영역(103)은 기판에 이온주입을 하여 형성된 불순물 활성영역이다. 도시하지는 않았지만, 폴리실리콘 패턴, 알루미늄 배선, 금속 플러그 등과 같은 구조물이 기판 또는 그 상부에 형성될 수도 있다.
기판(101) 상에 절연층(105)을 형성한다. 절연층(105)은 BPSG ( borophosphosilicate glass) 또는 SOG (spin-on-glass) 와 같은 절연 물질로 구성되어 있으며, 그 두께는 2,000 내지 15,000Å이다. 절연층(105)을 관통하여기판(101)을 노출시키도록 하는 비아홀(111)을 형성한다.
본 실시예의 변형예에서는, 비아홀(111)을 형성 전, 그루브채널 (groove channel)이 더 형성될 수도 있다. 도 10을 참조하면, 그루브채널(113)을 절연층(105)에 형성한 후, 비아홀(111)을 형성한다. 이때, 비아홀(111)은 그루브채널(113)이 형성되어 있는 영역이나 그렇지 않은 영역 모두에 형성할 수 있다.
도 5를 참조하면, 배리어 층(115)를 절연층(105) 상부와 비아홀(111)내에 컨포멀 (conformal)하게 형성한다. 배리어 층(115)은 바람직하게는 티타늄, 티타늄 질화물, 텅스텐 실리사이드 및 그 조합으로 이루어진 군에서 하나로 구성한다. 본 실시예에서는 배리어 층(115)은 티타늄과 그 상부에 형성된 티타늄 질화물의 조합으로 형성한다. 배리어 층(115)은 스퍼터링 법 또는 CVD 법에 의해 100 내지 500Å의 두께로 형성한다. 본 실시예의 변형예에서는, 배리어 층(115)이 절연층(105) 상부와 비아홀(111)내부 뿐만 아니라 그루브채널(113) 내에도 형성된다.
도 6을 참조하면, 기판 상에 하부 도전층(117)으로 텅스텐을 CVD 반응 용기에서 500 내지 5,000Å의 두께로 형성하되, 본 실시예에는 800Å이다. 이때, 365℃, 40 Torr.의 압력, 300 sccm의 WF6 유량, 40 sccm의 SiH4 유량 및 9,000 sccm의 H2 유량 조건이 사용되었다. WF6 는 SiH4과 H2의 혼합 가스에 의해 환원된다. 이 하부 도전층(117)은 양호한 스텝 커버리지와 높은 인장 응력 특성을 나타내며, 거친 표면을 갖는다. 도 13a는 하부 도전층(117)의 이러한 거친 표면을 보여준다. 도 13a의 SEM 사진의 배율은 100,000배이다.
도 7을 참조하면, 하부 도전층(117)을 에치백 (etch back)하여 비아홀을 매몰시키는 플러그를 형성한다. 즉, 표면이 거친 하부 도전층(117)을 비아홀 내를 제외하고는 모두 제거한다.
도 8을 참조하면, 도 7의 결과물 상에 상부 도전층(119)으로 CVD 텅스텐 500 내지 5,000Å의 두께로 형성하되, 본 실시예에는 800Å이다. 이때, 437℃, 40 Torr.의 압력, 200 sccm의 WF6 유량, 26 sccm의 SiH4 유량 및 9,000 sccm의 H2 유량 조건이 사용되었다. WF6 는 SiH4과 H2의 혼합 가스에 의해 환원된다. 이 상부 도전층(119)은 중간 정도의 스텝 커버리지와 낮은 인장 응력 특성을 나타내며, 매끈한 표면을 갖는다. 도 13b는 상부 도전층(119)의 이러한 매끈한 표면을 보여준다. 도 13b의 SEM 사진의 배율은 100,000배이다.
종래기술에서와는 달리, 상부 도전층은 하부 도전층 형성시 사용된 것과 같은 반응 용기를 사용 할 수 있다. 본 발명에서는 상부 도전층 형성 공정과 하부 도전층 형성 공정 사이에 하부 도전층을 제거하는 공정을 실시한다. 따라서, 하부 도전층 형성 후 상부 도전층 형성 공정에 필요한 공정 조건으로 변경할 수 있는 충분한 시간이 있다. 그러나, 종래기술에서는 하부 도전층 형성 공정직후에 바로 상부 도전층 형성 공정이 진행되므로 따라서, 하부 도전층 형성 후 상부 도전층 형성 공정에 필요한 공정 조건으로 변경할 수 있는 충분한 시간이 없다. 만약 종래기술에서 하나의 반응 용기를 사용하려면, 공정 조건의 변경을 위해서 상당한 시간 동안 후속 공정인 상부 도전층 형성 공정을 진행할 수 없다.
상부 도전층(119)은 스퍼터링 방법에 의해 형성될 수도 있다. 스퍼터링 텅스텐이 CVD 텅스텐 보다 매끄러운 표면을 갖는다는 것은 잘 알려져 있다.
도 9 를 참조하면, 상부 도전층(119) 과 배리어 층(115)의 조합을 포토/에칭 공정에 의해 패턴닝 하여 도전 패턴을 절연층(105)상에 형성한다. 본 실시예의 변형예에서는 상부 도전층(119) 과 배리어 층(115)의 조합을 CMP (chemical mechanical polishing)와 같은 방법으로 폴리싱 하여 절연층(105)을 노출시키므로써 도전 패턴이 그루브채널(113)내에 남도록 할 수 있다.
도 11 및 도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 기판(301), 도전 영역(303), 절연층(305), 비아홀(311), 배리어 층(315) 및 하부 도전층(317)을 제1 실시예와 동일한 방법으로 형성한다.
하부 도전층(317) 및 배리어 층(315)을 CMP와 같은 방법으로 폴리싱 하여 절연층(305)의 표면이 노출되도록 함으로써 비아홀을 매몰시키는 텅스텐 플러그를 형성한다.
도 12를 참조하면, 접착층(318)을 절연층(305) 및 플러그 상부에 형성한다. 접착층(318)은 바람직하게는 티타늄, 티타늄 질화물, 텅스텐 실리사이드 및 그 조합으로 이루어진 군에서 하나로 구성하되, 본 실시예에서는 접착층(318)은 티타늄 질화물로 형성한다. 접착층(318)은 스퍼터링 법 또는 CVD 법에 의해 100 내지 500Å의 두께로 형성한다.
접착층(318) 상에 상부 도전층(319)을 제1 실시예와 동일한 방법으로 형성한다. 도시하지는 않았지만, 상부 도전층(319) 과 접착층(318)의 조합을 포토/에칭 공정에 의해 패턴닝 하여 도전 패턴을 절연층(305)상에 형성한다.
본 발명자의 연구에 의하면, 상부 도전층은 하부 도전층보다 더 작은 그레인 (grain) 크기를 갖는 것이 발견되었으며, 그레인 크기가 작을 수록 CVD 텅스텐의 표면이 더 매끄러워 진다는 것이 발견되었다.
본 발명의 반도체 장치의 배선 제조 방법은, 거친 표면과 양호한 스텝 커버리지 특성을 갖는 하부 도전층이 비아홀 내를 제외하고는 모두 제거되므로써, 비아홀이 하부 도전층으로 완전히 매몰되어 보이드가 없게 된다. 또한, 배선 패턴이 거친 표면과 양호한 스텝 커버리지 특성을 갖는 하부 도전층을 포함하지 않게 되어 레지듀 문제와 얼라인먼트 문제를 해결할 수 있게 된다.
Claims (16)
- 기판 상에 절연층을 형성하는 단계;상기 절연층 내에 비아홀을 형성하는 단계;상기 절연층 상부 및 상기 비아홀 내에 하부 도전층을 형성하는 단계;상기 하부 도전층의 일부를 제거하여 상기 비아홀 내 플러그를 형성하는 단계; 및상기 플러그 상부 및 상기 절연층 상부에 상부 도전층을 형성하는 단계를 포함하되, 상기 상부 도전층 및 하부 도전층은 WF6, SiH4 및 H2 가스를 사용하여 형성된 텅스텐막으로 이루어지며, 상기 상부 도전층은 상기 하부 도전층 보다 높은 온도에서 그리고 낮은 유량의 SiH4 조건에서 형성되어, 상기 하부 도전층의 표면은 상기 상부 도전층의 표면 보다 더 거친 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,상기 WF6 는 SiH4과 H2의 혼합 가스에 의해 환원되는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 제 1 항에 있어서,상기 하부 도전층의 제거는 에치백 및 폴리싱 중 하나에 의해 실시되는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 제 1 항에 있어서,상기 상부 도전층은 상기 하부 도전층을 형성할 때 사용한 반응 용기에서 형성되는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 제 1 항에 있어서, 상기 하부 도전층을 형성하기 전에,상기 절연층 상부 및 상기 비아홀 내에 배리어 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 제 8 항에 있어서,상기 배리어 층은 티타늄, 티타늄 질화물, 텅스텐 실리사이드 및 그 조합으로 이루어진 군에서 하나로 구성되는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 제 8 항에 있어서,상기 하부 도전층의 일부를 제거한 후에,상기 절연층 표면상에 위치한 배리어 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 제 10 항에 있어서,상기 상부 도전층을 형성하기 전에, 상기 절연층 상부 및 상기 플러그 상부에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 제 1 항에 있어서,상기 상부 도전층은 스퍼터링 방법에 의해 형성되고, 상기 하부 도전층은 CVD 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 제 1 항에 있어서,상기 상부 도전층 및 상기 하부 도전층은 CVD 방법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 기판 상에 절연층을 형성하는 단계;상기 절연층 내에 비아홀을 형성하는 단계;상기 절연층 상부 및 상기 비아홀 내에 하부 도전층을 형성하는 단계;상기 하부 도전층의 일부를 제거하여 상기 비아홀 내 플러그를 형성하는 단계; 및상기 플러그 상부 및 상기 절연층 상부에 상부 도전층을 형성하는 단계를 포함하되, 상기 상부 도전층 및 하부 도전층은 WF6, SiH4 및 H2 가스를 사용하여 형성된 텅스텐으로 이루어지며, 상기 상부 도전층은 상기 하부 도전층 보다 높은 온도에서 그리고 낮은 유량의 SiH4 조건에서 형성되어, 상기 하부 도전층의 인장 응력은 상기 상부 도전층의 인장 응력보다 더 큰 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 기판 상에 절연층을 형성하는 단계;상기 절연층 내에 비아홀을 형성하는 단계;상기 절연층 상부 및 상기 비아홀 내에 하부 도전층을 형성하는 단계;상기 하부 도전층의 일부를 제거하여 상기 비아홀 내 플러그를 형성하는 단계; 및상기 플러그 상부 및 상기 절연층 상부에 상부 도전층을 형성하는 단계를 포함하되, 상기 상부 도전층 및 하부 도전층은 WF6, SiH4 및 H2 가스를 사용하여 형성된 텅스텐으로 이루어지며, 상기 상부 도전층은 상기 하부 도전층보다 높은 온도에서 그리고 낮은 유량의 SiH4 조건에서 형성되어, 상기 하부 도전층의 스텝 커버리지는 상기 상부 도전층의 스텝 커버리지 보다 더 큰 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 기판 상에 절연층을 형성하는 단계;상기 절연층 내에 비아홀을 형성하는 단계;상기 절연층 상부 및 상기 비아홀 내에 하부 도전층을 형성하는 단계;상기 하부 도전층의 일부를 제거하여 상기 비아홀 내 플러그를 형성하는 단계; 및상기 플러그 상부 및 상기 절연층 상부에 상부 도전층을 형성하는 단계를 포함하되, 상기 상부 도전층 및 하부 도전층은 WF6, SiH4 및 H2 가스를 사용하여 형성된 텅스텐으로 이루어지며, 상기 상부 도전층은 상기 하부 도전층 보다 높은 온도에서 그리고 낮은 유량의 SiH4 조건에서 형성되어, 상기 하부 도전층의 그레인 크기는 상기 상부 도전층의 그레인 크기 보다 더 큰 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
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