JP2606080B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2606080B2 JP2606080B2 JP15404793A JP15404793A JP2606080B2 JP 2606080 B2 JP2606080 B2 JP 2606080B2 JP 15404793 A JP15404793 A JP 15404793A JP 15404793 A JP15404793 A JP 15404793A JP 2606080 B2 JP2606080 B2 JP 2606080B2
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- Japan
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- silicon
- wiring
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- silicon oxide
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線の形成方法に関する。
関し、特に多層配線の形成方法に関する。
【０００２】
【従来の技術】多層配線を有する半導体装置において
は、下層配線の膜厚による段差やビアホールの段差が層
間絶縁膜の平坦性を損ない上層配線の被覆性を低下させ
て断線や短絡不良を発生させ、信頼性を低下させる原因
となっていた。
は、下層配線の膜厚による段差やビアホールの段差が層
間絶縁膜の平坦性を損ない上層配線の被覆性を低下させ
て断線や短絡不良を発生させ、信頼性を低下させる原因
となっていた。
【０００３】この問題を解決する一つの手段としてアイ
・イー・イー・イー・プロシーディングズ・ヴイ・エル
・エス・アイ・マルチレベル・インターコネクション・
コンファレンス（ＩＥＥＥ ＰＲＯＣＥＥＤＩＮＧＳ
ＶＬＳＩ ＭＵＬＴＩＬＥＶＥＬ ＩＮＴＥＲＣＯＮＮ
ＥＣＴＩＯＮ ＣＯＮＦＥＲＥＮＣＥ）１９８８年６
月、９５〜１００頁に搭載されているように、層間絶縁
膜に配線形成用の溝と、この溝内にコンタクトホールを
設け、このコンタクトホールを含む溝内に金属膜を埋込
んで上面を平坦化するものがある。
・イー・イー・イー・プロシーディングズ・ヴイ・エル
・エス・アイ・マルチレベル・インターコネクション・
コンファレンス（ＩＥＥＥ ＰＲＯＣＥＥＤＩＮＧＳ
ＶＬＳＩ ＭＵＬＴＩＬＥＶＥＬ ＩＮＴＥＲＣＯＮＮ
ＥＣＴＩＯＮ ＣＯＮＦＥＲＥＮＣＥ）１９８８年６
月、９５〜１００頁に搭載されているように、層間絶縁
膜に配線形成用の溝と、この溝内にコンタクトホールを
設け、このコンタクトホールを含む溝内に金属膜を埋込
んで上面を平坦化するものがある。
【０００４】図３（ａ）〜（ｃ）および図４（ａ）〜
（ｃ）は従来の半導体装置の製造方法を説明するための
工程順に示した斜視図である。
（ｃ）は従来の半導体装置の製造方法を説明するための
工程順に示した斜視図である。
【０００５】図３（ａ）に示すように、半導体層１１の
上に酸化シリコン膜からなる層間絶縁膜１２とエッチン
グストッパ膜となるポリシリコン膜１３とを順次堆積し
て形成した後、ポリシリコン膜１３および層間絶縁膜１
２の中間まで選択的に順次異方性エッチングして配線形
成用の溝１４を形成する。
上に酸化シリコン膜からなる層間絶縁膜１２とエッチン
グストッパ膜となるポリシリコン膜１３とを順次堆積し
て形成した後、ポリシリコン膜１３および層間絶縁膜１
２の中間まで選択的に順次異方性エッチングして配線形
成用の溝１４を形成する。
【０００６】次に、図３（ｂ）に示すように、溝１４を
含む表面にフォトレジスト膜１５を塗布してパターニン
グし、コンタクトホール形成用の開口部を形成する。
含む表面にフォトレジスト膜１５を塗布してパターニン
グし、コンタクトホール形成用の開口部を形成する。
【０００７】次に、図３（ｃ）に示すように、フォトレ
ジスト膜１５およびポリシリコン膜１３をマスクとして
溝１４の層間絶縁膜１２を異方性エッチングして溝１４
の底面から半導体層１１に達するコンタクトホール１６
を形成し、フォトレジスト膜１５を除去する。
ジスト膜１５およびポリシリコン膜１３をマスクとして
溝１４の層間絶縁膜１２を異方性エッチングして溝１４
の底面から半導体層１１に達するコンタクトホール１６
を形成し、フォトレジスト膜１５を除去する。
【０００８】次に、図４（ａ）に示すように、溝１４お
よびコンタクトホール１６を含む表面にブランケットＣ
ＶＤ法によりタングステン膜１７を堆積して上面をほぼ
平坦化する。
よびコンタクトホール１６を含む表面にブランケットＣ
ＶＤ法によりタングステン膜１７を堆積して上面をほぼ
平坦化する。
【０００９】次に、図４（ｂ）に示すように、タングス
テン膜１７の上部をエッチバックしてポリシリコン膜１
３上のタングステン膜１７を除去し、溝１４およびコン
タクトホール１６内にタングステン膜１７を埋め込む。
テン膜１７の上部をエッチバックしてポリシリコン膜１
３上のタングステン膜１７を除去し、溝１４およびコン
タクトホール１６内にタングステン膜１７を埋め込む。
【００１０】次に、図４（ｃ）に示すように、ポリシリ
コン膜１３を除去し、コンタクトホール１６を介して半
導体層１１と接続し、且つ層間絶縁膜１２の溝１４内に
埋め込まれて上面を平坦化した配線を形成する。
コン膜１３を除去し、コンタクトホール１６を介して半
導体層１１と接続し、且つ層間絶縁膜１２の溝１４内に
埋め込まれて上面を平坦化した配線を形成する。
【００１１】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、配線形成用の溝およびコンタクトホー
ルを含む表面にＣＶＤ法でタングステン膜を堆積して埋
め込んでいるため、配線用の溝以外に堆積されたタング
ステン膜をエッチバックして除去する必要があり、溝内
に埋込まれた配線のエッチングによるダメージを生じた
り、タングステン膜からなる配線の比抵抗が高いためア
ルミニウム配線に比べて配線抵抗が大きくなり、伝達信
号の遅延時間が増大する等の問題があった。
の製造方法では、配線形成用の溝およびコンタクトホー
ルを含む表面にＣＶＤ法でタングステン膜を堆積して埋
め込んでいるため、配線用の溝以外に堆積されたタング
ステン膜をエッチバックして除去する必要があり、溝内
に埋込まれた配線のエッチングによるダメージを生じた
り、タングステン膜からなる配線の比抵抗が高いためア
ルミニウム配線に比べて配線抵抗が大きくなり、伝達信
号の遅延時間が増大する等の問題があった。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に設けた下層線を含む表面に酸
化シリコン膜を堆積し前記酸化シリコン膜の上にシリコ
ン含有膜を形成する工程と、前記シリコン含有膜および
酸化シリコン膜の上部を選択的に順次エッチングして配
線形成用の溝を形成する工程と、前記溝の底部を選択的
にエッチングして前記下層配線に達するビアホールを形
成する工程と、前記ビアホールおよび溝の酸化シリコン
膜の表面にチタン化合物含有ガスを吸着させる工程と、
前記シリコン含有膜以外の前記チタン化合物含有ガスが
吸着されたビアホールおよび溝内に選択ＣＶＤ法により
アルミニウム膜を堆積する工程と、前記シリコン含有膜
を除去して前記下層配線と接続し且つ前記酸化シリコン
膜に埋込まれて表面を平坦化した上層配線を形成する工
程とを含んで構成される。
造方法は、半導体基板上に設けた下層線を含む表面に酸
化シリコン膜を堆積し前記酸化シリコン膜の上にシリコ
ン含有膜を形成する工程と、前記シリコン含有膜および
酸化シリコン膜の上部を選択的に順次エッチングして配
線形成用の溝を形成する工程と、前記溝の底部を選択的
にエッチングして前記下層配線に達するビアホールを形
成する工程と、前記ビアホールおよび溝の酸化シリコン
膜の表面にチタン化合物含有ガスを吸着させる工程と、
前記シリコン含有膜以外の前記チタン化合物含有ガスが
吸着されたビアホールおよび溝内に選択ＣＶＤ法により
アルミニウム膜を堆積する工程と、前記シリコン含有膜
を除去して前記下層配線と接続し且つ前記酸化シリコン
膜に埋込まれて表面を平坦化した上層配線を形成する工
程とを含んで構成される。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｃ）は本発明の一実施例を説明するための工程順に示
した斜視図である。
（ｃ）は本発明の一実施例を説明するための工程順に示
した斜視図である。
【００１５】まず、図１（ａ）に示すように、半導体基
板上に設けた絶縁膜１の上面に設けた溝の中にＴｉＮ／
Ａｌ積層膜からなる下層配線２を形成し、下層配線２を
含む表面に層間絶縁膜として酸化シリコ膜３を形成す
る。次に、酸化シリコン膜３の上にポリシリコン膜４を
堆積してパターニングし、配線形成用のマスクを形成す
る。
板上に設けた絶縁膜１の上面に設けた溝の中にＴｉＮ／
Ａｌ積層膜からなる下層配線２を形成し、下層配線２を
含む表面に層間絶縁膜として酸化シリコ膜３を形成す
る。次に、酸化シリコン膜３の上にポリシリコン膜４を
堆積してパターニングし、配線形成用のマスクを形成す
る。
【００１６】次に、図１（ｂ）に示すように、フォトリ
ソグラフィ技術により前工程で露出された酸化シリコン
膜３の一部を選択的に異方性エッチングし酸化シリコン
膜３の途中までの深さを有するビアホール形成用の穴５
を形成する。
ソグラフィ技術により前工程で露出された酸化シリコン
膜３の一部を選択的に異方性エッチングし酸化シリコン
膜３の途中までの深さを有するビアホール形成用の穴５
を形成する。
【００１７】次に、図１（ｃ）に示すように、ポリシリ
コン膜４をマスクとして酸化シリコン膜３を異方性エッ
チングして下層配線２に達するビアホール６および配線
形成用の溝７を形成する。
コン膜４をマスクとして酸化シリコン膜３を異方性エッ
チングして下層配線２に達するビアホール６および配線
形成用の溝７を形成する。
【００１８】次に、図２（ａ）に示すように、ビアホー
ル６および溝７を有する半導体基板を真空チャンバ内に
装着して圧力１Ｔｏｒｒの四塩化チタンの蒸気に１分間
暴露する。このとき、四塩化チタンは酸化シリコン膜お
よびＴｉＮ膜の表面にのみ吸着して四塩化チタン吸着層
８がビアホール６および溝７の表面に形成されるが、ポ
リシリコン膜４の表面には吸着されない。
ル６および溝７を有する半導体基板を真空チャンバ内に
装着して圧力１Ｔｏｒｒの四塩化チタンの蒸気に１分間
暴露する。このとき、四塩化チタンは酸化シリコン膜お
よびＴｉＮ膜の表面にのみ吸着して四塩化チタン吸着層
８がビアホール６および溝７の表面に形成されるが、ポ
リシリコン膜４の表面には吸着されない。
【００１９】次に、図２（ｂ）に示すように、この半導
体基板を真空搬送してＣＶＤ用チャンバ内に装着して１
００℃に加熱し、ジメチルアルミハイドライド（ＤＭＡ
Ｈ）を水素でバブリングしてＣＶＤ用チャンバ内に導入
し圧力１Ｔｏｒｒとした条件でアルミニウム膜を四塩化
チタン吸着層８の表面に選択成長させ、ビアホール６お
よび溝７内を充填して下層配線２と接続する上層配線９
を形成する。ここで、アルミニウム膜はポリシリコン膜
４の表面には堆積されず、ビアホール６および溝７内に
のみ堆積される。
体基板を真空搬送してＣＶＤ用チャンバ内に装着して１
００℃に加熱し、ジメチルアルミハイドライド（ＤＭＡ
Ｈ）を水素でバブリングしてＣＶＤ用チャンバ内に導入
し圧力１Ｔｏｒｒとした条件でアルミニウム膜を四塩化
チタン吸着層８の表面に選択成長させ、ビアホール６お
よび溝７内を充填して下層配線２と接続する上層配線９
を形成する。ここで、アルミニウム膜はポリシリコン膜
４の表面には堆積されず、ビアホール６および溝７内に
のみ堆積される。
【００２０】次に、図２（ｃ）に示すように、ＳＦ6 ガ
スを用いたドライエッチングによりポリシリコン膜４を
除去する。
スを用いたドライエッチングによりポリシリコン膜４を
除去する。
【００２１】なお、上層配線９を含む表面にＴｉＮ膜を
スパッタしてパターニングし、上層配線９の上にＴｉＮ
膜を積層しても良い。
スパッタしてパターニングし、上層配線９の上にＴｉＮ
膜を積層しても良い。
【００２２】以上の工程を繰り返すことによって、段差
を生じること無しに、多層配線構造を形成できる。
を生じること無しに、多層配線構造を形成できる。
【００２３】ここで、四塩化チタン吸着を防止するため
にポリシリコン膜４を使用したが、代わりにＷＳｉx 膜
やＭｏＳｉx 膜を用いてもよい。また、アルミニウムＣ
ＶＤ促進ガスとして四塩化チタンを用いたが、テトラキ
スジメチルアミノチタンなど有機チタンガスを用いても
同様の効果をもたらす。また、アルミニウムＣＶＤの原
料としてここではＤＭＡＨを用いたが、トリイソブチル
アルミニウムやトリメチルアミンアラン、トリエチルア
ミンアランなどを用いてもよい。
にポリシリコン膜４を使用したが、代わりにＷＳｉx 膜
やＭｏＳｉx 膜を用いてもよい。また、アルミニウムＣ
ＶＤ促進ガスとして四塩化チタンを用いたが、テトラキ
スジメチルアミノチタンなど有機チタンガスを用いても
同様の効果をもたらす。また、アルミニウムＣＶＤの原
料としてここではＤＭＡＨを用いたが、トリイソブチル
アルミニウムやトリメチルアミンアラン、トリエチルア
ミンアランなどを用いてもよい。
【００２４】また、下層配線以外に半導体層に接続する
配線を形成する場合にも同様の工程を用いることができ
る。
配線を形成する場合にも同様の工程を用いることができ
る。
【００２５】
【発明の効果】以上説明したように本発明は、上面にチ
タン化合物含有ガスを吸着しないシリコン含有膜を設け
た酸化シリコン膜からなる層間絶縁膜に配線形成用の溝
および溝の底部にビアホールを設け、この溝およびビア
ホールの表面にチタン化合物含有ガスを吸着させること
により、アルミニウム膜を選択ＣＶＤ法で溝およびビア
ホール内にのみ埋込んで表面を平坦化した配線を形成で
き、エッチバック工程を削減して工程を簡略化できると
いう効果を有する。
タン化合物含有ガスを吸着しないシリコン含有膜を設け
た酸化シリコン膜からなる層間絶縁膜に配線形成用の溝
および溝の底部にビアホールを設け、この溝およびビア
ホールの表面にチタン化合物含有ガスを吸着させること
により、アルミニウム膜を選択ＣＶＤ法で溝およびビア
ホール内にのみ埋込んで表面を平坦化した配線を形成で
き、エッチバック工程を削減して工程を簡略化できると
いう効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した斜視図。
した斜視図。
【図２】本発明の一実施例を説明するための工程順に示
した斜視図。
した斜視図。
【図３】従来の半導体装置の製造方法を説明するための
工程順に示した斜視図。
工程順に示した斜視図。
【図４】従来の半導体装置の製造方法を説明するための
工程順に示した斜視図。
工程順に示した斜視図。
１ 絶縁膜 ２ 下層配線 ３ 酸化シリコン膜 ４，１３ ポリシリコン膜 ５ 穴 ６ ビアホール ７，１４ 溝 ８ 四塩化チタン吸着層 ９ 上層配線 １１ 半導体層 １２ 層間絶縁膜 １５ フォトレジスト膜 １６ コンタクトホール １７ タングステン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ａ
Claims (3)
- 【請求項１】 半導体基板上に設けた下層線を含む表面
に酸化シリコン膜を堆積し前記酸化シリコン膜の上にシ
リコン含有膜を形成する工程と、前記シリコン含有膜お
よび酸化シリコン膜の上部を選択的に順次エッチングし
て配線形成用の溝を形成する工程と、前記溝の底部を選
択的にエッチングして前記下層配線に達するビアホール
を形成する工程と、前記ビアホールおよび溝の酸化シリ
コン膜の表面にチタン化合物含有ガスを吸着させる工程
と、前記シリコン含有膜以外の前記チタン化合物含有ガ
スが吸着されたビアホールおよび溝内に選択ＣＶＤ法に
よりアルミニウム膜を堆積する工程と、前記シリコン含
有膜を除去して前記下層配線と接続し且つ前記酸化シリ
コン膜に埋込まれて表面を平坦化した上層配線を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 シリコン含有膜がポリシリコン膜，ＷＳ
ｉX 膜，ＭｏＳｉX膜のいずれかである請求項１記載の
半導体装置の製造方法。 - 【請求項３】 チタン化合物含有ガスが四塩化チタンま
たはテトラキスジメチルアミノチタンである請求項１又
は請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15404793A JP2606080B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15404793A JP2606080B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729904A JPH0729904A (ja) | 1995-01-31 |
| JP2606080B2 true JP2606080B2 (ja) | 1997-04-30 |
Family
ID=15575761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15404793A Expired - Lifetime JP2606080B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606080B2 (ja) |
-
1993
- 1993-06-25 JP JP15404793A patent/JP2606080B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0729904A (ja) | 1995-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961210 |