JP3391933B2

JP3391933B2 - 半導体素子とその製造方法

Info

Publication number: JP3391933B2
Application number: JP10328395A
Authority: JP
Inventors: 裕介原田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-04-27
Filing date: 1995-04-27
Publication date: 2003-03-31
Anticipated expiration: 2018-03-31
Also published as: JPH08298285A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の配線層を有する
半導体素子とその製造方法に関する。

【０００２】

【従来の技術】従来、半導体素子において多層配線を形
成する方法としては、例えば図３に示すような方法が知
られている。この方法では、まず、ＩＣ基板１上にＳｉ
Ｏ₂、ＢＰＳＧ（ホウ素リンシリケートガラス）等から
なる絶縁膜２を形成し、次にこの絶縁膜２上に、Ａｌ−
Ｓｉ系合金等の配線材料からなる層をスパッタ法によっ
て形成し、さらに、ホトリソグラフィー、エッチングに
よりパターニングして第一の配線パターン３を形成す
る。

【０００３】次いで、第一の配線パターン３上にこれを
覆ってＳｉＯ₂等の層間絶縁膜４を形成し、さらにこの
層間絶縁膜４にホトリソグラフィー技術、エッチング技
術を用いてスルーホール５を選択的に形成する。その
後、前記スルーホール５内に入り込み、前記第一の配線
パターン３に接続するようにしてＡｌ−Ｓｉ系合金等の
配線材料からなる層をスパッタ法によって形成し、さら
に、ホトリソグラフィー、エッチングによりパターニン
グして第二の配線パターン６を形成し、これによって二
層配線構造を有する半導体素子を得る。

【０００４】ところが、このようにスパッタ法で第二の
配線パターン６を形成すると、スルーホール５内で充分
なカバレージが得られず、また、第一の配線パターン３
が形成されることによって当然該パターン３が形成され
ている箇所といない箇所とで段差が生じ、これに伴って
層間絶縁膜４の平坦性が不充分となっていることから、
これの上に形成される第二の配線パターン６にもその影
響が及んでしまう。

【０００５】このような背景から近年では、平坦化配線
の一法として、図４（ａ）、（ｂ）に示すようなダマシ
ン法と呼ばれる配線方法が検討されている。この方法で
は、まず、図４（ａ）に示すようにＩＣ基板１１上にＳ
ｉＯ₂、ＢＰＳＧ（ホウ素リンシリケートガラス）等か
らなる絶縁膜１２を形成し、次に、この絶縁膜１２上に
Ａｌ−Ｓｉ系合金等の配線材料からなる第一の配線パタ
ーン１３を形成する。

【０００６】次いで、第一の配線パターン１３上にこれ
を覆ってＳｉＯ₂等の層間絶縁膜１４を形成し、さらに
この層間絶縁膜１４にホトリソグラフィー技術、エッチ
ング技術を用いてスルーホール１５を層間絶縁膜１４の
途中まで、すなわち第一の配線パターン１３に到達しな
い深さに形成する。次いで、再度ホトリソグラフィー技
術、エッチング技術を用い、図４（ｂ）に示すように第
二の配線パターンとなるパターン形状の溝１６を前記ス
ルーホール１５上を通って所定深さに形成する。する
と、この溝１６のエッチング（例えばドライエッチン
グ）時に、スルーホール１５の底面も同時にエッチング
され、該スルーホール１５が第一の配線パターン１３に
通じるようになる。

【０００７】次いで、低圧ＣＶＤ法によって層間絶縁膜
１４上にタングステン（Ｗ）を堆積し、これにより前記
スルーホール１５および溝１６内にＷを埋め込む。この
場合、ＣＶＤ法によるＷ膜はカバレージが良いことか
ら、スルーホール１５内および溝１６内への埋め込みは
良好なカバレージでなされる。その後、堆積形成された
Ｗ膜をケミカルメカニカルポリッシング法（化学機械研
磨法；ＣＭＰ法）により研磨して溝１６形成箇所以外の
部分の層間絶縁膜１４面を露出させ、かつ該露出面と溝
１６内に埋め込まれたＷ膜との間の段差をなくし、これ
によりスルーホール１５内と溝１６内とにＷ膜からなる
第二の配線パターン１７を形成する。

【０００８】このような方法によれば、スルーホール１
５の埋め込みと同時に溝１６内に良好なカバレージで配
線パターンを形成することができ、しかも層間絶縁膜１
４に形成した溝１６内に第二の配線パターン１７を形成
することから、第一の配線パターン１３のパターン形状
に伴う層間絶縁膜１４の段差に影響されることなく該第
二の配線パターン１７を形成することができる。したが
って、この方法を繰り返し行うことにより、平坦な多層
配線を実現することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、図４
（ａ）、（ｂ）に示した方法では、抵抗が従来のＡｌあ
るいはその合金に比べて高いＷ膜によって第二の配線パ
ターン１７を形成していることから、以下に述べる不都
合がある。すなわち、前記第二の配線パターン１７を電
源ライン等の比較的大きな電流を必要とする部分に用い
た場合、その抵抗の高さにより、デバイススピードが従
来のものに比べ低下してしまう可能性がある。さらに、
ＣＶＤ法によるＷ膜は、膜ストレスが１×１０¹⁰ｄｙｎ
ｅ／ｃｍ²と大きく、したがって厚く形成することがで
きず、また埋め込む溝の幅にも限度があると考えられて
いる。

【００１０】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、良好なカバレージを有
し、かつ電源ライン等の比較的大きな電流を必要とする
部分の配線用として低抵抗の配線層を備えた配線を有す
る半導体素子と、その製造方法を提供することにある。

【００１１】

【課題を解決するための手段】本発明における請求項１
記載の半導体素子では、基体と、前記基体上に形成され
た下層配線層と、前記下層配線層を覆い、第１の溝及び
前記第１の溝よりも幅が広い第２の溝が形成された層間
絶縁膜と、前記第１の溝から前記下層配線層まで連通し
た第１のスルーホール及び前記第２の溝から前記下層配
線層まで連通した第２のスルーホールと、前記第１の溝
および前記第１のスルーホールに埋め込まれた第１の配
線材料からなる第１の配線と、前記第２の溝の底部及び
側壁部に形成されるとともに、前記第２のスルーホール
に埋め込まれた前記第１の配線材料からなる層と、前記
第１の配線材料からなる層の上の、前記第１の配線材料
よりも導電率が高い第２の配線材料からなる層とで構成
される第２の配線とを有することで前記課題の解決手段
とした。請求項２記載の半導体素子では、基体と、この
基体上に形成された下層配線層と、前記下層配線層を覆
い、第１の溝及び前記第１の溝よりも幅が広い第２の溝
が形成された層間絶縁膜と、前記第１の溝から前記下層
配線層まで連通した第１のスルーホール及び前記第２の
溝から前記下層配線層まで連通した第２のスルーホール
と、前記第１の溝に形成された第１の配線材料からなる
層と、前記第１のスルーホール及び前記第１のスルーホ
ールの直上に埋め込まれた前記第１の配線材料よりも導
電率が高い第２の配線材料からなる層とで構成される第
１の配線と、前記第２の溝の底部及び側壁部に形成され
た前記第１の配線材料からなる層と、前記第２のスルー
ホールと、前記第２のスルーホールの直上と、前記第１
の配線材料の上に前記第２の溝を埋め込むように形成さ
れた、前記第２の配線材料からなる層とで構成される第
２の配線とを有することで前記課題の解決手段とした。
請求項３記載の半導体素子の製造方法では、基体上に設
けられた下層配線層の上に該下層配線層を覆って層間絶
縁膜を形成する工程と、前記層間絶縁膜をエッチングし
て該層間絶縁膜内に、第１の溝、前記第１の溝よりも幅
の広い第２の溝、第１の溝から前記下層配線層まで連通
している第１のスルーホール、前記第２の溝から前記下
層配線層まで連通している第２のスルーホールをそれぞ
れ形成する工程と、前記第１のスルーホールおよび前記
第２のスルーホールを埋め込むとともに、前記第１の溝
および前記第２の溝を含む前記層間絶縁膜上に、第１の
配線材料からなる層を形成する工程と、前記第１の配線
材料からなる層の上に、前記第１の配線材料よりも高い
導電率を有する第２の配線材料からなる層を堆積し、前
記第２の溝を埋め込む工程と、前記層間絶縁膜が露出さ
れるまで、前記第１の配線材料からなる層及び前記第２
の配線材料からなる層を化学的機械研磨法により研磨除
去する工程とを有することを前記課題の解決手段とし
た。

【００１２】請求項４記載の半導体素子の製造方法で
は、基体上に設けられた下層配線層の上に層間絶縁膜を
形成する工程と、前記層間絶縁膜に第１の凹部および第
２の凹部をエッチングにより形成する工程と、前記第１
の凹部、前記第２の凹部、前記第１の凹部の周囲、前記
第２の凹部の周囲を再度エッチングすることによって、
第１の溝および前記第１の溝よりも幅の広い第２の溝を
形成すると同時に、第１の溝から前記下層配線層まで連
通している第１のスルーホールおよび前記第２の溝から
前記下層配線層まで連通している第２のスルーホールを
形成する工程と、前記第１のスルーホールおよび前記第
２のスルーホールを埋め込むとともに、前記第１の溝お
よび前記第２の溝を含む前記層間絶縁膜上に、第１の配
線材料からなる層を形成する工程と、前記第１の配線材
料からなる層の上に、前記第１の配線材料よりも高い導
電率を有する第２の配線材料からなる層を堆積し、前記
第２の溝を埋め込む工程と、前記層間絶縁膜が露出され
るまで、前記第１の配線材料からなる層及び前記第２の
配線材料からなる層を化学的機械研磨法により研磨除去
する工程とを有することを前記課題の解決手段とした。
請求項５記載の半導体素子の製造方法では、基体上に設
けられた下層配線層の上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、第１の溝及び前記第１の溝より
も幅の広い第２の溝とを形成する工程と、前記第１の溝
から前記下層配線層まで連通した第１のスルーホール及
び前記第２の溝から前記下層配線層まで連通した第２の
スルーホールを形成する工程と、前記第１のスルーホー
ルおよび前記第２のスルーホールを埋め込むとともに、
前記第１の溝および前記第２の溝を含む前記層間絶縁膜
上に、第１の配線材料からなる層を形成する工程と、前
記第１の配線材料からなる層の上に、前記第１の配線材
料よりも高い導電率を有する第２の配線材料からなる層
を堆積し、前記第２の溝を埋め込む工程と、前記層間絶
縁膜が露出されるまで、前記第１の配線材料からなる層
及び前記第２の配線材料からなる層を化学的機械研磨法
により研磨除去する工程とを有することを前記課題の解
決手段とした。請求項６記載の半導体素子の製造方法で
は、基体上に設けられた下層配線層の上に層間絶縁膜を
形成する工程と、前記層間絶縁膜に第１の溝及び前記第
１の溝よりも幅の広い第２の溝とを形成する工程と、前
記第１の溝および前記第２の溝を含む前記層間絶縁膜上
に、第１の配線材料からなる層を形成する工程と、前記
第１の配線材料からなる層を形成した後に、前記第１の
溝から前記下層配線層まで連通した第１のスルーホール
及び前記第２の溝から前記下層配線層まで連通した第２
のスルーホールを形成する工程と、前記第１の配線材料
よりも導電率の高い第２の配線材料からなる層を形成
し、前記第１のスルーホール、前記第２のスルーホー
ル、前記第２の溝をそれぞれ埋め込む工程と、前記層間
絶縁膜が露出されるまで、前記第１の配線材料からなる
層及び前記第２の配線材料からなる層を化学的機械研磨
法により研磨除去する工程とを有することを前記課題の
解決手段とした。請求項７記載の半導体素子では、基体
と、この基体の上の第１の層に形成された下層配線と、
前記第１の層の上の第２の層に形成され、第１の溝及び
前記第１の溝よりも幅が広い第２の溝を備えた層間絶縁
膜と、前記第１の溝から前記第１の層まで連通した第１
のスルーホール及び前記第２の溝から前記第１の層まで
連通した第２のスルーホールと、前記第１の溝および前
記第１のスルーホールに埋め込まれた第１の配線材料か
らなる第１の配線と、前記第２の溝の底部及び側壁部に
形成されるとともに、前記第２のスルーホールに埋め込
まれた前記第１の配線材料からなる層と、前記第１の配
線材料からなる層の上の、前記第１の配線材料よりも導
電率が高い第２の配線材料からなる層とで構成される第
２の配線とを有することを前記課題の解決手段とした。

【００１３】請求項８記載の半導体素子では、基体と、
この基体の上の第１の層に形成された下層配線と、前記
第１の層の上の第２の層に形成され、第１の溝及び前記
第１の溝よりも幅が広い第２の溝が形成された層間絶縁
膜と、前記第１の溝から前記第１の層まで連通した第１
のスルーホール及び前記第２の溝から前記第１の層まで
連通した第２のスルーホールと、前記第１の溝に形成さ
れた第１の配線材料からなる層と、前記第１のスルーホ
ール及び前記第１のスルーホールの直上に埋め込まれた
前記第１の配線材料よりも導電率が高い第２の配線材料
からなる層とで構成される第１の配線と、前記第２の溝
の底部及び側壁部に形成された前記第１の配線材料から
なる層と、前記第２のスルーホールと、前記第２のスル
ーホールの直上と、前記第１の配線材料の上に前記第２
の溝を埋め込むように形成された、前記第２の配線材料
からなる層とで構成される第２の配線とを有することを
前記課題の解決手段とした。請求項９記載の半導体素子
の製造方法では、基体上に設けられた第１の層の下層配
線の上に該下層配線を覆って層間絶縁膜を形成する工程
と、前記層間絶縁膜をエッチングして該層間絶縁膜内
に、第１の溝、前記第１の溝よりも幅の広い第２の溝、
前記第１の溝から前記第１の層まで連通している第１の
スルーホール、前記第２の溝から前記第１の層まで連通
している第２のスルーホールをそれぞれ形成する工程
と、前記第１のスルーホールおよび前記第２のスルーホ
ールを埋め込むとともに、前記第１の溝および前記第２
の溝を含む前記層間絶縁膜上に、第１の配線材料からな
る層を形成する工程と、前記第１の配線材料からなる層
の上に、前記第１の配線材料よりも高い導電率を有する
第２の配線材料からなる層を堆積し、前記第２の溝を埋
め込む工程と、前記層間絶縁膜が露出されるまで、前記
第１の配線材料からなる層及び前記第２の配線材料から
なる層を化学的機械研磨により研磨除去する工程とを有
することを前記課題の解決手段とした。請求項１０記載
の半導体素子の製造方法では、基体上に設けられた第１
の層の下層配線の上に第２の層の層間絶縁膜を形成する
工程と、前記層間絶縁膜に第１の凹部および第２の凹部
をエッチングにより形成する工程と、前記第１の凹部、
前記第２の凹部、前記第１の凹部の周囲、前記第２の凹
部の周囲を再度エッチングすることによって、第１の溝
および前記第１の溝よりも幅の広い第２の溝を形成する
と同時に、前記第１の溝から前記第１の層まで連通して
いる第１のスルーホールおよび前記第２の溝から前記第
１の層まで連通している第２のスルーホールを形成する
工程と、前記第１のスルーホールおよび前記第２のスル
ーホールを埋め込むとともに、前記第１の溝および前記
第２の溝を含む前記層間絶縁膜上に、第１の配線材料か
らなる層を形成する工程と、前記第１の配線材料からな
る層の上に、前記第１の配線材料よりも高い導電率を有
する第２の配線材料からなる層を堆積し、前記第２の溝
を埋め込む工程と、前記層間絶縁膜が露出されるまで、
前記第１の配線材料からなる層及び前記第２の配線材料
からなる層を化学的機械研磨法により研磨除去する工程
とを有することを前記課題の解決手段とした。

【００１４】請求項１１記載の半導体素子の製造方法で
は、基体上に設けられた第１の層の下層配線の上に第２
の層の層間絶縁膜を形成する工程と、前記層間絶縁膜
に、第１の溝及び前記第１の溝よりも幅の広い第２の溝
とを形成する工程と、前記第１の溝から前記第１の層ま
で連通した第１のスルーホール及び前記第２の溝から前
記第１の層まで連通した第２のスルーホールを形成する
工程と、前記第１のスルーホールおよび前記第２のスル
ーホールを埋め込むとともに、前記第１の溝および前記
第２の溝を含む前記層間絶縁膜上に、第１の配線材料か
らなる層を形成する工程と、前記第１の配線材料からな
る層の上に、前記第１の配線材料よりも高い導電率を有
する第２の配線材料からなる層を堆積し、前記第２の溝
を埋め込む工程と、前記層間絶縁膜が露出されるまで、
前記第１の配線材料からなる層及び前記第２の配線材料
からなる層を化学的機械研磨法により研磨除去する工程
とを有することを前記課題の解決手段とした。請求項１
２記載の半導体素子の製造方法では、基体上に設けられ
た第１の層の下層配線の上に第２の層の層間絶縁膜を形
成する工程と、前記層間絶縁膜に第１の溝及び前記第１
の溝よりも幅の広い第２の溝とを形成する工程と、前記
第１の溝および前記第２の溝を含む前記層間絶縁膜上
に、第１の配線材料からなる層を形成する工程と、前記
第１の配線材料からなる層を形成した後に、前記第１の
溝から前記第１の層まで連通した第１のスルーホール及
び前記第２の溝から前記第１の層まで連通した第２のス
ルーホールを形成する工程と、前記第１の配線材料より
も導電率の高い第２の配線材料からなる層を形成し、前
記第１のスルーホール、前記第２のスルーホール、前記
第２の溝をそれぞれ埋め込む工程と、前記層間絶縁膜が
露出されるまで、前記第１の配線材料からなる層及び前
記第２の配線材料からなる層を化学的機械研磨法により
研磨除去する工程とを有することを前記課題の解決手段
とした。請求項１３記載の半導体素子では、基体と、こ
の基体上に形成された、第１の溝及び前記第１の溝より
も幅が広い第２の溝を有する層間絶縁膜と、前記第１、
第２の溝のそれぞれ底部に設けられた、前記第１、第２
の溝の下に形成された配線層にそれぞれ連通した第１、
第２のスルーホールと、前記第１の溝および前記第１の
スルーホールに埋め込まれた第１の配線材料からなる第
１の配線と、前記第２の溝の底部及び側壁部に形成され
るとともに、前記第２のスルーホールに埋め込まれた前
記第１の配線材料からなる層と、前記第１の配線材料か
らなる層の上の、前記第１の配線材料よりも導電率が高
い第２の配線材料からなる層とで構成される第２の配線
とを有することを前記課題の解決手段とした。

【００１５】請求項１４記載の半導体素子では、基体
と、この基体上に形成された、第１の溝及び前記第１の
溝よりも幅が広い第２の溝を有する層間絶縁膜と、前記
第１、第２の溝のそれぞれ底部に設けられた、前記第
１、第２の溝の下に形成された配線層にそれぞれ連通し
た第１、第２のスルーホールと、前記第１の溝に形成さ
れた第１の配線材料からなる層と、前記第１のスルーホ
ール及び前記第１のスルーホールの直上に埋め込まれた
前記第１の配線材料よりも導電率が高い第２の配線材料
からなる層とで構成される第１の配線と、前記第２の溝
の底部及び側壁部に形成された前記第１の配線材料から
なる層と、前記第２のスルーホールと、前記第２のスル
ーホールの直上と、前記第１の配線材料の上に前記第２
の溝を埋め込むように形成された、前記第２の配線材料
からなる層とで構成される第２の配線とを有することを
前記課題の解決手段とした。請求項１５記載の半導体素
子の製造方法では、基体上に設けられた配線層の上に該
配線層を覆って層間絶縁膜を形成する工程と、前記層間
絶縁膜をエッチングして該層間絶縁膜内に、第１の溝、
前記第１の溝よりも幅の広い第２の溝とを形成する工程
と、前記第１の溝内を埋め込むとともに、前記第２の溝
を含む前記層間絶縁膜上に、第１の配線材料からなる層
を形成する工程と、前記第１、第２の溝内をエッチング
し、前記第１の配線材料からなる層および前記層間絶縁
膜を貫通して前記第１、第２の溝の下層にそれぞれ形成
された配線層に連通する第１、第２のスルーホールを形
成する工程と、前記第１、第２のスルーホール内および
前記第１の配線材料からなる層の上に、前記第１の配線
材料よりも高い導電率を有する第２の配線材料からなる
層を堆積し、前記第１、第２のスルーホール内および前
記第２の溝を埋め込む工程と、前記層間絶縁膜が露出さ
れるまで、前記第１の配線材料からなる層及び前記第２
の配線材料からなる層を化学的機械研磨法により研磨除
去する工程とを有することを前記課題の解決手段とし
た。

【００１６】

【作用】本発明における請求項１記載の半導体素子によ
れば、第二の溝が第一の溝より幅が広く形成され、か
つ、この第二の溝内に設けられた第二配線層が第一の配
線材料部とこれにより導電率が高い第二の配線材料部と
からなっているので、この第二配線層が第一配線層に比
べ低抵抗のものとなり、したがってこの第二配線層を例
えば電源ライン等の大電流を必要とする配線として用い
ることにより、デバイススピードの低下を防止すること
が可能になる。また、第一の溝、第二の溝が共にスルー
ホールの内寸より幅が広く形成されているので、スルー
ホール内に埋め込まれる配線材料のカバレージが良好に
なる。

【００１７】請求項２記載の半導体素子によれば、第二
の溝が第一の溝より幅が広く形成され、かつ、この第二
の溝内に設けられた第二配線層が第一の配線材料部とこ
れにより導電率が高い第二の配線材料部とからなってい
るので、前記請求項１記載の半導体素子と同様にこの第
二配線層が第一配線層に比べ低抵抗のものとなり、した
がってこの第二配線層を例えば電源ライン等の大電流を
必要とする配線として用いることにより、デバイススピ
ードの低下を防止することが可能になる。また、第一の
溝、第二の溝が共にスルーホールの内寸より幅が広く形
成されているので、スルーホール内に埋め込まれる配線
材料のカバレージが良好になる。さらに、スルーホール
内に第二の配線材料が埋め込まれており、しかもこれが
第一、第二の溝内にてそれぞれの溝の開口側に延びてい
るので、該第二の配線材料と溝内に形成される配線層と
の接触面積が単にスルーホールの面積のみとならず、溝
内に延出した部分の表面積となり、したがってスルーホ
ール抵抗の低減化が可能になる。

【００１８】請求項３、４記載の半導体素子の製造方法
によれば、層間絶縁膜をエッチングして第一の溝とこれ
より幅の広い第二の溝を形成するとともに、これらに連
通するスルーホールを形成し、スルーホール内および第
一の溝内と、前記第二の溝内の底部および側壁部とに第
一の配線材料を埋め込み、さらに第二の溝内に前記第一
の配線材料より導電率の高い第二の配線材料を埋め込む
ので、第二の溝内に形成される配線層が第一の配線材料
とこれにより導電率が高い第二の配線材料とからなって
いるため、この配線層を第一の溝内に形成される配線層
に比べ低抵抗のものにすることができる。また、スルー
ホールの内寸が第一の溝、第二の溝の幅より小さくなる
ことから、スルーホール内に埋め込まむ配線材料のカバ
レージを良好にすることが可能になる。

【００１９】請求項５記載の半導体素子の製造方法によ
れば、層間絶縁膜をエッチングして第一の溝とこれより
幅の広い第二の溝とを形成し、第一の溝内と前記第二の
溝内の底部および側壁部とに第一の配線材料を埋め込ん
だ後、第一の溝内と第二の溝内とをエッチングしてスル
ーホールを形成し、これらスルーホール内に前記第一の
配線材料より導電率の高い第二の配線材料を埋め込むと
ともに、前記第二の溝内に前記第二の配線材料を埋め込
むので、第二の溝内に形成される配線層が第一の配線材
料とこれにより導電率が高い第二の配線材料とからなっ
ているため、この配線層を第一の溝内に形成される配線
層に比べ低抵抗のものにすることができる。また、第一
の溝の幅より内寸の小さいスルーホールを形成すること
から、スルーホール内に埋め込む配線材料のカバレージ
を良好にすることが可能になる。さらに、第一の配線材
料を貫通して貫通してスルーホールを形成し、該スルー
ホール内に第二の配線材料を埋め込むので、該スルーホ
ール内の第二の配線材料と溝内に形成される配線層との
接触面積が単にスルーホールの面積のみとならず、溝内
を通る部分の表面積となり、したがってスルーホール抵
抗の低減化が可能になる。

【００２０】

【実施例】以下、本発明を実施例により詳しく説明す
る。図１（ａ）〜（ｃ）は本発明の第一実施例を示す図
であり、この第一実施例は本発明における請求項１、３
記載の発明に係るものである。まず、図１（ａ）〜
（ｃ）を参照し、請求項３記載の製造方法の一実施例に
ついて説明する。図１（ａ）に示すように、半導体素子
の構成要素（図示略）を形成したＩＣ基板２１を用意
し、これの上にＢＰＳＧ等の絶縁膜２２形成し、さらに
この絶縁膜２２上にタングステン（Ｗ）からなる配線層
２３を形成する。なお、この配線層２３については、公
知のホトリソグラフィー技術、エッチング技術により、
所定の形状にパターニングしておく。次に、ＣＶＤ法等
により、ＳｉＯ₂等からなる層間絶縁膜２４を厚さ２μ
ｍ形成し、その後、ＣＭＰ法（化学機械研磨法）を用い
て該層間絶縁膜２４をその厚さが１．５μｍとなるまで
研磨し、該層間絶縁膜２４を平坦化する。

【００２１】次いで、この層間絶縁膜２４上にレジスト
層（図示略）を形成し、さらにこれを露光・現像して所
定形状にパターンニングする。そして、このレジストパ
ターン（図示略）をマスクとして層間絶縁膜２４をエッ
チングし、図１（ａ）中二点鎖線で示す開口凹部２５を
複数形成する。この開口凹部２５については、後述する
ようにスルーホールとなるものであることから、その平
面視形状が例えば円形とされ、さらにその内径（内寸）
も所望するスルーホールの内径（内寸）に略一致するよ
うに形成される。また、この開口凹部２５の深さについ
ては８００ｎｍとされ、この深さになった時点でエッチ
ングを終了させる。エッチングとしてはドライエッチン
グが採用され、またそのエッチング条件としては、例え
ばエッチングガスとその流量としてＣ₂Ｆ₆；５０SCC
M、ＣＨＦ₃；１０SCCMを採用し、ＲＦパワーが２ｋ
Ｗ、圧力が８０Ｐａで行う。

【００２２】次いで、層間絶縁膜２４上に形成したレジ
ストパターンを除去し、さらに再度該層間絶縁膜２４上
にレジスト層（図示略）を形成し、これを露光・現像し
て所定形状にパターンニングする。ここで、パターニン
グによって形成するレジストパターン（図示略）は、前
記配線層の上に位置する配線層のパターンとなるものの
であり、このパターンとしては、前記開口凹部２５…の
うちの少なくとも一つの上を通る細い溝状部と、残りの
開口凹部のうちの少なくとも一つの上を通る太い溝状
部、すなわち前記細い溝状部に比べ幅の広い溝状部を有
したパターンとされ、かつ、その細い溝状部の幅が、前
記開口凹部２５の内寸より広い幅となるパターンとされ
る。

【００２３】そして、このレジストパターン（図示略）
をマスクとして層間絶縁膜２４を再度エッチングし、配
線層パターンとなる第一の溝２６とこれより幅の広い第
二の溝２７とを形成する。ここで、エッチング条件とし
ては、先の開口凹部２５形成の際のエッチング条件と同
様の条件が採用される。また、第一の溝２６、第二の溝
２７の深さについては７００ｎｍとされ、この深さにな
った時点でエッチングを終了させる。このようにしてエ
ッチングを行うと、前記開口凹部２５の底面も同時にエ
ッチングされることから、該開口凹部２５が層間絶縁膜
２４を貫通して配線層２３にまで到達し、これにより前
記第一の溝２６、第二の溝２７の形成と同時に開口凹部
２５がエッチングされてなるスルーホール２８が形成さ
れる。

【００２４】次いで、形成したスルーホール２８…内の
底部、すなわち該スルーホール２８内に臨む配線層２３
の上面をクリーニングし、表面に形成された酸化膜等を
除去する。クリーニングの方法としては、配線層２３と
してＷを用いているので、Ｆ系のガス、例えばＮＦ₃も
しくはＣＦ₄等のプラズマを用いて行うか、あるいはＡ
ｒ等の不活性ガスの逆スパッタを行えばよい。なお、配
線層２３として他の金属を用いた場合には、用いた金属
をエッチングできるガスで行うか、あるいはＡｒ等の不
活性ガスで逆スパッタを行えばよい。そして、このよう
にしてクリーニングを行った後、ＣＶＤ法あるいはスパ
ッタ法により、図１（ｂ）に示すように層間絶縁膜２４
の上面側全面、すなわちスルーホール２８に臨む配線層
２３の面、スルーホール２８の内面、第一の溝２６の内
面、第二の溝２７の内面、および層間絶縁膜２４の上面
にＴｉＮ（窒化チタン）等を厚さ５０ｎｍ程度に堆積
し、後述するＷからなる膜に対する密着層２９を形成す
る。

【００２５】次いで、ＣＶＤ法によって層間絶縁膜２４
の全面に高融点金属からなる第一の配線材料、本実施例
ではＷを堆積させ、前記スルーホール２８内および第一
の溝２６内と、前記第二の溝２７内の底部および側壁部
とにＷ（第一の配線材料）を埋め込み、Ｗ膜（第一の配
線材料部）３０を形成する。Ｗ膜３０の形成条件として
は、例えば温度；４００〜５００℃、ＷＦ₆ガス；４０
〜１００SCCM、Ｈ₂ガス；１０００〜２０００SCCM、Ａ
ｒガス１５００〜３０００SCCM、圧力；２０〜１００To
rrで行う。また、形成するＷ膜３０の膜厚としては、前
記第一の溝２６の幅の半分強でよく、これにより該Ｗ膜
３０でスルーホール２８内と第一の溝２６内が埋まり、
一方、第二の溝２７内ではその底部と側壁部とにのみＷ
膜３０が均一に付着する。

【００２６】次いで、層間絶縁膜２４の全面に前記第一
の配線材料より導電率の高い第二の配線材料、本実施例
ではＣｕ（銅）を堆積させ、前記第二の溝２７内にＣｕ
（第二の配線材料）を埋め込み、Ｃｕ膜（第二の配線材
料部）３１を形成する。Ｃｕ膜の形成方法としては、Ｃ
ＶＤ法を用いる場合、ガスとしてＨＦＡ銅（ヘキサフル
オロアセチルアセトネート銅）・ビストリメチルシリル
アセチレン付加体や、Ｃｕ（ＨＦＡ）₂等を用いる熱Ｃ
ＶＤ法が採用される。また、スパッタ法を用いる場合に
は、Ｃｕを直接堆積させてＣｕ膜を形成するか、もしく
は堆積後４５０℃の熱処理を施してＣｕをリフローさ
せ、平坦性を向上したＣｕ膜を得るといった方法が採用
される。

【００２７】なお、第二の配線材料としては、第一の配
線材料、すなわちＷより導電率が高くしたがって抵抗が
低いものであればよく、例えばＡｌやＡｌ合金、さらに
はＣｕ合金を用いることもできる。そして、例えばＡｌ
を用いた場合のＡｌ膜の形成方法としては、ＣＶＤ法を
用いる場合、ガスとしてトリイソブチルアルミニウムや
ジメチルアルミハイドライド等を用いる熱ＣＶＤが採用
される。また、スパッタ法を用いる場合には、Ａｌを直
接堆積させてＡｌ膜を形成するか、もしくは堆積後熱処
理を施してＡｌをリフローさせ、平坦性を向上したＡｌ
膜を得るか、さらには基板温度を４００℃以上にしてＡ
ｌをスパッタし、得られるＡｌ膜の平坦性を向上させる
といった方法が採用される。

【００２８】その後、第一、第二の溝２６、２７内に埋
め込んだＷ膜３０、Ｃｕ膜３１を残してＣＭＰ法により
層間絶縁膜２４表面上のＣｕ膜３１とＷ膜３０と密着層
２９とを同時に研磨し、これらを除去して図１（ｃ）に
示すように第一、第二の溝２６、２７内のＷ膜３０、Ｃ
ｕ膜３１との間に段差がなくなるように前記層間絶縁膜
２４を露出させる。そして、このように第一の溝２６内
とこれに連通するスルーホール２８内にＷ膜３０を埋め
込んで該Ｗ膜３０からなる第一配線層３２を層間絶縁膜
２４との間に段差なく形成し、かつ、第二の溝２７内と
これに連通するスルーホール２８内にＷ膜３０およびＣ
ｕ膜３１からなる第二配線層３３を層間絶縁膜２４との
間に段差なく形成することにより、本発明における請求
項１記載の半導体素子の一実施例品である半導体素子３
４を得る。

【００２９】このようにして得られた半導体素子３４に
あっては、スルーホール２８内と第一の溝２６内全てに
Ｗが埋め込まれて第一配線層３２が形成され、第一の溝
２６より幅の広い第二の溝２７内にＷとこれより導電率
の高いＣｕ（あるいはＡｌ、Ａｌ合金、Ｃｕ合金）とが
埋め込まれて第二配線層３３が形成されていることか
ら、この第二配線層３３が第一配線層３２に比べ低抵抗
のものとなり、したがってこの第二配線層３３を例えば
電源ライン等の大電流を必要とする配線として用いるこ
とにより、デバイススピードの低下を防止することでき
る。また、第一の溝２６、第二の溝２７が共にスルーホ
ール２８の内寸より幅が広く形成されているので、スル
ーホール２８内に埋め込まれる配線材料のカバレージを
良好にすることができる。

【００３０】さらに、一般に極細の配線では充分なエレ
クトロマイグレーション耐性およびストレスマイグレー
ション耐性が要求されるが、Ｗ膜３０の方がＣｕ膜３１
よりもエレクトロマイグレーション耐性およびストレス
マイグレーション耐性が極めて高いため、Ｗ膜３０のみ
からなる第一配線層３２をこのような用途に好適に用い
ることができる。また、膜ストレスの大きいＷ膜３０を
厚く形成する必要がないため、ウエハ（基板）に対する
ストレスを緩和することもできる。また、このような半
導体素子３４の製造方法にあっては、前述したような効
果を奏する半導体素子３４を容易に製造することがで
き、しかも、通常Ｃｕ膜３１は密着層が必要とされる
が、先に形成しているＷ膜３０がＣｕ膜３１の密着層と
して機能することから、Ｃｕ膜３１形成のための密着層
を別に形成する必要がなく、これにより製造の容易化を
図ることができる。

【００３１】なお、前記実施例では、開口凹部２５を形
成した後、第一の溝２６および第二の溝２７の形成のた
めのエッチングを行い、これにより開口凹部２５の底面
を同時にエッチングしてスルーホール２８を形成した
が、開口凹部２５を形成することなく直接第一の溝２６
および第二の溝２７の形成のためのエッチングを行い、
その後、これら溝２６、２７内にスルーホール形成のた
めのエッチングを行ってもよい。また、前記実施例で
は、配線層２３の上に第一配線層３２と第二配線層３３
とからなる上層配線を形成した二層配線の半導体素子の
例を示したが、本発明はこれに限定されることなく、第
一配線層３２と第二配線層３３とからなる上層配線の上
に、前記工程を順次繰り返すことにより、三層またはそ
れ以上の多層配線を有する半導体素子とすることもでき
る。

【００３２】図２（a）〜（c）は本発明の第二実施例を
示す図であり、この第二実施例は本発明における請求項
１５記載の発明に係るものである。図２（ａ）〜（c）
を参照し、請求項１５記載の製造方法の一実施例につい
て説明する。第一実施例と同様にして、図２（ａ）に示
すように、ＩＣ基板４１の上に絶縁膜４２形成し、さら
にこの絶縁膜４２上にＷからなる配線層４３を形成す
る。なお、この配線層４３についても、公知のホトリソ
グラフイー技術、エッチング技術により、所定の形状に
バターニングしておく。次に、ＣＶＤ法等により、Ｓｉ
Ｏ₂等からなる層間絶縁膜４４を厚さ２μｍ形成し、そ
の後、ＣＭＰ法を用いて該層間絶縁膜４４をその厚さが
１．５μｍとなるまで研磨し、該層間絶縁膜４４を平坦
化する。

【００３３】次いで、この層間絶縁膜４４上にレジスト
層（図示略）を形成し、さらにこれを露光・現像して所
定形状にパターンニングする。そして、このレジストパ
ターン（図示略）をマスクとして層間絶縁膜４４をエッ
チングし、該層間絶縁膜４４内に第一配線層パターン形
状の第一の溝４５と、該第一の溝４５より幅の広い第二
配線層パターン形状の第二の溝４６とを形成する。エッ
チング条件としては前記第一実施例における開口凹部２
５のエッチング条件と同様とし、また、第一の溝４５、
第二の溝４６の深さについては７００ｎｍ程度とする。
次いで、層間絶縁膜４４上に形成したレジストターンを
除去し、続いて該層間絶縁膜４４の上面側全面、すなわ
ち第一の溝４５、第二の溝４６の内面、および層間絶縁
膜４４の上面にＴｉＮ（窒化チタン）を厚さ５０ｎｍ程
度に堆積し、後述するＷからなる膜に対する密着層４７
を形成する。

【００３４】次いで、ＣＶＤ法によって層間絶縁膜４４
の全面に第一の配線材料、本実施例ではＷを堆積させ、
第一の溝４５内にＷ（第一の配線材料）を埋め込むと同
時に、第二の溝４６内の底部および側壁部にＷを付着さ
せ、Ｗ膜（第一の配線材料部）４８を形成する。Ｗ膜４
８の形成条件としては、前記第一実施例におけるＷ膜３
０の形成方法と同様の条件が採用される。また、形成す
るＷ膜４８の膜厚としては、前記第一実施例と同様に第
一の溝４５の幅の半分強でよく、これにより該Ｗ膜４８
で第一の溝４５内が埋まり、一方、第二の溝４６内では
その底部と側壁部とにのみＷ膜４８が均一に付着する。

【００３５】次いで、層間絶縁膜４４上の前記Ｗ膜４８
の上にレジスト層（図示略）を形成し、これを露光・現
像して所定形状にパターンニングする。ここで、パター
ニングによって形成するレジストパターン（図示略）と
しては、所望するスルホールの形状、すなわち円孔状の
凹部を形成したパターンとされ、また円孔状の凹部の位
置としては、前記第一の溝４５の底面の直上、および第
二の溝の底面の直上の所定位置とされる。なお、この円
孔状の凹部の開口径については、前記第一の溝４５の幅
より小径とされる。

【００３６】そして、このレジストパターン（図示略）
をマスクとしてＷ膜４８、層間絶縁膜４４を再度エッチ
ングし、Ｗ膜４８および層間絶縁層４４を貫通して前記
配線層４３に通じ、かつ前記第一の溝４５の幅より内径
の小さいスルーホール４９を形成する。このときのエッ
チングとしては、Ｗ膜４８をＳＦ₆；５０〜１００SCC
M、ＲＦパワー；１０〜１００Ｗ、圧力；０．１〜０．
５Ｐａの条件でエッチングした後、密着層４７であるＴ
ｉＮをＣｌ₂；１０〜３００SCCM、ＲＦパワー７０Ｗ、
圧力０．１〜０．５Ｐａの条件で続けてエッチングし、
さらに層間絶縁膜４４をＣ₂Ｆ₆；５０SCCM、ＣＨ
Ｆ₃；１０SCCM、ＲＦパワー；２ｋＷ、圧力；８０Ｐａ
の条件でエッチングする。なお、このエッチングにあた
っては、第一の溝４５内に形成されたＷ膜４８と第二の
溝４６内に形成されたＷ膜４８との間の高低差に起因し
て、第二の溝４６内に形成されるスルーホール４９が配
線層４３中にまで深く形成されないように考慮して行う
のはもちろんである。

【００３７】次いで、前記レジストパターンを除去し、
続いてＷ膜４８の表面およびスルーホール４９内…内の
底部、すなわち該スルーホール４９内に臨む配線層４３
の上面の自然酸化膜をプラズマで除去する。使用するガ
スとしては、配線層４３としてＷを用いているので、Ｎ
Ｆ₃もしくはＣＦ₄等のＦ系のガスによって行うことが
できる。なお、配線層４３として他の金属を用いた場合
には、Ａｒ等の不活性ガスによる逆スパッタクリーニン
グ法を採用することができる。そして、このようにクリ
ーニング処理して自然酸化膜を除去した後、層間絶縁膜
４４の全面に前記第一の配線材料より導電率の高い第二
の配線材料、具体的には第一実施例と同様にＣｕ（銅）
を堆積させ、図２（ｃ）に示すように該Ｃｕをスルーホ
ール４９内、および第二の溝４６内における前記Ｗ膜４
８上に埋め込み、Ｃｕ膜（第二の配線材料部）５０を形
成する。

【００３８】Ｃｕ膜５０の厚さは１００ｎｍ程度とさ
れ、またＣｕ膜５０の堆積法としては、先の第一実施例
と同様のＣＶＤ法、あるいはスパッタ法が用いられる。
スパッタ法を用いる場合には、例えばスパッタＣｕ膜を
形成した後、４５０℃以上で熱処理をしてスルーホール
４９内にＣｕを流し込むといった方法が採られる。ま
た、Ｃｕの代わりにＡｌやＡｌ合金、Ｃｕ合金を用いる
こともでき、例えばＡｌを用いる場合には、先の第一実
施例で述べたようにＣＶＤ法によってＡｌ膜を形成する
方法、もしくはＡｌ膜をスパッタ法で形成した後、４０
０℃以上の温度で熱処理してＡｌをスルーホール内に流
し込む方法、さらにはＡｌ膜をスパッタ法で形成した
後、４００℃以上の温度と大気圧以上の圧力を用いてＡ
ｌをスルーホール内に押し込むといった方法が採用され
る。

【００３９】その後、第一、第二の溝４５、４６内に埋
め込んだＷ膜４８、Ｃｕ膜５０を残してＣＭＰ法により
層間絶縁膜４４表面上のＣｕ膜５０とＷ膜４８と密着層
４７とを同時に研磨し、これらを除去して図２（ｃ）に
示すように第一、第二の溝４５、４６内のＷ膜４８、Ｃ
ｕ膜５０との間に段差がなくなるように前記層間絶縁膜
４４を露出させる。そして、このように第一の溝４５内
とこれに連通するスルーホール４９内にＷ膜４８および
Ｃｕ膜５０を埋め込んで該Ｗ膜４８とＣｕ膜５０とから
なる第一配線層５１を層間絶縁膜４４との間に段差なく
形成し、かつ、第二の溝４６内とこれに連通するスルー
ホール４９内にＷ膜４８とＣｕ膜５０とからなる第二配
線層５２を層間絶縁膜４４との間に段差なく形成するこ
とにより、本発明における請求項２記載の半導体素子の
一実施例品である半導体素子５３を得る。

【００４０】このようにして得られた半導体素子５３に
あっては、第二の溝４６が第一の溝４５より幅が広く形
成され、かつ、この第二の溝４６内に設けられたＷとこ
れより導電率の高いＣｕ（あるいはＡｌ、Ａｌ合金、Ｃ
ｕ合金）とが埋め込まれて第二配線層５２が形成されて
いることから、この第二配線層５２が第一配線層５１に
比べ低抵抗のものとなり、したがってこの第二配線層３
３を例えば電源ライン等の大電流を必要とする配線とし
て用いることにより、デバイススピードの低下を防止す
ることできる。また、第一の溝４５、第二の溝４６が共
にスルーホール４９の内径より幅が広く形成されている
ので、スルーホール４９内に埋め込まれる配線材料のカ
バレージを良好にすることができる。

【００４１】さらに、スルーホール４９内にＷより導電
率の高いＣｕ等の第二の配線材料が埋め込まれており、
しかもこれが第一、第二の溝４５、４６内にてそれぞれ
の溝の開口側に延びているので、該第二の配線材料と溝
４５、４６内に形成される配線層５１、５２との接触面
積が単にスルーホール４９の面積のみとならず、溝４
５、４６内に延出した部分の表面積となり、したがって
スルーホール抵抗を大幅に低下させることができる。ま
た、第一の溝４５内におけるスルーホール４９内上部に
は低抵抗材料であるＣｕが埋め込まれているので、例え
ば第一配線層５１の上にさらにその上層配線を形成し、
前記スルーホール４９の上にさらにスルーホールを重ね
た場合、より一層低抵抗なスルーホールとなり、その性
能が一層向上したものとなる。

【００４２】また、このような半導体素子５３の製造方
法にあっては、前述したような効果を奏する半導体素子
５３を容易に製造することができ、しかも、通常Ｃｕ膜
３１は密着層が必要とされるが、先に形成しているＷ膜
４８がＣｕ膜５０の密着層として機能することから、Ｃ
ｕ膜５０形成のための密着層を別に形成する必要がな
く、これにより製造の容易化を図ることができる。ま
た、Ｃｕ膜５０等のＳｉＯ ₂と密着性が悪い金属でも、
これの形成時には溝４５、４６内にＷ膜４８が存在して
いるため、密着層を必要とせずに形成できる。さらに、
膜ストレスの強いＷ膜４８を厚く形成する必要がないの
で、ＩＣ基板４１（ウエハ）に対するストレスも低減で
きる。

【００４３】なお、前記実施例においても、配線層４３
の上に第一配線層５１と第二配線層５２とからなる上層
配線を形成した二層配線の半導体素子の例を示したが、
本発明はこれに限定されることなく、第一配線層５１と
第二配線層５２とからなる上層配線の上に、前記工程を
順次繰り返すことにより、三層またはそれ以上の多層配
線を有する半導体素子とすることもできる。また、前記
第一実施例、第二実施例のいずれも、その第一の配線材
料として高融点金属であるＷを用いたが、例えば高融点
金属の窒化物またはシリサイド、具体的には窒化チタン
（ＴｉＮ）やタングステンシリサイド（ＷＳｉ₂）を用
いることもできる。

【００４４】

【発明の効果】以上説明したように本発明の半導体素子
は、第二配線層を第一配線層に比べ低抵抗のものとした
ものであるから、この第二配線層を例えば電源ライン等
の大電流を必要とする配線として用いることにより、デ
バイススピードの低下を防止することができる。また、
第一の溝、第二の溝が共にスルーホールの内寸より幅が
広く形成されているので、スルーホール内に埋め込まれ
る配線材料のカバレージが良好なものとなる。また、特
に請求項２記載の半導体素子は、スルーホール内に第二
の配線材料が埋め込まれ、これが第一、第二の溝内にて
それぞれの溝の開口側に延びたものであるから、該第二
の配線材料と溝内に形成される配線層との接触面積が単
にスルーホールの面積のみとならず、溝内に延出した部
分の表面積となり、したがってスルーホール抵抗を低下
させることができる。本発明の半導体素子の製造方法に
あっては、前述したような効果を奏する半導体素子を容
易に製造することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の製造方法の第一実施
例を製造工程順に説明するための要部側断面図である。

【図２】（ａ）〜（ｃ）は本発明の製造方法の第二実施
例を製造工程順に説明するための要部側断面図である。

【図３】従来の半導体素子の製造方法の一例を説明する
ための要部側断面図である。

【図４】（ａ）、（ｂ）は従来の半導体素子の製造方法
の他の例を工程順に説明するための要部側断面図であ
る。

【符号の説明】

２１、４１ＩＣ基板（基体）２３、４３配線層２４、４４層間絶縁膜２５開口凹部２６、４５第一の溝２７、４６第二の溝２８、４９スルーホール３０、４８Ｗ膜（第一の配線材料部）３１、５０Ｃｕ膜（第二の配線材料部）３２、５１第一配線層３３、５２第二配線層３４、５３半導体素子

Claims

(57)【特許請求の範囲】

【請求項１】基体と、前記基体上に形成された下層配線層と、前記下層配線層を覆い、第１の溝及び前記第１の溝より
も幅が広い第２の溝が形成された層間絶縁膜と、前記第１の溝から前記下層配線層まで連通した第１のス
ルーホール及び前記第２の溝から前記下層配線層まで連
通した第２のスルーホールと、前記第１の溝および前記第１のスルーホールに埋め込ま
れた第１の配線材料からなる第１の配線と、前記第２の溝の底部及び側壁部に形成されるとともに、
前記第２のスルーホールに埋め込まれた前記第１の配線
材料からなる層と、前記第１の配線材料からなる層の上
の、前記第１の配線材料よりも導電率が高い第２の配線
材料からなる層とで構成される第２の配線とを有するこ
とを特徴とする半導体素子。
【請求項２】基体と、前記基体上に形成された下層配線層と、前記下層配線層を覆い、第１の溝及び前記第１の溝より
も幅が広い第２の溝が形成された層間絶縁膜と、前記第１の溝から前記下層配線層まで連通した第１のス
ルーホール及び前記第２の溝から前記下層配線層まで連
通した第２のスルーホールと、前記第１の溝に形成された第１の配線材料からなる層
と、前記第１のスルーホール及び前記第１のスルーホー
ルの直上に埋め込まれた前記第１の配線材料よりも導電
率が高い第２の配線材料からなる層とで構成される第１
の配線と、前記第２の溝の底部及び側壁部に形成された前記第１の
配線材料からなる層と、前記第２のスルーホールと、前
記第２のスルーホールの直上と、前記第１の配線材料の
上に前記第２の溝を埋め込むように形成された、前記第
２の配線材料からなる層とで構成される第２の配線とを
有することを特徴とする半導体素子。
【請求項３】基体上に設けられた下層配線層の上に該
下層配線層を覆って層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして該層間絶縁膜内に、第
１の溝、前記第１の溝よりも幅の広い第２の溝、第１の
溝から前記下層配線層まで連通している第１のスルーホ
ール、前記第２の溝から前記下層配線層まで連通してい
る第２のスルーホールをそれぞれ形成する工程と、前記第１のスルーホールおよび前記第２のスルーホール
を埋め込むとともに、前記第１の溝および前記第２の溝
を含む前記層間絶縁膜上に、第１の配線材料からなる層
を形成する工程と、前記第１の配線材料からなる層の上に、前記第１の配線
材料よりも高い導電率を有する第２の配線材料からなる
層を堆積し、前記第２の溝を埋め込む工程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項４】基体上に設けられた下層配線層の上に層
間絶縁膜を形成する工程と、前記層間絶縁膜に第１の凹部および第２の凹部をエッチ
ングにより形成する工程と、前記第１の凹部、前記第２の凹部、前記第１の凹部の周
囲、前記第２の凹部の周囲を再度エッチングすることに
よって、第１の溝および前記第１の溝よりも幅の広い第
２の溝を形成すると同時に、第１の溝から前記下層配線
層まで連通している第１のスルーホールおよび前記第２
の溝から前記下層配線層まで連通している第２のスルー
ホールを形成する工程と、前記第１のスルーホールおよび前記第２のスルーホール
を埋め込むとともに、前記第１の溝および前記第２の溝
を含む前記層間絶縁膜上に、第１の配線材料からなる層
を形成する工程と、前記第１の配線材料からなる層の上に、前記第１の配線
材料よりも高い導電率を有する第２の配線材料からなる
層を堆積し、前記第２の溝を埋め込む工程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項５】基体上に設けられた下層配線層の上に層
間絶縁膜を形成する工程と、前記層間絶縁膜に、第１の溝及び前記第１の溝よりも幅
の広い第２の溝とを形成する工程と、前記第１の溝から前記下層配線層まで連通した第１のス
ルーホール及び前記第２の溝から前記下層配線層まで連
通した第２のスルーホールを形成する工程と、前記第１のスルーホールおよび前記第２のスルーホール
を埋め込むとともに、前記第１の溝および前記第２の溝
を含む前記層間絶縁膜上に、第１の配線材料からなる層
を形成する工程と、前記第１の配線材料からなる層の上に、前記第１の配線
材料よりも高い導電率を有する第２の配線材料からなる
層を堆積し、前記第２の溝を埋め込む工程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項６】基体上に設けられた下層配線層の上に層
間絶縁膜を形成する工程と、前記層間絶縁膜に第１の溝及び前記第１の溝よりも幅の
広い第２の溝とを形成する工程と、前記第１の溝および前記第２の溝を含む前記層間絶縁膜
上に、第１の配線材料からなる層を形成する工程と、前記第１の配線材料からなる層を形成した後に、前記第
１の溝から前記下層配線層まで連通した第１のスルーホ
ール及び前記第２の溝から前記下層配線層まで連通した
第２のスルーホールを形成する工程と、前記第１の配線材料よりも導電率の高い第２の配線材料
からなる層を形成し、前記第１のスルーホール、前記第
２のスルーホール、前記第２の溝をそれぞれ埋め込む工
程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項７】基体と、前記基体の上の第１の層に形成された下層配線と、前記第１の層の上の第２の層に形成され、第１の溝及び
前記第１の溝よりも幅が広い第２の溝を備えた層間絶縁
膜と、前記第１の溝から前記第１の層まで連通した第１のスル
ーホール及び前記第２の溝から前記第１の層まで連通し
た第２のスルーホールと、前記第１の溝および前記第１のスルーホールに埋め込ま
れた第１の配線材料からなる第１の配線と、前記第２の溝の底部及び側壁部に形成されるとともに、
前記第２のスルーホールに埋め込まれた前記第１の配線
材料からなる層と、前記第１の配線材料からなる層の上
の、前記第１の配線材料よりも導電率が高い第２の配線
材料からなる層とで構成される第２の配線とを有するこ
とを特徴とする半導体素子。
【請求項８】基体と、前記基体の上の第１の層に形成された下層配線と、前記第１の層の上の第２の層に形成され、第１の溝及び
前記第１の溝よりも幅が広い第２の溝が形成された層間
絶縁膜と、前記第１の溝から前記第１の層まで連通した第１のスル
ーホール及び前記第２の溝から前記第１の層まで連通し
た第２のスルーホールと、前記第１の溝に形成された第１の配線材料からなる層
と、前記第１のスルーホール及び前記第１のスルーホー
ルの直上に埋め込まれた前記第１の配線材料よりも導電
率が高い第２の配線材料からなる層とで構成される第１
の配線と、前記第２の溝の底部及び側壁部に形成された前記第１の
配線材料からなる層と、前記第２のスルーホールと、前
記第２のスルーホールの直上と、前記第１の配線材料の
上に前記第２の溝を埋め込むように形成された、前記第
２の配線材料からなる層とで構成される第２の配線とを
有することを特徴とする半導体素子。
【請求項９】基体上に設けられた第１の層の下層配線
の上に該下層配線を覆って層間絶縁膜を形成する工程
と、前記層間絶縁膜をエッチングして該層間絶縁膜内に、第
１の溝、前記第１の溝よりも幅の広い第２の溝、前記第
１の溝から前記第１の層まで連通している第１のスルー
ホール、前記第２の溝から前記第１の層まで連通してい
る第２のスルーホールをそれぞれ形成する工程と、前記第１のスルーホールおよび前記第２のスルーホール
を埋め込むとともに、前記第１の溝および前記第２の溝
を含む前記層間絶縁膜上に、第１の配線材料からなる層
を形成する工程と、前記第１の配線材料からなる層の上に、前記第１の配線
材料よりも高い導電率を有する第２の配線材料からなる
層を堆積し、前記第２の溝を埋め込む工程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項１０】基体上に設けられた第１の層の下層配
線の上に第２の層の層間絶縁膜を形成する工程と、前記層間絶縁膜に第１の凹部および第２の凹部をエッチ
ングにより形成する工程と、前記第１の凹部、前記第２の凹部、前記第１の凹部の周
囲、前記第２の凹部の周囲を再度エッチングすることに
よって、第１の溝および前記第１の溝よりも幅の広い第
２の溝を形成すると同時に、前記第１の溝から前記第１
の層まで連通している第１のスルーホールおよび前記第
２の溝から前記第１の層まで連通している第２のスルー
ホールを形成する工程と、前記第１のスルーホールおよび前記第２のスルーホール
を埋め込むとともに、前記第１の溝および前記第２の溝
を含む前記層間絶縁膜上に、第１の配線材料からなる層
を形成する工程と、前記第１の配線材料からなる層の上に、前記第１の配線
材料よりも高い導電率を有する第２の配線材料からなる
層を堆積し、前記第２の溝を埋め込む工程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項１１】基体上に設けられた第１の層の下層配
線の上に第２の層の層間絶縁膜を形成する工程と、前記層間絶縁膜に、第１の溝及び前記第１の溝よりも幅
の広い第２の溝とを形成する工程と、前記第１の溝から前記第１の層まで連通した第１のスル
ーホール及び前記第２の溝から前記第１の層まで連通し
た第２のスルーホールを形成する工程と、前記第１のスルーホールおよび前記第２のスルーホール
を埋め込むとともに、前記第１の溝および前記第２の溝
を含む前記層間絶縁膜上に、第１の配線材料からなる層
を形成する工程と、前記第１の配線材料からなる層の上に、前記第１の配線
材料よりも高い導電率を有する第２の配線材料からなる
層を堆積し、前記第２の溝を埋め込む工程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項１２】基体上に設けられた第１の層の下層配線
の上に第２の層の層間絶縁膜を形成する工程と、前記層間絶縁膜に第１の溝及び前記第１の溝よりも幅の
広い第２の溝とを形成する工程と、前記第１の溝および前記第２の溝を含む前記層間絶縁膜
上に、第１の配線材料からなる層を形成する工程と、前記第１の配線材料からなる層を形成した後に、前記第
１の溝から前記第１の層まで連通した第１のスルーホー
ル及び前記第２の溝から前記第１の層まで連通した第２
のスルーホールを形成する工程と、前記第１の配線材料よりも導電率の高い第２の配線材料
からなる層を形成し、前記第１のスルーホール、前記第
２のスルーホール、前記第２の溝をそれぞれ埋め込む工
程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項１３】基体と、前記基体上に形成された、第１の溝及び前記第１の溝よ
りも幅が広い第２の溝を有する層間絶縁膜と、前記第１、第２の溝のそれぞれ底部に設けられた、前記
第１、第２の溝の下に形成された配線層にそれぞれ連通
した第１、第２のスルーホールと、前記第１の溝および前記第１のスルーホールに埋め込ま
れた第１の配線材料からなる第１の配線と、前記第２の溝の底部及び側壁部に形成されるとともに、
前記第２のスルーホールに埋め込まれた前記第１の配線
材料からなる層と、前記第１の配線材料からなる層の上
の、前記第１の配線材料よりも導電率が高い第２の配線
材料からなる層とで構成される第２の配線とを有するこ
とを特徴とする半導体素子。
【請求項１４】基体と、前記基体上に形成された、第１の溝及び前記第１の溝よ
りも幅が広い第２の溝を有する層間絶縁膜と、前記第１、第２の溝のそれぞれ底部に設けられた、前記
第１、第２の溝の下に形成された配線層にそれぞれ連通
した第１、第２のスルーホールと、前記第１の溝に形成された第１の配線材料からなる層
と、前記第１のスルーホール及び前記第１のスルーホー
ルの直上に埋め込まれた前記第１の配線材料よりも導電
率が高い第２の配線材料からなる層とで構成される第１
の配線と、前記第２の溝の底部及び側壁部に形成された前記第１の
配線材料からなる層と、前記第２のスルーホールと、前
記第２のスルーホールの直上と、前記第１の配線材料の
上に前記第２の溝を埋め込むように形成された、前記第
２の配線材料からなる層とで構成される第２の配線とを
有することを特徴とする半導体素子。
【請求項１５】基体上に設けられた配線層の上に該配
線層を覆って層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして該層間絶縁膜内に、第
１の溝、前記第１の溝よりも幅の広い第２の溝とを形成
する工程と、前記第１の溝内を埋め込むとともに、前記第２の溝を含
む前記層間絶縁膜上に、第１の配線材料からなる層を形
成する工程と、前記第１、第２の溝内をエッチングし、前記第１の配線
材料からなる層および前記層間絶縁膜を貫通して前記第
１、第２の溝の下層にそれぞれ形成された配線層に連通
する第１、第２のスルーホールを形成する工程と、前記第１、第２のスルーホール内および前記第１の配線
材料からなる層の上に、前記第１の配線材料よりも高い
導電率を有する第２の配線材料からなる層を堆積し、前
記第１、第２のスルーホール内および前記第２の溝を埋
め込む工程と、前記層間絶縁膜が露出されるまで、前記第１の配線材料
からなる層及び前記第２の配線材料からなる層を化学的
機械研磨法により研磨除去する工程とを有することを特
徴とする半導体素子の製造方法。
【請求項１６】前記第１の配線材料として高融点金属
あるいは高融点金属の窒化物またはシリサイドを用い、
前記第２の配線材料として、Ｃｕ、ＡｌあるいはＣｕ系
合金、Ａｌ系合金を用いることを特徴とする請求項１、
２、７、８、１３、１４記載の半導体素子。
【請求項１７】前記第１の配線材料として高融点金属
あるいは高融点金属の窒化物またはシリサイドを用い、
前記第２の配線材料として、Ｃｕ、ＡｌあるいはＣｕ系
合金、Ａｌ系合金を用いることを特徴とする請求項３、
４、５、６、９、１０、１１、１２、１５記載の半導体
素子の製造方法。