JP2004319627A - 半導体装置 - Google Patents
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Abstract
【課題】複数の半導体回路を備える半導体装置において、半導体装置の断面構造に関係なく、電源電位および接地電位の強化を可能とする、半導体装置を提供する。
【解決手段】電位配線層１３には、平面的に見て層間絶縁層１３ｃを介在させながら、それぞれ交互に配設される電源電位領域１３ａおよび接地電位領域１３ｂが複数設けられている。選択された電界効果トランジスタの一方のソース／ドレイン（Ｓ／Ｄ）領域１６ａと、選択された電源電位領域１３ａとを電気的に接続するために、第２絶縁層１４を貫通するコンタクトプラグ１５ａが設けられ、選択された電界効果トランジスタの他方のソース／ドレイン（Ｓ／Ｄ）領域１６ｂと、選択された接地電位領域１３ｂとを電気的に接続するために、第２絶縁層１４を貫通するコンタクトプラグ１５ｂが設けられている。
【選択図】 図１
【解決手段】電位配線層１３には、平面的に見て層間絶縁層１３ｃを介在させながら、それぞれ交互に配設される電源電位領域１３ａおよび接地電位領域１３ｂが複数設けられている。選択された電界効果トランジスタの一方のソース／ドレイン（Ｓ／Ｄ）領域１６ａと、選択された電源電位領域１３ａとを電気的に接続するために、第２絶縁層１４を貫通するコンタクトプラグ１５ａが設けられ、選択された電界効果トランジスタの他方のソース／ドレイン（Ｓ／Ｄ）領域１６ｂと、選択された接地電位領域１３ｂとを電気的に接続するために、第２絶縁層１４を貫通するコンタクトプラグ１５ｂが設けられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を備える半導体装置に関する。
【０００２】
【従来の技術】
近年、一つの半導体基板上に複数の半導体集積回路（たとえば、メモリ、システムＬＳＩ）を構成するようなデバイスが作られるようになってきている。このようなデバイスでは、少数の電源電位ピン／接地電位ピンで、一つの半導体基板上に複数に構成された半導体集積回路を共有することがある。なお、電源電位ピン／接地電位ピンを設ける構造を開示する特許文献として下記のものが挙げられる。
【０００３】
【特許文献１】
特開２００１−１２７３００号公報
【０００４】
【特許文献２】
特開２００１−１７７０９８号公報
【０００５】
【特許文献３】
特開平０８−０５５９８９号公報
【０００６】
【特許文献４】
特開平０８−３３０５４６号公報
【０００７】
【特許文献５】
特開平０８−２９８２８５号公報
【０００８】
【特許文献６】
特開平０７−２９７１８８号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、電源電位および接地電位がデバイス内部で電位が低下することにより、電源電位ノイズおよび接地電位ノイズによる悪影響を受けやすくなり、半導体装置全体として、電気特性が悪化することが考えられる。各デバイス間を接続する信号線（たとえば、データパス）の配線面積が大きいために、電源電位配線および接地電位配線の断面面積を太くして（大きくして）、配線抵抗を下げることは困難である。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルのように大きな段差が存在するようなデバイスでは、トランジスタの上層にメタル配線を多層に配線するには限界がある。
【００１０】
したがって、この発明は上記課題を解決するためになされたものであり、複数の半導体回路を備える半導体装置において、半導体装置の断面構造に関係なく、電源電位および接地電位の強化を可能とする、半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に基づいた半導体装置においては、半導体基板の上に絶縁層を介在させたチャネル層を備え、このチャネル層に電界効果トランジスタを含む半導体回路が設けられる半導体装置であって、以下の特徴を有する。
【００１２】
上記チャネル層と上記半導体基板との間に設けられ、上記絶縁層を構成する第１絶縁層および第２絶縁層と、上記第１絶縁層と上記第２絶縁層との間に設けられる電位配線層とを備える。さらに、上記電位配線層は、平面的に見て層間絶縁層を介在させながら、それぞれ交互に所定の間隔を隔てて配設される電源電位領域および接地電位領域を含み、選択された電源電位領域および接地電位領域は、選択された上記電界効果トランジスタに電気的に接続されている。
【００１３】
上記半導体装置の構成によれば、電源電位領域および接地電位領域を電界効果トランジスタの積層方向に関係のない反対方向（下方向）に設けていることから、電源電位領域および接地電位領域に段差を生じさせることを回避することが可能になる。その結果、電源電位領域および接地電位領域の配線抵抗の低下が図られ、半導体装置の電気特性の安定化を図ることが可能になる。
【００１４】
また、上記半導体装置の構成によれば、電源電位領域および接地電位領域が平面的に見て層間絶縁層を介在させながら、それぞれ交互に所定の間隔を隔てて配設されていることから、電源電位領域と接地電位領域との間に、寄生容量（カップリングコンデンサ）を形成させることが可能になる。その結果、外乱因子に対して、この寄生容量をデカップリングコンデンサとして機能させることが可能になり、さらなる電源供給の安定化を図ることが可能になる。
【００１５】
【発明の実施の形態】
以下、この発明に基づいた各実施の形態における半導体装置について、図を参照して説明する。
【００１６】
（実施の形態１）
図１から図７を参照して、実施の形態１における半導体装置１００およびその製造方法について説明する。なお、図１は、本実施の形態における半導体装置１００の構造を示す断面図であり、図２は、図１中ＩＩ−ＩＩ線矢視断面図である。また、図３〜図７は、本実施の形態における半導体装置１００の製造方法を示す、第１〜第５製造工程を示す製造工程断面図である。
【００１７】
（半導体装置１００の構造）
まず、図１を参照して、本実施の形態における半導体装置１００の構造について説明する。この半導体装置１００は、Ｓｉ基板１１Ａの上に、第１絶縁層１２が設けられ、この第１絶縁層１２の上に、電位配線層１３が直接設けられ、この電位配線層１３の上に第２絶縁層１４が直接設けられ、さらに、この第２絶縁層１４の上にチャネル層１６が設けられている。
【００１８】
チャネル層１６には、電界効果トランジスタを構成するソース／ドレイン（Ｓ／Ｄ）領域１６ａが、所定の間隔を隔てて設けられ、ソース／ドレイン（Ｓ／Ｄ）領域１６ａ，１６ｂによって挟まれるチャネル領域が形成されるボディ領域１９の上には、ゲート絶縁膜１７を介在して、ゲート電極１８が設けられている。なお、２つの電界効果トランジスタは、分離領域２０により分離されている。説明の便宜状、２つの電界効果トランジスタを開示しているが、半導体回路においては、多くの電界効果トランジスタが設けられている。
【００１９】
電位配線層１３には、図２に示すように、平面的に見て層間絶縁層１３ｃを介在させながら、それぞれ交互に所定の間隔を隔てて配設され、メタル配線からなる電源電位領域１３ａおよび接地電位領域１３ｂが複数設けられている。本実施の形態におては、電源電位領域１３ａおよび接地電位領域１３ｂは、ゲート電極１８が延びる方向と同じ方向に延びる場合を示しているが、この方向にのみ限定されるものではない。
【００２０】
また、選択された電界効果トランジスタの一方のソース／ドレイン（Ｓ／Ｄ）領域１６ａと、選択された電源電位領域１３ａとを電気的に接続するために、第２絶縁層１４を貫通するコンタクトプラグ１５ａが設けられ、同様に、選択された電界効果トランジスタの他方のソース／ドレイン（Ｓ／Ｄ）領域１６ｂと、選択された接地電位領域１３ｂとを電気的に接続するために、第２絶縁層１４を貫通するコンタクトプラグ１５ｂが設けられている。
【００２１】
なお、電源電位領域１３ａおよび接地電位領域１３ｂのメタル配線の幅は、約１．０μｍ〜約１０．０μｍ程度、配置ピッチ（層間絶縁層１３ｃの幅）は、約１．０μｍ〜約１０．０μｍ程度に設けられる。
【００２２】
（半導体装置１００の製造方法）
次に、上記構成からなる半導体装置１００の製造方法について、図３〜図７を参照して説明する。
【００２３】
図３を参照して、シリコン基板１１Ｂを準備し、このシリコン基板１１Ｂの表面に、酸化膜からなる厚さ約０．１μｍ〜約１．０μｍ程度の第２絶縁層１４を形成する。その後、第２絶縁層１４の所定領域に、コンタクトプラグ１５ａ，１５ｂを形成する。
【００２４】
図４を参照して、第２絶縁層１４の表面に、厚さ約０．１μｍ〜約１．０μｍ程度のシリコン酸化膜等からなる電位配線層１３を形成する。その後、電位配線層１３の所定領域に、平面的に見て層間絶縁層１３ｃを介在させながら、それぞれ交互に所定の間隔を隔てて配設される、金属配線層からなる電源電位領域１３ａおよび接地電位領域１３ｂを形成する。
【００２５】
図５を参照して、電位配線層１３、電源電位領域１３ａおよび接地電位領域１３ｂの表面に、厚さ約０．１μｍ〜約１．０μｍ程度の第１絶縁層１２を形成する。その後、図６を参照して、シリコン基板１１Ｂの天地を逆転させて、第１絶縁層１２の表面に、シリコン基板１１Ａを貼り合せる。
【００２６】
図７を参照して、シリコン基板１１Ｂの表面から所定厚さのい領域を剥離させ、厚さ約０．０５μｍ〜約０．２μｍ程度のシリコン基板１６とする。その後、このシリコン基板をチャネル層１６として、電界効果トランジスタを構成するソース／ドレイン（Ｓ／Ｄ）領域１６ａ，１６ｂ、ゲート絶縁膜１７、およびゲート電極１８を形成することにより、図１に示す半導体装置１００が完成する。
【００２７】
（作用・効果）
以上、本実施の形態における半導体装置１００の構成によれば、電源電位領域１３ａおよび接地電位領域１３ｂを電界効果トランジスタの積層方向に関係のない反対方向である、第２絶縁層１４（埋め込み酸化膜）の下方側に設けていることから、電源電位領域１３ａおよび接地電位領域１３ｂに段差を生じさせることがなくなる。その結果、電源電位領域および接地電位領域の配線抵抗の低下が図られ、半導体装置１００の電気特性の安定化を図ることが可能になる。
【００２８】
また、電源電位領域１３ａおよび接地電位領域１３ｂが平面的に見てそれぞれ交互に所定の間隔を隔てて配設されていることから、電源電位領域１３ａと接地電位領域１３ｂとの間に、寄生容量（カップリングコンデンサ）Ｃ（図２参照）を形成させることが可能になる。その結果、外乱因子（たとえば、回路が動作することによる電源電位ノイズ／接地電位ノイズ等）に対して、この寄生容量をデカップリングコンデンサとして機能させることが可能になり、さらなる電源供給の安定化を図ることが可能になる。
【００２９】
（実施の形態２）
次に、図８から図１３を参照して、実施の形態２における半導体装置２００およびその製造方法について説明する。なお、図８は、本実施の形態における半導体装置２００の構造を示す断面図であり、図９は、図８中ＩＸ−ＩＸ線矢視断面図である。また、図１０〜図１３は、本実施の形態における半導体装置２００の製造方法を示す、第１〜第４製造工程を示す製造工程断面図である。
【００３０】
なお、以下の説明において、上記実施の形態１に示す半導体装置１００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００３１】
（半導体装置２００の構造）
図８を参照して、本実施の形態における半導体装置２００は、第１絶縁層１２と第２絶縁層１４との間の構造が、上記実施の形態１における半導体装置１００と異なっている。具体的には、第１絶縁層１２の上に、第１電位配線層１３Ａが設けられ、この第１電位配線層１３Ａの上に誘電体層２１が設けられ、さらに誘電体層２１の上に第２電位配線層１３Ｂが設けられ、この第２電位配線層１３Ｂの上に、第２絶縁層１４が設けられている。
【００３２】
また、第１電位配線層１３Ａには、メタル配線からなる電源電位領域１３ａが設けられ、第２電位配線層１３Ｂには、メタル配線からなる接地電位領域１３ｂが設けられている。平面的に見た場合には、図９に示すように、上記実施の形態１の場合と同様に、電源電位領域１３ａおよび接地電位領域１３ｂはそれぞれ交互に配設されることになる。また、電源電位領域１３ａおよび接地電位領域１３ｂの幅、配置ピッチ、不純物濃度は、上記実施の形態１の場合と同様である。
【００３３】
なお、第１電位配線層１３Ａに接地電位領域１３ｂを設け、第２電位配線層１３Ｂに電源電位領域１３ａを設ける場合について図示しているが、第１電位配線層１３Ａに電源電位領域１３ａを設け、第２電位配線層１３Ｂに接地電位領域１３ｂを設けることも可能である。また、第１電位配線層１３Ａと接地電位領域１３ｂとの間に誘電体層２１を設けることにより、第１電位配線層１３Ａおよび接地電位領域１３ｂを複数層設けることも可能である。
【００３４】
（半導体装置２００の製造方法）
次に、上記構成からなる半導体装置２００の製造方法について、図１０〜図１３を参照して説明する。なお、特に示さない限り、膜厚さ等は上記実施の形態１と同様である。
【００３５】
図１０を参照して、シリコン基板１１Ｂを準備し、このシリコン基板１１Ｂの表面に、酸化膜からなる第２絶縁層１４を形成する。その後、第２絶縁層１４の所定領域に、コンタクトプラグ１５ａを形成する。
【００３６】
図１１を参照して、第２絶縁層１４の表面に、第２電位配線層１３Ｂを形成する。その後、第２電位配線層１３Ｂの所定領域に、所定の間隔を隔てて配設される、電源電位領域１３ａを形成する。
【００３７】
図１２を参照して、第２電位配線層１３Ｂの表面に、厚さ約０．１μｍ〜約１．０μｍ程度の誘電体層２１を形成する。その後、誘電体層２１、第２電位配線層１３Ｂ、および第２絶縁層１４に、シリコン基板１１Ｂの所定領域に通じるコンタクトプラグ１５ｂを形成する。なお、コンタクトプラグ１５ｂと第２電位配線層１３Ｂとの間の導通が問題となる場合には、コンタクトプラグ１５ｂを取囲むように絶縁層を形成する。
【００３８】
図１３を参照して、誘電体層２１の表面に、第１電位配線層１３Ａを形成する。その後、第１電位配線層１３Ａの所定領域に、所定の間隔を隔てて配設される、電源電位領域１３ｂを形成する。その後、上記実施の形態１と同様の工程を採用することにより、図８に示す半導体装置２００が完成する。
【００３９】
（作用・効果）
以上、本実施の形態における半導体装置２００の構成によっても、上記実施の形態１の場合と同じ作用効果を得ることが可能になる。
【００４０】
さらに、本実施の形態においては、第１電位配線層１３Ａと第２電位配線層１３Ｂとの間に誘電体層２１を設けることにより、電源電位領域１３ａと接地電位領域１３ｂとの間の寄生容量（カップリングコンデンサ）を大きくすることができる。その結果、この寄生容量におけるデカップリングコンデンサの機能の強化を図ることが可能になる。
【００４１】
（実施の形態３）
次に、図１４および図１５を参照して、実施の形態３における半導体装置３００について説明する。なお、図１４は、本実施の形態における半導体装置３００の構造を示す断面図であり、図１５は、図１４中ＸＶ−ＸＶ線矢視断面図である。
【００４２】
なお、以下の説明において、上記実施の形態１および２に示す半導体装置１００，２００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００４３】
（半導体装置３００の構造）
図１４を参照して、本実施の形態における半導体装置３００は、基本的構造は上記実施の形態２において示した半導体装置２００と同じであり、相違点は、第１電位配線層１３Ａおよび第２電位配線層１３Ｂのいずれにも、電源電位領域１３ａおよび接地電位領域１３ｂが平面的に見て交互に配設されている点にある。
【００４４】
また、図１５に示すように、第１電位配線層１３Ａに配設される電源電位領域１３ａおよび接地電位領域１３ｂの延びる方向と、第２電位配線層１３Ｂに配設される電源電位領域１３ａおよび接地電位領域１３ｂの延びる方向とが交差するように設けられており、具体的には、第１電位配線層１３Ａに配設される電源電位領域１３ａおよび接地電位領域１３ｂの延びる方向は、ゲート電極１８が延びる方向と同じ方向となるように設けられ、第２電位配線層１３Ｂに配設される電源電位領域１３ａおよび接地電位領域１３ｂの延びる方向は、ゲート電極１８が延びる方向に対して直交する方向と同じ方向となるように設けられている。なお、上下方向に位置する電源電位領域１３ａの間、および、接地電位領域１３ｂの間は、適宜所定の領域においてコンタクトプラグ３１により連結されている。
【００４５】
なお、第１電位配線層１３Ａと接地電位領域１３ｂとの間に誘電体層２１を設けることにより、第１電位配線層１３Ａおよび接地電位領域１３ｂを複数層設けることも可能である。
【００４６】
上記構成からなる半導体装置３００の製造方法については、上記実施の形態２において説明した半導体装置２００の製造方法と同様にして製造することが可能である。
【００４７】
（作用・効果）
以上、本実施の形態における半導体装置３００の構成によっても、上記実施の形態２の場合と同じ作用効果を得ることが可能になる。さらに、本実施の形態においては、第１電位配線層１３Ａと第２電位配線層１３Ｂとの間においても、図１５に示すように、電源電位領域１３ａと接地電位領域１３ｂとの間の寄生容量（カップリングコンデンサ）を生じさせることが可能になるため、寄生容量を増大させることができ、さらなるデカップリングコンデンサとしての機能の強化を図ることが可能になる。
【００４８】
ここで、上述した実施の形態１〜３に示す半導体装置１００〜３００においては、いわゆるＳＯＩ構造を採用することにより、接合容量を小さくして、半導体回路の演算処理の高速化を図っている。また、ラッチアップフリーであることから、ｎＭＯＳ／ｐＭＯＳトランジスタの間隔を最小限にすることができる。さらに、サブスレッショルド特性が良いため、低電圧動作に対しても有利である。
【００４９】
しかし、電界効果トランジスタのボディ領域１９は、フローティング状態にあるため、ボディ領域１９に注入されたホットキャリアによる発熱が問題になると考えられる。そこで、以下に示す実施の形態４〜６においては、この発熱の問題を解決するために、上記実施の形態１に示す半導体装置１００の構造を基本として、新たな構造を開示している。なお、説明の便宜上、半導体装置１００の構造を基本構造としているが、実施の形態２に示す半導体装置２００、および、実施の形態３に示す半導体装置３００に適用することも可能である。
【００５０】
（実施の形態４）
図１６から図１８を参照して、実施の形態４における半導体装置４００およびその製造方法について説明する。なお、図１６は、本実施の形態における半導体装置４００の構造を示す断面図であり、図１７は、本実施の形態における半導体装置４００の部分拡大平面図であり、図１８は、本実施の形態における半導体装置４００の製造方法を示す、製造工程断面図である。なお、上記の説明において、上記実施の形態１に示す半導体装置１００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００５１】
（半導体装置４００の構造）
図１６および図１７を参照して、本実施の形態における半導体装置４００は、基本的構造は上記実施の形態１において示した半導体装置１００と同じであり、相違点は、チャネル層１６と第２絶縁層１４との間において、第２絶縁層１４の上に電源層４１が設けられ、この電源層４１の上に第３絶縁層４２が設けられており、さらに、図１７に示すように、ボディ領域１９と電源層４１とがチャネル部でない領域にコンタクト領域を設け、ボディ領域１９と電源層４１とがボディコンタクトプラグ４３により接続されている。
【００５２】
なお、コンタクトプラグ１５ａ，１５ｂと電源層４１との間の導通を回避するために、コンタクトプラグ１５ａ，１５ｂを取囲むように絶縁層１５ｃ，１５ｄが設けられている。
【００５３】
（半導体装置４００の製造方法）
次に、上記構成からなる半導体装置４００の製造方法について、図１８を参照して説明する。シリコン基板１１Ｂを準備し、このシリコン基板１１Ｂの表面に、酸化膜からなる第３絶縁層４２を形成する。その後、第３絶縁層４２の所定領域に、ボディコンタクトプラグ４３ａ，４３ｂを形成する。その後、第３絶縁層４２の表面に電源層４１を形成し、さらに、電源層４１の表面に第２絶縁層１４を形成する。
【００５４】
次に、第２絶縁層１４、電源層４１、および第３絶縁層４２を貫通し、シリコン基板１１Ｂの表面の所定領域に達し、絶縁層１５ｃ，１５ｄに取囲まれたコンタクトプラグ１５ａ，１５ｂを形成する。その後、図４〜図７で示した工程を採用することにより、図１６に示す半導体装置４００が完成する。
【００５５】
（作用・効果）
以上、本実施の形態における半導体装置４００の構成によれば、ボディ領域１９が電源層４１に接続される結果、ボディ領域１９の電位を安定させることが可能になる。その結果、上記実施の形態１の半導体装置１００によって得られる作用効果に加え、ボディ領域１９に注入されたホットキャリアによる発熱の問題を回避することが可能になる。
【００５６】
なお、実施の形態２に示す半導体装置２００、および、実施の形態３に示す半導体装置３００に適用することによっても、同様の作用効果をさらに得ることが可能である。
【００５７】
（実施の形態５）
図１９〜図２１を参照して、実施の形態５における半導体装置５００およびその製造方法について説明する。なお、図１９は、本実施の形態における半導体装置５００の構造を示す断面図であり、図２０および図２１は、本実施の形態における半導体装置５００の製造方法を示す、第１および第２製造工程断面図である。なお、上記の説明において、上記実施の形態１に示す半導体装置１００、および上記実施の形態４に示す半導体装置４００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００５８】
（半導体装置５００の構造）
図１９を参照して、本実施の形態における半導体装置４００は、基本的構造は上記実施の形態４において示した半導体装置４００と同じであり、相違点は、ボディ領域１９に下方領域には、第３絶縁層４２の絶縁領域を設けることなく、第３絶縁層４２にボディコンタクト領域５１ａ，５１ｂを設け、ボディ領域１９の全体が、電源層４１と直接接触するように構成したものである。
【００５９】
（半導体装置５００の製造方法）
次に、上記構成からなる半導体装置４００の製造方法について、図２０および図２１を参照して説明する。
【００６０】
図２０を参照して、シリコン基板１１Ｂを準備し、このシリコン基板１１Ｂの上方にボディコンタクト領域５１ａ，５１ｂとなる領域を覆うマスク５２を設け、シリコン基板１１Ｂの表面に、酸化膜からなる第３絶縁層４２を形成する。これにより、第３絶縁層４２の所定領域にボディコンタクト領域５１ａ，５１ｂが形成される。その後、第３絶縁層４２の表面に電源層４１を形成し、さらに、電源層４１の表面に第２絶縁層１４を形成する。
【００６１】
図２１を参照して、第２絶縁層１４、電源層４１、および第３絶縁層４２を貫通し、シリコン基板１１Ｂの表面の所定領域に達し、絶縁層１５ｃ，１５ｄに取囲まれたコンタクト領域１５ａ，１５ｂを形成する。その後、図４〜図７で示した工程を採用することにより、図１９に示す半導体装置５００が完成する。
【００６２】
（作用・効果）
以上、本実施の形態における半導体装置５００の構成によっても、ボディ領域１９の電位を安定させることが可能になり、上記実施の形態４と同様の作用効果を得ることが可能になる。また、ボディ領域１９の真下領域にボディコンタクト領域５１ａ，５１ｂが設けられるため、半導体装置のレイアウト面積の増大を招くことがない。
【００６３】
（実施の形態６）
図２２を参照して、実施の形態６における半導体装置６００について説明する。なお、図２２は、本実施の形態における半導体装置６００の構造を示す断面図でる。なお、上記の説明において、上記実施の形態１に示す半導体装置１００、および上記実施の形態５に示す半導体装置５００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００６４】
（半導体装置６００の構造）
図２２を参照して、本実施の形態における半導体装置６００は、基本的構造は上記実施の形態４において示した半導体装置４００と同じであり、相違点は、ボディ領域１９に下方領域において第３絶縁層４２を貫通するボディコンタクト領域５１ｃ，５１が、上記図２０に示す工程において、マスク５２の幅が、写真製版技術における最小寸法幅により形成されていることを特徴としている。本実施の形態におけるボディコンタクト領域５１ｃ，５１の幅は、約０．１μｍ程度である。
【００６５】
上記構成からなる半導体装置６００の製造方法については、上記実施の形態５において説明した半導体装置５００の製造方法と同様にして製造することが可能である。
【００６６】
（作用・効果）
以上、本実施の形態における半導体装置６００の構成によっても、ボディ領域１９の電位を安定させることが可能になり、上記実施の形態５と同様の作用効果を得ることが可能になる。
【００６７】
なお、上記実施の形態４〜６の構成は、実施の形態１に示す半導体装置１００への適用に限定されず、実施の形態２に示す半導体装置２００、および、実施の形態３に示す半導体装置３００に適用することによっても、同様の作用効果をさらに得ることが可能である。
【００６８】
また、近年の多ビット化に伴い、データバスの配線面積が大きくなる傾向にある。また、データバスのような信号の配線は、隣の配線とのデータ干渉の影響が大きいと考えられる。このような、配線面積が大きく、データ干渉の影響を受けやすい配線の配線領域をＳＯＩトランジスタ下の埋め込み酸化膜下に構成し、かつ、その配線層領域のデータバス配線間に、シールドされた電源電位配線を形成する。
【００６９】
この構成により、半導体装置の面積を増大させることなく、十分なシールドを実現させることが可能になる。また、上記実施の形態１〜６に示す構成と組合わせることも可能である。
【００７０】
なお、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
本発明に基づいた半導体装置によれば、電源電位領域と接地電位領域との間に、寄生容量（カップリングコンデンサ）を形成させることが可能になる。その結果、外乱因子に対して、この寄生容量をデカップリングコンデンサとして機能させることが可能になり、さらなる電源供給の安定化を図ることが可能になる。
【図面の簡単な説明】
【図１】実施の形態１における半導体装置の構造を示す断面図である。
【図２】図１中ＩＩ−ＩＩ線矢視断面図である。
【図３】実施の形態１における半導体装置の製造方法を示す、第１製造工程を示す製造工程断面図である。
【図４】実施の形態１における半導体装置の製造方法を示す、第２製造工程を示す製造工程断面図である。
【図５】実施の形態１における半導体装置の製造方法を示す、第３製造工程を示す製造工程断面図である。
【図６】実施の形態１における半導体装置の製造方法を示す、第４製造工程を示す製造工程断面図である。
【図７】実施の形態１における半導体装置の製造方法を示す、第５製造工程を示す製造工程断面図である。
【図８】実施の形態２における半導体装置の構造を示す断面図である。
【図９】図８中ＩＸ−ＩＸ線矢視断面図である。
【図１０】実施の形態２における半導体装置の製造方法を示す、第１製造工程を示す製造工程断面図である。
【図１１】実施の形態２における半導体装置の製造方法を示す、第２製造工程を示す製造工程断面図である。
【図１２】実施の形態２における半導体装置の製造方法を示す、第３製造工程を示す製造工程断面図である。
【図１３】実施の形態２における半導体装置の製造方法を示す、第４製造工程を示す製造工程断面図である。
【図１４】実施の形態３における半導体装置の構造を示す断面図である。
【図１５】図１４中ＸＶ−ＸＶ線矢視断面図である。
【図１６】実施の形態４における半導体装置の構造を示す断面図である。
【図１７】実施の形態４における半導体装置の部分拡大平面図である。
【図１８】実施の形態４における半導体装置の製造方法を示す、製造工程断面図である。
【図１９】実施の形態５における半導体装置の構造を示す断面図である。
【図２０】実施の形態５における半導体装置の製造方法を示す、第１製造工程を示す製造工程断面図である。
【図２１】実施の形態５における半導体装置の製造方法を示す、第２製造工程を示す製造工程断面図である。
【図２２】実施の形態６における半導体装置の構造を示す断面図である。
【符号の説明】
１１Ａ，１１Ｂ シリコン（Ｓｉ）基板、１２ 第１絶縁層、１３ 電位配線層、１３Ａ 第１電位配線層、１３Ｂ 第２電位配線層、１３ａ 電源電位領域、１３ｂ 接地電位領域、１４ 第２絶縁層、１５ａ，１５ｂ コンタクトプラグ、１６ チャネル層、１７ ゲート絶縁膜、１８ ゲート電極、１９ ボディ領域、２０ 分離領域、２１ 誘電体層、３１ コンタクトプラグ、４１ 電源層、４２ 第３絶縁層、４３ ボディコンタクトプラグ、５１ａ，５１ｂ，５１ｃ，５１ｄ ボディコンタクト領域、１００，２００，３００，４００，５００，６００ 半導体装置、Ｃ カップリングコンデンサ。
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を備える半導体装置に関する。
【０００２】
【従来の技術】
近年、一つの半導体基板上に複数の半導体集積回路（たとえば、メモリ、システムＬＳＩ）を構成するようなデバイスが作られるようになってきている。このようなデバイスでは、少数の電源電位ピン／接地電位ピンで、一つの半導体基板上に複数に構成された半導体集積回路を共有することがある。なお、電源電位ピン／接地電位ピンを設ける構造を開示する特許文献として下記のものが挙げられる。
【０００３】
【特許文献１】
特開２００１−１２７３００号公報
【０００４】
【特許文献２】
特開２００１−１７７０９８号公報
【０００５】
【特許文献３】
特開平０８−０５５９８９号公報
【０００６】
【特許文献４】
特開平０８−３３０５４６号公報
【０００７】
【特許文献５】
特開平０８−２９８２８５号公報
【０００８】
【特許文献６】
特開平０７−２９７１８８号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、電源電位および接地電位がデバイス内部で電位が低下することにより、電源電位ノイズおよび接地電位ノイズによる悪影響を受けやすくなり、半導体装置全体として、電気特性が悪化することが考えられる。各デバイス間を接続する信号線（たとえば、データパス）の配線面積が大きいために、電源電位配線および接地電位配線の断面面積を太くして（大きくして）、配線抵抗を下げることは困難である。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルのように大きな段差が存在するようなデバイスでは、トランジスタの上層にメタル配線を多層に配線するには限界がある。
【００１０】
したがって、この発明は上記課題を解決するためになされたものであり、複数の半導体回路を備える半導体装置において、半導体装置の断面構造に関係なく、電源電位および接地電位の強化を可能とする、半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に基づいた半導体装置においては、半導体基板の上に絶縁層を介在させたチャネル層を備え、このチャネル層に電界効果トランジスタを含む半導体回路が設けられる半導体装置であって、以下の特徴を有する。
【００１２】
上記チャネル層と上記半導体基板との間に設けられ、上記絶縁層を構成する第１絶縁層および第２絶縁層と、上記第１絶縁層と上記第２絶縁層との間に設けられる電位配線層とを備える。さらに、上記電位配線層は、平面的に見て層間絶縁層を介在させながら、それぞれ交互に所定の間隔を隔てて配設される電源電位領域および接地電位領域を含み、選択された電源電位領域および接地電位領域は、選択された上記電界効果トランジスタに電気的に接続されている。
【００１３】
上記半導体装置の構成によれば、電源電位領域および接地電位領域を電界効果トランジスタの積層方向に関係のない反対方向（下方向）に設けていることから、電源電位領域および接地電位領域に段差を生じさせることを回避することが可能になる。その結果、電源電位領域および接地電位領域の配線抵抗の低下が図られ、半導体装置の電気特性の安定化を図ることが可能になる。
【００１４】
また、上記半導体装置の構成によれば、電源電位領域および接地電位領域が平面的に見て層間絶縁層を介在させながら、それぞれ交互に所定の間隔を隔てて配設されていることから、電源電位領域と接地電位領域との間に、寄生容量（カップリングコンデンサ）を形成させることが可能になる。その結果、外乱因子に対して、この寄生容量をデカップリングコンデンサとして機能させることが可能になり、さらなる電源供給の安定化を図ることが可能になる。
【００１５】
【発明の実施の形態】
以下、この発明に基づいた各実施の形態における半導体装置について、図を参照して説明する。
【００１６】
（実施の形態１）
図１から図７を参照して、実施の形態１における半導体装置１００およびその製造方法について説明する。なお、図１は、本実施の形態における半導体装置１００の構造を示す断面図であり、図２は、図１中ＩＩ−ＩＩ線矢視断面図である。また、図３〜図７は、本実施の形態における半導体装置１００の製造方法を示す、第１〜第５製造工程を示す製造工程断面図である。
【００１７】
（半導体装置１００の構造）
まず、図１を参照して、本実施の形態における半導体装置１００の構造について説明する。この半導体装置１００は、Ｓｉ基板１１Ａの上に、第１絶縁層１２が設けられ、この第１絶縁層１２の上に、電位配線層１３が直接設けられ、この電位配線層１３の上に第２絶縁層１４が直接設けられ、さらに、この第２絶縁層１４の上にチャネル層１６が設けられている。
【００１８】
チャネル層１６には、電界効果トランジスタを構成するソース／ドレイン（Ｓ／Ｄ）領域１６ａが、所定の間隔を隔てて設けられ、ソース／ドレイン（Ｓ／Ｄ）領域１６ａ，１６ｂによって挟まれるチャネル領域が形成されるボディ領域１９の上には、ゲート絶縁膜１７を介在して、ゲート電極１８が設けられている。なお、２つの電界効果トランジスタは、分離領域２０により分離されている。説明の便宜状、２つの電界効果トランジスタを開示しているが、半導体回路においては、多くの電界効果トランジスタが設けられている。
【００１９】
電位配線層１３には、図２に示すように、平面的に見て層間絶縁層１３ｃを介在させながら、それぞれ交互に所定の間隔を隔てて配設され、メタル配線からなる電源電位領域１３ａおよび接地電位領域１３ｂが複数設けられている。本実施の形態におては、電源電位領域１３ａおよび接地電位領域１３ｂは、ゲート電極１８が延びる方向と同じ方向に延びる場合を示しているが、この方向にのみ限定されるものではない。
【００２０】
また、選択された電界効果トランジスタの一方のソース／ドレイン（Ｓ／Ｄ）領域１６ａと、選択された電源電位領域１３ａとを電気的に接続するために、第２絶縁層１４を貫通するコンタクトプラグ１５ａが設けられ、同様に、選択された電界効果トランジスタの他方のソース／ドレイン（Ｓ／Ｄ）領域１６ｂと、選択された接地電位領域１３ｂとを電気的に接続するために、第２絶縁層１４を貫通するコンタクトプラグ１５ｂが設けられている。
【００２１】
なお、電源電位領域１３ａおよび接地電位領域１３ｂのメタル配線の幅は、約１．０μｍ〜約１０．０μｍ程度、配置ピッチ（層間絶縁層１３ｃの幅）は、約１．０μｍ〜約１０．０μｍ程度に設けられる。
【００２２】
（半導体装置１００の製造方法）
次に、上記構成からなる半導体装置１００の製造方法について、図３〜図７を参照して説明する。
【００２３】
図３を参照して、シリコン基板１１Ｂを準備し、このシリコン基板１１Ｂの表面に、酸化膜からなる厚さ約０．１μｍ〜約１．０μｍ程度の第２絶縁層１４を形成する。その後、第２絶縁層１４の所定領域に、コンタクトプラグ１５ａ，１５ｂを形成する。
【００２４】
図４を参照して、第２絶縁層１４の表面に、厚さ約０．１μｍ〜約１．０μｍ程度のシリコン酸化膜等からなる電位配線層１３を形成する。その後、電位配線層１３の所定領域に、平面的に見て層間絶縁層１３ｃを介在させながら、それぞれ交互に所定の間隔を隔てて配設される、金属配線層からなる電源電位領域１３ａおよび接地電位領域１３ｂを形成する。
【００２５】
図５を参照して、電位配線層１３、電源電位領域１３ａおよび接地電位領域１３ｂの表面に、厚さ約０．１μｍ〜約１．０μｍ程度の第１絶縁層１２を形成する。その後、図６を参照して、シリコン基板１１Ｂの天地を逆転させて、第１絶縁層１２の表面に、シリコン基板１１Ａを貼り合せる。
【００２６】
図７を参照して、シリコン基板１１Ｂの表面から所定厚さのい領域を剥離させ、厚さ約０．０５μｍ〜約０．２μｍ程度のシリコン基板１６とする。その後、このシリコン基板をチャネル層１６として、電界効果トランジスタを構成するソース／ドレイン（Ｓ／Ｄ）領域１６ａ，１６ｂ、ゲート絶縁膜１７、およびゲート電極１８を形成することにより、図１に示す半導体装置１００が完成する。
【００２７】
（作用・効果）
以上、本実施の形態における半導体装置１００の構成によれば、電源電位領域１３ａおよび接地電位領域１３ｂを電界効果トランジスタの積層方向に関係のない反対方向である、第２絶縁層１４（埋め込み酸化膜）の下方側に設けていることから、電源電位領域１３ａおよび接地電位領域１３ｂに段差を生じさせることがなくなる。その結果、電源電位領域および接地電位領域の配線抵抗の低下が図られ、半導体装置１００の電気特性の安定化を図ることが可能になる。
【００２８】
また、電源電位領域１３ａおよび接地電位領域１３ｂが平面的に見てそれぞれ交互に所定の間隔を隔てて配設されていることから、電源電位領域１３ａと接地電位領域１３ｂとの間に、寄生容量（カップリングコンデンサ）Ｃ（図２参照）を形成させることが可能になる。その結果、外乱因子（たとえば、回路が動作することによる電源電位ノイズ／接地電位ノイズ等）に対して、この寄生容量をデカップリングコンデンサとして機能させることが可能になり、さらなる電源供給の安定化を図ることが可能になる。
【００２９】
（実施の形態２）
次に、図８から図１３を参照して、実施の形態２における半導体装置２００およびその製造方法について説明する。なお、図８は、本実施の形態における半導体装置２００の構造を示す断面図であり、図９は、図８中ＩＸ−ＩＸ線矢視断面図である。また、図１０〜図１３は、本実施の形態における半導体装置２００の製造方法を示す、第１〜第４製造工程を示す製造工程断面図である。
【００３０】
なお、以下の説明において、上記実施の形態１に示す半導体装置１００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００３１】
（半導体装置２００の構造）
図８を参照して、本実施の形態における半導体装置２００は、第１絶縁層１２と第２絶縁層１４との間の構造が、上記実施の形態１における半導体装置１００と異なっている。具体的には、第１絶縁層１２の上に、第１電位配線層１３Ａが設けられ、この第１電位配線層１３Ａの上に誘電体層２１が設けられ、さらに誘電体層２１の上に第２電位配線層１３Ｂが設けられ、この第２電位配線層１３Ｂの上に、第２絶縁層１４が設けられている。
【００３２】
また、第１電位配線層１３Ａには、メタル配線からなる電源電位領域１３ａが設けられ、第２電位配線層１３Ｂには、メタル配線からなる接地電位領域１３ｂが設けられている。平面的に見た場合には、図９に示すように、上記実施の形態１の場合と同様に、電源電位領域１３ａおよび接地電位領域１３ｂはそれぞれ交互に配設されることになる。また、電源電位領域１３ａおよび接地電位領域１３ｂの幅、配置ピッチ、不純物濃度は、上記実施の形態１の場合と同様である。
【００３３】
なお、第１電位配線層１３Ａに接地電位領域１３ｂを設け、第２電位配線層１３Ｂに電源電位領域１３ａを設ける場合について図示しているが、第１電位配線層１３Ａに電源電位領域１３ａを設け、第２電位配線層１３Ｂに接地電位領域１３ｂを設けることも可能である。また、第１電位配線層１３Ａと接地電位領域１３ｂとの間に誘電体層２１を設けることにより、第１電位配線層１３Ａおよび接地電位領域１３ｂを複数層設けることも可能である。
【００３４】
（半導体装置２００の製造方法）
次に、上記構成からなる半導体装置２００の製造方法について、図１０〜図１３を参照して説明する。なお、特に示さない限り、膜厚さ等は上記実施の形態１と同様である。
【００３５】
図１０を参照して、シリコン基板１１Ｂを準備し、このシリコン基板１１Ｂの表面に、酸化膜からなる第２絶縁層１４を形成する。その後、第２絶縁層１４の所定領域に、コンタクトプラグ１５ａを形成する。
【００３６】
図１１を参照して、第２絶縁層１４の表面に、第２電位配線層１３Ｂを形成する。その後、第２電位配線層１３Ｂの所定領域に、所定の間隔を隔てて配設される、電源電位領域１３ａを形成する。
【００３７】
図１２を参照して、第２電位配線層１３Ｂの表面に、厚さ約０．１μｍ〜約１．０μｍ程度の誘電体層２１を形成する。その後、誘電体層２１、第２電位配線層１３Ｂ、および第２絶縁層１４に、シリコン基板１１Ｂの所定領域に通じるコンタクトプラグ１５ｂを形成する。なお、コンタクトプラグ１５ｂと第２電位配線層１３Ｂとの間の導通が問題となる場合には、コンタクトプラグ１５ｂを取囲むように絶縁層を形成する。
【００３８】
図１３を参照して、誘電体層２１の表面に、第１電位配線層１３Ａを形成する。その後、第１電位配線層１３Ａの所定領域に、所定の間隔を隔てて配設される、電源電位領域１３ｂを形成する。その後、上記実施の形態１と同様の工程を採用することにより、図８に示す半導体装置２００が完成する。
【００３９】
（作用・効果）
以上、本実施の形態における半導体装置２００の構成によっても、上記実施の形態１の場合と同じ作用効果を得ることが可能になる。
【００４０】
さらに、本実施の形態においては、第１電位配線層１３Ａと第２電位配線層１３Ｂとの間に誘電体層２１を設けることにより、電源電位領域１３ａと接地電位領域１３ｂとの間の寄生容量（カップリングコンデンサ）を大きくすることができる。その結果、この寄生容量におけるデカップリングコンデンサの機能の強化を図ることが可能になる。
【００４１】
（実施の形態３）
次に、図１４および図１５を参照して、実施の形態３における半導体装置３００について説明する。なお、図１４は、本実施の形態における半導体装置３００の構造を示す断面図であり、図１５は、図１４中ＸＶ−ＸＶ線矢視断面図である。
【００４２】
なお、以下の説明において、上記実施の形態１および２に示す半導体装置１００，２００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００４３】
（半導体装置３００の構造）
図１４を参照して、本実施の形態における半導体装置３００は、基本的構造は上記実施の形態２において示した半導体装置２００と同じであり、相違点は、第１電位配線層１３Ａおよび第２電位配線層１３Ｂのいずれにも、電源電位領域１３ａおよび接地電位領域１３ｂが平面的に見て交互に配設されている点にある。
【００４４】
また、図１５に示すように、第１電位配線層１３Ａに配設される電源電位領域１３ａおよび接地電位領域１３ｂの延びる方向と、第２電位配線層１３Ｂに配設される電源電位領域１３ａおよび接地電位領域１３ｂの延びる方向とが交差するように設けられており、具体的には、第１電位配線層１３Ａに配設される電源電位領域１３ａおよび接地電位領域１３ｂの延びる方向は、ゲート電極１８が延びる方向と同じ方向となるように設けられ、第２電位配線層１３Ｂに配設される電源電位領域１３ａおよび接地電位領域１３ｂの延びる方向は、ゲート電極１８が延びる方向に対して直交する方向と同じ方向となるように設けられている。なお、上下方向に位置する電源電位領域１３ａの間、および、接地電位領域１３ｂの間は、適宜所定の領域においてコンタクトプラグ３１により連結されている。
【００４５】
なお、第１電位配線層１３Ａと接地電位領域１３ｂとの間に誘電体層２１を設けることにより、第１電位配線層１３Ａおよび接地電位領域１３ｂを複数層設けることも可能である。
【００４６】
上記構成からなる半導体装置３００の製造方法については、上記実施の形態２において説明した半導体装置２００の製造方法と同様にして製造することが可能である。
【００４７】
（作用・効果）
以上、本実施の形態における半導体装置３００の構成によっても、上記実施の形態２の場合と同じ作用効果を得ることが可能になる。さらに、本実施の形態においては、第１電位配線層１３Ａと第２電位配線層１３Ｂとの間においても、図１５に示すように、電源電位領域１３ａと接地電位領域１３ｂとの間の寄生容量（カップリングコンデンサ）を生じさせることが可能になるため、寄生容量を増大させることができ、さらなるデカップリングコンデンサとしての機能の強化を図ることが可能になる。
【００４８】
ここで、上述した実施の形態１〜３に示す半導体装置１００〜３００においては、いわゆるＳＯＩ構造を採用することにより、接合容量を小さくして、半導体回路の演算処理の高速化を図っている。また、ラッチアップフリーであることから、ｎＭＯＳ／ｐＭＯＳトランジスタの間隔を最小限にすることができる。さらに、サブスレッショルド特性が良いため、低電圧動作に対しても有利である。
【００４９】
しかし、電界効果トランジスタのボディ領域１９は、フローティング状態にあるため、ボディ領域１９に注入されたホットキャリアによる発熱が問題になると考えられる。そこで、以下に示す実施の形態４〜６においては、この発熱の問題を解決するために、上記実施の形態１に示す半導体装置１００の構造を基本として、新たな構造を開示している。なお、説明の便宜上、半導体装置１００の構造を基本構造としているが、実施の形態２に示す半導体装置２００、および、実施の形態３に示す半導体装置３００に適用することも可能である。
【００５０】
（実施の形態４）
図１６から図１８を参照して、実施の形態４における半導体装置４００およびその製造方法について説明する。なお、図１６は、本実施の形態における半導体装置４００の構造を示す断面図であり、図１７は、本実施の形態における半導体装置４００の部分拡大平面図であり、図１８は、本実施の形態における半導体装置４００の製造方法を示す、製造工程断面図である。なお、上記の説明において、上記実施の形態１に示す半導体装置１００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００５１】
（半導体装置４００の構造）
図１６および図１７を参照して、本実施の形態における半導体装置４００は、基本的構造は上記実施の形態１において示した半導体装置１００と同じであり、相違点は、チャネル層１６と第２絶縁層１４との間において、第２絶縁層１４の上に電源層４１が設けられ、この電源層４１の上に第３絶縁層４２が設けられており、さらに、図１７に示すように、ボディ領域１９と電源層４１とがチャネル部でない領域にコンタクト領域を設け、ボディ領域１９と電源層４１とがボディコンタクトプラグ４３により接続されている。
【００５２】
なお、コンタクトプラグ１５ａ，１５ｂと電源層４１との間の導通を回避するために、コンタクトプラグ１５ａ，１５ｂを取囲むように絶縁層１５ｃ，１５ｄが設けられている。
【００５３】
（半導体装置４００の製造方法）
次に、上記構成からなる半導体装置４００の製造方法について、図１８を参照して説明する。シリコン基板１１Ｂを準備し、このシリコン基板１１Ｂの表面に、酸化膜からなる第３絶縁層４２を形成する。その後、第３絶縁層４２の所定領域に、ボディコンタクトプラグ４３ａ，４３ｂを形成する。その後、第３絶縁層４２の表面に電源層４１を形成し、さらに、電源層４１の表面に第２絶縁層１４を形成する。
【００５４】
次に、第２絶縁層１４、電源層４１、および第３絶縁層４２を貫通し、シリコン基板１１Ｂの表面の所定領域に達し、絶縁層１５ｃ，１５ｄに取囲まれたコンタクトプラグ１５ａ，１５ｂを形成する。その後、図４〜図７で示した工程を採用することにより、図１６に示す半導体装置４００が完成する。
【００５５】
（作用・効果）
以上、本実施の形態における半導体装置４００の構成によれば、ボディ領域１９が電源層４１に接続される結果、ボディ領域１９の電位を安定させることが可能になる。その結果、上記実施の形態１の半導体装置１００によって得られる作用効果に加え、ボディ領域１９に注入されたホットキャリアによる発熱の問題を回避することが可能になる。
【００５６】
なお、実施の形態２に示す半導体装置２００、および、実施の形態３に示す半導体装置３００に適用することによっても、同様の作用効果をさらに得ることが可能である。
【００５７】
（実施の形態５）
図１９〜図２１を参照して、実施の形態５における半導体装置５００およびその製造方法について説明する。なお、図１９は、本実施の形態における半導体装置５００の構造を示す断面図であり、図２０および図２１は、本実施の形態における半導体装置５００の製造方法を示す、第１および第２製造工程断面図である。なお、上記の説明において、上記実施の形態１に示す半導体装置１００、および上記実施の形態４に示す半導体装置４００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００５８】
（半導体装置５００の構造）
図１９を参照して、本実施の形態における半導体装置４００は、基本的構造は上記実施の形態４において示した半導体装置４００と同じであり、相違点は、ボディ領域１９に下方領域には、第３絶縁層４２の絶縁領域を設けることなく、第３絶縁層４２にボディコンタクト領域５１ａ，５１ｂを設け、ボディ領域１９の全体が、電源層４１と直接接触するように構成したものである。
【００５９】
（半導体装置５００の製造方法）
次に、上記構成からなる半導体装置４００の製造方法について、図２０および図２１を参照して説明する。
【００６０】
図２０を参照して、シリコン基板１１Ｂを準備し、このシリコン基板１１Ｂの上方にボディコンタクト領域５１ａ，５１ｂとなる領域を覆うマスク５２を設け、シリコン基板１１Ｂの表面に、酸化膜からなる第３絶縁層４２を形成する。これにより、第３絶縁層４２の所定領域にボディコンタクト領域５１ａ，５１ｂが形成される。その後、第３絶縁層４２の表面に電源層４１を形成し、さらに、電源層４１の表面に第２絶縁層１４を形成する。
【００６１】
図２１を参照して、第２絶縁層１４、電源層４１、および第３絶縁層４２を貫通し、シリコン基板１１Ｂの表面の所定領域に達し、絶縁層１５ｃ，１５ｄに取囲まれたコンタクト領域１５ａ，１５ｂを形成する。その後、図４〜図７で示した工程を採用することにより、図１９に示す半導体装置５００が完成する。
【００６２】
（作用・効果）
以上、本実施の形態における半導体装置５００の構成によっても、ボディ領域１９の電位を安定させることが可能になり、上記実施の形態４と同様の作用効果を得ることが可能になる。また、ボディ領域１９の真下領域にボディコンタクト領域５１ａ，５１ｂが設けられるため、半導体装置のレイアウト面積の増大を招くことがない。
【００６３】
（実施の形態６）
図２２を参照して、実施の形態６における半導体装置６００について説明する。なお、図２２は、本実施の形態における半導体装置６００の構造を示す断面図でる。なお、上記の説明において、上記実施の形態１に示す半導体装置１００、および上記実施の形態５に示す半導体装置５００と同一または相当部分については、同一の参照符号を付すことにより重複する説明は繰返さず、本実施の形態の特徴的部分についてのみ詳細に説明する。
【００６４】
（半導体装置６００の構造）
図２２を参照して、本実施の形態における半導体装置６００は、基本的構造は上記実施の形態４において示した半導体装置４００と同じであり、相違点は、ボディ領域１９に下方領域において第３絶縁層４２を貫通するボディコンタクト領域５１ｃ，５１が、上記図２０に示す工程において、マスク５２の幅が、写真製版技術における最小寸法幅により形成されていることを特徴としている。本実施の形態におけるボディコンタクト領域５１ｃ，５１の幅は、約０．１μｍ程度である。
【００６５】
上記構成からなる半導体装置６００の製造方法については、上記実施の形態５において説明した半導体装置５００の製造方法と同様にして製造することが可能である。
【００６６】
（作用・効果）
以上、本実施の形態における半導体装置６００の構成によっても、ボディ領域１９の電位を安定させることが可能になり、上記実施の形態５と同様の作用効果を得ることが可能になる。
【００６７】
なお、上記実施の形態４〜６の構成は、実施の形態１に示す半導体装置１００への適用に限定されず、実施の形態２に示す半導体装置２００、および、実施の形態３に示す半導体装置３００に適用することによっても、同様の作用効果をさらに得ることが可能である。
【００６８】
また、近年の多ビット化に伴い、データバスの配線面積が大きくなる傾向にある。また、データバスのような信号の配線は、隣の配線とのデータ干渉の影響が大きいと考えられる。このような、配線面積が大きく、データ干渉の影響を受けやすい配線の配線領域をＳＯＩトランジスタ下の埋め込み酸化膜下に構成し、かつ、その配線層領域のデータバス配線間に、シールドされた電源電位配線を形成する。
【００６９】
この構成により、半導体装置の面積を増大させることなく、十分なシールドを実現させることが可能になる。また、上記実施の形態１〜６に示す構成と組合わせることも可能である。
【００７０】
なお、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
本発明に基づいた半導体装置によれば、電源電位領域と接地電位領域との間に、寄生容量（カップリングコンデンサ）を形成させることが可能になる。その結果、外乱因子に対して、この寄生容量をデカップリングコンデンサとして機能させることが可能になり、さらなる電源供給の安定化を図ることが可能になる。
【図面の簡単な説明】
【図１】実施の形態１における半導体装置の構造を示す断面図である。
【図２】図１中ＩＩ−ＩＩ線矢視断面図である。
【図３】実施の形態１における半導体装置の製造方法を示す、第１製造工程を示す製造工程断面図である。
【図４】実施の形態１における半導体装置の製造方法を示す、第２製造工程を示す製造工程断面図である。
【図５】実施の形態１における半導体装置の製造方法を示す、第３製造工程を示す製造工程断面図である。
【図６】実施の形態１における半導体装置の製造方法を示す、第４製造工程を示す製造工程断面図である。
【図７】実施の形態１における半導体装置の製造方法を示す、第５製造工程を示す製造工程断面図である。
【図８】実施の形態２における半導体装置の構造を示す断面図である。
【図９】図８中ＩＸ−ＩＸ線矢視断面図である。
【図１０】実施の形態２における半導体装置の製造方法を示す、第１製造工程を示す製造工程断面図である。
【図１１】実施の形態２における半導体装置の製造方法を示す、第２製造工程を示す製造工程断面図である。
【図１２】実施の形態２における半導体装置の製造方法を示す、第３製造工程を示す製造工程断面図である。
【図１３】実施の形態２における半導体装置の製造方法を示す、第４製造工程を示す製造工程断面図である。
【図１４】実施の形態３における半導体装置の構造を示す断面図である。
【図１５】図１４中ＸＶ−ＸＶ線矢視断面図である。
【図１６】実施の形態４における半導体装置の構造を示す断面図である。
【図１７】実施の形態４における半導体装置の部分拡大平面図である。
【図１８】実施の形態４における半導体装置の製造方法を示す、製造工程断面図である。
【図１９】実施の形態５における半導体装置の構造を示す断面図である。
【図２０】実施の形態５における半導体装置の製造方法を示す、第１製造工程を示す製造工程断面図である。
【図２１】実施の形態５における半導体装置の製造方法を示す、第２製造工程を示す製造工程断面図である。
【図２２】実施の形態６における半導体装置の構造を示す断面図である。
【符号の説明】
１１Ａ，１１Ｂ シリコン（Ｓｉ）基板、１２ 第１絶縁層、１３ 電位配線層、１３Ａ 第１電位配線層、１３Ｂ 第２電位配線層、１３ａ 電源電位領域、１３ｂ 接地電位領域、１４ 第２絶縁層、１５ａ，１５ｂ コンタクトプラグ、１６ チャネル層、１７ ゲート絶縁膜、１８ ゲート電極、１９ ボディ領域、２０ 分離領域、２１ 誘電体層、３１ コンタクトプラグ、４１ 電源層、４２ 第３絶縁層、４３ ボディコンタクトプラグ、５１ａ，５１ｂ，５１ｃ，５１ｄ ボディコンタクト領域、１００，２００，３００，４００，５００，６００ 半導体装置、Ｃ カップリングコンデンサ。
Claims (5)
- 半導体基板の上に絶縁層を介在させたチャネル層を備え、このチャネル層に電界効果トランジスタを含む半導体回路が設けられる半導体装置であって、
前記チャネル層と前記半導体基板との間に設けられ、前記絶縁層を構成する第１絶縁層および第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に設けられる電位配線層と、を備え、
前記電位配線層は、平面的に見て層間絶縁層を介在させながら、それぞれ交互に配設される電源電位領域および接地電位領域を含み、選択された電源電位領域および接地電位領域は、選択された前記電界効果トランジスタに電気的に接続されていることを特徴とする、半導体装置。 - 前記電位配線層は、前記第１絶縁層と前記第２絶縁層とに直接接するように設けられる、請求項１に記載の半導体装置。
- 前記電位配線層は、前記第１絶縁層の上に設けられる第１電位配線層と、前記第１電位配線層の上に設けられる第２電位配線層とを含み、
前記第１電位配線層と前記第２電位配線層との間には、誘電体層が設けられ、
前記第１電位配線層には、前記電源電位領域および前記接地電位領域のいずれか一方が設けられ、前記第２電位配線層には、前記電源電位領域および前記接地電位領域のいずれか他方が設けられ、平面的に見て前記電源電位領域および前記接地電位領域はそれぞれ交互に配設されている、請求項１に記載の半導体装置。 - 前記電位配線層は、前記第１絶縁層の上に設けられる第１電位配線層と、前記第１電位配線層の上に設けられる第２電位配線層とを含み、
前記第１電位配線層と前記第２電位配線層との間には、誘電体層が設けられ、
前記第１電位配線層および前記第２電位配線層には、それぞれ前記電源電位領域および前記接地電位領域が平面的に見て層間絶縁層を介在させながら交互に配設され、
前記第１電位配線層に配設される前記電源電位領域および前記接地電位領域の延びる方向と、前記第２電位配線層に配設される前記電源電位領域および前記接地電位領域の延びる方向とが交差するように設けられる、請求項１に記載の半導体装置。 - 前記チャネル層と前記第２絶縁層との間において、
前記第２絶縁層の上に設けられる電源層と、
前記電源層の上に設けられる第３絶縁層とをさらに備え、
前記チャネル層に設けられ、前記電界効果トランジスタのチャネル領域を含むボディ領域が、前記電源層と接続している、請求項１から４のいずれかに記載の、半導体装置。
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