KR970003831A - 필드 산화물에 의해 절연된 다른 전도형 반도체 영역을 가진 반도체 장치 및 그 제조 방법 - Google Patents

필드 산화물에 의해 절연된 다른 전도형 반도체 영역을 가진 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는, 한 실시예에서, 반도체 기판에 형성된 다른 전도형의 두개의 웰을 가진다. 이 두개의 웰은 사이에 접합을 형성시키기 위해 서로 인접하여 배치된다. 필드 산화막이 형성되어 상기 반도체 기판의 주 표면에서 접합을 덮는다. 다른 필드 산화막 또는 필드 차폐 절연 구조가 형성되어 웰에서 상호간 회로 소자를 절연시킨다.

Description

필드 산화물에 의해 절연된 다른 전도형 반도체 영역을 가진 반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 반도체 장치의 단면도.

Claims (32)

  1. 반도체 장치에 있어서, 주 표면을 가진 반도체 기판, 상기 반도체 기판의 상기 주 표면에 형성되며, 상기 반도체 기판내에 위치한 내부 표면을 갖는 필드 산화막, 상기 반도체 기판에 형성된 제1전도형의 제1반도체 영역, 상기 반도체 기판에 형성된 제2전도형의 제2반도체 영역을 포함하며, 상기 제1 및 제2반도체 영역은 그 사이에 상기 필드 산화막의 상기 내부 표면에서 끝나는 접합을 형성하여, 상호간 절연되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1반도체 영역의 제1회로 소자와 상기 제2반도체 영역의 제2회로 소자를 전기적으로 접속하기 위해 상기 반도체 기판의 상기 주 표면상부에 형성되며, 상기 제1 및 제2반도체 영역 사이의 상기 접합과 교차하는 상기 필드 산화막상에 뻗쳐있는 접속 전도체를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 필드 산화막은 약 150에서 약 500nm의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1및 제2반도체 영역중의 하나는 상기 반도체 기판의 일부이고 상기 제1 및 제2반도체 영역의 다른 하나는 상기 반도체 기판에 형성된 웰인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 및 제2반도체 영역은 상기 반도체 기판의 다른 부분에 형성된 웰인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1반도체 영역은 상기 반도체 기판에 형성된 비교적 큰 웰이고 상기 제2반도체 영역은 상기 비교적 큰 웰에 형성된 비교적 작은 웰인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1반도체 영역에 형성된 복수개의 제1회로 소자, 상기 제1반도체 영역에서 상기 반도체의 상기 주 표면상에 형성되어 상기 제1회로 소자를 상호간 절연시키는 제1필드 차폐 절연 구조, 상기 제2반도체 영역에 형성된 복수개의 제2회로 소자, 및 상기 제2반도체 영역에서 상기 반도체의 상기 주 표면상에 형성되어 상기 제2회로 소자를 상호간 절연시키는 제2필드 차폐 절연 구조를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1 및 제2반도체 영역은 각각 상기 반도체 기판의 다른 부분에 형성된 P 전도형 및 N 전도형 웰이고, 상기 제1회로 소자는 NMOS 트랜지스터를 포함하고 상기 제2회로 소자는 PMOS 트랜지스터를 포함하며, 상기 NMOS 및 PMOS 트랜지스터의 게이트는 상기 필드 산화막상에 뻗쳐 있는 접속 전도체에 의해 서로 전기적으로 접속하여 상기 P 전도형 웰 및 상기 N 전도형 웰 사이의 상기 접합과 교차하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 제1 및 제2반도체 영역은 각각 상기 반도체 기판의 다른 부분에 형성된 P 전도형 및 N전도형 웰이고, 상기 제1회로 소자는 메모리셀의 어레이와 NMOS 트랜지스터를 포함하고, 상기 제2회로소자는 PMOS 트랜지스터를 포함하고, 상기 NMOS 및 PMOS 트랜지스터의 게이트는 상기 필드 산화막상에 뻗쳐있는 접속 전도체에 의해 서로 접속하여 상기 P 전도형 웰과 상기 N전도형 웰사이의 상기 접합과 교차하여 상기 메모리셀 어레이에 대한 주변 회로를 구성하는 것을 특징으로 하는 반도체 장치.
  10. 반도체 장치에 있어서, 주 표면을 갖는 반도체 기판, 상기 반도체 기판의 상기 주 표면에 형성되고, 각각 상기 반도체 기판내에 위치한 내부 표면을 갖는 제1, 제2 및 제3필드 산화막, 상기 반도체 기판내에 형성되고, 각각 제1 및 제2전도형을 갖고, 그 사이에 상기 제1필드 산화막의 내부 표면에서 끝나는 제1접합을 형성하기 위해 배치되어, 서로 절연되어 있는 제1 및 제2반도체 영역, 제2전도형을 가지고 상기 반도체 기판에 형성되어 상기 제2반도체 영역으로부터 거리를 두고 있는 제3반도체 영역, 및 제1전도형을 가지고 상기 제3반도체 영역에 형성되어 상기 제3필드 산화막의 상기 내부 표면에 끝나는 제4접합을 함께 형성하여, 상기 제3반도체 영역으로부터 절연되어 있는 제4반도체 영역을 포함하며, 상기 제2 및 제3반도체 영역은 상기 반도체 기판과, 각각 상기 제2필드 산화막의 상기 내부 표면에서 끝나는 제2 및 제3접합을 형성하여, 서로 절연되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 제1반도체 영역의 제1회로 소자와 상기 제2반도체 영역의 제2회로 소자를 전기적으로 접속시키기 위해 상기 반도체 기판의 상기 주표면상부에 형성되며, 상기 제1필드 산화막상에 뻗쳐있어서 상기 제1 및 제2반도체 영역 사이의 상기 제1접합과 교차하는 제1접속 전도체와, 상기 제3반도체 영역의 제3회로 소자와 상기 제4반도체 영역의 제4회로 소자를 전기적으로 접속시키기 위해 상기 반도체 기판의 상기 주표면의 상부에 형성되고, 상기 제3필드 산화막상에 뻗쳐 있으며 상기 제3 및 제4반도체 영역 사이의 상기 제4접합과 교차하는 제2접속 전도체를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 비휘발성 메모리셀의 어레이와 제1NMOS 트랜지스터는 상기 제1반도체 영역에 형성되고, 제1PMOS 트랜지스터는 상기 제2반도체 영역에 형성되고, 제2PMOS 트랜지스터는 상기 제3반도체 영역에 형성되고, 제2NMOS 트랜지스터는 상기 제4반도체 영역에 형성되고, 상기 제1NMOS 및 제2PMOS 트랜지스터의 게이트는 상기 제1필드 산화막상에 뻗쳐있는 제1접속 전도체에 의해 서로 접속하여 상기 제1및 제2반도체 영역 사이의 상기 제1접합과 교차하고, 상기 제2PMOS 및 제2NMOS 트랜지스터의 게이트는 상기 제3필드 산화막상에 뻗쳐있는 제2접속 전도체에 의해 서로 접속되어 상기 제3 및 제4반도체 영역 사이의 상기 제4접합과 교차하는 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치에 있어서, 주 표면을 갖는 반도체 기판, 상기 반도체 기판의 상기 주 표면에 형성되고, 상기 반도체 기판내에 위치된 내부 표면을 갖는 복수개의 제1필드 산화막과 제2필드 산화막, 상기 반도체 기판에 형성되고 상기 제1반도체 영역상의 메모리셀 사이에 제공된 필드 차폐 절연 구조에 의해 메모리셀이 상호간 형성되고 절연된 메모리셀 어레이부를 구성하는 제1전도형 제1반도체 영역, 상기 반도체 기판에 형성되고 주변 회로부를 구성하는 복수개의 제2반도체 영역을 포함하며, 상기 제2반도체 영역중의 하나는 제2전도형을 가지며, 상기 제1반도체 영역과, 상기 제1필드 산화막의 상기 내부 표면에서 끝나는 제1접합을 형성하기 위해 배치되어 있어서, 상기 제1반도체 영역과 상기 하나의 제2반도체 영역은 서로 절연되어 있으며, 상기 제2반도체 영역은 상기 제1 및 제2전도형 중의 하나를 가지며 상기 제2반도체 영역중의 인접한 영역과, 상기 제2필드 산화막의 상기 내부 표면에서 끝나는 제2접합을 형성하여, 상기 제2반도체 영역은 서로 절연되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제1반도체 영역의 상기 메모리셀 어레이부는 다이나믹 랜덤 엑세스 메모리의 메모리셀을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서, 상기 제1반도체 영역의 상기 메모리셀 어레이부는 비휘발성 메모리의 메모리셀을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 반도체 장치에 있어서, 주 표면을 가진 반도체 기판, 상기 반도체 기판내에 위치한 내부 표면을 가진 제1필드 산화막, 상기 반도체 기판에 형성되고 상기 제1반도체 영역상에서 메모리셀의 사이에 제공된 필드차폐 절연 구조가 형성되고 절연되어 있는 메모리셀의 메모리셀 어레이부를 구성하는 제1전도형의 제1반도체영역, 상기 반도체 기판에 형성되고 주변 회로부를 구성하며, 상기 제1반도체 영역과, 상기 제1필드 산화막의 상기 내부 표면에서 끝나는 접합을 형성하기 위해 배치되어, 상기 제1반도체 영역과 서로 절연되어 있는 제2전도형의 제2반도체 영역, 및 상기 반도체 기판의 상기 제2반도체 영역에 형성된 복수개의 제2필드 산화막을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 제1반도체 영역의 상기 메모리셀 어레이부는 다이나믹 랜덤 액세스 메모리의 메모리셀을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 반도체 장치의 제조 방법에 있어서, 주 표면을 갖는 반도체 기판을 준비하는 단계, 하나가 제2전도형을 가지며, 상기 제1반도체 영역과, 상기 반도체 기판의 상기 주 표면에서 끝나는 제1접합을 형성하도록 배치되며, 상기 제1 및 제2전도형 중의 하나를 가지며 인접한 영역과, 상기 반도체 기판의 상기 주 표면에서 끝나는 제2접합을 형성하는, 상기 반도체 기판의 복수개의 제2반도체 영역과, 제1전도형의 제1반도체 영역을 형성하는 단계, 상기 반도체 기판의 상기 주 표면에서 상기 제1접합을 덮는 제1필드 산화막과 상기 반도체 기판의 상기 주 표면에서 상기 제2접합을 덮는 복수개의 제2필드 산화막을 형성하는 단계, 상기 반도체 기판의 상기 제1반도체 영역상에 하나 이상의 필드 차폐 절연 구조를 형성하는 단계, 및 상기 제1반도체 영역에서 제1회로 소자를 형성하고 상기 제2반도체 영역에서 제2회로 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 반도체 장치 제조 방법에 있어서, 주 표면을 갖는 반도체 기판을 준비하는 단계, 상기 반도체 기판의 상기 주 표면에서 끝나는 접합을 형성하며, 상기 반도체 기판내에 제1전도형의 제1반도체 영역과 제2전도형의 제2반도체 영역을 형성하는 단계, 상기 반도체 기판의 상기 주 표면에 상기 접합을 덮는 제1필드 산화막과 상기 반도체 기판의 상기 제2반도체 영역에 복수개의 제2필드 산화막을 형성하는 단계, 상기 반도체 기판의 상기 제1반도체 영역상에 하나 이상의 필드 차폐 절연 구조를 형성하는 단계, 및 상기 제1반도체 영역에서 제1회로 소자를 형성하고 상기 제2반도체 영역에서 제2회로 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 필드 산화막을 사용한 절연 구조와 차폐 게이트 전극을 사용한 절연 구조를 가진 반도체 장치의 제조 방법에 있어서, 반도체 기판의 주 표면상에 제1절연막, 폴리실리콘 막 및 산화 방지막을 연속적으로 형성하는 단계, 필드 산화막이 형성될 상기 기판의 부분상부에 상기 산화방지막을 제거하는 단계, 상기 남아있는 산화방지막을 마스크로서 사용하고 상기 필드 산화막을 형성함으로써 상기 기판을 선택적으로 산화시키는 단계, 상기 폴리실리콘막을 차폐 게이트 전극의 패턴으로 처리하는 단계, 및 상기 차폐 게이트 전극의 패턴을 가진 상기 폴리실리콘막의 측면상에 제2절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제20항에 있어서, 상기 필드 산화막의 형성된 후에, 상기 산화 방지막을 제거하는 단계와, 상기 폴리실리콘막상에 제3절연막을 더 형성하는 단계를 더 포함하고, 상기 제2절연막은 상기 제3절연막의 측면상에 또한 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제20항에 있어서, 상기 산화 방지막은 상기 제2절연막으로 사용되는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 필드 산화막을 사용하는 절연 구조와 차폐 게이트 전극을 사용하는 절연 구조를 가진 반도체 장치를 제조하는 방법에 있어서, 선택적인 열적 산화에 의해 반도체 기판의 주 표면에서 필드 산화막을 형성하는 단계, 상기 필드 산화막이 형성되지 않은 부분에서 상기 기판의 주 표면에 제1게이트 절연막을 형성시키는 단계, 상기 게이트 절연막상의 차폐 게이트 전극과 제1게이트 전극으로 사용하는 제1전도막을 패터닝하고 형성하는 단계, 상기 제1전도막이 형성되지 않은 영역에서 상기 제1게이트 절연막을 제거하여 상기 기판을 노출시키는 단계, 노출된 상기 기판상에 제2게이트 절연막을 형성하는 단계, 및 상기 제2게이트 절연막상에 제2게이트 전극으로 사용하는 제2전도막을 패터닝하고 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제23항에 있어서, 상기 제2게이트 절연막은 상기 제1게이트 절연막보다 더 얇은 것을 특징으로 하는 반도체 장치 제조 방법.
  25. 반도체 기판, 상기 기판의 표면부에서 서로 인접하도록 형성된 제1 및 제2전도형의 제1 및 제2웰, 및 상기 하나의 웰의 전도형과 반대의 전도형의 소스/드레인 영역을 각각 갖는, 하나 이상의 상기 웰에 형성된 복수개의 MOS 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 MOS 트랜지스터는 필드 차폐 절연 구조에 의해 상호간 전기적으로 절연되어 있으며, 상기 제1 및 제2웰은 제1필드 산화막에 의해 상호간 전기적으로 절연되어 있는 것을 특징으로 하는 반도체 장치.
  26. 제25항에 있어서, 상기 제1 및 제2웰 중의 다른 하나에 하나 이상의 MOS 트랜지스터가 형성되고, 상기 제1웰의 트랜지스터중 하나와 상기 제2웰의 트랜지스터중 하나는 상기 제1필드 산화막상에 뻗쳐있는 접속 전도체에 의해 서로 전기적으로 접속된 게이트를 갖는 것을 특징으로 하는 반도체 장치.
  27. 제25항에 있어서, 상기 기판의 표면부에 형성된 제1전도형의 제3웰과 상기 제3웰의 기판의 표면부에서 형성된 제2전도형이며, 상기 반도체 장치에 전원 전위의 극성과 반대 극성의 전위로 유지되는 제4웰을 더 포함하며, 상기 제3 및 제4웰은 제2필드 산화막에 의해 서로 전기적으로 절연되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제27항에 있어서, MOS 트랜지스터는 각각의 상기 제3 및 제4웰에 형성되며, 제3 및 제4웰내의 트랜지스터는 상기 제2필드 산화막상에 뻗쳐있는 접속 전도체에 의해 서로 전기적으로 접속된 게이트를 갖는 것을 특징으로 하는 반도체 장치.
  29. 반도체 기판과 상기 기판의 표면부에 형성된 복수개의 웰을 포함하는 반도체 장치에 있어서, 각각의 상기 웰은 필드 산화막에 의해 상기 반도체 기판 및 상기 웰의 다른 하나와 전기적으로 절연되어 있으며, 상기 웰에 형성된 소자는 필드 차폐 절연 구조에 의해 상호간 전기적으로 절연되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제1전도형 MOS 트랜지스터를 포함하는 제1부분 및 제1전도형 MOS 트랜지스터와 제2전도형 MOS 트랜지스터를 포함하는 제2부분을 포함하는 반도체 장치에 있어서, 상기 제1부분에서의 트랜지스터는 필드 차폐 절연 구조에 의해 상호간 전기적으로 절연되어 있으며 상기 제2부분에서의 트랜지스터는 필드 산화막에 의해 상호간 전기적으로 절연되어 있는 것을 특징으로 하는 반도체 장치.
  31. 제30항에 있어서, 상기 제1부분은 DRAM셀 부분이고 상기 제2부분은 상기 DRAM 셀 부분에 대한 주변 회로부분인 것을 특징으로 하는 반도체 장치.
  32. 제30항에 있어서, 상기 제2부분내의 상기 주변 회로부는 CMOS 회로를 포함하는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557532B1 (ko) * 2004-04-20 2006-03-03 주식회사 하이닉스반도체 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602007B2 (en) * 1997-04-28 2009-10-13 Yoshihiro Kumazaki Semiconductor device having controllable transistor threshold voltage
JPH1187664A (ja) * 1997-04-28 1999-03-30 Nippon Steel Corp 半導体装置及びその製造方法
KR100260559B1 (ko) * 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
US6518618B1 (en) * 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
JP2002100689A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体記憶装置
US6498357B2 (en) * 2001-02-09 2002-12-24 United Microelectronics Corp. Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process
JP4605956B2 (ja) * 2001-09-19 2011-01-05 株式会社リコー 半導体装置の製造方法
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
JP2004221246A (ja) * 2003-01-14 2004-08-05 Seiko Epson Corp 半導体装置及びその製造方法
JP4472434B2 (ja) * 2004-06-09 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100623597B1 (ko) * 2004-07-06 2006-09-19 주식회사 하이닉스반도체 라디컬 산화에 의한 반도체 소자 제조 방법
KR100719219B1 (ko) * 2005-09-20 2007-05-16 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7250654B2 (en) * 2005-11-07 2007-07-31 Ememory Technology Inc. Non-volatile memory device
US7521741B2 (en) * 2006-06-30 2009-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Shielding structures for preventing leakages in high voltage MOS devices
US9426390B2 (en) * 2010-03-04 2016-08-23 BAE Systems Imaging Solutions Inc. CMOS imaging array with improved noise characteristics
JP2011233684A (ja) * 2010-04-27 2011-11-17 Elpida Memory Inc 半導体装置の製造方法
US9219120B2 (en) * 2013-10-15 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor film with adhesion layer and method for forming the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5670644A (en) 1979-11-14 1981-06-12 Toshiba Corp Manufacture of semiconductor integrated circuit
US4561170A (en) 1984-07-02 1985-12-31 Texas Instruments Incorporated Method of making field-plate isolated CMOS devices
US4652898A (en) * 1984-07-19 1987-03-24 International Business Machines Corporation High speed merged charge memory
JP2589295B2 (ja) 1986-11-14 1997-03-12 キヤノン株式会社 画像形成装置
JPS63305548A (ja) 1987-06-05 1988-12-13 Nippon Telegr & Teleph Corp <Ntt> 相補型ｍｉｓ半導体集積回路
US4905073A (en) * 1987-06-22 1990-02-27 At&T Bell Laboratories Integrated circuit with improved tub tie
US5181094A (en) * 1988-09-29 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Complementary semiconductor device having improved device isolating region
JP2507557B2 (ja) * 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5183773A (en) * 1989-04-13 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device including such input protection transistor
JPH088317B2 (ja) * 1990-04-24 1996-01-29 株式会社東芝 半導体記憶装置及びその製造方法
US5164806A (en) * 1990-05-23 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Element isolating structure of semiconductor device suitable for high density integration
JP2522853B2 (ja) * 1990-06-29 1996-08-07 シャープ株式会社 半導体記憶装置の製造方法
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5510638A (en) * 1992-11-02 1996-04-23 Nvx Corporation Field shield isolated EPROM
US5498898A (en) * 1993-12-28 1996-03-12 Nippon Steel Corporation Semiconductor device using element isolation by field shield
US5698902A (en) * 1994-12-19 1997-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device having finely configured gate electrodes
US5541130A (en) * 1995-06-07 1996-07-30 International Business Machines Corporation Process for making and programming a flash memory array

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557532B1 (ko) * 2004-04-20 2006-03-03 주식회사 하이닉스반도체 플래쉬 메모리 셀 트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
KR100220261B1 (ko) 1999-09-15
US6482692B2 (en) 2002-11-19
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