JPH088317B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH088317B2 JPH088317B2 JP2106377A JP10637790A JPH088317B2 JP H088317 B2 JPH088317 B2 JP H088317B2 JP 2106377 A JP2106377 A JP 2106377A JP 10637790 A JP10637790 A JP 10637790A JP H088317 B2 JPH088317 B2 JP H088317B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置及びその製造方法に関するも
ので、特にEPROM、EEPROMといった２層以上のゲート電
極層を有し、かつゲート電極層の長さが長く、そこでの
信号遅延を最小限とする為、第２層目のゲートに抵抗の
低い高融点金属や、あるいはそのシリサイド層を用いる
ようなデバイスに使用される。
ので、特にEPROM、EEPROMといった２層以上のゲート電
極層を有し、かつゲート電極層の長さが長く、そこでの
信号遅延を最小限とする為、第２層目のゲートに抵抗の
低い高融点金属や、あるいはそのシリサイド層を用いる
ようなデバイスに使用される。
（従来の技術） 従来、２層ゲートを有する例えばEPROMのメモリセル
は第２図（ａ）〜（ｃ）に示す方法により製造されてい
る。
は第２図（ａ）〜（ｃ）に示す方法により製造されてい
る。
まず、例えばＰ型シリコン基板１の表面に素子分離領
域としてのフィールド酸化膜２を形成し、このフィール
ド酸化膜２で分離された基板１の島領域表面に第１のゲ
ート酸化膜４を形成した後、全面に第一層目のゲート電
極（フローティングゲート）となる第１の多結晶シリコ
ン層５を形成する（第２図（ａ）図示）。つづいて、こ
の多結晶シリコン層５をパターニングして浮遊ゲート６
を形成した後、これを熱酸化処理して薄い第２のゲート
酸化膜７を形成する（同図（ｂ）図示）。次いで、全面
に第２層目のゲート電極（制御ゲート）となる第２の多
結晶シリコン層を堆積し、パターニングして制御ゲート
８を形成する（同図（ｃ）図示）。以下、図示しない
が、制御ゲート８をマスクとしてｎ型不純物を基板１に
イオン注入し、活性化してｎ＋型のソース，ドレイン領
域を形成した後、CVD−SiO2の膜の堆積，コンタクトホ
ールの開孔,Al配線の形成を行うことによりEPROMのメモ
リセルを製造する。
域としてのフィールド酸化膜２を形成し、このフィール
ド酸化膜２で分離された基板１の島領域表面に第１のゲ
ート酸化膜４を形成した後、全面に第一層目のゲート電
極（フローティングゲート）となる第１の多結晶シリコ
ン層５を形成する（第２図（ａ）図示）。つづいて、こ
の多結晶シリコン層５をパターニングして浮遊ゲート６
を形成した後、これを熱酸化処理して薄い第２のゲート
酸化膜７を形成する（同図（ｂ）図示）。次いで、全面
に第２層目のゲート電極（制御ゲート）となる第２の多
結晶シリコン層を堆積し、パターニングして制御ゲート
８を形成する（同図（ｃ）図示）。以下、図示しない
が、制御ゲート８をマスクとしてｎ型不純物を基板１に
イオン注入し、活性化してｎ＋型のソース，ドレイン領
域を形成した後、CVD−SiO2の膜の堆積，コンタクトホ
ールの開孔,Al配線の形成を行うことによりEPROMのメモ
リセルを製造する。
（発明が解決しようとする課題） しかしながら、前述した方法によれば全面に第１の多
結晶シリコン層５を形成した後、これをパターニングす
ることにより浮遊ゲート６を形成するため、浮遊ゲート
６間の溝部９が発生する。しかるに、最近、素子の高速
動作化を図るために多結晶シリコン層の代り又はその上
部に高融点金属又は高融点金属シリサイド層が用いられ
ている。しかしながら、そのような高融点金属あるいは
そのシリサイド層を用いた場合、熱処理時に前述した浮
遊ゲート間の溝部の段差部において、機械的応力により
それら高融点金属層あるいは、そのシリサイド層にクラ
ックが入り抵抗上昇を招いたり切断したりすることがあ
る。またこれらの層を堆積する際に例えばスパッタ法な
どの一般的な方法を用いると、溝部内に充分均一な膜厚
でスパッタできず、膜厚が薄くなって同様に抵抗上昇を
もたらす事がある。さらに、その制御ゲート層をエッチ
ングする場合、特に高融点金属あるいはそのシリサイド
層とその下地の多結晶シリコン層をエッチングする事に
なるが、その際、高融点金属あるいはそのシリサイド層
と、多結晶シリコン層のエッチングにおいてエッチング
形状や下地絶縁膜との選択比の観点からエッチング条件
を変えた方が良い場合が多い。その際に溝部内に高融点
金属あるいはそのシリサイド層が入り込んでいると、そ
の段差部に存在する高融点金属あるいはそのシリサイド
層をエッチング除去する為に、特に異方性エッチングを
用いた場合、充分なオーバーエッチングが必要となり、
そのオーバーエッチング中に平面部下地の多結晶シリコ
ン層が高融点金属シリサイドをエッチングする条件でエ
ッチングされてしまい、不都合を生じる場合もある。つ
まり、溝部９が存在する事により、抵抗上昇や加工の困
難さの増大といった問題が引き起こされる。
結晶シリコン層５を形成した後、これをパターニングす
ることにより浮遊ゲート６を形成するため、浮遊ゲート
６間の溝部９が発生する。しかるに、最近、素子の高速
動作化を図るために多結晶シリコン層の代り又はその上
部に高融点金属又は高融点金属シリサイド層が用いられ
ている。しかしながら、そのような高融点金属あるいは
そのシリサイド層を用いた場合、熱処理時に前述した浮
遊ゲート間の溝部の段差部において、機械的応力により
それら高融点金属層あるいは、そのシリサイド層にクラ
ックが入り抵抗上昇を招いたり切断したりすることがあ
る。またこれらの層を堆積する際に例えばスパッタ法な
どの一般的な方法を用いると、溝部内に充分均一な膜厚
でスパッタできず、膜厚が薄くなって同様に抵抗上昇を
もたらす事がある。さらに、その制御ゲート層をエッチ
ングする場合、特に高融点金属あるいはそのシリサイド
層とその下地の多結晶シリコン層をエッチングする事に
なるが、その際、高融点金属あるいはそのシリサイド層
と、多結晶シリコン層のエッチングにおいてエッチング
形状や下地絶縁膜との選択比の観点からエッチング条件
を変えた方が良い場合が多い。その際に溝部内に高融点
金属あるいはそのシリサイド層が入り込んでいると、そ
の段差部に存在する高融点金属あるいはそのシリサイド
層をエッチング除去する為に、特に異方性エッチングを
用いた場合、充分なオーバーエッチングが必要となり、
そのオーバーエッチング中に平面部下地の多結晶シリコ
ン層が高融点金属シリサイドをエッチングする条件でエ
ッチングされてしまい、不都合を生じる場合もある。つ
まり、溝部９が存在する事により、抵抗上昇や加工の困
難さの増大といった問題が引き起こされる。
本発明は上記事情を鑑みてなされたもので、第２層目
のゲートの高融点金属又はそのシリサイド層を平坦化し
てクラック発生や堆積時の膜厚不均一による抵抗上昇
や、加工の困難性を低減させることを目的としている ［発明の構成］ （課題を解決するための手段と作用） 本発明は、（１）２層以上のゲート電極を有しそのう
ちの下層のゲート電極が略同じ大きさの多数の溝部を有
してその上に上層のゲート電極が形成される半導体記憶
装置において、前記上層のゲート電極がポリシリコンと
高融点金属またはそのシリサイドの複合構造であり、前
記ポリシリコン層の層厚が、前記下層のゲート電極によ
って形成される前記各溝部の1/2以上とされて前記各溝
部を埋め込んでおり、前記高融点金属またはそのシリサ
イドが、前記ポリシリコン層の上面全面に接しているこ
とを特徴とする半導体記憶装置である。また本発明は、
（２）２層以上のゲート電極を有しそのうちの下層のゲ
ート電極が略同じ大きさの多数の溝部を有しその上に上
層のゲート電極が形成される半導体記憶装置の製造方法
において、前記上層のゲート電極の一部となるポリシリ
コン層を、前記下層のゲート電極によって形成される前
記各溝部の1/2以上として堆積し、前記各溝部を埋め込
んだ後該層の上部側をエッチング除去してから高融点金
属またはそのシリサイド層を、残存したポリシリコン層
の全面上に形成することを特徴とする半導体記憶装置の
製造方法である。
のゲートの高融点金属又はそのシリサイド層を平坦化し
てクラック発生や堆積時の膜厚不均一による抵抗上昇
や、加工の困難性を低減させることを目的としている ［発明の構成］ （課題を解決するための手段と作用） 本発明は、（１）２層以上のゲート電極を有しそのう
ちの下層のゲート電極が略同じ大きさの多数の溝部を有
してその上に上層のゲート電極が形成される半導体記憶
装置において、前記上層のゲート電極がポリシリコンと
高融点金属またはそのシリサイドの複合構造であり、前
記ポリシリコン層の層厚が、前記下層のゲート電極によ
って形成される前記各溝部の1/2以上とされて前記各溝
部を埋め込んでおり、前記高融点金属またはそのシリサ
イドが、前記ポリシリコン層の上面全面に接しているこ
とを特徴とする半導体記憶装置である。また本発明は、
（２）２層以上のゲート電極を有しそのうちの下層のゲ
ート電極が略同じ大きさの多数の溝部を有しその上に上
層のゲート電極が形成される半導体記憶装置の製造方法
において、前記上層のゲート電極の一部となるポリシリ
コン層を、前記下層のゲート電極によって形成される前
記各溝部の1/2以上として堆積し、前記各溝部を埋め込
んだ後該層の上部側をエッチング除去してから高融点金
属またはそのシリサイド層を、残存したポリシリコン層
の全面上に形成することを特徴とする半導体記憶装置の
製造方法である。
即ち、本発明は、上層（第２層目のゲート電極）を高
融点金属又はそのシリサイド層と多結晶シリコンの多層
構造（ポリサイド）とする際に、その下層（下地の多結
晶シリコン層）の厚さを下地溝部の最長幅の1/2以上と
して溝部を埋め込んでしまうものである。さらに、その
際溝幅が大きすぎる等で多結晶シリコンの膜厚が非常に
厚くなり、その結果として第２層目のゲート電極層が厚
くなりすぎて、加工性や後工程の難易度を増すような場
合は、これをある程度削ってから高融点金属あるいはそ
のシリサイド層を形成して、工程の簡易化を図ったもの
である。
融点金属又はそのシリサイド層と多結晶シリコンの多層
構造（ポリサイド）とする際に、その下層（下地の多結
晶シリコン層）の厚さを下地溝部の最長幅の1/2以上と
して溝部を埋め込んでしまうものである。さらに、その
際溝幅が大きすぎる等で多結晶シリコンの膜厚が非常に
厚くなり、その結果として第２層目のゲート電極層が厚
くなりすぎて、加工性や後工程の難易度を増すような場
合は、これをある程度削ってから高融点金属あるいはそ
のシリサイド層を形成して、工程の簡易化を図ったもの
である。
（実施例） 以下、本発明の実施例を、EPROMセルアレイに用いた
場合の製造実施例につき、第１図（ａ）〜（ｄ）を用い
て説明する。
場合の製造実施例につき、第１図（ａ）〜（ｄ）を用い
て説明する。
まず第１図（ａ）に示すように、Ｐ形シリコン基板20
1上に500nmの素子分離酸化膜202、20nmの第一ゲート酸
化膜203を周知の方法で形成し、その上部に第１層目の
ゲート電極（フローティングゲート）となる第１層目多
結晶シリコン層204を例えば400nm堆積する。これをフロ
ーティングゲートとする為、フォトリソグラフィとエッ
チングにより、第一層目多結晶シリコン層204を0.6μｍ
部分的に除去する。この結果、溝部205が形成される。
次に第１図（ｂ）に示すように、第１層目と第２層目の
ゲート間の絶縁膜となる第１層目多結晶シリコンの酸化
膜206を熱酸化法により形成する。次に、第２層目のゲ
ート電極層を形成する為、まず多結晶シリコン層207を
溝部の幅ｌ＝0.6μｍの半分以上例えば300nm（0.3μ
ｍ）の厚さ堆積する。これにより溝部205は、第２層目
の多結晶シリコン膜207によって埋められる。次に、第
２図（ｃ）に示すように必要であれば、第２の多結晶シ
リコン207を例えば200nmエッチングし、その上部にWSi2
08（タングステンシリサイド）を20nmスパッタ法で堆積
する。第１図（ｄ）は第１図（ａ）〜（ｃ）に示す断面
図に対し90゜の角度で直交した断面であるが、まずWSi
ポリサイド層208をWSiをエッチングするのに最適な方法
で垂直加工する。次に多結晶シリコン層をエッチングす
るのに最適な方法で第２の多結晶シリコン層207をエッ
チングする。多結晶シリコンのエッチングは酸化膜206
との選択比を大きくとりやすいので、エッチング中に酸
化膜206まで削れて下地の第１層多結晶シリコン層204が
局所的にエッチングされてしまうといった問題が起きに
くい。
1上に500nmの素子分離酸化膜202、20nmの第一ゲート酸
化膜203を周知の方法で形成し、その上部に第１層目の
ゲート電極（フローティングゲート）となる第１層目多
結晶シリコン層204を例えば400nm堆積する。これをフロ
ーティングゲートとする為、フォトリソグラフィとエッ
チングにより、第一層目多結晶シリコン層204を0.6μｍ
部分的に除去する。この結果、溝部205が形成される。
次に第１図（ｂ）に示すように、第１層目と第２層目の
ゲート間の絶縁膜となる第１層目多結晶シリコンの酸化
膜206を熱酸化法により形成する。次に、第２層目のゲ
ート電極層を形成する為、まず多結晶シリコン層207を
溝部の幅ｌ＝0.6μｍの半分以上例えば300nm（0.3μ
ｍ）の厚さ堆積する。これにより溝部205は、第２層目
の多結晶シリコン膜207によって埋められる。次に、第
２図（ｃ）に示すように必要であれば、第２の多結晶シ
リコン207を例えば200nmエッチングし、その上部にWSi2
08（タングステンシリサイド）を20nmスパッタ法で堆積
する。第１図（ｄ）は第１図（ａ）〜（ｃ）に示す断面
図に対し90゜の角度で直交した断面であるが、まずWSi
ポリサイド層208をWSiをエッチングするのに最適な方法
で垂直加工する。次に多結晶シリコン層をエッチングす
るのに最適な方法で第２の多結晶シリコン層207をエッ
チングする。多結晶シリコンのエッチングは酸化膜206
との選択比を大きくとりやすいので、エッチング中に酸
化膜206まで削れて下地の第１層多結晶シリコン層204が
局所的にエッチングされてしまうといった問題が起きに
くい。
次に酸化膜206をエッチングし、さらに第１の多結晶
シリコン層204をエッチングする。次にソース2101,ドレ
イン2102となるＮ形不純物のAsをイオン注入で導入し、
次に全体を酸化して酸化膜209を形成する。次に図示し
ないが、層間絶縁膜を形成し、コンタクトホールを開口
し、金属配線層の形成を行い、デバイスが完了する。
シリコン層204をエッチングする。次にソース2101,ドレ
イン2102となるＮ形不純物のAsをイオン注入で導入し、
次に全体を酸化して酸化膜209を形成する。次に図示し
ないが、層間絶縁膜を形成し、コンタクトホールを開口
し、金属配線層の形成を行い、デバイスが完了する。
なお、本発明は実施例のみに限られず種々の応用が可
能である。例えば本実施例ではシリサイド層としてWSi
を用いたが、TiSi,MoSi,CoSi等のシリサイドやW,Mo,Co,
Tiといった金属膜を用いてもよい事はもちろんである。
また２層目の多結晶シリコン膜厚は、溝部の1/2以上と
しているが、この場合の溝部は、本実施例のように各記
憶セル毎に設けられており、そこでクラック等が性能向
上に影響する場合のような溝部を指しており、例えば長
い第２層目ゲート電極層の下に一ケ所広い溝部があり、
そこでクラックが発生してもほとんど性能に影響しない
場合には、必ずしもその広い溝部の1/2以上の多結晶シ
リコン層を形成する必要のない事はもちろんである。ま
た実施例の第２層目の多結晶シリコン層が、その多結晶
シリコン層と他の導電物質との積層体であっても同様の
効果を有する物質であれば、本発明の適用可能な事はい
うまでもない。
能である。例えば本実施例ではシリサイド層としてWSi
を用いたが、TiSi,MoSi,CoSi等のシリサイドやW,Mo,Co,
Tiといった金属膜を用いてもよい事はもちろんである。
また２層目の多結晶シリコン膜厚は、溝部の1/2以上と
しているが、この場合の溝部は、本実施例のように各記
憶セル毎に設けられており、そこでクラック等が性能向
上に影響する場合のような溝部を指しており、例えば長
い第２層目ゲート電極層の下に一ケ所広い溝部があり、
そこでクラックが発生してもほとんど性能に影響しない
場合には、必ずしもその広い溝部の1/2以上の多結晶シ
リコン層を形成する必要のない事はもちろんである。ま
た実施例の第２層目の多結晶シリコン層が、その多結晶
シリコン層と他の導電物質との積層体であっても同様の
効果を有する物質であれば、本発明の適用可能な事はい
うまでもない。
［発明の効果］ 本発明によれば、第１図（ｃ）に示されるように高融
点金属またはシリサイド層が、平坦な形状となるので、
後の熱処理例えば第１図（ｄ）の酸化膜209の形成工程
等でクラックが発生しない。さらに膜の堆積時に不均一
性も発生しない。また、ゲート電極を加工する際、高融
点金属またはそのシリサイド層のエッチングにおいて、
オーバーエッチングをあまりする必要がなくなり、つま
りエッチングバックによって、溝部幅が広すぎる場合の
上層ポリシリコンの厚みが大になり過ぎて後工程での加
工が困難になる等のこともなくなり、エッチング条件の
切換えも容易となり、加工の難易度が大幅に小さくな
る。
点金属またはシリサイド層が、平坦な形状となるので、
後の熱処理例えば第１図（ｄ）の酸化膜209の形成工程
等でクラックが発生しない。さらに膜の堆積時に不均一
性も発生しない。また、ゲート電極を加工する際、高融
点金属またはそのシリサイド層のエッチングにおいて、
オーバーエッチングをあまりする必要がなくなり、つま
りエッチングバックによって、溝部幅が広すぎる場合の
上層ポリシリコンの厚みが大になり過ぎて後工程での加
工が困難になる等のこともなくなり、エッチング条件の
切換えも容易となり、加工の難易度が大幅に小さくな
る。
第１図は本発明の一実施例の工程図、第２図は従来のEP
ROMを得る工程図である。 201……Ｐ形シリコン基板、202……素子分離酸化膜、20
3……第１ゲート酸化膜、204……第一層ゲート（フロー
ティングゲート）電極用第一層多結晶シリコン層、205
……溝部、206……多結晶シリコン酸化膜、207……第２
層多結晶シリコン層、208……WSi層、209……後酸化
膜、2101,2102……ソース，ドレイン。
ROMを得る工程図である。 201……Ｐ形シリコン基板、202……素子分離酸化膜、20
3……第１ゲート酸化膜、204……第一層ゲート（フロー
ティングゲート）電極用第一層多結晶シリコン層、205
……溝部、206……多結晶シリコン酸化膜、207……第２
層多結晶シリコン層、208……WSi層、209……後酸化
膜、2101,2102……ソース，ドレイン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】２層以上のゲート電極を有しそのうちの下
層のゲート電極が略同じ大きさの多数の溝部を有しその
上に上層のゲート電極が形成される半導体記憶装置にお
いて、前記上層のゲート電極がポリシリコンと高融点金
属またはそのシリサイドの複合構造であり、前記ポリシ
リコン層の層厚が、前記下層のゲート電極によって形成
される前記各溝部の1/2以上とされて前記各溝部を埋め
込んでおり、前記高融点金属またはそのシリサイドが、
前記ポリシリコン層の上面全面に接していることを特徴
とする半導体記憶装置。 - 【請求項２】前記各溝部は、前記下層の隣接ゲート電極
間に形成されるものであることを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項３】前記層厚が前記1/2以上の箇所は、少なく
とも前記下層の隣接ゲート間に形成される箇所を指すも
のであることを特徴とする請求項１または２に記載の半
導体記憶装置。 - 【請求項４】２層以上のゲート電極を有しそのうちの下
層のゲート電極が略同じ大きさの多数の溝部を有しその
上に上層のゲート電極が形成される半導体記憶装置の製
造方法において、前記上層のゲート電極の一部となるポ
リシリコン層を、前記下層のゲート電極によって形成さ
れる前記各溝部の1/2以上として堆積し、前記各溝部を
埋め込んだ後該層の上部側をエッチング除去してから高
融点金属またはそのシリサイド層を、残存したポリシリ
コン層の全面上に形成することを特徴とする半導体記憶
装置の製造方法。
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| JP2106377A JPH088317B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体記憶装置及びその製造方法 |
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