JPH0715954B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH0715954B2 JPH0715954B2 JP26964185A JP26964185A JPH0715954B2 JP H0715954 B2 JPH0715954 B2 JP H0715954B2 JP 26964185 A JP26964185 A JP 26964185A JP 26964185 A JP26964185 A JP 26964185A JP H0715954 B2 JPH0715954 B2 JP H0715954B2
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- layer
- polycrystalline silicon
- crystal silicon
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、不揮発性半導体記憶装置の製造方法に関し、
特に浮遊ゲートを有するEPROM,E2PROM等の不揮発性半導
体記憶装置の製造方法に係る。
特に浮遊ゲートを有するEPROM,E2PROM等の不揮発性半導
体記憶装置の製造方法に係る。
従来、浮遊ゲートを有するEPROMのメモリセルは第４図
（ａ）〜（ｃ）に示す方法により製造されている。
（ａ）〜（ｃ）に示す方法により製造されている。
まず、例えばＰ型シリコン基板１の表面に素子分離領域
としてのフィールド酸化膜２を形成し、このフィールド
酸化膜で分離された基板１の島領域３表面に第１のゲー
ト酸化膜４を形成した後、全面に第１の多結晶シリコン
層５を形成する（第４図（ａ）図示）。つづいて、この
多結晶シリコン層５をパターニングして浮遊ゲート６を
形成した後、これを熱酸化処理して薄い第２のゲート酸
化膜７を形成する（同図（ｂ）図示）。次いで、全面に
第２の多結晶シリコン層を堆積し、パターニングして制
御ゲート８を形成する（同図（ｃ）図示）。以下、図示
しないが、制御ゲート８をマスクとしてｎ型不純物を基
板１にイオン注入し、活性化してn+型のソース，ドレイ
ン領域を形成した後、CVD−SiO2膜の堆積，コンタクト
ホールの開孔,Al配線の形成を行うことによりEPROMのメ
モリセルを製造する。
としてのフィールド酸化膜２を形成し、このフィールド
酸化膜で分離された基板１の島領域３表面に第１のゲー
ト酸化膜４を形成した後、全面に第１の多結晶シリコン
層５を形成する（第４図（ａ）図示）。つづいて、この
多結晶シリコン層５をパターニングして浮遊ゲート６を
形成した後、これを熱酸化処理して薄い第２のゲート酸
化膜７を形成する（同図（ｂ）図示）。次いで、全面に
第２の多結晶シリコン層を堆積し、パターニングして制
御ゲート８を形成する（同図（ｃ）図示）。以下、図示
しないが、制御ゲート８をマスクとしてｎ型不純物を基
板１にイオン注入し、活性化してn+型のソース，ドレイ
ン領域を形成した後、CVD−SiO2膜の堆積，コンタクト
ホールの開孔,Al配線の形成を行うことによりEPROMのメ
モリセルを製造する。
しかしながら、前述した方法によれば全面に第１の多結
晶シリコン層５を形成した後、これをパターニングする
ことにより浮遊ゲート６を形成するため、浮遊ゲート６
間に凹部９が発生する。しかるに、最近、素子の高速動
作化を図るために多結晶シリコン層の代り又はその上部
に高融点金属層又は高融点金属シリサイド層が用いられ
ている。しかしながら、そのような高融点金属層あるい
はそのシリサイド層を用いた場合、熱処理時に前述した
浮遊ゲート間の凹部の段差において断切れを生じるとい
う欠点を有する。
晶シリコン層５を形成した後、これをパターニングする
ことにより浮遊ゲート６を形成するため、浮遊ゲート６
間に凹部９が発生する。しかるに、最近、素子の高速動
作化を図るために多結晶シリコン層の代り又はその上部
に高融点金属層又は高融点金属シリサイド層が用いられ
ている。しかしながら、そのような高融点金属層あるい
はそのシリサイド層を用いた場合、熱処理時に前述した
浮遊ゲート間の凹部の段差において断切れを生じるとい
う欠点を有する。
本発明は上記事情に鑑みてなされたもので、制御ゲート
を平坦化して断切れを防止し得る不揮発性半導体記憶装
置の製造方法を提供することを目的とする。
を平坦化して断切れを防止し得る不揮発性半導体記憶装
置の製造方法を提供することを目的とする。
本発明は、浮遊ゲート形成用の第１の非単結晶シリコン
層を形成したときに生ずる溝部に、絶縁物を埋め込むこ
とにより、制御ゲートの平坦化を図り、断切れの防止を
図ったことを骨子とする。
層を形成したときに生ずる溝部に、絶縁物を埋め込むこ
とにより、制御ゲートの平坦化を図り、断切れの防止を
図ったことを骨子とする。
以下、本発明をEPROMのメモリセルの製造に適用した場
合について第１図（ａ）〜（ｅ）、第２図及び第３図を
参照して説明する。
合について第１図（ａ）〜（ｅ）、第２図及び第３図を
参照して説明する。
〔１〕 まず、Ｐ型シリコン基板21の表面にフィールド
酸化膜22を形成した後、このフィールド酸化膜22で撫離
された基板21の島領域23に例えば熱酸化法により第１の
酸化膜24を形成した。つづいて、全面に例えば厚さ4000
Åの第１の多結晶シリコン層25を堆積した後、リン等の
不純物のイオン注入又はPOCl3による熱拡散により多結
晶シリコン層25に不純物をドーピングした（第１図
（ａ）図示）。ここで、前記第１の多結晶シリコン層25
は薄く形成した方が段差が小さくなるが、一方で浮遊ゲ
ートと制御ゲートの容量結合を減少させ、書込み速度の
低下等を招くので、あまり薄くすることは望ましくな
い。
酸化膜22を形成した後、このフィールド酸化膜22で撫離
された基板21の島領域23に例えば熱酸化法により第１の
酸化膜24を形成した。つづいて、全面に例えば厚さ4000
Åの第１の多結晶シリコン層25を堆積した後、リン等の
不純物のイオン注入又はPOCl3による熱拡散により多結
晶シリコン層25に不純物をドーピングした（第１図
（ａ）図示）。ここで、前記第１の多結晶シリコン層25
は薄く形成した方が段差が小さくなるが、一方で浮遊ゲ
ートと制御ゲートの容量結合を減少させ、書込み速度の
低下等を招くので、あまり薄くすることは望ましくな
い。
次いで、第１の多結晶シリコン層25を図示しないレジス
トパターンをマスクとしてRIEによりエッチング除去し
て溝部261,262を形成した（同図（ｂ）及び第２図図
示）。ここで、第２図は第１図（ｂ）の平面図である。
トパターンをマスクとしてRIEによりエッチング除去し
て溝部261,262を形成した（同図（ｂ）及び第２図図
示）。ここで、第２図は第１図（ｂ）の平面図である。
〔２〕 次に、1000℃で熱酸化を行い、全面に厚さ250
Åの第２の酸化膜27を形成した。つづいて、全面に厚さ
1000Åの第２の多結晶シリコン層28を堆積した後、イオ
ン注入あるいはリン拡散により不純物を前記第２の多結
晶シリコン層28にドーブさせた（第１図（ｃ）図示）。
次いで、全面に前記溝部261（又は262）の幅の1/2程度
の厚さをもつCVDSiO2膜29を堆積した（第１図（ｄ）図
示）。更に、900℃、N2雰囲気中でアニーリングした
後、反応性イオンエッチング（RIE）によりCVDSiO2膜29
をエッチングし、溝部261,262内にCVDSiO2膜291,292を
酸化膜27及び第２の多結晶シリコン層28を介して埋込み
表面を平坦化させた。しかる後、全面に例えば厚さ3000
Åのモリブデンシリサイド層30を形成した。なお、材料
によっては下の第２の酸化膜を破壊あるいは劣化させる
場合があるため、その場合には堆積する前に第２の多結
晶シリコン層及び埋込まれたCVDSiO2膜の表面を窒化し
ておく等の方法がある。ひきつづき、前記モリブデンシ
リサイド層30、埋め込まれたCVDSiO2膜291,292、第２の
多結晶シリコン層28、第２の酸化膜27、第１の多結晶シ
リコン層25及び第１の酸化膜24を順次パターニングし
た。その結果、基板21表面側から第１のゲート酸化膜3
1、第１の多結晶シリコンからなる浮遊ゲート32、第２
のゲート酸化膜33、第２の多結晶シリコン層28とモリブ
デンシリサイド層31の二層からなる制御ゲート34が夫々
形成された。ひきつづき、制御ゲート34をマスクとして
ｎ型不純物を基板21にイオン注入し、活性化してN+型の
ソース，ドレイン領域35,36を形成した（第１図（ｅ）
及び第３図図示。ここで、第３図は第１図（ｅ）の平面
図である。以下、図示しないが、全面にCVD−SiO2膜を
堆積した後、ソース，ドレイン領域35,36に対応するCVD
−SiO2膜へのコンタクトホールの開口、Al配線の形成を
行ってEPROMのメモリセルを製造した。
Åの第２の酸化膜27を形成した。つづいて、全面に厚さ
1000Åの第２の多結晶シリコン層28を堆積した後、イオ
ン注入あるいはリン拡散により不純物を前記第２の多結
晶シリコン層28にドーブさせた（第１図（ｃ）図示）。
次いで、全面に前記溝部261（又は262）の幅の1/2程度
の厚さをもつCVDSiO2膜29を堆積した（第１図（ｄ）図
示）。更に、900℃、N2雰囲気中でアニーリングした
後、反応性イオンエッチング（RIE）によりCVDSiO2膜29
をエッチングし、溝部261,262内にCVDSiO2膜291,292を
酸化膜27及び第２の多結晶シリコン層28を介して埋込み
表面を平坦化させた。しかる後、全面に例えば厚さ3000
Åのモリブデンシリサイド層30を形成した。なお、材料
によっては下の第２の酸化膜を破壊あるいは劣化させる
場合があるため、その場合には堆積する前に第２の多結
晶シリコン層及び埋込まれたCVDSiO2膜の表面を窒化し
ておく等の方法がある。ひきつづき、前記モリブデンシ
リサイド層30、埋め込まれたCVDSiO2膜291,292、第２の
多結晶シリコン層28、第２の酸化膜27、第１の多結晶シ
リコン層25及び第１の酸化膜24を順次パターニングし
た。その結果、基板21表面側から第１のゲート酸化膜3
1、第１の多結晶シリコンからなる浮遊ゲート32、第２
のゲート酸化膜33、第２の多結晶シリコン層28とモリブ
デンシリサイド層31の二層からなる制御ゲート34が夫々
形成された。ひきつづき、制御ゲート34をマスクとして
ｎ型不純物を基板21にイオン注入し、活性化してN+型の
ソース，ドレイン領域35,36を形成した（第１図（ｅ）
及び第３図図示。ここで、第３図は第１図（ｅ）の平面
図である。以下、図示しないが、全面にCVD−SiO2膜を
堆積した後、ソース，ドレイン領域35,36に対応するCVD
−SiO2膜へのコンタクトホールの開口、Al配線の形成を
行ってEPROMのメモリセルを製造した。
本発明によれば、第１図（ｂ）に示す如く第１の多結晶
シリコン層25ををパターニングした後、全面に第２の酸
化膜27、第２の多結晶シリコン層28を形成し（同図
（ｃ）図示）、更に溝部261（又は262）の幅の1/2程度
の厚さもつCVDSiO2膜29を堆積し、エッチバックを行う
ため（同図（ｅ）図示）、CVDSiO2膜291,292を溝部261,
26内に酸化膜27、第２の多結晶シリコン層28を介して埋
込むことができ、表面を平坦化できる。従って、モリブ
デンシリサイド層30を平坦化でき、このモリブデンシリ
サイド層30の段切れのない制御ゲート34を形成できる。
また、制御ゲート34の一部としてモリブデンシリサイド
層30を用いているため、素子の高速動作が可能となる。
また、浮遊ゲート32と第２の多結晶シリコン層28が、第
１の多結晶シリコン層25をエッチング除去して形成され
る溝部261,262で対向しているため、浮遊ゲートと第２
の多結晶シリコン層の容量結合が埋め込まれない従来の
場合と変わらない。
シリコン層25ををパターニングした後、全面に第２の酸
化膜27、第２の多結晶シリコン層28を形成し（同図
（ｃ）図示）、更に溝部261（又は262）の幅の1/2程度
の厚さもつCVDSiO2膜29を堆積し、エッチバックを行う
ため（同図（ｅ）図示）、CVDSiO2膜291,292を溝部261,
26内に酸化膜27、第２の多結晶シリコン層28を介して埋
込むことができ、表面を平坦化できる。従って、モリブ
デンシリサイド層30を平坦化でき、このモリブデンシリ
サイド層30の段切れのない制御ゲート34を形成できる。
また、制御ゲート34の一部としてモリブデンシリサイド
層30を用いているため、素子の高速動作が可能となる。
また、浮遊ゲート32と第２の多結晶シリコン層28が、第
１の多結晶シリコン層25をエッチング除去して形成され
る溝部261,262で対向しているため、浮遊ゲートと第２
の多結晶シリコン層の容量結合が埋め込まれない従来の
場合と変わらない。
上記実施例では、導電材料層を第２の多結晶シリコン層
とモリブデンシリサイド層の二層構造としたが、これに
限定されない。例えば多結晶シリコン層とモリブデン，
タングステン等の高融点金属層又はモリブデンシリサイ
ド，タングステンシリサイド等の高融点金属シリサイド
層の単層で形成してもよい。また、モリブデンシリサイ
ド層の代りにチタンシリサイド層，タングステンシリサ
イド層、あるいはタングステン層，チタン層，モリブデ
ン層でもよい。
とモリブデンシリサイド層の二層構造としたが、これに
限定されない。例えば多結晶シリコン層とモリブデン，
タングステン等の高融点金属層又はモリブデンシリサイ
ド，タングステンシリサイド等の高融点金属シリサイド
層の単層で形成してもよい。また、モリブデンシリサイ
ド層の代りにチタンシリサイド層，タングステンシリサ
イド層、あるいはタングステン層，チタン層，モリブデ
ン層でもよい。
上記実施例では、EPROMのメモリセルの製造に適用した
例について説明したが、E2PROM等の製造にも同様に適用
できる。
例について説明したが、E2PROM等の製造にも同様に適用
できる。
上記実施例では、素子分離領域としてのフィールド酸化
膜が基板表面に形成されているが、必ずしも必要なもの
ではない。
膜が基板表面に形成されているが、必ずしも必要なもの
ではない。
〔発明の効果〕 以上詳述した如く、本発明によれば制御ゲートを平坦化
して断切れを防止した高性能，高速性のEPROM等の不揮
発性半導体記憶装置を製造し得る方法を提供できる。
して断切れを防止した高性能，高速性のEPROM等の不揮
発性半導体記憶装置を製造し得る方法を提供できる。
第１図（ａ）〜（ｅ）は本発明の一実施例に係るEPROM
のメモリセルの製造方法を工程順に示す断面図、第２図
は第１図（ｃ）の平面図、第３図は第１図（ｅ）の平面
図、第４図（ａ）〜（ｃ）は従来のEPROMのメモリセル
の製造方法を工程順に示す断面図である。 21……Ｐ型のシリコン基板、22……フィールド酸化膜、
23……島領域、24,27……第１の酸化膜、25,28……多結
晶シリコン層、261,262……溝部、29,291,292……CVDSi
O2膜、30……モリブデンシリサイド層、31,33……ゲー
ト酸化膜、32……浮遊ゲート、34……制御ゲート、35…
…N+型のソース領域、36……N+型のドレイン領域。
のメモリセルの製造方法を工程順に示す断面図、第２図
は第１図（ｃ）の平面図、第３図は第１図（ｅ）の平面
図、第４図（ａ）〜（ｃ）は従来のEPROMのメモリセル
の製造方法を工程順に示す断面図である。 21……Ｐ型のシリコン基板、22……フィールド酸化膜、
23……島領域、24,27……第１の酸化膜、25,28……多結
晶シリコン層、261,262……溝部、29,291,292……CVDSi
O2膜、30……モリブデンシリサイド層、31,33……ゲー
ト酸化膜、32……浮遊ゲート、34……制御ゲート、35…
…N+型のソース領域、36……N+型のドレイン領域。
Claims (2)
- 【請求項１】半導体基板上に第１の絶縁膜を介して第１
の非単結晶シリコン層を堆積する工程と、この第１の非
単結晶シリコン層を選択的にエッチングし溝部を形成す
る工程と、この第１の非単結晶シリコン層を含む基板上
に第２の絶縁膜を介して第２の非単結晶シリコン層を形
成する工程と、前記溝部内に第２の絶縁膜及び第２の非
単結晶シリコン層を介して絶縁物を埋め込む工程と、全
面に導電性材料層を形成する工程と、この導電性材料
層，前記絶縁物，第２の非単結晶シリコン層，第２の絶
縁膜及び第１の非単結晶シリコン層をパターニングし、
第１の非単結晶シリコンからなる浮遊ゲート、第２の非
単結晶シリコン及び導電性材料からなる制御ゲートを夫
々形成する工程とを具備することを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項２】導電性材料層が高融点金属層であることを
特徴とする特許請求の範囲第１項記載の不揮発性半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26964185A JPH0715954B2 (ja) | 1985-11-30 | 1985-11-30 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26964185A JPH0715954B2 (ja) | 1985-11-30 | 1985-11-30 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128567A JPS62128567A (ja) | 1987-06-10 |
| JPH0715954B2 true JPH0715954B2 (ja) | 1995-02-22 |
Family
ID=17475175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26964185A Expired - Lifetime JPH0715954B2 (ja) | 1985-11-30 | 1985-11-30 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715954B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265175A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体不揮発性記憶装置及びその製造方法 |
| JPH088317B2 (ja) * | 1990-04-24 | 1996-01-29 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US6258669B1 (en) * | 1997-12-18 | 2001-07-10 | Advanced Micro Devices, Inc. | Methods and arrangements for improved formation of control and floating gates in non-volatile memory semiconductor devices |
| JPH11330431A (ja) | 1998-05-18 | 1999-11-30 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| US9559216B2 (en) * | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
-
1985
- 1985-11-30 JP JP26964185A patent/JPH0715954B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128567A (ja) | 1987-06-10 |
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