JPS58116775A - Ｍｅｓｆｅｔ装置の製造方法及びその装置 - Google Patents
Ｍｅｓｆｅｔ装置の製造方法及びその装置Info
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法Ｖｃｒａシ、さらに詳
しくは、ＭＰＳＦＥＴ を製造する方法に関する。
しくは、ＭＰＳＦＥＴ を製造する方法に関する。
集積回路の設計の歴史は、回路密度の増加をめざす傾向
によって特徴づけられてきた。様々な技術が開発されこ
の傾向を激化してきた。例えば、長い間、ＴＴＬ （）
ランジスタート２ンジスタ論理）はデジタル装置におけ
る標準的論理であったが速度を消費電力の積および集積
密度においても優れておシ、装置の製造が容易である為
、あらゆる分野でＮチャンネルＭＯＢ ａｉｉ理にとっ
て代わられるようになってきた。ＭＥＳＦＥＴ はＮ
−ＭＯ８技術の持ついくつかの欠点を除き、多数の長所
がつけ加えられた装置である。マイクロプロセッサ回路
におけるその応用は主としてメモリやマイクロプロセッ
サのようにかってｒｉＴＴＬのトランジスタでめったデ
ジタル論理に対するものである。
によって特徴づけられてきた。様々な技術が開発されこ
の傾向を激化してきた。例えば、長い間、ＴＴＬ （）
ランジスタート２ンジスタ論理）はデジタル装置におけ
る標準的論理であったが速度を消費電力の積および集積
密度においても優れておシ、装置の製造が容易である為
、あらゆる分野でＮチャンネルＭＯＢ ａｉｉ理にとっ
て代わられるようになってきた。ＭＥＳＦＥＴ はＮ
−ＭＯ８技術の持ついくつかの欠点を除き、多数の長所
がつけ加えられた装置である。マイクロプロセッサ回路
におけるその応用は主としてメモリやマイクロプロセッ
サのようにかってｒｉＴＴＬのトランジスタでめったデ
ジタル論理に対するものである。
Ｎ−チャンネルＭＯ８の持つ問題点の１つとしては、装
置のサイズを小さくする時、これに従ってデート酸化物
層の厚みも薄くしなくてはならない事である。薄くする
ことによって「ビ／ホール」欠陥を作らずに薄φシリコ
、ｙ＠化層を形成することが非常に困難である為問題が
起こる。ゲート酸化物層に「ビ／ホール」があるとゲー
トとチャンネルの間に短絡を発生させ故に装置の欠陥に
もつながる。典型的なＮ−チャンネルＭＯ８メモリ又は
マイクロプロセッサ上には測子と喰うデート酸化物領域
が存在しうる為、この問題は非常に重大である。
置のサイズを小さくする時、これに従ってデート酸化物
層の厚みも薄くしなくてはならない事である。薄くする
ことによって「ビ／ホール」欠陥を作らずに薄φシリコ
、ｙ＠化層を形成することが非常に困難である為問題が
起こる。ゲート酸化物層に「ビ／ホール」があるとゲー
トとチャンネルの間に短絡を発生させ故に装置の欠陥に
もつながる。典型的なＮ−チャンネルＭＯ８メモリ又は
マイクロプロセッサ上には測子と喰うデート酸化物領域
が存在しうる為、この問題は非常に重大である。
米国特許第４．２０２．０５３号におφで、ダーレイそ
の他はＮチャ／ネルＭＯ８集積回路に関する多数の間艶
を解決したＭＥＳＦＥＴ 装置を開示している。
の他はＮチャ／ネルＭＯ８集積回路に関する多数の間艶
を解決したＭＥＳＦＥＴ 装置を開示している。
しかしながら、バッキング密ｔ＋を上けようとする傾向
が続くにつれて、前述の特許に開示された装置は、将来
的な設計上のニーズとはあわなくなるであろう。チップ
サイズに制限を加えているアシイメ／ト精度の許容範囲
は装置の設計の実＃ｔを可能ならしめるものでなくては
ならないがソースからドレイ／に対する直列抵抗が増加
することによって反対に装置の性能にも影響を及はして
しまう。
が続くにつれて、前述の特許に開示された装置は、将来
的な設計上のニーズとはあわなくなるであろう。チップ
サイズに制限を加えているアシイメ／ト精度の許容範囲
は装置の設計の実＃ｔを可能ならしめるものでなくては
ならないがソースからドレイ／に対する直列抵抗が増加
することによって反対に装置の性能にも影響を及はして
しまう。
本発明の主たる目的は、高集積デジタル＠ｔＭ回路の設
計に関し有効なＭＥＳＦＥＴ を製造する改良された
方法を提供することである。本発明の第２の目的はソー
スからドレインに対する直列抵抗が低く、更に小皺化さ
れ九ＭＥ８ＦＥＴ 装置を提供することである。
計に関し有効なＭＥＳＦＥＴ を製造する改良された
方法を提供することである。本発明の第２の目的はソー
スからドレインに対する直列抵抗が低く、更に小皺化さ
れ九ＭＥ８ＦＥＴ 装置を提供することである。
本発明の概要
本発明に従うとシリコンの部分酸化（ＬＯＣＯ８）工程
を使うＭＥＳＦＥＴ ＠ ｌｉの製造方法が提供される
。
を使うＭＥＳＦＥＴ ＠ ｌｉの製造方法が提供される
。
この方法は、製造の２段階においてＬＯＣＯ８工程を用
い、低い直列チャンネル抵抗を持つ改良された装置及び
改良された金属被着工程を提供する。
い、低い直列チャンネル抵抗を持つ改良された装置及び
改良された金属被着工程を提供する。
製造工程は低レベルにドープされたＰ型のシリコン基板
から出発する。基板上には酸化物層が成長させられ、次
に髄化シリコ７ （８１３Ｎ、 ）層がデポジットされ
る。東にフォトレジスト層がデポジットされ、パターン
形成される。構造にはエッチが行われ、フォトレジスト
によっておおわれて−なφ箇所の窒化シリコンはとシ弊
かれる。窒化シリコンがとシ除かれ九所にはＰｆｆｉ材
料が注入される。この注入によって狭面逆転が起こシ次
に装置間の短絡が起こるのを防ぐことによって装置間に
隔壁を作る。
から出発する。基板上には酸化物層が成長させられ、次
に髄化シリコ７ （８１３Ｎ、 ）層がデポジットされ
る。東にフォトレジスト層がデポジットされ、パターン
形成される。構造にはエッチが行われ、フォトレジスト
によっておおわれて−なφ箇所の窒化シリコンはとシ弊
かれる。窒化シリコンがとシ除かれ九所にはＰｆｆｉ材
料が注入される。この注入によって狭面逆転が起こシ次
に装置間の短絡が起こるのを防ぐことによって装置間に
隔壁を作る。
次に、酸化工程が行われ、窒化シリコンのパッドのいず
れかの側に厚めフィールド酸化物を成長させる。ソース
及びドレイ／領域はパターン形成され九７オトレジスト
層によって窒化シリコン内に規定される。保護されてい
なり窒化シリコ／をと夛除き、選択的に行う酸化物層を
と９除くエッチ工程の後で高濃度の注入量のＮｆｉ注人
材が注入され装置のソース及びドレイン領域が形成され
る。
れかの側に厚めフィールド酸化物を成長させる。ソース
及びドレイ／領域はパターン形成され九７オトレジスト
層によって窒化シリコン内に規定される。保護されてい
なり窒化シリコ／をと夛除き、選択的に行う酸化物層を
と９除くエッチ工程の後で高濃度の注入量のＮｆｉ注人
材が注入され装置のソース及びドレイン領域が形成され
る。
説明した過多、酸化物層の除去は望ましい場合に行われ
るが、もし除去した場合には次の工程に移る前に基板上
に薄い酸化物層を成長又はデポジットしなくてはならな
い。次に、窒化７９３７階がデポジットされパターン形
成されて装置のデート及びチャンネル領域が規定される
。パター／形成されていなり区域の酸化物層を通してこ
こで注入が行われる。この、注入は、装置の直列抵抗を
決定する。この注入はこの後のチャ／ネル注入よりかな
シ高いレベルの注入である必要がある。しがしながら、
注入は電極材料とオーミツクコ／タクトを形成する８高
レベルで行ってはならない。次に構造は、熱酸化され、
デート、ソース及びドレイン電極の為の酸化物層の隔壁
が形成される。酸化工程の後、窒化物ははがされる。輩
下柳の下に残存する薄い酸化物層はこのＲ階又はチャン
ネルの注入の後の段階でとり除くことができる。この時
点でチャンネルへの注入が行われる。これで電極以外の
装置が完成した。電極を作る為、例えばプ２テナのよう
にケイ化物及びショットキーバリアを作る金属が装置の
表面にデポジットされ、装置は焼成処理が施される。金
属がシリコン基板と接触−してφる区域には焼成処理で
ケイ化物ができる。金属が酸化物層と接触してφるよう
な所では反応は起こらず金属は容易にと夛除かれる。金
属層がデポジットされ次にパターン形成されチップ上の
個々の装置間の相互接続が形成される。
るが、もし除去した場合には次の工程に移る前に基板上
に薄い酸化物層を成長又はデポジットしなくてはならな
い。次に、窒化７９３７階がデポジットされパターン形
成されて装置のデート及びチャンネル領域が規定される
。パター／形成されていなり区域の酸化物層を通してこ
こで注入が行われる。この、注入は、装置の直列抵抗を
決定する。この注入はこの後のチャ／ネル注入よりかな
シ高いレベルの注入である必要がある。しがしながら、
注入は電極材料とオーミツクコ／タクトを形成する８高
レベルで行ってはならない。次に構造は、熱酸化され、
デート、ソース及びドレイン電極の為の酸化物層の隔壁
が形成される。酸化工程の後、窒化物ははがされる。輩
下柳の下に残存する薄い酸化物層はこのＲ階又はチャン
ネルの注入の後の段階でとり除くことができる。この時
点でチャンネルへの注入が行われる。これで電極以外の
装置が完成した。電極を作る為、例えばプ２テナのよう
にケイ化物及びショットキーバリアを作る金属が装置の
表面にデポジットされ、装置は焼成処理が施される。金
属がシリコン基板と接触−してφる区域には焼成処理で
ケイ化物ができる。金属が酸化物層と接触してφるよう
な所では反応は起こらず金属は容易にと夛除かれる。金
属層がデポジットされ次にパターン形成されチップ上の
個々の装置間の相互接続が形成される。
本工程によって生まれる装置の利点及びその詳細は以下
の図を参照する説明によってさらに明らかになると思う
。
の図を参照する説明によってさらに明らかになると思う
。
実總例の詳細な説明
まず＠１ｖ！Ｊを参照すると、本発明の好まし一実施例
が１０オーム／傷よル高い抵抗率を持つ低レベルにドー
プされたｐｇ単結晶クリコン基板１上に形成されてφる
。基板上には、５ｏｏがら１０００λの厚みの酸化物層
３が成長させられて−る。次Ｋ１５ｏｏλ の厚さの窒
化シリコン層４がデポジットされる。窒化物の上にパタ
ーン形成されたフォトレジスト層５がデポジットされる
。
が１０オーム／傷よル高い抵抗率を持つ低レベルにドー
プされたｐｇ単結晶クリコン基板１上に形成されてφる
。基板上には、５ｏｏがら１０００λの厚みの酸化物層
３が成長させられて−る。次Ｋ１５ｏｏλ の厚さの窒
化シリコン層４がデポジットされる。窒化物の上にパタ
ーン形成されたフォトレジスト層５がデポジットされる
。
構造はエッチされて保表されてぃなり′ｈ窒化シリコン
Ｆｉとシ除かれる。エッチ工程の後で低レベルのＰ型ド
ープ材の注入が行われ装置に絶縁分離区域２が形成され
る。この時点での構造は蕗１−に示す通シである。
Ｆｉとシ除かれる。エッチ工程の後で低レベルのＰ型ド
ープ材の注入が行われ装置に絶縁分離区域２が形成され
る。この時点での構造は蕗１−に示す通シである。
本発明の製造方法の次の工程は、構造の熱酸化である。
この熱酸化は２６０分間９５０ ’Ｃの蒸気で包囲され
た環境に構造をおくことからなる。これによって局所的
にシリコンが酸化され（ＬＯＣＯ８）第２図で示すよう
な構造ができ上る。窒化シリコン４で保護されてりた酸
化シリコンの区域２１は比較的変化していないが、窒化
シリコン４で保護されていなかった酸化シリコンの区域
２ｏは、かなシ成長して釣る。酸化工程の後で窒化シリ
コンのパッド上にソース及びドレイン領域が規定され構
造はエッチが行われ、ソース及びドレイン領域から保一
層がと〕除かれる。この工程の他の選択しうる方法では
、窒化シリコンを完全にとシ＃−てから、窒化シリコン
層がデポジットされ、パターン形成される。この時の構
造は第３図で示す通〕であシ駿化物３２をおおって窒化
物３３が残って−てｒ−ト領域を保護してφる。
た環境に構造をおくことからなる。これによって局所的
にシリコンが酸化され（ＬＯＣＯ８）第２図で示すよう
な構造ができ上る。窒化シリコン４で保護されてりた酸
化シリコンの区域２１は比較的変化していないが、窒化
シリコン４で保護されていなかった酸化シリコンの区域
２ｏは、かなシ成長して釣る。酸化工程の後で窒化シリ
コンのパッド上にソース及びドレイン領域が規定され構
造はエッチが行われ、ソース及びドレイン領域から保一
層がと〕除かれる。この工程の他の選択しうる方法では
、窒化シリコンを完全にとシ＃−てから、窒化シリコン
層がデポジットされ、パターン形成される。この時の構
造は第３図で示す通〕であシ駿化物３２をおおって窒化
物３３が残って−てｒ−ト領域を保護してφる。
Ｉ Ｘ １０１６の注入量のヒ素のような高濃度の注入
量のＮｍドーゾ材が８０ ＫｅＶのエネルイレペルで注
入され、ソース及びドレイン領域３１は、？の導電層に
変わる。ことで窒化物、酸化物はとシ除かれ、次に新し
一酸化物層が成長又はデポジットされる。窒化シリコン
層が酸化層をおおってデがジットされパターン形成され
るとこの構造社第４ａｌｌで示すような断Ｉｉａを持つ
。酸化物層４１の上には注入を行う間保護する為にソー
ス−デート及びドレイン領域をおおうパターン形成され
た窒化シリコン４２が形成され、基板１内ＫＮ［材料を
注入して拡張領域４３が形成される。例えば８ Ｘ １
０１３Ｆ）注入量のヒ素を８Ｑ ＫｅＶのエネルイーレ
ベルで打こむこの注入量１は、これから行うデート領域
に対するチャンネル注入よシ高レベルの注入であるが、
デポジットされる電極材料とオーミックコンタクトを起
ζすほど、高レベルの注入であってはならなｉ、この注
入が装置のチャンネルの直列抵抗を決定する。
量のＮｍドーゾ材が８０ ＫｅＶのエネルイレペルで注
入され、ソース及びドレイン領域３１は、？の導電層に
変わる。ことで窒化物、酸化物はとシ除かれ、次に新し
一酸化物層が成長又はデポジットされる。窒化シリコン
層が酸化層をおおってデがジットされパターン形成され
るとこの構造社第４ａｌｌで示すような断Ｉｉａを持つ
。酸化物層４１の上には注入を行う間保護する為にソー
ス−デート及びドレイン領域をおおうパターン形成され
た窒化シリコン４２が形成され、基板１内ＫＮ［材料を
注入して拡張領域４３が形成される。例えば８ Ｘ １
０１３Ｆ）注入量のヒ素を８Ｑ ＫｅＶのエネルイーレ
ベルで打こむこの注入量１は、これから行うデート領域
に対するチャンネル注入よシ高レベルの注入であるが、
デポジットされる電極材料とオーミックコンタクトを起
ζすほど、高レベルの注入であってはならなｉ、この注
入が装置のチャンネルの直列抵抗を決定する。
この注入の後で、構造は２回めのＬＯＣＯ８工１１Ｋか
けられる。この駿化工１は、９ｏｏ℃の蒸気に包囲され
九ｌＩ境に１２０分間構造をおくことがら成る。この後
の構造は第５図で示す形状を持つ。
けられる。この駿化工１は、９ｏｏ℃の蒸気に包囲され
九ｌＩ境に１２０分間構造をおくことがら成る。この後
の構造は第５図で示す形状を持つ。
酸化物層の保護されて−なかりた領域４４は成長してデ
ートからソースまでの領域とｒ−トがらドレイ／ｌでの
領域を分ける隔壁を形成する。窒化シリコンはここでと
シ除かれソース及びドレイン領域をおおう薄φ駿化物層
もと〕除かれる。この時点でｒ−）領域のチャ／ネル注
入が行われ、これによって装置のチャンネルは完成する
。
ートからソースまでの領域とｒ−トがらドレイ／ｌでの
領域を分ける隔壁を形成する。窒化シリコンはここでと
シ除かれソース及びドレイン領域をおおう薄φ駿化物層
もと〕除かれる。この時点でｒ−）領域のチャ／ネル注
入が行われ、これによって装置のチャンネルは完成する
。
次に、例えばプラチナのようなケイ化物及びショットキ
ーバリアを形成する金属層が３００大の厚みで装置をお
おってデポジットされ、装置は焼成処理にかけられる。
ーバリアを形成する金属層が３００大の厚みで装置をお
おってデポジットされ、装置は焼成処理にかけられる。
シリコン基板１と接触する金属は、基板と反応しケイ化
物６１を作る。酸化物と接触して−る金属は反応を起こ
さず後でとシ除かれる。金属相互＊ａ層６５が東にデポ
ジットされ、パターン形成されて所望の接Ｉ＆を形成し
、故に装置は完成する。
物６１を作る。酸化物と接触して−る金属は反応を起こ
さず後でとシ除かれる。金属相互＊ａ層６５が東にデポ
ジットされ、パターン形成されて所望の接Ｉ＆を形成し
、故に装置は完成する。
本発明の方法に従って製造された装置は、従来の鯛遣方
法に従って製造されたものと比較し多数の利点を有して
いる。第１に装置の直列抵抗が低くなることである。こ
のことは、装置の性能及び信頼性を向上させ、寿命を延
長させることを意味する。第２に金属の相互接続層でお
おう工程が、改良されていて、このことＫよってこの方
法で作られた装ｆＩＩＬｔ−用いる回路の歩留まシを向
上させることができる。第３にゲート電極と同じ開口を
用φて厳密に鴎値を決める注入が行われる為、デートチ
ャンネルはその電極と自己整合される。またこの方法は
アンダーカットによるエッチ工程を必賛としない為簡単
である。以上のような利点から本発明は当初の目的を達
成して、ＬＳＩの製造と−う極めて現在的なニーズと合
歓した半導体装ａｔ製造する方法を提供することができ
た。自己整合技術を大幅に利用するこの方法は工程が簡
略でコストも安く上がる為、将来的に広い応用性が期待
されるものと確信する。
法に従って製造されたものと比較し多数の利点を有して
いる。第１に装置の直列抵抗が低くなることである。こ
のことは、装置の性能及び信頼性を向上させ、寿命を延
長させることを意味する。第２に金属の相互接続層でお
おう工程が、改良されていて、このことＫよってこの方
法で作られた装ｆＩＩＬｔ−用いる回路の歩留まシを向
上させることができる。第３にゲート電極と同じ開口を
用φて厳密に鴎値を決める注入が行われる為、デートチ
ャンネルはその電極と自己整合される。またこの方法は
アンダーカットによるエッチ工程を必賛としない為簡単
である。以上のような利点から本発明は当初の目的を達
成して、ＬＳＩの製造と−う極めて現在的なニーズと合
歓した半導体装ａｔ製造する方法を提供することができ
た。自己整合技術を大幅に利用するこの方法は工程が簡
略でコストも安く上がる為、将来的に広い応用性が期待
されるものと確信する。
＠１図は、酸化物層及び装置領域を規定する一化物パッ
ドを持ち、装置間を絶縁分離する注入領域を持つシリコ
ン基板のＩｌｒ面図である。 第２図は、第１のＬＯＣＯ８工１１ｉ！を経た後の第１
図の構造を示すＩｌｒ面幽である。 第３図は、ソース及びドレイン領域の注入が行われた後
の装置の断面図である。 第４図は、装置の電極領域に窒化物のマスクをつけ、装
置のチャ／ネル接続領域を注入した後の装置の断面図で
ある。 第５図は、第２のＬＯＣＯ８工程を経た後の構造の断面
図である。 第６図は完成した装置の断面図である。 代理人浅村 皓 外４名 Ｆ／’ｆ、 ／ Ｆｔ’ｇｚ２ 了Ｔ Ｆｔ’ｇｚＪ
ドを持ち、装置間を絶縁分離する注入領域を持つシリコ
ン基板のＩｌｒ面図である。 第２図は、第１のＬＯＣＯ８工１１ｉ！を経た後の第１
図の構造を示すＩｌｒ面幽である。 第３図は、ソース及びドレイン領域の注入が行われた後
の装置の断面図である。 第４図は、装置の電極領域に窒化物のマスクをつけ、装
置のチャ／ネル接続領域を注入した後の装置の断面図で
ある。 第５図は、第２のＬＯＣＯ８工程を経た後の構造の断面
図である。 第６図は完成した装置の断面図である。 代理人浅村 皓 外４名 Ｆ／’ｆ、 ／ Ｆｔ’ｇｚ２ 了Ｔ Ｆｔ’ｇｚＪ
Claims (1)
- 【特許請求の範囲】 （１１シリコン基板を用意し： 上記基板の所定領域の上に犀いフィールド酸化物層を形
成し、上記基板の所定領域内の複数の装置１Ｍ域を絶隊
分離し； 上記ｉｍ＊域内の複数のソース及びドレイン領域に為濃
度の注入量の第１導電型の不純物をドープし； 上記ソース及びドレイ／愉域をおおい、また上記装置領
域内の所定位置の複数のゲート領域をおおってパターン
形成されたマスク材料を形成し；上記基板の篇出部分内
に第１導電型のドープ材を導入し； 上記基板の嘉出部分を局所的に酸化し；パター７形成さ
れたマスクとなる材料をとり除き； 全体的に金属をデポジットし上記金属を加熱し上記金属
がシリコ／と接触する所にケイ化物を形成しこれによっ
て上記ケイ化合物が上に２ｙ−ト領域とショットキーバ
リアを作って電極を形成し、上記ソース及びドレイン領
域にオーミックコンタクトを形成し、複数のＭＥＳＦＥ
Ｔ装置を規定する工＆を含むＭＩＦＥＴ装置の製造方法
。 （２） 上記基板が低ＩＩＩｋ度の第２導電型の不純
物を含む特許請求の範ｈｋｉ項の方法。 （３）上記方法がさらに上記装置ｌｉ領域以外の上記基
板内に第２導亀型のドープ材を導入し、これによってチ
ャンネルストップ領域を王妃厚いフィールド酸化物層の
下に形成する工Ｓｔ−含む特許請求の範囲第１項の方法
。 （４）上記方法が史に上記パター／形成されたマスク材
料がとシ除かれた後に、上記パター／形成されたマスク
材料がおおって−た領域にドープ材を導入し、これによ
ってそれぞれの上に、ＭＥｓｙｇ’ｒのｒｉｉ４値電圧
を変化させる工８を含む特許請求の範囲第１項の方法。 （５１シリコン基板上に第１の絶Ｉ１１層を形成し；上
記第１の絶縁層上に第２の絶縁層を形成し；パターン形
成して上記第２の絶縁層内に装置領域を規定し； 上記第１の絶縁層を通して基板内にＰ製ドーゾ材を導入
し次に残って−る７オトレジストをとシ除き；基板を熱
酸化し、パターン形成された厚りフィールド酸化物層を
設け； 上記第２の絶縁層をパターン形成し； 上記基板にＮｆｆドープ材を注入し、ソース及びドレイ
ン領域を作シ； 上記第２の絶縁層の残部をとシ除き、上記第１の絶縁層
をおおってパターン形成された菖３の絶縁層を形成し； 上記基板中Ｋ）Ｊｆｆｉドープ＃を導入し装置の直列抵
抗を決定し； 熱酸化工Ｓｔ−行り、上記装置のソース、？−）及びド
レイン領域間に酸化物の隔壁を形成し；上記第６の絶縁
層をとシ除き； 装置のゲート領域の下の基板内にＮｆｆドープ材を注入
して装置のチャ／ネルを形成し；上記第１の絶縁層の残
部をとシ除睡； 装置領域をおおって金属層をデボジントしてから焼成し
、金属が基板と接触してしる区域の上にはケイ化物を形
成し、それ以外の区域忙はケイ化物を形成せず； 金属層をパター／形成しへ装置の電極及び装置間の相互
接続を形成する工程から成るＭＥ８ＦＥＴ装置の製造方
法。 （６）上記第１の絶縁層が酸化シリコンである特許請求
の範ＩＩ第５項の方法。 （７）上記第２の絶縁層が窒化シリコンである特許請求
の範囲票５項の方法。 （８）上記第３の絶縁層が窒化シリコ／である特許請求
のＩ＃Ｌ囲第５項の方法。 （９） 特許請求の範Ｈ第５項の方法で製造されるＭ
Ｅ８ＦＥＴ装置。 （ＩＩ 特許請求の範ｉ！Ｉ＃！１３ＪＩの方法で製
造されるＭＥ８ＦＥＴ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/334,948 US4466174A (en) | 1981-12-28 | 1981-12-28 | Method for fabricating MESFET device using a double LOCOS process |
| US334948 | 1981-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58116775A true JPS58116775A (ja) | 1983-07-12 |
| JPH0361338B2 JPH0361338B2 (ja) | 1991-09-19 |
Family
ID=23309573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234989A Granted JPS58116775A (ja) | 1981-12-28 | 1982-12-27 | Ｍｅｓｆｅｔ装置の製造方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4466174A (ja) |
| JP (1) | JPS58116775A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0195460B1 (en) * | 1985-03-22 | 1997-07-09 | Nec Corporation | Integrated circuit semiconductor device having improved isolation region |
| FR2592225B1 (fr) * | 1985-12-20 | 1988-02-05 | Thomson Csf | Transistor hyperfrequence de puissance |
| US4700461A (en) * | 1986-09-29 | 1987-10-20 | Massachusetts Institute Of Technology | Process for making junction field-effect transistors |
| EP0350771B1 (en) * | 1988-07-15 | 1994-10-12 | Texas Instruments Incorporated | Electrically erasable, electrically programmable read-only memory cell with a self-aligned tunnel window |
| EP0377871A3 (en) * | 1989-01-09 | 1991-03-27 | Texas Instruments Incorporated | Self-aligned window at recessed intersection of insulating regions |
| JP2512216B2 (ja) * | 1989-08-01 | 1996-07-03 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR930000876B1 (ko) * | 1990-03-09 | 1993-02-08 | 금성일렉트론 주식회사 | 질화막을 이용한 고에너지 이온 주입 저지방법 |
| US5110756A (en) * | 1991-07-03 | 1992-05-05 | At&T Bell Laboratories | Method of semiconductor integrated circuit manufacturing which includes processing for reducing defect density |
| US5212111A (en) * | 1992-04-22 | 1993-05-18 | Micron Technology, Inc. | Local-oxidation of silicon (LOCOS) process using ceramic barrier layer |
| US6794219B1 (en) * | 2003-07-28 | 2004-09-21 | Eastman Kodak Company | Method for creating a lateral overflow drain, anti-blooming structure in a charge coupled device |
| US7829400B2 (en) * | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
| JP5567247B2 (ja) * | 2006-02-07 | 2014-08-06 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| US10529812B1 (en) * | 2018-10-10 | 2020-01-07 | Texas Instruments Incorporated | Locos with sidewall spacer for transistors and other devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533779A (en) * | 1976-06-30 | 1978-01-13 | Mitsubishi Electric Corp | Production of junction type field effect transistor |
| US4202003A (en) * | 1978-04-21 | 1980-05-06 | Texas Instruments Incorporated | MESFET Semiconductor device and method of making |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1001771A (en) * | 1973-01-15 | 1976-12-14 | Fairchild Camera And Instrument Corporation | Method of mos transistor manufacture and resulting structure |
| US4253229A (en) * | 1978-04-27 | 1981-03-03 | Xerox Corporation | Self-aligned narrow gate MESFET process |
| US4309224A (en) * | 1978-10-06 | 1982-01-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device |
| US4304042A (en) * | 1978-11-13 | 1981-12-08 | Xerox Corporation | Self-aligned MESFETs having reduced series resistance |
| US4277882A (en) * | 1978-12-04 | 1981-07-14 | Fairchild Camera And Instrument Corporation | Method of producing a metal-semiconductor field-effect transistor |
| US4248688A (en) * | 1979-09-04 | 1981-02-03 | International Business Machines Corporation | Ion milling of thin metal films |
| US4356040A (en) * | 1980-05-02 | 1982-10-26 | Texas Instruments Incorporated | Semiconductor device having improved interlevel conductor insulation |
-
1981
- 1981-12-28 US US06/334,948 patent/US4466174A/en not_active Expired - Fee Related
-
1982
- 1982-12-27 JP JP57234989A patent/JPS58116775A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533779A (en) * | 1976-06-30 | 1978-01-13 | Mitsubishi Electric Corp | Production of junction type field effect transistor |
| US4202003A (en) * | 1978-04-21 | 1980-05-06 | Texas Instruments Incorporated | MESFET Semiconductor device and method of making |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0361338B2 (ja) | 1991-09-19 |
| US4466174A (en) | 1984-08-21 |
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