JPH0430189B2 - - Google Patents

Info

Publication number
JPH0430189B2
JPH0430189B2 JP57090021A JP9002182A JPH0430189B2 JP H0430189 B2 JPH0430189 B2 JP H0430189B2 JP 57090021 A JP57090021 A JP 57090021A JP 9002182 A JP9002182 A JP 9002182A JP H0430189 B2 JPH0430189 B2 JP H0430189B2
Authority
JP
Japan
Prior art keywords
gate
electrode
etching
forming
silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57090021A
Other languages
English (en)
Other versions
JPS57199260A (en
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Publication of JPS57199260A publication Critical patent/JPS57199260A/ja
Publication of JPH0430189B2 publication Critical patent/JPH0430189B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Description

【発明の詳細な説明】 本発明はCMOS技術においてポリシリコンの
配線とソース及びドレインの拡散領域の間に接続
を与えることに直接的に関する。
従来のNMOS技術において、ポリシリコンの
配線からソース及びドレインの拡散領域への電極
を提供する為には、しばしば埋込み型電極が使用
されている。ゲート酸化領域の形成後であつてポ
リシリコン配線がデポジツトされる前に、電極用
の穴をゲート酸化領域にエツチして設け、ポリシ
リコンを選択的にシリコン基板の直接上にデポジ
ツトできるようにしている。ドープ材をポリシリ
コン中へ注入する操作の間、ポリシリコン中のド
ーピング不純物は電極用の穴を通り、シリコン基
板内へ拡散される。故に、ポリシリコンの配線と
ソース及びドレインの拡散領域が同じ導電型であ
る時、自己整合された相互接続を容易に形成する
ことができる。
しかしながら、Ｐチヤンネル及びＮチヤンネル
両方の素子のゲートの形成にＮ型ポリシリコンを
使用するCMOS装置では、この方法によつて、
P+のソース及びドレイン拡散領域に対する埋込
み型電極を形成する事は不可能である。ポリシリ
コンの外部からのN+ドープ材を拡散することに
よつてはＰ型ソース又はドレイン拡散領域への接
続を形成しないで、Ｎ型基板及びＮ型のウエル
（あるいは島領域）に対して、短絡を発生する。
Ｐ型Ｎ型両方のソース又はドレイン領域に直接接
続を与えることが可能となることによつて
CMOSの設計する目的においてシリコンの本当
の特性を利用する有効性を非常に増大させること
ができるので、このＰ型ソース又はドレイン領域
に対して埋込み型電極の形成が不可能であるとい
うことがCMOSの設計に重大な制約を与えてい
る。
シヨツトキーTTL技術から、Ｐ型及びＮ型領
域にわたつてケイ化物ストラツプ電極を形成する
ことが当然知られている。しかしながら、この技
術では、Ｎ型領域へのシヨツトキーバリア電極及
びＰ型領域へのオーミツクコンタクトが形成され
る。ケイ化白金をオーミツクソースコンタクトの
形成に使用することも知られているが、本発明に
よるポリシリコンからＰ型及びＮ型両方の領域へ
のオーミツクコンタクト形成にケイ化物を使用す
ることは新規であると信ずる。
故に、本発明の第１の目的は、ポリシリコンの
ゲートレベルの相互接続といずれかの導電型のソ
ース又はドレイン領域の間に第１の電極を直接形
成可能とする技術を提供することである。
更に本発明の第２の目的は、ポリシリコンのゲ
ートレベルの相互接続といずれかの導電型のソー
ス又はドレイン領域の間にオーミツクコンタクト
を容易に形成可能とする技術を提供することであ
る。
また、本発明の第３の目的は、自己整合技術に
より、いずれかの導電型のソース又はドレイン領
域に対しオーミツクコンタクトを形成する技術を
提供することである。
本発明の第４の目的は、N+型のドープされた
ポリシリコン相互接続とＮ型ソース又はドレイン
領域の間で埋込み電極を用いて作られたものと同
じくらいコンパクトな電極を提供して、ゲートレ
ベルの相互接続といずれかの導電型のソース又は
ドレイン領域の間に接続を形成する技術を提供す
ることである。
本発明では、ドープされたポリシリコンを有す
るゲートレベルの相互接続とゲート絶縁層でおお
われたシリコン基板内に形成されたＮ型Ｐ型いず
れかのソース又はドレイン領域の間に電極を形成
する方法を提供しており、以下の工程から成つて
いる。ゲート絶縁層の電極が形成されるべき領域
をエツチし、更に、ゲートレベルの相互接続の下
のゲート絶縁層の電極接続が形成されるはずの端
の部分を浸食することによつて、エツチ工程でゲ
ートレベルの相互接続を部分的にアンダーカツト
する。このようにしてできあがつた種々の表面上
に、ドープが行われてないポリシリコンをその表
面に一致して沿うようにデポジツトする。ドープ
されていないポリシリコンをエツチし、第１に示
したエツチ工程によつてアンダーカツトされたゲ
ートレベルの相互接続の全ての領域を残しそこか
らドープされてないポリシリコンをとり除く。シ
リコン基板、ゲートレベルの相互接続及び露出表
面に沿うようにデポジツトされたドープされない
ポリシリコン層の露出領域はシリサイド化され、
これによつてゲートレベルの相互接続と基板のそ
れぞれの露出領域の間には、ケイ化物の電極が形
成される。
故に、本発明に従うと、中に含まれるソース又
はドレイン領域の導電型にかかわらず、ソース又
はドレイン領域をポリシリコンのゲートレベル相
互接続に接続する第１の接続が、容易に形成可能
である。更に、ケイ化物の第１の電極はシリコン
の露出部分と直接接して形成されるので、これに
よつてできた電極は、自己整合的に配列される。
故に、ゲートレベルの相互接続とCMOS回路素
子の間にコンパクトな電極を容易に形成できるの
で、CMOS技術に於て、非常にコンパクトな回
路設計を容易になしとげることが可能となる。更
に、このように形成された電極はオーミツクコン
タクトであるので好ましくない接合やシヨツトキ
ーバリア効果の発生を容易に防ぐことができる。
更に、ゲートレベルのポリシリコンから成る相
互接続をアンダーカツトし、且つ等角的に少量の
ポリシリコンをデポジツトしてアンダーカツトし
た領域を満たすことによつて、ゲートレベルの相
互接続とソース又はドレイン領域の露出するシリ
コンの間に成長させたケイ化物接続電極の連続性
が保証される。
更に、本発明によるケイ化物化（シリサイド
化）工程は、IC製造における最終付近の段階で
行われるので、ケイ化物化工程及びその為の材料
によつて要求される温度条件は、前段階の高温処
理工程の後にこのケイ化物化工程をおこなうこと
によつて簡単に満足することができる。
以下、実施例に従い図を参照しながら本発明を
説明する。
第１図は本発明の工程が行われようとしている
CMOS装置の一部分を示す。簡潔に表示する為
に、横方向は寸法どうりには示されていない。Ｐ
型領域１０は厚いフイールド領域１４によつてＮ
型領域１２から分離されている。例えば、Ｎ型領
域１２はＮ型の井戸（ウエル）である。本発明は
Ｎ型井戸又はＰ型井戸を持つCMOS技術に対し
同等に応用できるので、Ｐ型領域１０がＰ型井戸
であるような場合においても本発明による相互接
続を形成することもできる。Ｐ型領域１０内には
１つのＮチヤンネルトランジスタ１６が示され、
Ｎ型領域１２内には１つのＰチヤンネルトランジ
スタ１８が示されている。Ｎチヤンネルトランジ
スタ１６はソース２０ゲート２２及びドレイン２
４を有している。Ｐチヤンネルトランジスタはド
レイン２６ゲート２８ソース３０を有している。
ゲート２２及び２８はポリシリコンで形成され、
ゲートレベルの相互接続３２もゲートと同時にポ
リシリコンで形成される。酸化物層３４は、ゲー
ト２２及び２８とゲートレベルの相互接続３２を
絶縁する為形成される。
故に、第１図で示す段階では、ゲート及びゲー
トレベルの相互接続（２２，２８，３２のよう
な）がパターン形成され、壁面酸化層３４が成長
させてあり、本発明の工程である次の段階が行わ
れる前にソース及びドレイン領域（２０，２４，
２６，３０のような）には、注入及びアニールが
行われる。
第２図は、本発明に従つて第１の電極を用意す
る次の工程を示す。例として、本発明の工程で製
造されるはずのある特定なCMOS回路では、ゲ
ートレベルの相互接続３２をＮ型ドレイン領域２
４及びＰ型ドレイン領域２６に接続することが必
要とされると仮定する。選択的にフオトレジスト
層３６が形成され、ゲートレベルの相互接続３２
とドレイン２４及びドレイン２６との間の第１の
電極が形成される場所に、それぞれ露出領域３８
を作り出す。
次に、フオトレジスト３６によつて覆われなか
つた領域３８から（即ちゲートレベルの相互接続
３２の壁面及び領域２４及び２６の上の部分か
ら）酸化物層３４をウエツトエツチ工程を用いて
蝕刻する。このウエツトエツチ工程は、ゲートレ
ベルの相互接続３２もアンダーカツトするので、
蝕刻後フオトレジストの取り除かれた後にできあ
がつたパターンは第３図で示すようになる。ウエ
ツト工程を行う間、アンダーカツト領域４０の深
さがゲートレベルの相互接続下のP+のドープさ
れた領域２６である横の拡散領域の距離をこえな
いように注意しなくてはならない。本実施例に於
ては、ポリシリコンのゲートレベルの相互接続は
Ｎ型にドープされると仮定される場合、領域２４
のドープを行う導電型は、ゲートと同じ導電型で
あるので、Ｎ型ドレイン拡散領域２４上のアンダ
ーカツト領域４０はこのような制約をうけること
はない。
上記に示したようにウエツトエツチ工程で形成
されたアンダーカツト領域４０が、ゲートレベル
の相互接続３２下の横方向の拡散領域であるＰ型
領域２６を通り越して広がる場合には、Ｐ型不純
物による第２の注入工程が行われる。ここで避け
なければならない問題は、Ｐ型領域に対してケイ
化物オーミツクコンタクトを形成したい場合、Ｎ
型基板１２に対しオーミツクコンタクトを形成す
ることは、このような電極が装置に短絡をおこす
ことになるので避けなければならないということ
である。第２の注入によつてN+領域（即ち２０
及び２４）の導電性は低減されるが最近の実験で
はこの導電性の低減は調整可能であることが示さ
れている。
次に第４図で示されるように、高抵抗率のポリ
シリコンから成る薄い層４２が露出された表面に
沿つてデポジツトされる。この層４２は少くとも
ゲート酸化物層３４の半分の厚みを持つように形
成される。故に、ポリシリコン層４２の厚みに関
する典型的な値は、200から500オングストローム
のポリシリコンである。ポリシリコン層４２は、
異方性エツチで蝕刻され、第４図で示すように、
ゲートレベル相互接続下をアンダーカツト領域４
０を満たすように、ポリシリコン層４２の端だけ
を残してけずられる。故に、この処理工程後は、
ポリシリコン又はシリコンの連続層がそれぞれの
ドレイン領域２４及び２６とゲートレベルの相互
接続３２の間に存在する。もし装置上の他の領域
をケイ化物化したい場合、露出シリコンがケイ化
物化すべき全ての領域上に置かれる様に、その所
望の他の領域の酸化物を適当に蝕刻し得る。
露出されたシリコン領域上に適当な金属がデポ
ジツトされ、反応してケイ化物を形成する。本発
明の好ましい第１の実施例においては、白金又は
チタンが使用されているが、低いシート抵抗を持
つケイ化物を形成する金属であればどれでも使用
できる。でき上つた構造は第５図に示される通り
である。ここでは、ゲートレベルの相互接続３２
とＮ型及びＰ型の領域２４及び２６を接続するケ
イ化物の連続する層４４が形成されていることに
注意してもらいたい。
上記のアンダーカツト領域４０を形成する工程
によつてケイ化物層４４の連続性が確保できる。
工程におけるパラメータがポリシリコン層４２を
挿入しなくともゲート酸化物３４の厚みにわたつ
て連続した傷のないケイ化物層４４を確実に製造
できることを示す場合、アンダーカツト領域４０
を形成し、露出表面に沿うポリシリコン層４２を
形成する追加の工程を省略することができる。
上記の第１の実施例を更に改変することも可能
である。例えば、ポリシリコンで全体的にゲート
及びゲートレベルの相互接続を形成する代わり
に、第６図で示すようなポリシリコンの層４８の
上のケイ化物層４６を含む層状の構造でこれらを
形成することもできる。
本発明の方法は、能動素子が形成される領域以
外のポリシリコンのゲートレベルの相互接続をケ
イ化物化する方法の提供に容易に適応できるの
で、本発明による第１の電極を形成する工程と同
時に、ポリシリコンの上のケイ化物配線構造を形
成する工程を組合せることも可能である。上記で
示したように、ゲートレベルの相互接続の壁面上
の酸化物は通常、頂上の酸化物よりいくらか薄く
なる。これは、通常ゲートレベルのポリシリコン
構造が形成される前に、成長させた酸化物層のた
めである。しかし第３図の構造が完成した後に更
に蝕刻することによつて、又は最初からポリシリ
コン上に成長させた酸化物層の厚みを薄くするこ
とによつて、酸化物層はゲートレベルの相互接続
の最上部及び壁面からとり除くことができる。故
に能動素子が存在する領域以外の全てのポリシリ
コンのゲートレベルの相互接続がポリシリコン導
電体と平行な追加のケイ化物層を含んで形成され
るので、能動素子の本質的な形態に影響を与えず
に導電性が改良される。通常、このようなポリシ
リコン配線のケイ化物化工程には、追加のマスク
を与える工程が必要とされる。しかし、本発明に
関連してこのような構造が形成される時、追加の
工程は必要とされない。単に第２図で示す構造か
らフオトレジストマスク層３６の構造を変化させ
ることによつて、ゲートレベルの相互接続の最上
部はマスクされないで、所望のケイ化物ストラツ
プ配線構造が完成する。
実際には、アルゴリズム的に適当なマスクを形
成する方法を使う事によつてより経済的な節約が
実現される。第８Ａ図は、CMOS素子の一部分
である一例としての配置図を示す。図型５２は能
動素子が形成される堀状の領域を示し、図型５４
はポリシリコンのゲートレベル構造を示し、図型
５６は、第１の電極が形成される領域を示してい
る。これらの配置図から、第１の電極の形成に使
用されるマスク用レチクルは容易に形成できる。
第８Ａ図と厳密に対応する第８Ｂ図で示されるよ
うに、第１の電極レチクル５８は、アルゴリズム
的に簡単な論理オペレーシヨンによつて配置図上
に再形成される。第１に、堀状の図型が平面方向
にわずかに広がる。第２に、第１の電極の図型５
６又は拡張した堀状領域の中に含まれるすべての
領域を露出させることによつて、第１の電極レチ
クルがアルゴリズム的に形成される。第７図にお
いて、ケイ化物構造５０は、本発明の実施例によ
つて作られた追加のケイ化物配線層を示してい
る。
他の方法をして、ケイ化物の工程中のパラメー
タ及び熱に対する敏感性がケイ化物を配線に使用
するに足るものでない場合、本発明による第１の
電極は、全ての高熱による処理工程の完成後の素
子形成の最終に非常に近い工程段階で形成され
る。
またこの代わりに比較的厚い金属性のタングス
テン層をデポジツトし、部分的に反応させてケイ
化タングステンを形成することもできる。故に上
記で示す様なケイ化物化によつて作られるオーミ
ツクコンタクト形成及び自己整合電極による利益
を享受することができ、ケイ化物配線に分路を形
成する高導電率の金属性タングステンを使用する
ことによつても利益が与えられる。
ゲートレベルの相互接続３２とともにケイ化物
層４４がＰ型領域とＮ型領域をむすんで形成され
るので、全ての電極がオーミツクコンタクトであ
つて、接合電極を作りださないのでPN型ダイオ
ードを形成しないことに注意して欲しい。
当分野に関し通常の知識を有する者であれば、
本発明のこの他の改変及び変形も、ここに述され
た本発明の概念をはずれることなく作りだすこと
ができることは明らかである。
【図面の簡単な説明】
第１図は第１の電極を形成する為に本発明が適
用されようとしているCMOS素子が部分的に形
成されたものを示す断面図である。第２図は本発
明の工程によつてケイ化物電極が形成される領域
をマスクする為、フオトレジストを与えた第１図
の装置の断面図である。第３図はゲート酸化物層
を通して電極用の穴を蝕刻し、シリコン基板及び
ポリシリコンのゲートレベルの相互接続を露出さ
せた同じ装置の断面図である。第４図は薄いポリ
シリコン層を露出表面に沿うようにデポジツト
し、異方性エツチを行つてアンダーカツト領域を
満たした同じ装置の断面図である。第５図は、ケ
イ化物層４４がシリコン層の露出された領域の上
に成長させられた同じ装置の断面図を示す。第６
図はゲート及びゲートレベルの相互接続がポリシ
リコン及びケイ化物の層状構造を含む本発明によ
る第２の実施例の断面図である。第７図は本発明
の第１の電極の形成と同時に平行なケイ化物配線
層が増加したゲートレベルの相互接続を含む本発
明の第３の実施例の断面図である。第８Ａ図及び
第８Ｂ図は、本発明の最も好ましいモードに応用
する為に使用されるマスク用レチクルをアルゴリ
ズム的に発生させる工程を示す図である。

Claims (1)

  1. 【特許請求の範囲】 １ ドープされたシリコン及びゲート絶縁層によ
    つておおわれたシリコン基板内に形成されたＮ型
    又はＰ型いずれかのソース又はドレイン領域を有
    するゲートレベル相互接続間の電極を形成する方
    法であつて； 上記ゲート絶縁層の上記電極の形成されるべき
    領域を蝕刻し、ゲートレベルの相互接続下の上記
    ゲート絶縁層の上記電極が形成される端の部分を
    浸食することによつて、上記ゲートレベルの相互
    接続も上記蝕刻工程で部分的にアンダーカツトす
    る蝕刻工程と、 でき上つた構造の表面にドープが行われていな
    いポリシリコンをその表面に沿うようにデポジツ
    トする工程と、 上記ゲートレベルの相互接続の上記第１に記し
    た蝕刻工程によつてアンダーカツトされた領域以
    外の全ての領域から上記のドープされていないポ
    リシリコンをとり除くようにドープされていない
    ポリシリコンを蝕刻する工程と； 上記シリコン基板、上記ゲートレベルの相互接
    続及び上記露出表面に沿うようにデポジツトされ
    たドープされていないポリシリコンをケイ化物化
    し、これによつて上記ゲートレベルの相互接続と
    上記基板のそれぞれ露出された領域の間にケイ化
    物の電極を形成する工程から成る上記電極を形成
    する方法。 ２ 上記第１に示した蝕刻工程がウエツトプロセ
    スである特許請求の範囲第１項の電極形成方法。 ３ 上記第２に記した蝕刻工程が異方性エツチ工
    程である特許請求の範囲第１項の電極形成方法。 ４ 上記ケイ化物化工程が、 金属を全面的にデポジツトする工程と、加熱し
    て上記金属を上記第１で示す蝕刻工程で露出させ
    た領域と反応させる工程と； 上記金属の反応しなかつた部分を全て蝕刻して
    とり除く工程を含む特許請求の範囲第１項、第２
    項、又は第３項の電極形成方法。 ５ 上記金属がプラチナ及びチタンから成るグル
    ープから選択されたものである特許請求の範囲第
    ４項の電極形成方法。 ６ 上記金属がチタンである特許請求の範囲第５
    項の電極形成方法。 ７ 上記ケイ化物化工程が、 上記シリコン基板と上記ゲートレベルの相互接
    続と上記適当にデポジツトされたドープされない
    ポリシリコン層の露出された領域の上に、選択的
    にタングステンをデポジツトする工程と、加熱し
    て上記選択的に与えられたタングステンと上記露
    出された領域の間にケイ化物が形成されるように
    する工程とから成る特許請求の範囲第１項の電極
    形成方法。 ８ 上記第１に示した蝕刻工程がゲートレベルの
    相互接続の上部表面も蝕刻する工程を含む特許請
    求の範囲第１項、第２項、又は第３項の電極形成
    方法。
JP57090021A 1981-05-29 1982-05-28 Silicide electrode for c-mos device and method of producing same Granted JPS57199260A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/268,201 US4374700A (en) 1981-05-29 1981-05-29 Method of manufacturing silicide contacts for CMOS devices

Publications (2)

Publication Number Publication Date
JPS57199260A JPS57199260A (en) 1982-12-07
JPH0430189B2 true JPH0430189B2 (ja) 1992-05-21

Family

ID=23021915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57090021A Granted JPS57199260A (en) 1981-05-29 1982-05-28 Silicide electrode for c-mos device and method of producing same

Country Status (3)

Country Link
US (1) US4374700A (ja)
EP (1) EP0066097A3 (ja)
JP (1) JPS57199260A (ja)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4518981A (en) * 1981-11-12 1985-05-21 Advanced Micro Devices, Inc. Merged platinum silicide fuse and Schottky diode and method of manufacture thereof
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4399605A (en) * 1982-02-26 1983-08-23 International Business Machines Corporation Method of making dense complementary transistors
JPS6051272B2 (ja) * 1982-05-31 1985-11-13 株式会社東芝 積層型ｃｍｏｓインバ−タ装置
JPH0618213B2 (ja) * 1982-06-25 1994-03-09 松下電子工業株式会社 半導体装置の製造方法
DE3304642A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit bipolartransistor-strukturen und verfahren zu ihrer herstellung
KR910006249B1 (ko) * 1983-04-01 1991-08-17 가부시기가이샤 히다찌세이사꾸쇼 반도체 장치
DE3314450A1 (de) * 1983-04-21 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4471523A (en) * 1983-05-02 1984-09-18 International Business Machines Corporation Self-aligned field implant for oxide-isolated CMOS FET
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
US4519126A (en) * 1983-12-12 1985-05-28 Rca Corporation Method of fabricating high speed CMOS devices
FR2562327B1 (fr) * 1984-03-30 1986-06-20 Commissariat Energie Atomique Procede pour interconnecter les zones actives et/ou les grilles des circuits integres cmos
US4621276A (en) * 1984-05-24 1986-11-04 Texas Instruments Incorporated Buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
US4677735A (en) * 1984-05-24 1987-07-07 Texas Instruments Incorporated Method of providing buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
US4873204A (en) * 1984-06-15 1989-10-10 Hewlett-Packard Company Method for making silicide interconnection structures for integrated circuit devices
US5121186A (en) * 1984-06-15 1992-06-09 Hewlett-Packard Company Integrated circuit device having improved junction connections
US4807013A (en) * 1984-10-17 1989-02-21 American Telephone And Telegraph Company At&T Bell Laboratories Polysilicon fillet
JPS61139058A (ja) * 1984-12-11 1986-06-26 Seiko Epson Corp 半導体製造装置
US5190886A (en) * 1984-12-11 1993-03-02 Seiko Epson Corporation Semiconductor device and method of production
US4725872A (en) * 1985-02-25 1988-02-16 Tektronix, Inc. Fast channel single phase buried channel CCD
SE453547B (sv) * 1985-03-07 1988-02-08 Stiftelsen Inst Mikrovags Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges
EP0201250B1 (en) * 1985-04-26 1992-01-29 Fujitsu Limited Process for making a contact arrangement for a semiconductor device
US4804636A (en) * 1985-05-01 1989-02-14 Texas Instruments Incorporated Process for making integrated circuits having titanium nitride triple interconnect
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US4983544A (en) * 1986-10-20 1991-01-08 International Business Machines Corporation Silicide bridge contact process
US4914501A (en) * 1987-03-13 1990-04-03 Harris Corporation Vertical contact structure
US4816423A (en) * 1987-05-01 1989-03-28 Texas Instruments Incorporated Bicmos process for forming shallow npn emitters and mosfet source/drains
US5059546A (en) * 1987-05-01 1991-10-22 Texas Instruments Incorporated BICMOS process for forming shallow NPN emitters and mosfet source/drains
US5057902A (en) * 1987-12-02 1991-10-15 Advanced Micro Devices, Inc. Self-aligned semiconductor devices
US5081516A (en) * 1987-12-02 1992-01-14 Advanced Micro Devices, Inc. Self-aligned, planarized contacts for semiconductor devices
JPH02502417A (ja) * 1987-12-02 1990-08-02 アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド 半導体素子の製造方法
WO1989005517A1 (en) * 1987-12-02 1989-06-15 Advanced Micro Devices, Inc. Self-aligned, planarized contacts for semiconductor devices
JPH02502414A (ja) * 1987-12-02 1990-08-02 アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド 半導体素子のための自己整列した相互接続
JPH01147829A (ja) * 1987-12-04 1989-06-09 Toshiba Corp 半導体装置の製造方法
US4873205A (en) * 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
WO1989011732A1 (en) * 1988-05-24 1989-11-30 Micron Technology, Inc. Tisi2 local interconnects
WO1989011733A1 (en) * 1988-05-24 1989-11-30 Micron Technology, Inc. Alpha shielded tisi2 local interconnects
US5418179A (en) * 1988-05-31 1995-05-23 Yamaha Corporation Process of fabricating complementary inverter circuit having multi-level interconnection
US5198378A (en) * 1988-10-31 1993-03-30 Texas Instruments Incorporated Process of fabricating elevated source/drain transistor
JPH0758701B2 (ja) * 1989-06-08 1995-06-21 株式会社東芝 半導体装置の製造方法
JPH03141645A (ja) * 1989-07-10 1991-06-17 Texas Instr Inc <Ti> ポリサイドによる局所的相互接続方法とその方法により製造された半導体素子
US4935376A (en) * 1989-10-12 1990-06-19 At&T Bell Laboratories Making silicide gate level runners
US5231042A (en) * 1990-04-02 1993-07-27 National Semiconductor Corporation Formation of silicide contacts using a sidewall oxide process
US5107321A (en) * 1990-04-02 1992-04-21 National Semiconductor Corporation Interconnect method for semiconductor devices
US5079182A (en) * 1990-04-02 1992-01-07 National Semiconductor Corporation Bicmos device having self-aligned well tap and method of fabrication
US5139966A (en) * 1990-04-02 1992-08-18 National Semiconductor Corporation Low resistance silicided substrate contact
JP2757927B2 (ja) * 1990-06-28 1998-05-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体基板上の隔置されたシリコン領域の相互接続方法
US5126285A (en) * 1990-07-02 1992-06-30 Motorola, Inc. Method for forming a buried contact
US5114879A (en) * 1990-11-30 1992-05-19 Texas Instruments Incorporated Method of forming a microelectronic contact
US5250834A (en) * 1991-09-19 1993-10-05 International Business Machines Corporation Silicide interconnection with schottky barrier diode isolation
US5166096A (en) * 1991-10-29 1992-11-24 International Business Machines Corporation Process for fabricating self-aligned contact studs for semiconductor structures
JP2868359B2 (ja) * 1992-04-03 1999-03-10 シャープ株式会社 半導体装置の製造方法
JP2679579B2 (ja) * 1993-07-08 1997-11-19 日本電気株式会社 半導体装置の製造方法
WO1995002901A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Top level via structure for programming prefabricated multi-level interconnect
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
KR960030440A (ko) * 1995-01-12 1996-08-17 모리시다 요이치 반도체 장치 및 그 제조방법
US6603180B1 (en) * 1997-11-28 2003-08-05 Advanced Micro Devices, Inc. Semiconductor device having large-area silicide layer and process of fabrication thereof
US6127276A (en) * 1998-06-02 2000-10-03 United Microelectronics Corp Method of formation for a via opening
US6235630B1 (en) * 1998-08-19 2001-05-22 Micron Technology, Inc. Silicide pattern structures and methods of fabricating the same
US7791116B1 (en) 1998-10-14 2010-09-07 Micron Technology, Inc. CMOS imager having a nitride dielectric
US6140630A (en) * 1998-10-14 2000-10-31 Micron Technology, Inc. Vcc pump for CMOS imagers
US6740915B1 (en) 1998-11-12 2004-05-25 Micron Technology, Inc. CMOS imager cell having a buried contact
US6825878B1 (en) 1998-12-08 2004-11-30 Micron Technology, Inc. Twin P-well CMOS imager
US6639261B2 (en) * 1998-12-08 2003-10-28 Micron Technology, Inc. Method for forming a low leakage contact in a CMOS imager
US20030089929A1 (en) * 2001-02-14 2003-05-15 Rhodes Howard E. Trench photosensor for a CMOS imager
US6232626B1 (en) 1999-02-01 2001-05-15 Micron Technology, Inc. Trench photosensor for a CMOS imager
US6376868B1 (en) 1999-06-15 2002-04-23 Micron Technology, Inc. Multi-layered gate for a CMOS imager
US6445014B1 (en) 1999-06-16 2002-09-03 Micron Technology Inc. Retrograde well structure for a CMOS imager
US6310366B1 (en) 1999-06-16 2001-10-30 Micron Technology, Inc. Retrograde well structure for a CMOS imager
US6654057B1 (en) 1999-06-17 2003-11-25 Micron Technology, Inc. Active pixel sensor with a diagonal active area
US6326652B1 (en) * 1999-06-18 2001-12-04 Micron Technology, Inc., CMOS imager with a self-aligned buried contact
US6414342B1 (en) 1999-06-18 2002-07-02 Micron Technology Inc. Photogate with improved short wavelength response for a CMOS imager
US6204524B1 (en) 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
US6630701B1 (en) * 1999-08-16 2003-10-07 Micron Technology, Inc. Buried channel CMOS imager and method of forming same
US6333205B1 (en) * 1999-08-16 2001-12-25 Micron Technology, Inc. CMOS imager with selectively silicided gates
US6407440B1 (en) * 2000-02-25 2002-06-18 Micron Technology Inc. Pixel cell with high storage capacitance for a CMOS imager
US6611037B1 (en) * 2000-08-28 2003-08-26 Micron Technology, Inc. Multi-trench region for accumulation of photo-generated charge in a CMOS imager
JP2002158359A (ja) * 2000-11-21 2002-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6559043B1 (en) * 2002-01-11 2003-05-06 Taiwan Semiconductor Manufacturing Company Method for electrical interconnection employing salicide bridge
US6902867B2 (en) * 2002-10-02 2005-06-07 Lexmark International, Inc. Ink jet printheads and methods therefor
US7709777B2 (en) * 2003-06-16 2010-05-04 Micron Technology, Inc. Pumps for CMOS imagers
JP2008508721A (ja) * 2004-07-30 2008-03-21 アプライド マテリアルズ インコーポレイテッド タングステンシリサイド薄層の堆積とゲート金属の組込み
US20080251934A1 (en) * 2007-04-13 2008-10-16 Jack Allan Mandelman Semiconductor Device Structures and Methods of Fabricating Semiconductor Device Structures for Use in SRAM Devices
US20080251878A1 (en) * 2007-04-13 2008-10-16 International Business Machines Corporation Structure incorporating semiconductor device structures for use in sram devices
US8159038B2 (en) * 2008-02-29 2012-04-17 Infineon Technologies Ag Self aligned silicided contacts
US8178422B2 (en) * 2009-03-31 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of measurement in semiconductor fabrication
US11450660B2 (en) * 2020-04-27 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5488778A (en) * 1977-12-26 1979-07-14 Cho Lsi Gijutsu Kenkyu Kumiai Method of fabricating complementary mos transistor
JPS5568675A (en) * 1978-11-17 1980-05-23 Toshiba Corp Fabrication of complementary mos transistor
JPS55148441A (en) * 1979-05-08 1980-11-19 Seiko Epson Corp Complementary type mos-ic

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3777364A (en) * 1972-07-31 1973-12-11 Fairchild Camera Instr Co Methods for forming metal/metal silicide semiconductor device interconnect system
US4033797A (en) * 1973-05-21 1977-07-05 Hughes Aircraft Company Method of manufacturing a complementary metal-insulation-semiconductor circuit
US4102733A (en) * 1977-04-29 1978-07-25 International Business Machines Corporation Two and three mask process for IGFET fabrication
JPS5519857A (en) * 1978-07-28 1980-02-12 Nec Corp Semiconductor
US4332839A (en) * 1978-12-29 1982-06-01 Bell Telephone Laboratories, Incorporated Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
CA1142261A (en) * 1979-06-29 1983-03-01 Siegfried K. Wiedmann Interconnection of opposite conductivity type semiconductor regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5488778A (en) * 1977-12-26 1979-07-14 Cho Lsi Gijutsu Kenkyu Kumiai Method of fabricating complementary mos transistor
JPS5568675A (en) * 1978-11-17 1980-05-23 Toshiba Corp Fabrication of complementary mos transistor
JPS55148441A (en) * 1979-05-08 1980-11-19 Seiko Epson Corp Complementary type mos-ic

Also Published As

Publication number Publication date
US4374700A (en) 1983-02-22
EP0066097A2 (en) 1982-12-08
EP0066097A3 (en) 1984-11-07
JPS57199260A (en) 1982-12-07

Similar Documents

Publication Publication Date Title
JPH0430189B2 (ja)
US4476482A (en) Silicide contacts for CMOS devices
US4505027A (en) Method of making MOS device using metal silicides or polysilicon for gates and impurity source for active regions
US5093273A (en) Method of manufacturing a semiconductor device
US4453306A (en) Fabrication of FETs
JP3031855B2 (ja) 半導体装置の製造方法
US5841173A (en) MOS semiconductor device with excellent drain current
JPH05347273A (ja) 集積回路の部分内部配線導体の製造法
KR980011938A (ko) 금속실리사이드를 형성하도록 반응되는 순차적으로 증착된 금속층에 폴리실리콘 구조물을 노출시키기 위해 재료의 평탄화된층을 사용하는 자기 정렬 폴리사이드 제조방법
US4822754A (en) Fabrication of FETs with source and drain contacts aligned with the gate electrode
US4737831A (en) Semiconductor device with self-aligned gate structure and manufacturing process thereof
US5306667A (en) Process for forming a novel buried interconnect structure for semiconductor devices
JPH06163578A (ja) 接続孔形成法
JPH0127589B2 (ja)
JPH0471236A (ja) 半導体装置の製造方法
JPS62224077A (ja) 半導体集積回路装置
JPS6237543B2 (ja)
JP3036034B2 (ja) 半導体装置の製造方法
KR100223725B1 (ko) 반도체 장치
JP3380069B2 (ja) Ｍｏｓ半導体装置の製造方法
JPH056345B2 (ja)
JPH07273197A (ja) 半導体装置及びその製造方法
JPS6113392B2 (ja)
JPH02277246A (ja) 薄膜トランジスタの製造方法
JPH1126756A (ja) 半導体装置の製造方法