JPH02277246A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、能動層として半導体薄膜を用い、その能動層
の下部にゲート電極が形成されて成る薄膜トランジスタ
の製造方法に関するものである。

（従来の技術） 絶縁膜上に形成された半導体薄膜を能動素子として用い
る薄膜トランジスタは、集積回路の高集積化を図る上で
極めて有利である。従来、この種の技術に関するものと
しては、例えば特開昭６０−６２１５９号公報及び特開
昭６１−１１６８７４号公報に記載されるようなものが
あった。これらの文献は、いずれもｍ常のＭＯＳトラン
ジスタ上に形成される薄膜トランジスタを示すものであ
る。これらの例にも示されるように、薄膜トランジスタ
を形成する半導体薄膜としては、製造上の容易さから多
結晶シリコン膜が多く用いられている。

以下に、このような多結晶シリコン膜を用いた薄膜トラ
ンジスタの一蝦的な製造方法を第２図により説明する。

第２図は、従来の薄膜トランジスタの製造方法を示す断
面図である。

先ず公知の方法により、ｐ形シリコンの半導体基板１上
に通常のｎ形ＭＯ８）ランジスタ２を形成する。即ち、
素子分離用の分離絶縁ＪＩＩＩ３で囲まれた範囲内に、
ゲート絶縁膜４、ゲート電極５、ｎ＋形のソース領域６
及びドレイン領域７から成るＭＯＳトランジスタ２を形
成する。

次いで、このＭＯＳトランジスタ２上に第２のゲート絶
縁膜８を形成した後、ドレイン領域７上の第２のゲート
絶縁膜８にコンタクトホール９を形成する。その後、Ｍ
ＯＳトランジスタ２上に能動素子用の半導体薄膜として
多結晶シリコン膜１０を形成する。

次に、ゲート電極５上を除く箇所の多結晶シリコン膜１
０上に、ボロンシリケイトガラス（ＢＳＧ）等から成る
眉間絶縁膜１１を形成する。次いで、多結晶シリコン膜
１０に対し、ＢＳＧによる固相拡散を施し、ｐ＋形のソ
ース領域１２及びドレイン領域１３を形成する。ここに
、前記ｎ形ＭｏＳトランジスタ２のゲート電極５を共通
のゲート電極５としたｐ形ＭＯＳトランジスタ、即ち薄
膜トランジスタ１４が形成される。なお、薄膜トランジ
スタ１４のドレイン領域１３は、コンタクトホール９を
介してＭＯＳトランジスタ２のトレイン領域７に接続さ
れ、層補形ＭＯ３（Ｃ−ＭＯＳ）積層回路を成している
。

次いで、全面に第２の層間絶縁膜１５を形成した後、そ
れぞれソース領域１２及びドレイン領域１３に達するコ
ンタクトホールを形成し、アルミニウム配線電極１６を
形成する。このようにして、所望の薄膜トランジスタ１
４が形成される。

（発明が解決しようとする課題） しかしながら、上記構成の薄膜トランジスタの製造方法
では、次のような課題があった。

（ａ）　　層間絶縁膜１１にＢＳＧを用いることにより
、ＢＳＧから多結晶シリコン膜１０への固相拡散によっ
てソース領域１２及びドレイン領域１３を形成している
。それ故、例えば１０００℃以上の高温熱処理が必要と
なるが、その熱処理温度は各々の固体内での拡散係数で
決定されるため、低温化することは極めて困難である。

従って、この高温熱処理のなめに、既に形成されている
下層のＭＯＳトランジスタ２の特性が劣化してしまうお
それがある。

（ｂ）　　層間絶縁１１から多結晶シリコン膜１０へ不
純物を拡散させるに際し、目的とするソース領域１２及
びドレイン領域１３以外にも拡散するおそれがある。そ
れ故、ソース／トレイン領域１２．１３の不純物濃度を
十分高めることができない。また、前記（ａ）の理由に
より拡散温度が低いため、不純物濃度はさらに低くなっ
てしまう。

その結果、ソース／ドレイン領域１２．１３の抵抗を十
分低くすることができず、薄膜トランジスタ１４の特性
が著しく劣化する。

従って、半導体薄膜を用いることにより集積回路の高集
債化が達成されても、前記（ａ＞、（ｂ）の理由により
特性上の問題を生じるおそれが多分にあり、その利点を
十分に発揮することができない。

（Ｃ）　　多結晶シリコン膜１０を用いた薄膜トランジ
スタ１４は、単結晶シリコン上に形成されたトランジス
タに比べると、オン（ＯＮ）電流が小さく、リーク電流
が大きい等の問題がある。用途を選択すれば、オン電流
についての問題は小さくなるが、リーク電流の問題は依
然として残る。

リーク電流の低減方法としては、多結晶シリコン膜１０
の薄膜化及びソース／ドレイン領域１２゜１３の低不純
物濃度化或はオフセット化が試みられている。しかし、
これらの方法はすべてソース／ドレイン領域１２．１３
の寄生抵抗を増大させるものである。従って、これらの
寄生抵抗によるドレイン電流の低下を来たし、素子特性
に大きな悪影響を及ぼすという問題を生じる。

本発明は前記従来技術がもっていた課題として、高温熱
処理のために下層のＭＯＳトランジスタの特性が劣化す
る点、ソース／ドレイン領域の不純物濃度を高めること
が困難な点、及びリーク電流の低減を図ればソース／ト
レイン領域の寄生抵抗が増大する点について解決した薄
膜トランジスタの製造方法を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明では、基板上に
ゲート電極を形成する第１の工程と、前記ゲート電極を
含む前記基板上にゲート絶縁膜及び半導体層を順次形成
する第２の工程と、前記半導体層上に酸化防止膜を形成
した後、前記ゲート電極に対応する箇所の前記酸化防止
膜を除去して前記半導体層を露出させる第３の工程と、
露出した前記半導体層を酸化して酸化膜を形成した後、
残存する前記酸化防止膜を除去する第４の工程と、前記
酸化膜をマスクとした不純物イオンの注入により前記半
導体層にソース及びドレイン領域を形成する第５の工程
とを、順次施す薄膜トランジスタの製造方法としたもの
である。

また、第２の発明では、請求項１記載の薄膜トランジス
タの製造方法において、前記第４の工程終了後に前記酸
化膜が形成されていない箇所の前記半導体層上に他の半
導体層を形成し、前記第５の工程において前記半導体層
及び前記他の半導体層に前記ソース及びドレイン領域を
形成するようにしたものである。

さらに、第３の発明では、請求項１又は２記載の薄膜ト
ランジスタの製造方法において、前記第５の工程終了後
に前記ソース及びドレイン領域上に高融点金属シリサイ
ドを形成するようにしたものである。

（作用） 本発明によれば以上のように薄膜トランジスタの製造方
法を構成したので、第１の発明では、半導体層上に酸化
防止膜を形成した後、ゲート電極上の酸化防止膜を除去
してそこに酸化膜を形成する工程は、ゲート電極に対し
て自己整合的にソース／ドレイン領域を形成することを
可能ならしめるように働く。

また、前記酸化膜を形成することは、イオン注入による
ソース／ドレイン領域の形成を可能ならしめると共に、
酸化膜の緩やかな膜厚変化によってソース／ドレイン接
合の急激な濃度変化を抑制するように働く。これらの働
きにより、従来の固相拡散が不要となり、下層のＭＯＳ
）ランジスタの劣化が防止され、薄膜トランジスタの不
純物濃度を高めることが可能になる。また、リーク電流
の低減と薄膜トランジスタの高寿命化も図られる。

さらに、前記酸化膜の形成は、その分チャネル部の半導
体層膜厚を薄くするように働く。これにより、チャネル
部とソース／ドレイン領域の厚さをそれぞれ独立に設定
せしめ、リーク電流と寄生抵抗の低減を同時に図れるよ
うになる。

第２の発明において、半導体層上に他の半導体層を形成
することは、チャネル部に対するソース／ドレイン領域
の膜厚をより厚く形成せしめるように働く、これにより
、チャネル部とソース／トレイン領域との膜厚差を広げ
、リーク電流と寄生抵抗の低減がさらに効果的に実現す
る。

第３の発明において、ソース／ドレイン領域上に高融点
金属シリサイドを形成することは、高融点金属シリサイ
ドの小さなシート抵抗によってソース／ドレイン領域の
寄生抵抗を著しく減少させるように働く。それ故、チャ
ネル部の薄膜化をさらに推進できるので、リーク電流の
低減がより確実に達成されるようになる。

従って、前記課題を解決することができるのである。

（実施例） 第１図（ａ）〜（ｅ）は本発明の第１の実施例を示す薄
膜トランジスタの製造工程図であり、通常のＭＯＳトラ
ンジスタ上に形成される薄膜トランジスタの例について
示すものである。以下、図の順番に従ってその製造方法
を説明する。

（１）　第１図（ａ）の工程 先ず周知の方法により、例えばｐ形シリコンの半導体基
板２１上にｎ形のＭＯＳトランジスタ２２を形成する。

即ち、素子分離絶縁膜２３で囲まれた領域内に、ゲート
絶縁膜２４、ゲート電極２５、ｎ＋形のソース領域２６
及びドレイン領域２７から成るｎ形ＭＯＳトランジスタ
２２を形成する。

（２）　第１図（ｂ）の工程 前記ＭＯＳトランジスタ２２の上面に、膜厚４００人程
堆積第２のゲート絶縁膜２８を形成する。

この第２のゲート絶縁膜２８は、例えば温度的９５０℃
で１０分間程度の熱酸化によって形成してもよいし、或
は化学堆積法（ＣＶＤ法）等によって形成してもよい。

その後、ドレイン領域２７上の第２ゲート絶縁Ｊｌｉ２
８の一部にコンタクトホール２９を形成する。

次いで、薄膜トランジスタを形成するための半導体薄膜
として、多結晶シリコン膜３０を膜厚２０００人程度堆
積し、パターニングを施す。さらにその上に、例えば膜
厚１５００人程度０窒化膜から成る酸化防止膜３１を堆
積する。

（３）　第１図（ｃ）の工程 酸化防止膜３１上の全面に図示しないホトレジストを１
．５μｍ程度塗布した後、酸化防止膜３１が表面に露出
するまでエッチバックを施す。その際、ゲート電極２５
に起因する凸部により、その上のホトレジストは他より
薄く形成されているので、ゲート電極２５上の酸化防止
膜３１が最初に露出する。このゲート電極２５上の酸化
防止膜３１が露出した時点でエッチバックを終了する。

次に、残されたホトレジストをマスクとしてゲート電極
２５上の酸化防止膜３１をエツチング除去し、多結晶シ
リコン膜３０を露出させた後、ホトレジストを除去する
。その後、酸化性雰囲気中におくことにより多結晶シリ
コン膜３０を酸化し、膜厚約２５００人の酸化膜３２を
形成する。

この場合において、ゲート電極２５上の箇所を除く表面
には酸化防止ＪＩｉ３１が残存しているので、酸化ＪＩ
ｉ３２が形成されるのはゲート電極２５上の箇所のみと
なる。即ち酸化［３２が、ゲート電極２５に対して自己
整合的に形成される。ここに、多結晶シリコン膜３０の
初期膜厚は約２０００人であり、約２５００人の酸化膜
３２が形成されるので、酸化Ｍ３２形成箇所における多
結晶シリコン膜３０の膜厚Ｔは次式により求められる。

Ｔ＝２０００−２５００ＸＯ，５＝７５０人即ち、約８
００人の多結晶シリコンＭ３０が残ることになる。

（４）　第１図（ｄ）の工程 酸化防止膜３１を除去した後、酸化ＷＡ３２をマスクと
してソース領域３３及びドレイン領域３４となるべき箇
所にイオン注入を行なう。このイオン注入は、例えばＢ
Ｆ２＋イオンをドーズ量５×１０”ｃｍ−２、加速エネ
ルギ−４０ＫｅＶ程度で１なう、　ＢＦ　２＋イオンの
場合、加速エネルギー４０　Ｋ　ｅ　Ｖではイオンの飛
程（Ｒｐ）が約４００人であり、膜厚２５０〇への酸化
膜３２によって十分マスクすることができる。従って、
ソース領域３３及びドレイン領域３４をゲート電極２５
に対して自己整合的に形成することができる。

このようにして注入されたイオンの活性化は高温の方が
都合がよいが、多結晶シリコンＪｌｉ３０中は不純物の
拡散が速いため、例えば８５０°Ｃで３０分間程度と比
較的低温で行なう。

これにより、下層のｎ形ＭＯＳトランジスタ２２のゲー
ト電極２５を共通のゲート電極２５とした薄膜トランジ
スタ３５、即ちこの場合はｐ形ＭＯＳトランジスタが形
成される。なお、薄膜トランジスタ３５のドレイン領域
３４は、コンタクトホール２９を介してＭＯＳトランジ
スタ２２のドレイン領域２７に接続され、Ｃ−ＩＶＩＯ
８積層回路を成している。

（５）　第１図（ｅ）の工程 全面に層間絶縁膜３６を形成し、それぞれソース領域３
３及びドレイン領域３４に達するコンタクトホール３７
を形成し、さらに配線用のアルミニウム電極３８等を形
成すれば、薄膜トランジスタ３５の製造が終了する。必
要に応じて、眉間絶縁膜３６及びアルミニウム電極３８
の形成をさらに繰り返してもよい。

以上のように、本実施例では、ゲート電極２５に対し自
己整合的にソース／ドレイン領域３３゜３４を形成する
ことができ、しかもその形成に際してイオン注入技術を
用いることができる。それ故、従来の固相拡散における
ような高温熱処理が不要になると共に、ソース／ドレイ
ン領域３３゜３４の不純物濃度を十分高めることができ
る。

また、選択酸化Ｊｌｉ３２をイオン注入マスクとして用
いるため、その膜厚が緩やかに変化することによって、
ソース／トレイン接合の急激な濃度変化を抑えることが
できる。それ故、リーク電流の低減を図れると共に、薄
膜トランジスタ３５の高寿命化を図ることも可能となる
。

さらに、多結晶シリコンＪＩ１３０上に酸化膜３２を形
成することにより、薄膜トランジスタ３５のチャネル部
の膜厚をソース／ドレイン領域３３゜３４に対して薄く
することができる。逆に言えば、ソース／ドレイン領域
３３．３４の厚さをチャネル部より厚く設定することが
できる。即ち、チャネル領域の膜厚とソース／ドレイン
領域３３．３４の膜厚をそれぞれ独立に設定できるので
、従来は相反する要素であったリーク電流と寄生抵抗の
低減を同時に達成することが可能となる。

第３図は本発明の第２の実施例における薄膜トランジス
タの製造方法を示す断面図である。　この製造方法は、
第１図（Ｃ）の酸化防止膜３１をマスクとしてゲート電
極２５上の多結晶シリコン膜３０上に酸化膜３２を形成
するまでは、前記第１の実施例における第１図（ａ）〜
（Ｃ）の工程と同様である。

その後、第３図に示すように酸化防止膜３１を除去して
多結晶シリコン膜３０を露出させる。次いで、ジクロル
シラン（Ｓ　ｉ　Ｈ２Ｃ１２）等を用いた選択ＣＶＤ法
等により、多結晶シリコン膜３０上に他の半導体層、即
ち第２の多結晶シリコン膜４０を選択的に堆積する。そ
の後は、第１の実施例における第１図（ｄ）の工程とほ
ぼ同様に、イオン注入によってソース／ドレイン領域３
３゜３４を形成し、第１図（ｅ）とほぼ同様の工程を施
して薄膜トランジスタ３５を完成させる。

この様な製造方法とすれば、第１の実施例とほぼ同様の
作用及び利点が得られると共に、第２の多結晶シリコン
膜４０の形成により、ソース／ドレイン領域３３．３４
の膜厚をチャネル部に比べて数倍から士数倍程度厚くす
ることが容易に可能になる。従って、リーク電流と寄生
抵抗の低減をより確実かつ効果的に達成することができ
る。

第４図（ａ）〜（Ｃ）は本発明の第３の実施例を示す薄
膜トランジスタの製造工程図である。

第４図（ａ）において、この製造方法は、酸化膜３２を
マスクとしたイオン注入により、多結晶シリコン膜３０
にソース領域３３及びドレイン領域３４を形成し、イオ
ン活性化のための熱処理を施す工程までは、前記第１の
実施例における第１図（ｄ）までの工程とほぼ同様であ
る。

即ち、第１図（ａ）〜（ｄ）の工程とほぼ同様の工程を
施すことにより第４図（ａ）の状態を得る。この場合に
おいて、例えば多結晶シリコン膜３０の初期膜厚は約１
０００人、酸化膜３２の膜厚は約１５００人とし、イオ
ン活性化の熱処理は約８００℃で６００分間程行なうも
のとする。

次に第４図（ｂ）において、全面に例えばチタン（Ｔ　
ｉ　）等の高融点金属４１をスパッタリング等により膜
厚５００人程堆積積した後、窒素ガス（Ｎ２）中で約５
５０℃、１分間程度の熱処理を施す。ここに、多結晶シ
リコン膜３０に接する高融点金属４１はシリサイド化反
応を起こし、多結晶シリコンＰＩＡ３０に接しない高融
点金属４１は未反応のままである。

次いでウェットエツチング等を施すことにより、未反応
の高融点金属４１を除去した後、再び約８００℃、３０
秒間程度の熱処理を施し、シリサイド化反応を完了させ
る。これらの工程により、第４図（ｂ）に示すようにソ
ース／ドレイン領域３３．３４のみに膜厚１０００人程
度０高融点金属シリサイド４２が形成される。

その後、第４図（Ｃ）に示すように層間絶縁膜３６、コ
ンタクトホール３７及びアルミニウム電極３８等を形成
すれば、薄膜トランジスタ３５の製造が終了する。必要
に応じて、さらに眉間絶縁膜３６及びアルミニウム電極
３８を形成してもよい。

以上のような第３の実施例の製造方法とすれば、第１の
実施例とほぼ同様の作用及び利点が得られると同時に、
ソース／ドレイン領域３３．３４に高融点金属シリサイ
ド４２を形成することにより、ソース／ドレイン領域３
３．３４の寄生抵抗をさらに低減し、従って多結晶シリ
コン膜３０の薄膜化を図ることができる。

例えば、１０００人の多結晶シリコン膜３０のシート抵
抗は、第３の実施例で示した条件で５００〜１０００Ω
／口　程度であるが、同程度の膜厚のチタンシリサイド
（ＴｉＳｉ２）では２〜３Ω／口　程度となり、多結晶
シリコン膜３０の約１／３００となる。このような小さ
な値であれば、ソース／ドレイン領域３３．３４の寄生
抵抗の影響は無視できるものとなる。

従って、寄生抵抗を考慮することなく多結晶シリコン膜
３０を薄膜化することが可能となり、リーク電流の低減
及び素子特性の向上を図ることができる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能であり、例えば次のような変形例が挙げられる。

（イ）　第１図（ａ）〜（ｅ）、第３図及び第４図（ａ
）〜（Ｃ）の第１〜第３の実施例においては、いずれも
通常のＭＯＳトランジスタ２２上に形成される薄膜トラ
ンジスタ３５の製造方法について示したが、本発明は単
独に形成される薄膜トランジスタについても適用するこ
とができる。

この場合には、例えばガラス基板の上にクロム等の金属
を堆積し、これにパターニングを施してゲート電極を形
成する。次いでＣＶＤ法等により、ゲート電極を含むガ
ラス基板上にゲート絶縁膜及び半導体層を順次形成し、
その後は第１〜第３の実施例の方法に準じることにより
、単独の薄膜トランジスタを形成することができる。

（ロ）　第１図（ａ）〜（ｅ）、第３図及び第４図（ａ
）〜（ｅ）のＭＯＳトランジスタ２２及び薄膜トランジ
スタ３５は、それぞれｎ形］ＶＩＯＳトランジスタ及び
ｐ形ＭＯ８）ランジスタに限定する必要はない。例えば
、トランジスタ２２．３５の導電形を変える等の変更も
可能である。

（ハ）　第２、第３の実施例を組み合わせて本発明を適
用してもよい。即ち、第３図のように多結晶シリコン膜
３０の上に第２の多結晶シリコン膜４０を形成し、イオ
ン注入後に第４図（ｂ）のように第２の多結晶シリコン
膜４０上に高融点金属シリサイド４２を形成してもよい
。

（ニ）　第１〜第３の実施例では、多結晶シリコン膜３
０に何もドーピングしないものとしたが、基板と反対の
導電形不純物を薄くドーピングしてもよい。

（ホ）　第４図（ａ）〜（Ｃ）の第３の実施例ではチタ
ンを用いて高融点金属シリサイド４２を形成するものと
したが、他の高融点金属を用いた別の方法で高融点金属
シリサイドを形成することもできる。

例えば、選択ＣＶＤ法により多結晶シリコン膜３０上に
タングステン（Ｗ＞を堆積してもよい。

この場合は、チャネル部に相当する多結晶シリコン膜３
０は酸化、Ｊ］ｉ３２で覆われているので、露出してい
るソース／ドレイン領域３３．３４のみにタングステン
が堆積する。その後、シリサイド化のための熱処理は、
約８００℃で６０分間程度を施せばよい。

（へ）　その他、第１〜第３の実施例で示した各工程に
対し、他の工程を付加したり、或は部分的に工程を削除
する等の変更を施してもよい。また、各膜の形成方法、
材質、膜厚及び熱処理温度等も適宜変更することができ
る。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、半導
体層上に酸化防止膜を形成した後、ゲート電極に対応す
る箇所の酸化防止膜を除去してそこに酸化膜を形成し、
その酸化膜をマスクとじてソース／ドレイン領域を形成
するようにしなので、ゲート電極に対して自己整合的に
ソース／トレイン領域を形成することができる。しかも
その形成に際してイオン注入技術を用いることができる
ので、従来のように下層のＭＯＳトランジスタの劣化を
防止できると共に、ソース／ドレイン領域の不純物濃度
を十分高めることが可能になる。　また、酸化膜をイオ
ン注入マスクとすることにより、ソース／トレイン接合
の急激な濃度変化が抑えられ、リーク電流の低減と薄膜
トランジスタの高寿命化が図られる。さらに、チャネル
部の膜厚とソース／ドレイン領域の膜厚を独立に設定で
きるので、相反する要素であったリーク電流と寄生抵抗
の低減を同時に達成することが可能になる。

従って、従来に比べて著しく高特性の薄膜トランジスタ
が容易に得られるという効果がある。

第２の発明によれば、前記半導体層上に他の半導体層を
形成するようにしたので、チャネル部に対するソース／
ドレイン領域の膜厚を大幅に厚くすることが容易に可能
になる。従って、リーク電流と寄生抵抗の低減をより確
実かつ効果的に実現できる。

第３の発明によれば、前記ソース／ドレイン領域上に高
融点金属シリサイドを形成するようにしたので、その小
さなシート抵抗により寄生抵抗の影響が無視できるよう
になる。従って、チャネル部をより薄膜化することが容
易に可能となり、リーク電流の低減と素子特性の向上が
さらに効果的に達成できるようになる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の第１の実施例における
薄膜トランジスタの製造方法を示す製造工程図、第２図
は従来の薄膜トランジスタの製造方法を示す断面図、第
３図は本発明の第２の実施例における薄膜トランジスタ
の製造方法を示す断面図、第４図（ａ）〜（ｃ）は本発
明の第３の実施例を示す薄膜トランジスタの製造工程図
である。 ２１・・・・・・半導体基板、２２・・・・・・ＭＯＳ
トランジスタ、２４．２８・・・・・・ゲート絶縁膜、
２５・・・・・・ゲート電極、２６．３３・・・・・・
ソース領域、２７．３４・・・・・・ドレイン領域、３
０・・・・・・多結晶シリコン膜、３１・・・・・・酸
化防止膜、３２・・・・・・酸化膜、３５・・・・・・
薄膜トランジスタ、４０・・・・・・第２の多結晶シリ
コン膜、４１・・・・・・高融点金属、４２・・・・・
・高融点金属シリサイド。

Claims (1)

1. 【特許請求の範囲】 １、基板上にゲート電極を形成する第１の工程と、前記
   ゲート電極を含む前記基板上にゲート絶縁膜及び半導体
   層を順次形成する第２の工程と、前記半導体層上に酸化
   防止膜を形成した後、前記ゲート電極に対応する箇所の
   前記酸化防止膜を除去して前記半導体層を露出させる第
   ３の工程と、露出した前記半導体層を酸化して酸化膜を
   形成した後、残存する前記酸化防止膜を除去する第４の
   工程と、 前記酸化膜をマスクとした不純物イオンの注入により前
   記半導体層にソース及びドレイン領域を形成する第５の
   工程とを、 順に施すことを特徴とする薄膜トランジスタの製造方法
   。 ２、請求項１記載の薄膜トランジスタの製造方法におい
   て、 前記第４の工程終了後に前記酸化膜が形成されていない
   箇所の前記半導体層上に他の半導体層を形成し、前記第
   ５の工程において前記半導体層及び前記他の半導体層に
   前記ソース及びドレイン領域を形成する薄膜トランジス
   タの製造方法。 ３、請求項１又は２記載の薄膜トランジスタの製造方法
   において、 前記第５の工程終了後に前記ソース及びドレイン領域上
   に高融点金属シリサイドを形成する薄膜トランジスタの
   製造方法。