JPH0551176B2 - - Google Patents
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- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は絶縁体上に絶縁ゲート形トランジスタ
（MOSトランジスタ）を形成した薄膜トランジス
タ（TFT）とその製法に関するものである。
（MOSトランジスタ）を形成した薄膜トランジス
タ（TFT）とその製法に関するものである。
この種TFTは特開昭55−91172号公報等に示さ
れているが、以下、従来の構造と製法を第３図に
基づいて説明する。尚、以下の(a)〜(g)の項目は、
第３図に示す工程(a)〜(g)に対応するものである。
れているが、以下、従来の構造と製法を第３図に
基づいて説明する。尚、以下の(a)〜(g)の項目は、
第３図に示す工程(a)〜(g)に対応するものである。
(a) 絶縁基板３１の上に、半導体薄膜として、第
１の多結晶シリコン３２を形成し、ホトエツチ
ングにより、島状に加工する。
１の多結晶シリコン３２を形成し、ホトエツチ
ングにより、島状に加工する。
(b) ゲート絶縁膜としてSiO2膜３３をCVD法で
形成し、ゲート電極として第２の多結晶シリコ
ン膜３４をCVD法で形成する。
形成し、ゲート電極として第２の多結晶シリコ
ン膜３４をCVD法で形成する。
(c) 多結晶シリコン３４をホトエツチングで一部
除去し、ゲート電極をパターニングする。
除去し、ゲート電極をパターニングする。
(d) イオン打込み法により、リン、ヒ素等のドー
パントのイオンを打込む。この時、ゲート電極
が覆つていない第１の多結晶シリコン３２の３
５で示す領域およびゲート電極にイオンが打込
まれる。
パントのイオンを打込む。この時、ゲート電極
が覆つていない第１の多結晶シリコン３２の３
５で示す領域およびゲート電極にイオンが打込
まれる。
(e) アニール（熱処理）することにより、打込ま
れたイオンが活性化し、ソース３６、ドレイン
３７、ゲート電極３８のn+ドーピング領域が
形成される。
れたイオンが活性化し、ソース３６、ドレイン
３７、ゲート電極３８のn+ドーピング領域が
形成される。
(f) CVD法等により、絶縁膜３９を形成し、ホ
トエツチングにより、コンタクト用のスルホー
ルを設ける。
トエツチングにより、コンタクト用のスルホー
ルを設ける。
(g) 電極材料の薄膜４０を形成し、ホトエツチン
グにより、所定の形状に加工する。
グにより、所定の形状に加工する。
上記の工程では、イオン打込みおよびアニール
の工程に問題がある。即ち、イオン打込みしたド
ーパントの活性化には、一般の半導体集積回路で
は、900℃以上の温度で熱処理している。絶縁基
板として、ガラスのように、安価でかつ加工しや
すい材料を用いることを考えると、歪温度が低い
ことから、このような高温を用いることができな
い。
の工程に問題がある。即ち、イオン打込みしたド
ーパントの活性化には、一般の半導体集積回路で
は、900℃以上の温度で熱処理している。絶縁基
板として、ガラスのように、安価でかつ加工しや
すい材料を用いることを考えると、歪温度が低い
ことから、このような高温を用いることができな
い。
一方、アニール温度を下げることを考えると、
例えば、500℃であれば20時間程度の長時間のア
ニールを必要とし、それでも活性化は十分でなく
多結晶シリコンのシート抵抗は、高温でアニール
したものより、10〜100倍大きい値になる。
例えば、500℃であれば20時間程度の長時間のア
ニールを必要とし、それでも活性化は十分でなく
多結晶シリコンのシート抵抗は、高温でアニール
したものより、10〜100倍大きい値になる。
一方、薄膜トランジスタの特性は、第１の半導
体薄膜３２の膜質に大きく依存する。半導体薄膜
３２の代表的なものとして、多結晶シリコンおよ
び非晶質（アモルフアス）シリコンがある。非晶
質シリコンは、一般に多量の水素を添加して、シ
リコン原子の結合を安定化している。しかし、非
晶質シリコン中の水素は、250〜400℃以上の高温
では飛散し、TFTの特性が劣化すという欠点が
ある。
体薄膜３２の膜質に大きく依存する。半導体薄膜
３２の代表的なものとして、多結晶シリコンおよ
び非晶質（アモルフアス）シリコンがある。非晶
質シリコンは、一般に多量の水素を添加して、シ
リコン原子の結合を安定化している。しかし、非
晶質シリコン中の水素は、250〜400℃以上の高温
では飛散し、TFTの特性が劣化すという欠点が
ある。
また多結晶シリコンであつても、結晶粒界では
非晶質シリコンと同様なことがあり、多結晶シリ
コン形成後に、200〜400℃の温度で、水素雰囲気
のプラズマ中におき、結晶粒界に水素を添加して
いる。そのため、製造工程が増加し、また水素添
加以後は温度を上げることができないという欠点
がある。
非晶質シリコンと同様なことがあり、多結晶シリ
コン形成後に、200〜400℃の温度で、水素雰囲気
のプラズマ中におき、結晶粒界に水素を添加して
いる。そのため、製造工程が増加し、また水素添
加以後は温度を上げることができないという欠点
がある。
以上のように、従来の構造および製法による薄
膜トランジスタでは、低温プロセスで、ソース、
ドレインおよびゲート電極のシート抵抗を小さく
できないことと、水素処理化に特別な工程が必要
であり、その後で高温熱処理できないという欠点
がある。
膜トランジスタでは、低温プロセスで、ソース、
ドレインおよびゲート電極のシート抵抗を小さく
できないことと、水素処理化に特別な工程が必要
であり、その後で高温熱処理できないという欠点
がある。
本発明の目的は、電気的特性が安定で、低温で
製造することができ、工程が簡単なTFTの製法
を提供することにある。
製造することができ、工程が簡単なTFTの製法
を提供することにある。
本発明のTFTの製法の特徴は、絶縁基板上に
島状の多結晶シリコン層を形成し、その上にゲー
ト絶縁膜となる酸化シリコン層及びゲート電極と
なる水素添加のｎ形非晶質シリコン層とを形成
し、さらに金属膜を堆積させた後、熱処理によ
り、少なくとも前記非晶質シリコンの側面を含む
全表面、及び前記多結晶シリコン表面のチヤンネ
ル領域近傍に、前記非晶質シリコン及び多結晶シ
リコンを露出させることなく金属シリサイドを形
成し、同時に前記非晶質シリコン中の水素を前記
酸化シリコン層を通して前記多結晶シリコンのチ
ヤンネル領域近傍に拡散させる工程を有すること
にある。
島状の多結晶シリコン層を形成し、その上にゲー
ト絶縁膜となる酸化シリコン層及びゲート電極と
なる水素添加のｎ形非晶質シリコン層とを形成
し、さらに金属膜を堆積させた後、熱処理によ
り、少なくとも前記非晶質シリコンの側面を含む
全表面、及び前記多結晶シリコン表面のチヤンネ
ル領域近傍に、前記非晶質シリコン及び多結晶シ
リコンを露出させることなく金属シリサイドを形
成し、同時に前記非晶質シリコン中の水素を前記
酸化シリコン層を通して前記多結晶シリコンのチ
ヤンネル領域近傍に拡散させる工程を有すること
にある。
第１図ａ，ｂにより、本発明の一実施例を説明
する。
する。
絶縁基板１１の上に、多結晶シリコンの薄膜の
島１２があり、ゲート絶縁膜１３を介して、ｎ形
不純物をドープし、水素添加した非晶質シリコン
膜１４がある。ソースおよびドレイン領域には、
金属シリサイド層１５，１６があり、ゲート電極
の表面に、金属シリサイド層１７がある。その上
にパツシベーシヨン膜１８があり、スルホールを
介して、電極１９が、ソース、ドレイン領域に接
続して形成されている。尚、第１図ａではゲート
絶縁膜１３とパツシベーシヨン膜１８は省略され
ている。
島１２があり、ゲート絶縁膜１３を介して、ｎ形
不純物をドープし、水素添加した非晶質シリコン
膜１４がある。ソースおよびドレイン領域には、
金属シリサイド層１５，１６があり、ゲート電極
の表面に、金属シリサイド層１７がある。その上
にパツシベーシヨン膜１８があり、スルホールを
介して、電極１９が、ソース、ドレイン領域に接
続して形成されている。尚、第１図ａではゲート
絶縁膜１３とパツシベーシヨン膜１８は省略され
ている。
ソース、ドレインは、金属シリサイド層１５，
１６であるので、電極１９との接続がよく、また
横方向のシート抵抗が小さく、内部直列抵抗が小
さい。また、本図では説明していないが、また、
ソース、ドレイン領域の金属シリサイド層を設け
た多結晶シリコン層を延ばして、配線として使用
しても、配線抵抗が異常に大きくなることはな
い。
１６であるので、電極１９との接続がよく、また
横方向のシート抵抗が小さく、内部直列抵抗が小
さい。また、本図では説明していないが、また、
ソース、ドレイン領域の金属シリサイド層を設け
た多結晶シリコン層を延ばして、配線として使用
しても、配線抵抗が異常に大きくなることはな
い。
ゲート電極も、上記と同様であり、金属シリサ
イド膜のついた非晶質シリコン膜も、横方向のシ
ート抵抗が低くそのままゲート配線に用いること
もできる。
イド膜のついた非晶質シリコン膜も、横方向のシ
ート抵抗が低くそのままゲート配線に用いること
もできる。
金属シリサイドは水素を通過させにくい性質を
持つている。従つて、非晶質シリコン膜１４は、
表面および側面を金属シリサイド１７で覆われて
いるので、添加された水素は、外へ逃げにくい。
そこで、金属シリサイド形成時やその後の熱処理
で水素は、下側のゲート絶縁膜１３を通過して、
多結晶シリコン１２に拡散されるので、多結晶シ
リコンに水素を添加することができ簡単に水素化
処理することができる。
持つている。従つて、非晶質シリコン膜１４は、
表面および側面を金属シリサイド１７で覆われて
いるので、添加された水素は、外へ逃げにくい。
そこで、金属シリサイド形成時やその後の熱処理
で水素は、下側のゲート絶縁膜１３を通過して、
多結晶シリコン１２に拡散されるので、多結晶シ
リコンに水素を添加することができ簡単に水素化
処理することができる。
このような構成では、非晶質シリコン膜１４
と、多結晶シリコン薄膜１２中の水素はゲート絶
縁膜１３の横方向からの逸脱を除けばほとんど消
失しないので、熱処理が加わつてもゲート電極は
低抵抗に保持され、TFTとしての特性の経年変
化もほとんどない。
と、多結晶シリコン薄膜１２中の水素はゲート絶
縁膜１３の横方向からの逸脱を除けばほとんど消
失しないので、熱処理が加わつてもゲート電極は
低抵抗に保持され、TFTとしての特性の経年変
化もほとんどない。
次に第２図により、本発明の製法を説明する。
(a) 絶縁基板１１の上に多結晶シリコン１２を形
成し、ホトエツチングにより、島を形成する。
成し、ホトエツチングにより、島を形成する。
(b) CVD法により、SiO2膜１３を形成し、ゲー
ト絶縁膜とする。その上に、水素とｎ形不純物
をドープした非晶質シリコン膜１４を、プラズ
マCVD等のCVD法で形成する。
ト絶縁膜とする。その上に、水素とｎ形不純物
をドープした非晶質シリコン膜１４を、プラズ
マCVD等のCVD法で形成する。
(c) 非晶質シリコン膜１４をホトエツチングの技
術で一部除去する。残つた非晶質シリコンをマ
スクとして、SiO2膜１３を除去する。
術で一部除去する。残つた非晶質シリコンをマ
スクとして、SiO2膜１３を除去する。
(d) 金属２０をスパツタ法等で形成する。
(e) 200〜500℃の熱処理により、金属とシリコン
を反応させ、金属シリサイド１５，１６，１７
にする。その後、酸処理により、SiO2膜上に
ついた金属膜および未反応の金属膜を除去す
る。
を反応させ、金属シリサイド１５，１６，１７
にする。その後、酸処理により、SiO2膜上に
ついた金属膜および未反応の金属膜を除去す
る。
(f) SiO2、PSG（リンガラス）、SiN（ちつ化シリ
コン）等のパツシベーシヨン膜１８を形成し、
ホトエツチングにより、スルホールを設ける。
コン）等のパツシベーシヨン膜１８を形成し、
ホトエツチングにより、スルホールを設ける。
(g) 電極層１９をスパツタ法等でつけ、ホトエツ
チングにより、パターニングする。
チングにより、パターニングする。
上記工程で、チヤネル領域の水素化処理は、金
属とシリコンの反応のための熱処理時に行なうこ
ともできるし、必要な場合には、シリサイド形成
後に、熱処理温度を上げて、水素を拡散させる工
程を取ることもできる。
属とシリコンの反応のための熱処理時に行なうこ
ともできるし、必要な場合には、シリサイド形成
後に、熱処理温度を上げて、水素を拡散させる工
程を取ることもできる。
以上の説明では、多結晶シリコンで島状半導体
薄膜を形成しているが、これは非晶質シリコンで
あつてもよい。また、ソース、ドレインの各電極
が接触される領域に不純物が拡散されたｐチヤネ
ルMOSFET、ｎチヤネルMOSFETにも本発明
は適用できる。
薄膜を形成しているが、これは非晶質シリコンで
あつてもよい。また、ソース、ドレインの各電極
が接触される領域に不純物が拡散されたｐチヤネ
ルMOSFET、ｎチヤネルMOSFETにも本発明
は適用できる。
また、半導体薄膜のチヤネル領域を除く全体に
金属シリサイドを設けても良い。
金属シリサイドを設けても良い。
本発明によれば、ゲート電極として水素を多数
含んだ非晶質シリコンを使用するので、低温のプ
ロセスでゲート電極のシート抵抗の小さいTFT
が形成できる。さらに、金属シリサイド膜を形成
することにより、ゲート電極のシート抵抗が小さ
くすることができる。また、セルフアライメント
により、ゲート電極と同時に、トランジスタのソ
ース、ドレイン領域にシリサイドを形成すること
ができ、ソース、ドレインのシート抵抗も小さく
することができる。また、シリサイド膜を形成す
る熱処理と同じ工程で水素化処理が可能になり、
工程が増加しない。また、その後に熱処理があつ
たとしても、水素が逃げ出すことはなく、特性は
安定化する。
含んだ非晶質シリコンを使用するので、低温のプ
ロセスでゲート電極のシート抵抗の小さいTFT
が形成できる。さらに、金属シリサイド膜を形成
することにより、ゲート電極のシート抵抗が小さ
くすることができる。また、セルフアライメント
により、ゲート電極と同時に、トランジスタのソ
ース、ドレイン領域にシリサイドを形成すること
ができ、ソース、ドレインのシート抵抗も小さく
することができる。また、シリサイド膜を形成す
る熱処理と同じ工程で水素化処理が可能になり、
工程が増加しない。また、その後に熱処理があつ
たとしても、水素が逃げ出すことはなく、特性は
安定化する。
第１図は、本発明になるTFTの一実施例を示
しており、ａは平面図、ｂはａのＡ−Ａ切断線に
沿う断面図、第２図は、本発明製法を示す製造工
程毎の断面図、第３図は、従来のTFTを製造工
程毎に示す断面図である。 １１……絶縁基板、１２……多結晶シリコン、
１３……ゲート絶縁膜、１４……非晶質シリコ
ン、１５〜１７……金属シリサイド、１８……パ
ツシベーシヨン膜、１９……電極。
しており、ａは平面図、ｂはａのＡ−Ａ切断線に
沿う断面図、第２図は、本発明製法を示す製造工
程毎の断面図、第３図は、従来のTFTを製造工
程毎に示す断面図である。 １１……絶縁基板、１２……多結晶シリコン、
１３……ゲート絶縁膜、１４……非晶質シリコ
ン、１５〜１７……金属シリサイド、１８……パ
ツシベーシヨン膜、１９……電極。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に多結晶シリコンからなるチヤン
ネル領域、ゲート絶縁膜、ゲート電極、ソース電
極及びドレイン電極を有する薄膜トランジスタの
製造方法において、以下の工程を有することを特
徴とする薄膜トランジスタの製造方法。 (1) 絶縁基板上に多結晶シリコンからなる島を形
成する工程、 (2) その上に酸化シリコン層と水素添加のｎ形非
晶質シリコン層とを順次形成する工程、 (3) 前記多結晶シリコン上に前記非晶質シリコン
の一部及びその下の酸化シリコンを残し、他の
部分の非晶質シリコン及び酸化シリコンを除去
する工程、 (4) 少なくとも前記非晶質シリコンの側面を含む
全表面、及び前記多結晶シリコン表面のチヤン
ネル領域近傍に、前記非晶質シリコン及び多結
晶シリコンを露出させることなく金属膜を堆積
させる工程、 (5) 熱処理により、少なくとも前記非晶質シリコ
ンの側面を含む全表面、及び前記多結晶シリコ
ン表面のチヤンネル領域近傍に、前記非晶質シ
リコン及び多結晶シリコンを露出させることな
く金属シリサイドを形成し、同時に前記非晶質
シリコン中の水素を前記酸化シリコン層を通し
て前記多結晶シリコンのチヤンネル領域近傍に
拡散させる工程。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11881185A JPS61278163A (ja) | 1985-06-03 | 1985-06-03 | 薄膜トランジスタの製造方法 |
| DE86104695T DE3688758T2 (de) | 1985-04-08 | 1986-04-07 | Dünnfilmtransistor auf isolierendem Substrat. |
| EP86104695A EP0197531B1 (en) | 1985-04-08 | 1986-04-07 | Thin film transistor formed on insulating substrate |
| US07/113,360 US4954855A (en) | 1985-04-08 | 1987-10-28 | Thin film transistor formed on insulating substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11881185A JPS61278163A (ja) | 1985-06-03 | 1985-06-03 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61278163A JPS61278163A (ja) | 1986-12-09 |
| JPH0551176B2 true JPH0551176B2 (ja) | 1993-07-30 |
Family
ID=14745715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11881185A Granted JPS61278163A (ja) | 1985-04-08 | 1985-06-03 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61278163A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624797B2 (ja) * | 1988-09-20 | 1997-06-25 | 株式会社日立製作所 | アクティブマトリクス基板の製造方法 |
| EP0689085B1 (en) * | 1994-06-20 | 2003-01-29 | Canon Kabushiki Kaisha | Display device and manufacture method for the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911681A (ja) * | 1982-07-12 | 1984-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造法 |
-
1985
- 1985-06-03 JP JP11881185A patent/JPS61278163A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911681A (ja) * | 1982-07-12 | 1984-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61278163A (ja) | 1986-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |