JPH1098199A - シリサイドを用いたポリシリコン薄膜トランジスタ及び製造方法 - Google Patents
シリサイドを用いたポリシリコン薄膜トランジスタ及び製造方法Info
- Publication number
- JPH1098199A JPH1098199A JP9185997A JP18599797A JPH1098199A JP H1098199 A JPH1098199 A JP H1098199A JP 9185997 A JP9185997 A JP 9185997A JP 18599797 A JP18599797 A JP 18599797A JP H1098199 A JPH1098199 A JP H1098199A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicide
- insulating film
- gate insulating
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 44
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 63
- 229920005591 polysilicon Polymers 0.000 title claims description 63
- 239000010409 thin film Substances 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 73
- 229910021334 nickel silicide Inorganic materials 0.000 claims abstract description 24
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims description 62
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 17
- 229910052748 manganese Inorganic materials 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000007790 solid phase Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 229910052804 chromium Inorganic materials 0.000 claims 3
- 238000009413 insulation Methods 0.000 abstract 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 15
- 238000000137 annealing Methods 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000001552 radio frequency sputter deposition Methods 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000012300 argon atmosphere Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013213 extrapolation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 シリサイドを用いたポリシリコンＴＦＴ並び
にその製造方法を提供する。 【解決手段】 基板１０と、前記基板上のポリシリコン
層１１と、前記ポリシリコン層上のゲート絶縁膜１３
と、前記絶縁膜上のゲート電極１４と、そして前記ゲー
ト電極の両側の半導体層１６上に形成されるソース及び
ドレイン電極１５と、ドーピングされたニッケルシリサ
イド１２とを備えることを特徴とするポリシリコン薄膜
トランジスタ。
にその製造方法を提供する。 【解決手段】 基板１０と、前記基板上のポリシリコン
層１１と、前記ポリシリコン層上のゲート絶縁膜１３
と、前記絶縁膜上のゲート電極１４と、そして前記ゲー
ト電極の両側の半導体層１６上に形成されるソース及び
ドレイン電極１５と、ドーピングされたニッケルシリサ
イド１２とを備えることを特徴とするポリシリコン薄膜
トランジスタ。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
(TFT: Thin Film Transistor)及びその製造方法に関
し、特にシリサイド(silicide)を用いたポリシリコン薄
膜トランジスタ及びその製造方法に関する。
(TFT: Thin Film Transistor)及びその製造方法に関
し、特にシリサイド(silicide)を用いたポリシリコン薄
膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】シリサイドを形成することのできるいろ
いろの種類のメタルのうち、Ｍｎ、Ｔａ、Ｔｉ、Ｗ、Ｃ
ｒ等の高融点金属と、Ｃｏ、Ｎｉ、Ｐｄ等の準貴金属等
が広く用いられている。高品質のシリサイドは、蝕刻と
形成が単純であり、強い化学的結合を有する。シリサイ
ドを形成する金属中の準貴金属は低温度（〜200℃）で
シリコンよりも金属が多いＭ2Ｓｉ形態（ここで、Ｍは
金属を示す）にシリサイドを形成する。特に、ニッケル
シリサイドは、表面全体にわたって厚さの変化が小さ
く、細く、且つ長く形成される薄いシリサイド層を形成
し、どの地点でも一定の抵抗値を提供するため、ニッケ
ルはＴＦＴの電極を形成するための物質として適当であ
る。特に、ニッケルはポリシリコンとの反応時の低い抵
抗のシリサイドを形成する。
いろの種類のメタルのうち、Ｍｎ、Ｔａ、Ｔｉ、Ｗ、Ｃ
ｒ等の高融点金属と、Ｃｏ、Ｎｉ、Ｐｄ等の準貴金属等
が広く用いられている。高品質のシリサイドは、蝕刻と
形成が単純であり、強い化学的結合を有する。シリサイ
ドを形成する金属中の準貴金属は低温度（〜200℃）で
シリコンよりも金属が多いＭ2Ｓｉ形態（ここで、Ｍは
金属を示す）にシリサイドを形成する。特に、ニッケル
シリサイドは、表面全体にわたって厚さの変化が小さ
く、細く、且つ長く形成される薄いシリサイド層を形成
し、どの地点でも一定の抵抗値を提供するため、ニッケ
ルはＴＦＴの電極を形成するための物質として適当であ
る。特に、ニッケルはポリシリコンとの反応時の低い抵
抗のシリサイドを形成する。
【０００３】一般に、ＴＦＴは、液晶表示装置(LCD)で
ピクセル電極を駆動素子或いはＳＲＡＭでスイッチング
素子として広く用いられてきた。上記のようなＴＦＴの
構造は、半導体層パターンの活性層の配置に応じて分類
される。その中のスタッガ型(staggered type)ＴＦＴ
は、半導体層間にゲート電極とソース／ドレイン電極と
が位置する構造であり、コプラナー型(coplanar type)
ＴＦＴは、半導体層の一側にゲート電極とソース／ドレ
イン電極とが位置する構造である。
ピクセル電極を駆動素子或いはＳＲＡＭでスイッチング
素子として広く用いられてきた。上記のようなＴＦＴの
構造は、半導体層パターンの活性層の配置に応じて分類
される。その中のスタッガ型(staggered type)ＴＦＴ
は、半導体層間にゲート電極とソース／ドレイン電極と
が位置する構造であり、コプラナー型(coplanar type)
ＴＦＴは、半導体層の一側にゲート電極とソース／ドレ
イン電極とが位置する構造である。
【０００４】図１０は、従来のスタッガ型ＴＦＴの断面
図である。
図である。
【０００５】従来のスタッガ型ＴＦＴは、絶縁基板上に
一定間隙置きに形成されるソース／ドレイン電極１５
と、前記ソース／ドレイン電極１５上にそれぞれ形成さ
れる高濃度にドーピングされる半導体層１６と、前記高
濃度にドーピングされた半導体層１６間の絶縁基板と高
濃度にドーピングされた半導体層との上に形成され、チ
ャネル領域として使われる半導体層１１とを含む。ゲー
ト絶縁膜１３は前記半導体層１１上に形成され、ゲート
電極１４は前記半導体層１１のチャネル部分に相当する
ゲート絶縁膜１３の一部分上に導電体物質で形成され
る。しかし、前記スタッガ型ＴＦＴにおいて、前記高濃
度にドーピングされた半導体層１５が空気中に露出され
るため、従来のスタッガ型ＴＦＴは低収率を有する。
一定間隙置きに形成されるソース／ドレイン電極１５
と、前記ソース／ドレイン電極１５上にそれぞれ形成さ
れる高濃度にドーピングされる半導体層１６と、前記高
濃度にドーピングされた半導体層１６間の絶縁基板と高
濃度にドーピングされた半導体層との上に形成され、チ
ャネル領域として使われる半導体層１１とを含む。ゲー
ト絶縁膜１３は前記半導体層１１上に形成され、ゲート
電極１４は前記半導体層１１のチャネル部分に相当する
ゲート絶縁膜１３の一部分上に導電体物質で形成され
る。しかし、前記スタッガ型ＴＦＴにおいて、前記高濃
度にドーピングされた半導体層１５が空気中に露出され
るため、従来のスタッガ型ＴＦＴは低収率を有する。
【０００６】図１１は、上記した問題を回避するために
提案された逆スタッガ型ＴＦＴの断面図である。
提案された逆スタッガ型ＴＦＴの断面図である。
【０００７】逆スタッガ型ＴＦＴは、絶縁基板１０上に
形成されるゲート電極１４と、前記構造の全面に形成さ
れるゲート絶縁膜１３と、そしてゲート電極１４上のゲ
ート絶縁膜１３上に形成される半導体層１１とを含む。
ソース／ドレイン電極１５は半導体層１１の両側と接触
して形成される。高濃度にドーピングされた半導体層１
６は、前記半導体層１１とソース／レイン電極１５との
間の界面に形成される。このようなＴＦＴ構造は、非晶
質シリコンＴＦＴに適用可能である。
形成されるゲート電極１４と、前記構造の全面に形成さ
れるゲート絶縁膜１３と、そしてゲート電極１４上のゲ
ート絶縁膜１３上に形成される半導体層１１とを含む。
ソース／ドレイン電極１５は半導体層１１の両側と接触
して形成される。高濃度にドーピングされた半導体層１
６は、前記半導体層１１とソース／レイン電極１５との
間の界面に形成される。このようなＴＦＴ構造は、非晶
質シリコンＴＦＴに適用可能である。
【０００８】図１２は、従来のコプラナー型ＴＦＴの断
面図である。従来のコプラナー型ＴＦＴは、絶縁基板１
０上にポリシリコンで形成されチャネルとして使われる
半導体層１１と、前記半導体層１１の中央部上にシリコ
ン窒化膜又は酸化膜で形成されるイオンストッパ(ion s
topper)１７と、前記イオンストッパ１７の両側の半導
体層１１上に形成される高濃度にドーピングされる半導
体層１６とを含む。シリコン酸化物又は窒化物のゲート
絶縁膜１３は全面に形成され、高濃度にドーピングされ
た半導体層１６の一部分が露出されるように除去され
る。ゲート電極１４はイオンストッパ１７上のゲート絶
縁膜１３上に形成され、ソース／ドレイン電極１５はゲ
ート電極１４の両側に、露出された高濃度にドーピング
された半導体層１６と接触するように形成される。しか
し、イオンストッパ１７（窒化物又は酸化物）は個別イ
オン注入工程でマスクとして使用されるため、従来のコ
プラナー型ＴＦＴは低収率を有する。
面図である。従来のコプラナー型ＴＦＴは、絶縁基板１
０上にポリシリコンで形成されチャネルとして使われる
半導体層１１と、前記半導体層１１の中央部上にシリコ
ン窒化膜又は酸化膜で形成されるイオンストッパ(ion s
topper)１７と、前記イオンストッパ１７の両側の半導
体層１１上に形成される高濃度にドーピングされる半導
体層１６とを含む。シリコン酸化物又は窒化物のゲート
絶縁膜１３は全面に形成され、高濃度にドーピングされ
た半導体層１６の一部分が露出されるように除去され
る。ゲート電極１４はイオンストッパ１７上のゲート絶
縁膜１３上に形成され、ソース／ドレイン電極１５はゲ
ート電極１４の両側に、露出された高濃度にドーピング
された半導体層１６と接触するように形成される。しか
し、イオンストッパ１７（窒化物又は酸化物）は個別イ
オン注入工程でマスクとして使用されるため、従来のコ
プラナー型ＴＦＴは低収率を有する。
【０００９】
【発明が解決しようとする課題】本発明の目的は、付加
電気容量が殆ど無いポリシリコンＴＦＴを提供するにあ
る。
電気容量が殆ど無いポリシリコンＴＦＴを提供するにあ
る。
【００１０】本発明の他の目的は、簡易な製造工程を有
し、工程収率を向上させるＴＦＴの製造方法を提供する
にある。
し、工程収率を向上させるＴＦＴの製造方法を提供する
にある。
【００１１】
【課題を解決するための手段】本発明のシリサイドを用
いたポリシリコンＴＦＴの特徴は、絶縁基板上に形成さ
れるチャネルとして使われる半導体の一部分の上に形成
されるゲート絶縁膜上の半導体層とゲート絶縁膜の両側
の半導体層上にイオンドーピング方法を使用してｎ型イ
オン（例えば、ｐイオン）をドーピングすることにより
形成される接触層(contact layer)として使用される不
純物半導体層とに代えて提供される付加電気容量及び板
抵抗が小さいシリサイド層と、ゲート電極と、ソース／
ドレイン電極とを含むことにある。
いたポリシリコンＴＦＴの特徴は、絶縁基板上に形成さ
れるチャネルとして使われる半導体の一部分の上に形成
されるゲート絶縁膜上の半導体層とゲート絶縁膜の両側
の半導体層上にイオンドーピング方法を使用してｎ型イ
オン（例えば、ｐイオン）をドーピングすることにより
形成される接触層(contact layer)として使用される不
純物半導体層とに代えて提供される付加電気容量及び板
抵抗が小さいシリサイド層と、ゲート電極と、ソース／
ドレイン電極とを含むことにある。
【００１２】本発明の他のポリシリコンＴＦＴは、基板
と、前記基板上のポリシリコン層と、半導体層上のゲー
ト絶縁膜と、ゲート電極上に形成され、ゲート電極とし
て使われる第１シリサイド層と、そして第１シリサイド
層の両側の半導体層間に形成され、ソース／ドレイン電
極として使われる第２及び第３シリサイド層とを含む。
と、前記基板上のポリシリコン層と、半導体層上のゲー
ト絶縁膜と、ゲート電極上に形成され、ゲート電極とし
て使われる第１シリサイド層と、そして第１シリサイド
層の両側の半導体層間に形成され、ソース／ドレイン電
極として使われる第２及び第３シリサイド層とを含む。
【００１３】本発明の完全自己整列型プレーナポリシリ
コンＴＦＴの製造方法の特徴は、絶縁基板上のポリシリ
コン層上にゲート絶縁膜を形成する段階と、ゲート絶縁
膜上に非晶質シリコン層を形成する段階と、非晶質シリ
コン層とゲート絶縁膜とを選択的に除去してチャネル領
域上の非晶質シリコン層とゲート絶縁膜のそれぞれの一
部分にのみ残るようにする段階と、非晶質シリコン層を
シリサイド層に変換する段階と、ゲート絶縁膜の両側の
ソース／ドレインとして使われるポリシリコン層をシリ
サイド層に変換する段階と、そしてシリサイドのゲート
電極及びソース／ドレイン電極を形成する段階とを備え
るにある。
コンＴＦＴの製造方法の特徴は、絶縁基板上のポリシリ
コン層上にゲート絶縁膜を形成する段階と、ゲート絶縁
膜上に非晶質シリコン層を形成する段階と、非晶質シリ
コン層とゲート絶縁膜とを選択的に除去してチャネル領
域上の非晶質シリコン層とゲート絶縁膜のそれぞれの一
部分にのみ残るようにする段階と、非晶質シリコン層を
シリサイド層に変換する段階と、ゲート絶縁膜の両側の
ソース／ドレインとして使われるポリシリコン層をシリ
サイド層に変換する段階と、そしてシリサイドのゲート
電極及びソース／ドレイン電極を形成する段階とを備え
るにある。
【００１４】本発明の自己整列型プレーナポリシリコン
ＴＦＴの製造方法の特徴は、絶縁基板上にポリシリコン
層を形成する段階と、前記ポリシリコン層上にゲート絶
縁膜を形成する段階と、ゲート絶縁膜上に非晶質シリコ
ン層を形成する段階と、前記非晶質シリコン層とゲート
絶縁膜とを選択的に除去してチャネル領域上にのみ残る
ようにする段階と、非晶質シリコン層をシリサイド層に
変換してゲート電極を形成する段階と、そしてゲート絶
縁膜の側面にあるポリシリコン層をシリサイド層に変換
してソース及びドレイン電極を形成する段階とを備える
ことにある。
ＴＦＴの製造方法の特徴は、絶縁基板上にポリシリコン
層を形成する段階と、前記ポリシリコン層上にゲート絶
縁膜を形成する段階と、ゲート絶縁膜上に非晶質シリコ
ン層を形成する段階と、前記非晶質シリコン層とゲート
絶縁膜とを選択的に除去してチャネル領域上にのみ残る
ようにする段階と、非晶質シリコン層をシリサイド層に
変換してゲート電極を形成する段階と、そしてゲート絶
縁膜の側面にあるポリシリコン層をシリサイド層に変換
してソース及びドレイン電極を形成する段階とを備える
ことにある。
【００１５】本発明の自己整列型プレーナポリシリコン
ＴＦＴの他の製造方法の特徴は、絶縁基板上に第１半導
体層を形成する段階と、前記第１半導体層上にゲート絶
縁膜を形成する段階と、前記ゲート絶縁膜上に第２半導
体層を形成する段階と、前記ゲート絶縁膜と第２半導体
層とをパターニングして第１半導体層の第１及び第２側
面部分を露出する段階と、第１半導体層の第１及び第２
側面部分と第２半導体層をイオンドーピングする段階
と、そして第１半導体層の第１及び第２側面部とゲート
絶縁膜との上にシリサイド層を形成する段階とを備える
にある。
ＴＦＴの他の製造方法の特徴は、絶縁基板上に第１半導
体層を形成する段階と、前記第１半導体層上にゲート絶
縁膜を形成する段階と、前記ゲート絶縁膜上に第２半導
体層を形成する段階と、前記ゲート絶縁膜と第２半導体
層とをパターニングして第１半導体層の第１及び第２側
面部分を露出する段階と、第１半導体層の第１及び第２
側面部分と第２半導体層をイオンドーピングする段階
と、そして第１半導体層の第１及び第２側面部とゲート
絶縁膜との上にシリサイド層を形成する段階とを備える
にある。
【００１６】
【発明の実施の形態】図１は、本発明の好ましい実施例
に従って製造されるニッケルシリサイドの表面の走査電
子顕微鏡写真を示す。
に従って製造されるニッケルシリサイドの表面の走査電
子顕微鏡写真を示す。
【００１７】上記のニッケルシリサイドは、１５ＷのＲ
Ｆ電力と２５０℃の温度で基板上にほぼ３００Åの厚さ
まで非晶質シリコンをＰＣＶ(Plasma Chemical vapor)
法で蒸着し、１０17〜１０18cm-2のｐイオン量(dose)で
イオンシャワーリング(ion showering)、２００℃の温
度で１５秒間１００Åの厚さのニッケルをＲＦスパッタ
リング、そして１時間の間２６０℃の温度で熱処理する
ことにより形成される。写真から明らかなように均一な
シリサイド結晶が成長される。
Ｆ電力と２５０℃の温度で基板上にほぼ３００Åの厚さ
まで非晶質シリコンをＰＣＶ(Plasma Chemical vapor)
法で蒸着し、１０17〜１０18cm-2のｐイオン量(dose)で
イオンシャワーリング(ion showering)、２００℃の温
度で１５秒間１００Åの厚さのニッケルをＲＦスパッタ
リング、そして１時間の間２６０℃の温度で熱処理する
ことにより形成される。写真から明らかなように均一な
シリサイド結晶が成長される。
【００１８】図２は、本発明の好ましい実施例によるイ
オンドーピングされた非晶質シリコン上に蒸着されるニ
ッケルからなるニッケルシリサイド層の板抵抗対アニー
リング温度を示すグラフである。上記のアニーリング時
間は、各々の場合ごとに１時間ずつである。上記のグラ
フは、アニーリング温度が約２００℃であるときに板抵
抗が約５０Ω/cm2であっても、アニーリング温度が約２
３０℃であるときに板抵抗が５Ω/cm2以下に急激に落ち
ることを示す。前記アニーリング温度が２６０℃である
ときの板抵抗は約１Ω/cm2の範囲である。この曲線の補
外法(extrapolation)は、アニーリング温度がもっと高
くても板抵抗は実質的に一定であるということを示す。
よって、ニッケルシリサイドがポリシリコンＴＦＴから
要求される低抵抗電極を有するため、ニッケルシリサイ
ドは自己整列型ポリシリコンＴＦＴに適用することがで
きる。
オンドーピングされた非晶質シリコン上に蒸着されるニ
ッケルからなるニッケルシリサイド層の板抵抗対アニー
リング温度を示すグラフである。上記のアニーリング時
間は、各々の場合ごとに１時間ずつである。上記のグラ
フは、アニーリング温度が約２００℃であるときに板抵
抗が約５０Ω/cm2であっても、アニーリング温度が約２
３０℃であるときに板抵抗が５Ω/cm2以下に急激に落ち
ることを示す。前記アニーリング温度が２６０℃である
ときの板抵抗は約１Ω/cm2の範囲である。この曲線の補
外法(extrapolation)は、アニーリング温度がもっと高
くても板抵抗は実質的に一定であるということを示す。
よって、ニッケルシリサイドがポリシリコンＴＦＴから
要求される低抵抗電極を有するため、ニッケルシリサイ
ドは自己整列型ポリシリコンＴＦＴに適用することがで
きる。
【００１９】図３は、本発明の好ましい実施例のシリサ
イドを用いたポリシリコンＴＦＴの断面図である。
イドを用いたポリシリコンＴＦＴの断面図である。
【００２０】図３に示すように、ポリシリコンＴＦＴ
は、石英或いはグラスからなる絶縁基板１０上に或いは
絶縁基板に蒸着された酸化膜上に形成される半導体層１
１と、全面に酸化膜又は窒化膜からなるゲート絶縁膜１
３とを含む。ここで、ゲート絶縁膜１２の一部分を除去
してシリコン層１１を露出させる。高濃度にドーピング
された半導体層１６は、ゲート絶縁膜１３と露出された
半導体層１１との上に形成され、ドーピングされたニッ
ケルシリサイド１２は、高濃度にドーピングされた半導
体層１６上に形成される。高濃度にドーピングされた半
導体層１６とドーピングされたニッケルシリサイド層１
２は、それぞれ半導体層１１上のソース／ドレイン電極
１５とゲート絶縁膜１３上のゲート電極１４を構成す
る。
は、石英或いはグラスからなる絶縁基板１０上に或いは
絶縁基板に蒸着された酸化膜上に形成される半導体層１
１と、全面に酸化膜又は窒化膜からなるゲート絶縁膜１
３とを含む。ここで、ゲート絶縁膜１２の一部分を除去
してシリコン層１１を露出させる。高濃度にドーピング
された半導体層１６は、ゲート絶縁膜１３と露出された
半導体層１１との上に形成され、ドーピングされたニッ
ケルシリサイド１２は、高濃度にドーピングされた半導
体層１６上に形成される。高濃度にドーピングされた半
導体層１６とドーピングされたニッケルシリサイド層１
２は、それぞれ半導体層１１上のソース／ドレイン電極
１５とゲート絶縁膜１３上のゲート電極１４を構成す
る。
【００２１】この実施例において、ゲート絶縁膜１３と
オーバーライング(overlying)半導体層１６とは、半導
体層１１のチャネル領域へのイオン注入を阻止又は防止
する。従って、ゲート絶縁膜１３とゲート絶縁膜１３の
両側上の半導体層１１とへイオンを注入して、高濃度に
ドーピングされた半導体層１６を形成することが可能で
ある（この工程は、ニッケルシリサイド層１２を形成す
る前に実行する）。この工程により、イオンストッパ(i
on stopper)は必要としなくなる。ゆえに、付加半導体
層がゲート絶縁膜上に形成され、シリサイド層に変換さ
れるため、本発明のポリシリコンＴＦＴはイオンストッ
パを形成する段階を必要としなくなる。又、前記ゲート
絶縁膜上のニッケルシリサイド層のゲート電極がソース
／ドレイン領域を有する自己整列構造を形成するため、
前記ＴＦＴの製造工程は簡単になり、製造収率は上昇す
る。
オーバーライング(overlying)半導体層１６とは、半導
体層１１のチャネル領域へのイオン注入を阻止又は防止
する。従って、ゲート絶縁膜１３とゲート絶縁膜１３の
両側上の半導体層１１とへイオンを注入して、高濃度に
ドーピングされた半導体層１６を形成することが可能で
ある（この工程は、ニッケルシリサイド層１２を形成す
る前に実行する）。この工程により、イオンストッパ(i
on stopper)は必要としなくなる。ゆえに、付加半導体
層がゲート絶縁膜上に形成され、シリサイド層に変換さ
れるため、本発明のポリシリコンＴＦＴはイオンストッ
パを形成する段階を必要としなくなる。又、前記ゲート
絶縁膜上のニッケルシリサイド層のゲート電極がソース
／ドレイン領域を有する自己整列構造を形成するため、
前記ＴＦＴの製造工程は簡単になり、製造収率は上昇す
る。
【００２２】図４、図５は、本発明の好ましい実施例の
シリサイドを用いたポリシリコンＴＦＴの製造工程を示
す。
シリサイドを用いたポリシリコンＴＦＴの製造工程を示
す。
【００２３】図４に示すように、半導体層１１、ゲート
絶縁膜１３は順次に絶縁基板１０上に形成される。又、
別の半導体層はゲート絶縁膜１３上に形成される。ゲー
ト絶縁膜１３とゲート絶縁膜上の半導体層とをパターニ
ングし、イオンシャワーリングを行って、ゲート絶縁膜
上の半導体層とゲート絶縁膜１３の両側の露出された半
導体層１１とに高濃度にドーピングされた半導体層１６
を形成する。
絶縁膜１３は順次に絶縁基板１０上に形成される。又、
別の半導体層はゲート絶縁膜１３上に形成される。ゲー
ト絶縁膜１３とゲート絶縁膜上の半導体層とをパターニ
ングし、イオンシャワーリングを行って、ゲート絶縁膜
上の半導体層とゲート絶縁膜１３の両側の露出された半
導体層１１とに高濃度にドーピングされた半導体層１６
を形成する。
【００２４】図５に示すように、３０Åの厚さのニッケ
ルを高濃度にドーピングされた半導体層１６上でＲＦス
パッタリングして、ニッケルシリサイド層１２をゲート
絶縁膜１３の上部とゲート絶縁膜１３の両側の半導体層
１１上に形成する。上記のスパッタリングにおいて、６
Ｎ純度(purity)のニッケルターゲットは、３×１０-6To
rrの初期真空下で２００℃の温度で２０分間加熱する。
前記スパッタリングは７５ＷのＲＦ電力で５秒間行われ
る。次いで、２６０℃の基板温度で１時間の間アルゴン
雰囲気で前記物質を熱処理してニッケルシリサイド層１
２を形成する。シリコンと反応しなかった残りのニッケ
ルをＨＮＯ3とＨＣＬとの混合液(1:5の比率）で除去す
る。
ルを高濃度にドーピングされた半導体層１６上でＲＦス
パッタリングして、ニッケルシリサイド層１２をゲート
絶縁膜１３の上部とゲート絶縁膜１３の両側の半導体層
１１上に形成する。上記のスパッタリングにおいて、６
Ｎ純度(purity)のニッケルターゲットは、３×１０-6To
rrの初期真空下で２００℃の温度で２０分間加熱する。
前記スパッタリングは７５ＷのＲＦ電力で５秒間行われ
る。次いで、２６０℃の基板温度で１時間の間アルゴン
雰囲気で前記物質を熱処理してニッケルシリサイド層１
２を形成する。シリコンと反応しなかった残りのニッケ
ルをＨＮＯ3とＨＣＬとの混合液(1:5の比率）で除去す
る。
【００２５】図６は、本発明の好ましい実施例の不純物
ニッケルシリサイドを用いたレーザ熱処理したポリシリ
コンＴＦＴの転移特性(transition characteristics)を
示す。ポリシリコンＴＦＴは、例えば(39〜79)μm/(13
〜33)μmのチャネル幅／長さを有する。１Ｖのドレイン
電圧から得られるしきい電圧と電界効果移動度はそれぞ
れ０．５Ｖと３０．６cm2/Vsである。上記図面は、漏洩
電流がほぼ１０-10Ａであり、ｏｎ／ｏｆｆ電流の割合
は１０6以上であることを示す。
ニッケルシリサイドを用いたレーザ熱処理したポリシリ
コンＴＦＴの転移特性(transition characteristics)を
示す。ポリシリコンＴＦＴは、例えば(39〜79)μm/(13
〜33)μmのチャネル幅／長さを有する。１Ｖのドレイン
電圧から得られるしきい電圧と電界効果移動度はそれぞ
れ０．５Ｖと３０．６cm2/Vsである。上記図面は、漏洩
電流がほぼ１０-10Ａであり、ｏｎ／ｏｆｆ電流の割合
は１０6以上であることを示す。
【００２６】図７は、本発明の好ましい実施例のドーピ
ングされたニッケルシリサイドを用いたレーザ熱処理し
たポリシリコンＴＦＴの出力特性を示すグラフである。
図７は、ドレイン電圧が低いとき、電流クラウディング
効果(current crowding effect)とキンク効果(kink eff
ect)とが現れない。
ングされたニッケルシリサイドを用いたレーザ熱処理し
たポリシリコンＴＦＴの出力特性を示すグラフである。
図７は、ドレイン電圧が低いとき、電流クラウディング
効果(current crowding effect)とキンク効果(kink eff
ect)とが現れない。
【００２７】図８は、本発明の好ましい実施例の不純物
ニッケルシリサイドを用いた固相結晶化ポリシリコンＴ
ＦＴの転移特性を示す。ポリシリコンＴＦＴは、例えば
(39〜79)μm/(13〜33)μmのチャネル幅／長さを有す
る。上記図面は漏洩電流がほぼ１０-10Ａ以下であり、
ｏｎ／ｏｆｆ電流の割合は１０6以上であることを示
す。
ニッケルシリサイドを用いた固相結晶化ポリシリコンＴ
ＦＴの転移特性を示す。ポリシリコンＴＦＴは、例えば
(39〜79)μm/(13〜33)μmのチャネル幅／長さを有す
る。上記図面は漏洩電流がほぼ１０-10Ａ以下であり、
ｏｎ／ｏｆｆ電流の割合は１０6以上であることを示
す。
【００２８】図９は、本発明の好ましい実施例の不純物
ニッケルシリサイドを用いた固相結晶化ポリシリコンＴ
ＦＴの出力特性を示すグラフである。図９は、ドレイン
電圧が低いときにも、電流クラウディング効果とキンク
効果とが無いことを示す。本発明の結晶化されたポリシ
リコンＴＦＴは、９．６cm2/Vsの電界効果移動度と５．
９Ｖのしきい電圧を有する。上記の値は、出力特性曲線
の線形区域から得られるゲート電圧に基づいてチャネル
トランスコンダクタンスｇdで計算させられた値であ
る。
ニッケルシリサイドを用いた固相結晶化ポリシリコンＴ
ＦＴの出力特性を示すグラフである。図９は、ドレイン
電圧が低いときにも、電流クラウディング効果とキンク
効果とが無いことを示す。本発明の結晶化されたポリシ
リコンＴＦＴは、９．６cm2/Vsの電界効果移動度と５．
９Ｖのしきい電圧を有する。上記の値は、出力特性曲線
の線形区域から得られるゲート電圧に基づいてチャネル
トランスコンダクタンスｇdで計算させられた値であ
る。
【図１】本発明の実施例のニッケルシリサイドの表面の
走査電子顕微鏡写真(electronmicroscopic photograp
h)。
走査電子顕微鏡写真(electronmicroscopic photograp
h)。
【図２】本発明の実施例のイオンドーピングされた非晶
質シリコン上に蒸着されるニッケルからなるニッケルシ
リサイド層の板抵抗対アニーリング温度を示すグラフ。
質シリコン上に蒸着されるニッケルからなるニッケルシ
リサイド層の板抵抗対アニーリング温度を示すグラフ。
【図３】本発明の実施例のシリサイドを用いたポリシリ
コンＴＦＴの断面図。
コンＴＦＴの断面図。
【図４】本発明の実施例のシリサイドを用いたポリシリ
コンＴＦＴの製造工程図。
コンＴＦＴの製造工程図。
【図５】本発明の実施例のシリサイドを用いたポリシリ
コンＴＦＴの製造工程図。
コンＴＦＴの製造工程図。
【図６】本発明の実施例のシリサイドを用いた、レーザ
アニーリングされたポリシリコンＴＦＴの転移(transit
ion)特性を示す図。
アニーリングされたポリシリコンＴＦＴの転移(transit
ion)特性を示す図。
【図７】本発明の実施例のシリサイドを用いた、レーザ
アニーリングされたポリシリコンＴＦＴの出力特性を示
す図。
アニーリングされたポリシリコンＴＦＴの出力特性を示
す図。
【図８】本発明の実施例のシリサイドを用いた、レーザ
アニーリングされたポリシリコンＴＦＴの転移特性を示
す図。
アニーリングされたポリシリコンＴＦＴの転移特性を示
す図。
【図９】本発明の実施例のシリサイドを用いた、レーザ
アニーリングされたポリシリコンＴＦＴの出力特性を示
す図。
アニーリングされたポリシリコンＴＦＴの出力特性を示
す図。
【図１０】従来のスタッガ型(staggered type)ＴＦＴの
断面図。
断面図。
【図１１】逆スタッガ型ＴＦＴの断面図。
【図１２】従来のコプラナー型(coplanar type)ＴＦＴ
の断面図。
の断面図。
１０ 絶縁基板 １１ 半導体層 １２ ドーピングされたニッケルシリサイド １３ ゲート絶縁膜 １４ ゲート電極 １５ ソース／ドレイン電極 １６ 半導体層 １７ イオンストッパ(ion stopper)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｚ
Claims (24)
- 【請求項１】 基板と、 前記基板上のポリシリコン層と、 前記ポリシリコン層上のゲート絶縁膜と、 前記絶縁膜上のゲート電極と、 前記ゲート電極の両側の半導体層上に形成されるソース
及びドレイン電極と、を備えることを特徴とするポリシ
リコン薄膜トランジスタ。 - 【請求項２】 前記ゲート電極がシリサイドで形成され
ることを特徴とする請求項１に記載のポリシリコン薄膜
トランジスタ。 - 【請求項３】 前記ゲート電極が、前記ゲート絶縁膜上
に形成される非晶質シリコン上にシリサイドで形成され
ることを特徴とする請求項１に記載のポリシリコン薄膜
トランジスタ。 - 【請求項４】 前記ゲート電極が、ゲート絶縁膜上に形
成されるドーピングされた非晶質シリコン上にシリサイ
ドで形成されることを特徴とする請求項１に記載のポリ
シリコン薄膜トランジスタ。 - 【請求項５】 基板と、 前記基板上に形成されるポリシリコン層と、 前記ポリシリコン層上に形成されるゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、ゲート電極として使わ
れる第１シリサイドと、 前記第１シリサイドの両側のポリシリコン層上にソース
及びドレイン電極としてそれぞれ使われる第２及び第３
シリサイド層と、を備えることを特徴とするポリシリコ
ン薄膜トランジスタ。 - 【請求項６】 前記シリサイドが、Ｍｎ、Ｔａ、Ｔｉ、
Ｗ、Ｃｒ、Ｃｏ、Ｐｄ、或いはニッケルシリサイドの少
なくともいずれかを含むことを特徴とする請求項５に記
載のポリシリコン薄膜トランジスタ。 - 【請求項７】 前記ソース及びドレイン電極の間のチャ
ネルが、３９〜７９μmの幅と１３〜３３μmの長さを有
することを特徴とする請求項５に記載のポリシリコン薄
膜トランジスタ。 - 【請求項８】 前記ポリシリコン薄膜トランジスタが、
ほぼ１０-10Ａの漏洩電流と１０6以上のｏｎ／ｏｆｆ電
流比を有することを特徴とする請求項５に記載のポリシ
リコン薄膜トランジスタ。 - 【請求項９】 絶縁基板上にポリシリコン層を形成する
段階と、 前記ポリシリコン層上にゲート絶縁膜を形成する段階
と、 前記ゲート絶縁膜上に非晶質シリコン層を形成する段階
と、 前記非晶質シリコン層とゲート絶縁膜とを選択的に除去
してチャネル領域上にのみ残るようにする段階と、 前記非晶質シリコン層をシリサイドに変換してゲート電
極を形成する段階と、 前記ゲート絶縁膜の両側のポリシリコン層をシリサイド
に変化させてソース及びドレイン電極を形成する段階
と、を備えることを特徴とする自己整列型コプラナーポ
リシリコン薄膜トランジスタの製造方法。 - 【請求項１０】 前記ポリシリコン層がレーザでアニー
リングされることを特徴とする請求項９に記載の自己整
列型コプラナーポリシリコン薄膜トランジスタの製造方
法。 - 【請求項１１】 前記ポリシリコン層は固相結晶化され
ることを特徴とする請求項９に記載の自己整列型コプラ
ナーポリシリコン薄膜トランジスタの製造方法。 - 【請求項１２】 前記シリサイドは、Ｍｎ、Ｔａ、Ｔ
ｉ、Ｗ、Ｃｒ、Ｃｏ、Ｐｄ、或いはニッケルシリサイド
の少なくともいずれかを含むことを特徴とする請求項９
に記載の自己整列型コプラナーポリシリコン薄膜トラン
ジスタの製造方法。 - 【請求項１３】 前記非晶質シリコン層が、前記シリサ
イドを形成する段階の以前にドーピングされることを特
徴とする請求項９に記載の自己整列型コプラナーポリシ
リコン薄膜トランジスタの製造方法。 - 【請求項１４】 前記ゲート絶縁膜の両側にある非晶質
シリコン層が、前記シリサイドを形成する段階の以前に
ドーピングされることを特徴とする請求項９に記載の自
己整列型コプラナーポリシリコン薄膜トランジスタの製
造方法。 - 【請求項１５】 前記ゲート絶縁膜は窒化膜で形成され
ることを特徴とする請求項９に記載の自己整列型コプラ
ナーポリシリコン薄膜トランジスタの製造方法。 - 【請求項１６】 チャネルが、約５９μmの幅と２３μm
の長さを有するように形成されることを特徴とする請求
項９に記載の自己整列型コプラナーポリシリコン薄膜ト
ランジスタの製造方法。 - 【請求項１７】 前記ポリシリコン薄膜トランジスタ
が、１０-10Ａ以下の漏洩電流と１０6以上のｏｎ／ｏｆ
ｆの電流比を有するように形成されることを特徴とする
請求項９に記載の自己整列型コプラナーポリシリコン薄
膜トランジスタの製造方法。 - 【請求項１８】 絶縁基板上に第１半導体層を形成する
段階と、 前記第１半導体層上にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜上に第２半導体層を形成する段階と、 前記ゲート絶縁膜と第２半導体層とをパターニングして
第１半導体基板の第１及び第２側面部を露出させる段階
と、 前記第１半導体層の第１及び第２側面部と第２半導体層
とをイオンドーピングする段階と、そしてゲート絶縁膜
と第１半導体層の第１及び第２側面部との上にシリサイ
ド層を形成する段階と、を備えることを特徴とする自己
整列型コプラナーポリシリコン薄膜トランジスタの製造
方法。 - 【請求項１９】 前記ポリシリコン層がレーザでアニー
リングされることを特徴とする請求項１８に記載の自己
整列型コプラナーポリシリコン薄膜トランジスタの製造
方法。 - 【請求項２０】 前記ポリシリコン層が固相結晶化され
ることを特徴とする請求項１８に記載の自己整列型コプ
ラナーポリシリコン薄膜トランジスタの製造方法。 - 【請求項２１】 前記シリサイド層が、Ｍｎ、Ｔａ、Ｔ
ｉ、Ｗ、Ｃｒ、Ｃｏ、Ｐｄ、或いはニッケルシリサイド
の少なくともいずれかを含むことを特徴とする請求項１
８に記載の自己整列型コプラナーポリシリコン薄膜トラ
ンジスタの製造方法。 - 【請求項２２】 前記ゲート絶縁膜が窒化膜で形成され
ることを特徴とする請求項１８に記載の自己整列型コプ
ラナーポリシリコン薄膜トランジスタの製造方法。 - 【請求項２３】 チャネルが、３９〜７９μmの幅と１
３〜３３μmの長さを有することを特徴とする請求項１
８に記載の自己整列型コプラナーポリシリコン薄膜トラ
ンジスタの製造方法。 - 【請求項２４】 前記ポリシリコン薄膜トランジスタ
が、ほぼ１０-10Ａの漏洩電流を有し、１０6以上のｏｎ
／ｏｆｆの電流比を有するように形成されることを特徴
とする請求項１８に記載の自己整列型コプラナーポリシ
リコン薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024818A KR100252926B1 (ko) | 1996-06-28 | 1996-06-28 | 실리사이드를 이용한 폴리실리콘 박막트랜지스터 및 제조방법 |
| KR24818/1996 | 1996-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098199A true JPH1098199A (ja) | 1998-04-14 |
Family
ID=19464086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9185997A Pending JPH1098199A (ja) | 1996-06-28 | 1997-06-27 | シリサイドを用いたポリシリコン薄膜トランジスタ及び製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH1098199A (ja) |
| KR (1) | KR100252926B1 (ja) |
| DE (1) | DE19727396B4 (ja) |
| FR (1) | FR2752338B1 (ja) |
| GB (1) | GB2314677B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100411153C (zh) * | 2003-01-10 | 2008-08-13 | 统宝光电股份有限公司 | 薄膜晶体管阵列及其驱动电路的制造方法 |
| US7550382B2 (en) | 2005-05-31 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device, evaluation method of semiconductor device, and semiconductor device |
| US7696024B2 (en) | 2006-03-31 | 2010-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8008140B2 (en) | 2004-11-04 | 2011-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including hat-shaped electrode |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020076791A (ko) * | 2001-03-30 | 2002-10-11 | 주승기 | 실리콘 박막의 결정화 방법 및 이를 이용한박막트랜지스터 제조 방법 |
| CN103943509B (zh) * | 2014-04-11 | 2017-02-15 | 深圳市华星光电技术有限公司 | 薄膜晶体管的制程方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1111823B (it) * | 1978-03-17 | 1986-01-13 | Rca Corp | Dispositivo mosfet a bassa resistenza superficiale e metodo di fabbricazione dello stesso |
| JPS57134970A (en) * | 1981-02-13 | 1982-08-20 | Citizen Watch Co Ltd | Manufacture of thin film transistor |
| JPH0693509B2 (ja) * | 1983-08-26 | 1994-11-16 | シャープ株式会社 | 薄膜トランジスタ |
| EP0197531B1 (en) * | 1985-04-08 | 1993-07-28 | Hitachi, Ltd. | Thin film transistor formed on insulating substrate |
| JPS6257252A (ja) * | 1985-09-06 | 1987-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜トランジスタ |
| GB2215126B (en) * | 1988-02-19 | 1990-11-14 | Gen Electric Co Plc | Process for manufacturing a thin film transistor |
| JP2624797B2 (ja) * | 1988-09-20 | 1997-06-25 | 株式会社日立製作所 | アクティブマトリクス基板の製造方法 |
| JP2508851B2 (ja) * | 1989-08-23 | 1996-06-19 | 日本電気株式会社 | 液晶表示素子用アクティブマトリクス基板とその製造方法 |
| GB9008214D0 (en) * | 1990-04-11 | 1990-06-13 | Gen Electric Co Plc | Semiconductor devices |
| JP3662263B2 (ja) * | 1993-02-15 | 2005-06-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100275717B1 (ko) * | 1993-12-28 | 2000-12-15 | 윤종용 | 다결정 실리콘 박막 트랜지스터 제조 방법 |
-
1996
- 1996-06-28 KR KR1019960024818A patent/KR100252926B1/ko not_active IP Right Cessation
-
1997
- 1997-06-18 GB GB9712868A patent/GB2314677B/en not_active Expired - Lifetime
- 1997-06-26 FR FR9708021A patent/FR2752338B1/fr not_active Expired - Lifetime
- 1997-06-27 DE DE19727396A patent/DE19727396B4/de not_active Expired - Lifetime
- 1997-06-27 JP JP9185997A patent/JPH1098199A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100411153C (zh) * | 2003-01-10 | 2008-08-13 | 统宝光电股份有限公司 | 薄膜晶体管阵列及其驱动电路的制造方法 |
| US8008140B2 (en) | 2004-11-04 | 2011-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including hat-shaped electrode |
| US7550382B2 (en) | 2005-05-31 | 2009-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device, evaluation method of semiconductor device, and semiconductor device |
| US8115278B2 (en) | 2005-05-31 | 2012-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device, evaluation method of semiconductor device, and semiconductor device |
| US7696024B2 (en) | 2006-03-31 | 2010-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2752338B1 (fr) | 2001-05-18 |
| KR980006438A (ko) | 1998-03-30 |
| KR100252926B1 (ko) | 2000-04-15 |
| GB9712868D0 (en) | 1997-08-20 |
| GB2314677B (en) | 2000-04-05 |
| GB2314677A (en) | 1998-01-07 |
| DE19727396B4 (de) | 2004-07-22 |
| FR2752338A1 (fr) | 1998-02-13 |
| DE19727396A1 (de) | 1998-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5864150A (en) | Hybrid polysilicon/amorphous silicon TFT and method of fabrication | |
| KR100682892B1 (ko) | 박막 트랜지스터의 제조방법 | |
| JP2731056B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2002299348A (ja) | ポリシリコン活性層を含む薄膜トランジスタ及び製造方法 | |
| US20030030108A1 (en) | Thin film transistor and method for manufacturing the same | |
| JPH07202217A (ja) | Ｌｄｄ型の多結晶シリコン薄膜トランジスタおよびその製造方法 | |
| KR100199064B1 (ko) | 박막 트랜지스터 제조방법 | |
| US6124153A (en) | Method for manufacturing a polysilicon TFT with a variable thickness gate oxide | |
| JPH0645603A (ja) | Ｍｏｓ型薄膜トランジスタ | |
| US20020137310A1 (en) | Method and apparatus for fabricating a semiconductor device | |
| KR20060062139A (ko) | 이중 열처리에 의한 다결정 박막트랜지스터 제조방법 | |
| JPH1098199A (ja) | シリサイドを用いたポリシリコン薄膜トランジスタ及び製造方法 | |
| US6784034B1 (en) | Method for fabricating a thin film transistor | |
| KR100328126B1 (ko) | 트렌치게이트구조를갖는다결정실리콘박막트랜지스터의제조방법 | |
| US20060071352A1 (en) | Thin film transistors and methods of manufacture thereof | |
| JP2857900B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR0179066B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JPH11340474A (ja) | 薄膜トランジスタの製造方法 | |
| JPH10223907A (ja) | 薄膜トランジスタ、液晶表示装置およびそれらの製造方法 | |
| KR20070000802A (ko) | 금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법 | |
| JPH0590589A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3567130B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH09181324A (ja) | 多結晶シリコン薄膜トランジスターの製造方法 | |
| JPH07263704A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2658850B2 (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20060713 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20100721 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20110721 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20130721 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |