JP2857900B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタの製造方法に係り、特に
コプラナー型薄膜トランジスタ（TFT:Thin Film Tran
sistor）の製造方法に関する。
コプラナー型薄膜トランジスタ（TFT:Thin Film Tran
sistor）の製造方法に関する。
［従来の技術］ 液晶テレビ等に使用される液晶表示装置としては、単
純マトリクス型がある。しかし、高コントラスト及び高
時分割駆動を実現するには、単純マトリクス型では限界
がある。そこで、走査電極と信号電極のマトリクス交点
部の各画素ごとにスイッチ素子と必要に応じてキャパシ
タ素子を付加・集積し、コントラストやレスポンスなど
の表示性能の向上を図るようにしたアクティブマトリク
ス型が用いられるようになってきている。特に、３端子
のスイッチ素子の中でも薄膜トランジスタ（以下、適宜
TFTと略記する）を用いたものは低電圧で動作可能であ
り、Ｃ−MOS ICとの適合性が優れていること、また周
辺回路を同一の基板上に組み込める可能性があることな
どから、将来バリスタやMIMなどの２端子の非線形素子
をしのぎ主流になると考えられている。また、TFTの半
導体材料も以前はCdSeのみであったが、アモルファスシ
リコン（ａ−Si）、ポリシリコン（ｐ−Si）などの材料
も用いられるようになっている。ｐ−Si形TFTでは応答
の速いスイッチング特性が得られるとともに、駆動回路
素子などの周辺回路をTFTマトリクス基板面に一体集積
化することが容易であるが、ａ−Si形TFTの場合には、
このような周辺回路の一体集積化は困難である。しか
し、ａ−Si形TFTの場合には、スイッチOFF時の内部抵抗
が高く、暗電流IOFFが比較的小さいので、ｐ−Si形TFT
の場合に一般に必要となる信号電荷を蓄積するためのキ
ャパシタが必要となる利点がある。また、TFTの基本構
造にはスタガー型とその積層構造を逆にした逆スタガー
型およびコプラナー型とその積層構造を逆にした逆コプ
ラナー型の４つの構造が知られている。
純マトリクス型がある。しかし、高コントラスト及び高
時分割駆動を実現するには、単純マトリクス型では限界
がある。そこで、走査電極と信号電極のマトリクス交点
部の各画素ごとにスイッチ素子と必要に応じてキャパシ
タ素子を付加・集積し、コントラストやレスポンスなど
の表示性能の向上を図るようにしたアクティブマトリク
ス型が用いられるようになってきている。特に、３端子
のスイッチ素子の中でも薄膜トランジスタ（以下、適宜
TFTと略記する）を用いたものは低電圧で動作可能であ
り、Ｃ−MOS ICとの適合性が優れていること、また周
辺回路を同一の基板上に組み込める可能性があることな
どから、将来バリスタやMIMなどの２端子の非線形素子
をしのぎ主流になると考えられている。また、TFTの半
導体材料も以前はCdSeのみであったが、アモルファスシ
リコン（ａ−Si）、ポリシリコン（ｐ−Si）などの材料
も用いられるようになっている。ｐ−Si形TFTでは応答
の速いスイッチング特性が得られるとともに、駆動回路
素子などの周辺回路をTFTマトリクス基板面に一体集積
化することが容易であるが、ａ−Si形TFTの場合には、
このような周辺回路の一体集積化は困難である。しか
し、ａ−Si形TFTの場合には、スイッチOFF時の内部抵抗
が高く、暗電流IOFFが比較的小さいので、ｐ−Si形TFT
の場合に一般に必要となる信号電荷を蓄積するためのキ
ャパシタが必要となる利点がある。また、TFTの基本構
造にはスタガー型とその積層構造を逆にした逆スタガー
型およびコプラナー型とその積層構造を逆にした逆コプ
ラナー型の４つの構造が知られている。
ところで、薄膜トランジスタにおけるIOFFの低減、安
定化のためには半導体層の超薄膜化が有効であるという
報告がある（THE 21st Conference on solid stat
e Devices and MATERIALS,1989 予稿集Ａ−６−２
（P97〜100）参照）。
定化のためには半導体層の超薄膜化が有効であるという
報告がある（THE 21st Conference on solid stat
e Devices and MATERIALS,1989 予稿集Ａ−６−２
（P97〜100）参照）。
このような薄膜トランジスタのソース、ドレインの形
成方法としては、イオン注入法を採用するのが一般的で
ある。ところが、イオン注入装置は高価でかつスループ
ットが小さく、大型基板でのデバイス量産には不適であ
る。
成方法としては、イオン注入法を採用するのが一般的で
ある。ところが、イオン注入装置は高価でかつスループ
ットが小さく、大型基板でのデバイス量産には不適であ
る。
そこで、従来のこの種のコプラナー型薄膜トランジス
タのソース、ドレインの形成方法として、例えば第２図
（Ａ）〜（Ｆ）に示すように不純物をドープした堆積層
を用いる方法が知られている。第２図（Ａ）において、
１はガラス基板であり、ガラス基板１上に先ず、CVD法
等により活性層となるノンドープアモルファスシリコン
（ｉ−Si）からなり膜厚が例えば1500Åの半導体層２を
堆積する。次いで、第２図（Ｂ）に示すように半導体層
２上にスパッタ法等によりリン（Ｐ）又は砒素（As）を
ドーピングしたn+アモルファスシリコン（n+a−Si）３
を成膜し、フォトリソグラフィを用いたパターニング方
法によって、ソース、ドレインのn+領域4,5を形成する
（第２図（Ｃ）参照）。
タのソース、ドレインの形成方法として、例えば第２図
（Ａ）〜（Ｆ）に示すように不純物をドープした堆積層
を用いる方法が知られている。第２図（Ａ）において、
１はガラス基板であり、ガラス基板１上に先ず、CVD法
等により活性層となるノンドープアモルファスシリコン
（ｉ−Si）からなり膜厚が例えば1500Åの半導体層２を
堆積する。次いで、第２図（Ｂ）に示すように半導体層
２上にスパッタ法等によりリン（Ｐ）又は砒素（As）を
ドーピングしたn+アモルファスシリコン（n+a−Si）３
を成膜し、フォトリソグラフィを用いたパターニング方
法によって、ソース、ドレインのn+領域4,5を形成する
（第２図（Ｃ）参照）。
次いで、第２図（Ｄ）に示すようにエキシマレーザ
（発光波長λ＝308nm）を用いたレーザビーム６による
レーザアニールによってアモルファスシリコン（ａ−S
i）からなる半導体層２をポリシリコン（ｐ−Si）化さ
せる。ポリシリコン化させることにより電界効果電子移
動度μを高め、応答速度の速いスイッチング特性を得る
ことができる。
（発光波長λ＝308nm）を用いたレーザビーム６による
レーザアニールによってアモルファスシリコン（ａ−S
i）からなる半導体層２をポリシリコン（ｐ−Si）化さ
せる。ポリシリコン化させることにより電界効果電子移
動度μを高め、応答速度の速いスイッチング特性を得る
ことができる。
次いで、第２図（Ｅ）に示すように、例えばプラズマ
CVD法により窒化シリコン（SiNx）からなるゲート絶縁
層７を堆積し、パターニングする。
CVD法により窒化シリコン（SiNx）からなるゲート絶縁
層７を堆積し、パターニングする。
次いで、第２図（Ｆ）に示すようにスパッタ法によ
り、例えばAlからなる導体層を堆積し、パターニングし
てソース電極８、ドレイン電極９およびゲート電極10を
形成して完成する。
り、例えばAlからなる導体層を堆積し、パターニングし
てソース電極８、ドレイン電極９およびゲート電極10を
形成して完成する。
［発明が解決しようとする課題］ しかしながら、このような従来の薄膜トランジスタに
あっては、ソース、ドレインのn+領域4,5を形成する
際、下地であるｉ−Si半導体層２との加工選択比がとれ
ないために半導体層２の超薄膜化は事実上不可能となっ
ており、従ってイオン注入方法を用いずに半導体層を超
薄膜化したコプラナー型薄膜トランジスタを製造するの
は困難なのが現状である。
あっては、ソース、ドレインのn+領域4,5を形成する
際、下地であるｉ−Si半導体層２との加工選択比がとれ
ないために半導体層２の超薄膜化は事実上不可能となっ
ており、従ってイオン注入方法を用いずに半導体層を超
薄膜化したコプラナー型薄膜トランジスタを製造するの
は困難なのが現状である。
すなわち、半導体層２となるポリシリコンは一般にバ
ルクの抵抗が低く、導電率が高いという特性があり、電
流を流したときには問題がないものの、電流を流したく
ないときであってもリーク電流が流れてしまう。このよ
うなリーク電流が増加すると液晶表示装置に用いた場合
はフリッカが多くなり、また消費電力も増大することと
なる。従って、リーク電流を抑える特性を高めるために
半導体層２をできるだけ薄くする必要があるが、従来の
構造のものでは半導体層２とn+領域4,5とは不純物（Ｐ
又はAs等）がドープされているかいないかの差のみであ
って材質はほとんど同じである。従って、製造時におい
て、n+領域4,5をパターニング加工するとき（第２図
（Ｃ）参照）に半導体層２もある程度削られる（オーバ
エッチ）ことになる。この場合、n+領域4,5が確実にパ
ターニングされないと即リークしてしまうことから半導
体層２の膜厚を予め厚くする必要がある。
ルクの抵抗が低く、導電率が高いという特性があり、電
流を流したときには問題がないものの、電流を流したく
ないときであってもリーク電流が流れてしまう。このよ
うなリーク電流が増加すると液晶表示装置に用いた場合
はフリッカが多くなり、また消費電力も増大することと
なる。従って、リーク電流を抑える特性を高めるために
半導体層２をできるだけ薄くする必要があるが、従来の
構造のものでは半導体層２とn+領域4,5とは不純物（Ｐ
又はAs等）がドープされているかいないかの差のみであ
って材質はほとんど同じである。従って、製造時におい
て、n+領域4,5をパターニング加工するとき（第２図
（Ｃ）参照）に半導体層２もある程度削られる（オーバ
エッチ）ことになる。この場合、n+領域4,5が確実にパ
ターニングされないと即リークしてしまうことから半導
体層２の膜厚を予め厚くする必要がある。
以上のようなことからコプラナー型TFTの半導体層２
の超薄膜化の実現は困難であり、イオン注入法を用いず
に半導体層を超薄膜化することが可能な薄膜トランジス
タが要望される。
の超薄膜化の実現は困難であり、イオン注入法を用いず
に半導体層を超薄膜化することが可能な薄膜トランジス
タが要望される。
本発明の目的は、イオン注入法を用いることなく半導
体層を超薄膜化した薄膜トランジスタの製造方法を提供
することにある。
体層を超薄膜化した薄膜トランジスタの製造方法を提供
することにある。
［課題を解決するための手段］ 本発明による薄膜トランジスタの製造方法は、絶縁基
板上にアモルファスシリコン半導体層を形成し、該アモ
ルファスシリコン半導体層上にドーピングマスクを形成
し、このドーピングマスクから露出する前記アモルファ
スシリコン半導体層にプラズマドーピングすると共にレ
ーザアニールをしてポリシリコン半導体層中にイオンが
拡散されたソース領域およびドレイン領域を形成し、前
記ドーピングマスクを除去してから前記ゲート絶縁層お
よび前記ソース、ドレイン、ゲート電極を形成すること
を特徴とするものである。
板上にアモルファスシリコン半導体層を形成し、該アモ
ルファスシリコン半導体層上にドーピングマスクを形成
し、このドーピングマスクから露出する前記アモルファ
スシリコン半導体層にプラズマドーピングすると共にレ
ーザアニールをしてポリシリコン半導体層中にイオンが
拡散されたソース領域およびドレイン領域を形成し、前
記ドーピングマスクを除去してから前記ゲート絶縁層お
よび前記ソース、ドレイン、ゲート電極を形成すること
を特徴とするものである。
［作用］ 上記した手段によれば、ソース領域およびドレイン領
域を形成する際にエッチング工程を用いないので半導体
層がオーバエッチされるようなことがなく、オーバエッ
チを考慮して予め薄厚を厚くしておく必要がない。ま
た、ソース、ドレイン領域の形成をプラズマドーピン
グ、レーザアニールで行なっているので、高価でかつス
ループットが小さいイオン注入法を用いることなく半導
体層を超薄膜化させることができ、トランジスタ特性の
向上を図るという上記目的を達成することができる。
域を形成する際にエッチング工程を用いないので半導体
層がオーバエッチされるようなことがなく、オーバエッ
チを考慮して予め薄厚を厚くしておく必要がない。ま
た、ソース、ドレイン領域の形成をプラズマドーピン
グ、レーザアニールで行なっているので、高価でかつス
ループットが小さいイオン注入法を用いることなく半導
体層を超薄膜化させることができ、トランジスタ特性の
向上を図るという上記目的を達成することができる。
［実施例］ 以下、本発明を図面に基づいて説明する。
第１図には本発明に係るコプラナー型薄膜トランジス
タの製造方法の一実施例が示されている。
タの製造方法の一実施例が示されている。
この実施例では、ガラス基板11上に先ずCVD法等によ
りｉ−Siからなり膜厚が例えば100Åの超薄膜の半導体
層12を堆積する（第１図（Ａ）参照）。次いで、第１図
（Ｂ）に示すように、例えばプラズマCVD法により窒化
シリコン（SiNx）からなる絶縁層を堆積し、パターニン
グしてドーピングマスク13を形成する。
りｉ−Siからなり膜厚が例えば100Åの超薄膜の半導体
層12を堆積する（第１図（Ａ）参照）。次いで、第１図
（Ｂ）に示すように、例えばプラズマCVD法により窒化
シリコン（SiNx）からなる絶縁層を堆積し、パターニン
グしてドーピングマスク13を形成する。
次いで、第１図（Ｃ）に示すようにドーピングマスク
13をマスクとして半導体層12をドーパントプラズマ14に
よりプラズマドーピングする。ここで、プラズマドーピ
ングは、例えばH2稀釈のPH3又はB2H6のプラズマ放電中
に晒すことによって行なわれ、これによってマスキング
されたところ以外の半導体層12にリン（Ｐ）又はボロン
（Ｂ）が打ち込まれる。
13をマスクとして半導体層12をドーパントプラズマ14に
よりプラズマドーピングする。ここで、プラズマドーピ
ングは、例えばH2稀釈のPH3又はB2H6のプラズマ放電中
に晒すことによって行なわれ、これによってマスキング
されたところ以外の半導体層12にリン（Ｐ）又はボロン
（Ｂ）が打ち込まれる。
次いで、第１図（Ｄ）に示すようにXeClエキシマレー
ザ（λ＝308mm）をレーザビーム15によるレーザアニー
ルによってマスキングされたところ以外がソース、ドレ
インのn+領域16,17となる。
ザ（λ＝308mm）をレーザビーム15によるレーザアニー
ルによってマスキングされたところ以外がソース、ドレ
インのn+領域16,17となる。
次いで、第１図（Ｅ）に示すようにドーピングマスク
13を除去し、その後、第１図（Ｆ）に示すように、例え
ばプラズマCVD法により窒化シリコン（SiNx）からなる
ゲート絶縁層18を堆積し、パターニングする。
13を除去し、その後、第１図（Ｆ）に示すように、例え
ばプラズマCVD法により窒化シリコン（SiNx）からなる
ゲート絶縁層18を堆積し、パターニングする。
次いで、第１図（Ｇ）に示すようにスパッタ法によ
り、例えばAlからなる導体層を堆積し、パターニングし
てソース電極19、ドレイン電極20およびゲート電極21形
成して完成する。
り、例えばAlからなる導体層を堆積し、パターニングし
てソース電極19、ドレイン電極20およびゲート電極21形
成して完成する。
上記第１図（Ｂ），（Ｅ）および（Ｆ）の各工程のSi
Nxのパターニングを沸酸系ウェットエッチャントで行な
えば、下地半導体層12との選択比は十分とることができ
る。
Nxのパターニングを沸酸系ウェットエッチャントで行な
えば、下地半導体層12との選択比は十分とることができ
る。
以上説明したように、本実施例では半導体層12をドー
ピングマスク13でマスクし、プラズマドーピングにより
不純物を打ち込んで、その後レーザアニールするとマス
キングされたところ以外がn+領域16,17となる。従っ
て、従来のものと比べて半導体層17を約1500Åから100
Å程度に一桁以上薄くすることが可能になり、イオン注
入法を用いることなく半導体層を超薄膜化させたコプラ
ナー型薄膜トランジスタを製造することができる。
ピングマスク13でマスクし、プラズマドーピングにより
不純物を打ち込んで、その後レーザアニールするとマス
キングされたところ以外がn+領域16,17となる。従っ
て、従来のものと比べて半導体層17を約1500Åから100
Å程度に一桁以上薄くすることが可能になり、イオン注
入法を用いることなく半導体層を超薄膜化させたコプラ
ナー型薄膜トランジスタを製造することができる。
なお、上記実施例における半導体層12や絶縁層18、ゲ
ート電極21等の材質は一例であって、各々同一もしくは
類似の性質を有する他の材理を用いることができること
はいうまでもない。
ート電極21等の材質は一例であって、各々同一もしくは
類似の性質を有する他の材理を用いることができること
はいうまでもない。
［発明の効果］ この発明は、ソース、ドレイン領域をプラズマドーピ
ング後、レーザアニールによって形成しているので、オ
ーバエッチに備えて予め膜厚を厚くしておく必要がなく
なり半導体層を超薄膜化することができ、IOFFの低減、
安定化を図ってコプラナー型薄膜トランジスタの特性を
向上させることができるという効果を有する。また、イ
オン注入法を用いずに実現できることからコストやスル
ープットの向上を図ることができ、大型基板の量産にも
有利なものとなる。
ング後、レーザアニールによって形成しているので、オ
ーバエッチに備えて予め膜厚を厚くしておく必要がなく
なり半導体層を超薄膜化することができ、IOFFの低減、
安定化を図ってコプラナー型薄膜トランジスタの特性を
向上させることができるという効果を有する。また、イ
オン注入法を用いずに実現できることからコストやスル
ープットの向上を図ることができ、大型基板の量産にも
有利なものとなる。
第１図（Ａ）〜（Ｇ）は本発明に係るコプラナー型薄膜
トランジスタの製造方法の一実施例を工程順に示す断面
図、 第２図（Ａ）〜（Ｆ）は従来のコプラナー型薄膜トラン
ジスタの製造方法の一実施例を工程順に示す断面図であ
る。 11……ガラス基板、12……半導体層、12a……チャネル
部、13……ドーピングマスク、14……ドーパントプラズ
マ、15……レーザビーム、16,17……n+領域、18……ゲ
ート絶縁層、19……ソース電極、20……ドレイン電極、
21……ゲート電極。
トランジスタの製造方法の一実施例を工程順に示す断面
図、 第２図（Ａ）〜（Ｆ）は従来のコプラナー型薄膜トラン
ジスタの製造方法の一実施例を工程順に示す断面図であ
る。 11……ガラス基板、12……半導体層、12a……チャネル
部、13……ドーピングマスク、14……ドーパントプラズ
マ、15……レーザビーム、16,17……n+領域、18……ゲ
ート絶縁層、19……ソース電極、20……ドレイン電極、
21……ゲート電極。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786
Claims (1)
- 【請求項１】絶縁基板上に形成されたポリシリコン半導
体層の一面にゲート絶縁層を介してゲート電極が形成さ
れると共に該ポリシリコン半導体層のソース領域および
ドレイン領域にイオンがドープされ、且つ、このソース
領域及びドレイン領域にソース電極およびドレイン電極
が接続された薄膜トランジスタの製造方法において、 前記絶縁基板上にアモルファスシリコン半導体層を形成
し、該アモルファスシリコン半導体層上にドーピングマ
スクを形成し、このドーピングマスクから露出する前記
アモルファスシリコン半導体層にプラズマドーピングす
ると共にレーザアニールをしてポリシリコン半導体層中
にイオンが拡散されたソース領域およびドレイン領域を
形成し、前記ドーピングマスクを除去してから前記ゲー
ト絶縁層および前記ソース、ドレイン、ゲート電極を形
成することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34358489A JP2857900B2 (ja) | 1989-12-28 | 1989-12-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34358489A JP2857900B2 (ja) | 1989-12-28 | 1989-12-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201538A JPH03201538A (ja) | 1991-09-03 |
| JP2857900B2 true JP2857900B2 (ja) | 1999-02-17 |
Family
ID=18362659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34358489A Expired - Fee Related JP2857900B2 (ja) | 1989-12-28 | 1989-12-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2857900B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69125886T2 (de) | 1990-05-29 | 1997-11-20 | Semiconductor Energy Lab | Dünnfilmtransistoren |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| JP3173854B2 (ja) | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
| JP3173926B2 (ja) | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP3778456B2 (ja) | 1995-02-21 | 2006-05-24 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型薄膜半導体装置の作製方法 |
| EP1388897A1 (en) | 2001-05-18 | 2004-02-11 | Sanyo Electric Co., Ltd. | Thin film transistor and active matrix type display unit production methods therefor |
-
1989
- 1989-12-28 JP JP34358489A patent/JP2857900B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03201538A (ja) | 1991-09-03 |
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