KR20000010123A - 박막트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로서 투명한 절연기판과, 상기 절연기판 상에 서로 이격되게 형성된 소오스 및 드레인전극과, 상기 절연기판 상의 상기 소오스 및 드레인전극 사이에 형성된 게이트전극과, 상기 절연기판 상에 상기 소오스 및 드레인전극과 게이트전극을 덮도록 형성된 게이트절연층과, 상기 게이트절연층 상에 상기 게이트전극의 양측과 대응하는 부분에 소오스 및 드레인영역을 가지며 상기 소오스 및 드레인영역 사이에 채널영역을 갖는 활성층과, 상기 게이트절연층 상에 상기 활성층을 덮도록 형성된 패시베이션층과, 상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 노출시키는 제 1 및 제 2 접촉구와, 상기 패시베이션층 상의 소정 부분에 상기 제 1 접촉구를 통해 상기 소오스영역과 소오스전극을 전기적으로 연결하는 제 1 배선과 상기 제 2 접촉구를 통해 상기 드레인영역과 드레인전극을 전기적으로 연결하는 제 2 배선을 포함한다. 따라서, 소오스 및 드레인전극과 게이트전극은 동일한 도전성 금속층이 패터닝되어 형성되므로 평탄도가 향상되며, 소오스 및 드레인전극과 게이트전극을 하나의 마스크로 패터닝하여 형성하므로 마스크 수가 감소되고 공정이 간단해진다.
Description
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로서, 특히, 소오스 및 드레인영역을 게이트전극와 동일한 층으로 형성하는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
다결정실리콘 박막트랜지스터는 비정질실리콘 박막트랜지스터에 비하여 전자나 정공의 이동도가 높고 상보형 박막트랜지스터(CMOS TFT)의 구현이 가능하다. 따라서, 다결정실리콘 박막트랜지스터를 사용하는 액정표시장치는 유리기판 상에 구동회로부와 화소부가 함께 내장된 구조를 취하고 있다. 그런데, 액정표시장치에서는 다결정실리콘 박막트랜지스터를 구동회로부에 제작하는 경우에는 다결정실리콘의 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 다결정실리콘 박막트랜지스터를 화소부에 제작하는 경우에는 다결정실리콘의 특성상 오프(off) 상태의 드레인 전류값이 크기 때문에 화면의 특성을 저하시킨다.
최근에는 화소부에서의 오프 전류(off current)를 적절한 수준으로 낮추기 위하여 엘디디(LDD : Lightly Doped Drain) 구조 또는 오프셋(offset) 구조 등의 박막트랜지스터가 적용되고 있다.
도 1은 종래의 기술에 따른 박막트랜지스터의 단면도이다.
종래의 기술에 따른 박막트랜지스터는 절연기판(11) 상에 버퍼산화층(13)이 형성되며, 이 버퍼산화층(13) 상에 다결정실리콘으로 이루어진 활성층(15)이 형성된다. 활성층(15) 상의 소정 부분, 즉, 가운데 부분에 게이트절연막(17)과 게이트전극(19)이 적층되어 형성되는 데, 게이트전극(19)이 게이트절연막(17) 보다 짧은 길이로 형성된다.
활성층(15)의 게이트전극(19) 양측 부분에 N형 또는 P형의 불순물이 도핑되는 데, 게이트절연막(17)이 형성되지 않은 부분은 고농도로 도핑된 소오스 및 드레인영역(21)(22)이, 게이트절연막(17)과 중첩되는 부분이 저농도로 도핑되어 LDD영역으로 이용되는 저농도영역(23)이 형성된다. 상기에서 활성층(15)의 게이트전극(19)와 중첩되는 부분은 채널영역이 된다.
상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘으로 이루어진 층간절연층(25)이 형성되며, 이 층간절연층(25)에 소오스 및 드레인영역(21)(22)을 노출시키는 제 1 접촉구(27)가 형성된다. 그리고, 제 1 접촉구(27) 내에 알루미늄 등의 금속으로 이루어져 소오스 및 드레인영역(21)(22)과 접촉되어 전기적으로 연결된 소오스 및 드레인전극(29)(30)이 형성된다.
층간절연막(25) 상에 소오스 및 드레인전극(29)(30)을 덮도록 산화실리콘으로 이루어진 패시베이션층(31)이 형성되며, 이 패시베이션층(31)에 드레인전극(30)을 노출시키는 제 2 접촉구(33)가 형성된다. 그리고, 패시베이션층(31) 상에 제 2 접촉구(33)에 의해 노출된 드레인전극(22)과 접촉되어 전기적으로 연결되는 화소전극(35)이 형성된다. 상기에서 화소전극(35)은 인듐주석산화막(Indium Tin Oxide : 이하, ITO라 칭함) 또는 주석산화막(Tin Oxide : 이하, TO라 칭함) 등의 투명한 전도성물질로 형성된다.
도 2a 내지 도 2e는 종래 기술에 따른 박막트랜지스터 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 유리 등의 투명한 절연기판(11) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 버퍼산화층(13)을 형성한다. 버퍼산화층(13) 상에 비정질 실리콘을 증착한 후 탈수소화하고 결정화시켜 활성층(15)을 형성한다. 이 때, 버퍼산화층(13)은 레이저로 어닐링할 때 절연기판(11) 중의 불순물이 활성층(15)에 침투되는 것을 방지한다. 활성층(15)을 버퍼층(13)의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝한다.
상기에서 활성층(15)을 비정질 실리콘을 증착한 후 탈수소화하고 결정화시켜 형성하였으나 다결정실리콘을 저온에서 증착하여 형성할 수도 있다.
도 2b를 참조하면, 버퍼층(13) 상에 활성층(15)을 덮도록 산화실리콘 또는 질화실리콘 등의 절연물질을 CVD 방법으로 증착하고, 이 절연물질 상에 알루미늄 또는 몰리브덴 등의 도전성 금속을 증착한다.
도전성 금속 상에 포토레지스트를 도포하고 노광 및 현상하여 활성층(15)의 가운데 부분과 대응하는 부분에만 잔류하는 포토레지스트패턴(20)을 형성한다. 그리고, 포토레지스트패턴(20)를 마스크로하여 도전성 금속 및 절연물질을 패터닝하여 게이트전극(19) 및 게이트절연막(17)을 형성한다. 상기에서 게이트전극(19) 및 게이트절연막(17)을 형성하는 방법은, 먼저, 도전성 금속 및 절연물질을 활성층(15)이 노출되도록 이방성식각하여 게이트절연막(17)을 형성한 후, 다시, 도전성 금속을 게이트절연막(17)의 양측 표면이 노출되도록 선택적으로 과도 식각하여 게이트전극(19)을 형성한다. 그러므로, 게이트전극(19)이 게이트절연막(17) 보다 짧은 길이로 형성된다.
도 2c를 참조하면, 포토레지스트패턴(20)을 제거한다. 그리고, 게이트전극(19)을 마스크로 사용하여 활성층(15)에 인(P) 또는 아세닉(As) 등의 N형 불순물을 높은 도우즈와 낮은 에너지로, 그리고, 낮은 도우즈와 높은 에너지로 각각 이온 주입하여 소오스 및 드레인영역(21)(22)과 저농도영역(23)을 형성된다. 상기에서 소오스 및 드레인영역(21)(22)은 활성층(15)의 게이트절연막(17)이 형성되지 않은 노출된 부분에, 그리고, 저농도영역(23)은 게이트절연막(17)과 중첩되는 부분에 각각 형성된다.
도 2d를 참조하면, 상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘 등의 절연물질을 CVD 방법으로 증착하여 층간절연층(25)을 형성한다. 그리고, 층간절연층(25)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 소오스 및 드레인영역(21)(22)을 노출시키는 제 1 접촉구(27)를 형성한다.
층간절연층(25) 상에 제 1 접촉구(27)를 채워 소오스 및 드레인영역(21)(22)과 접촉되도록 알루미늄 등의 전도성 금속을 증착한다. 그리고, 전도성 금속을 제 1 접촉구(27) 내에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인영역(21)(22)과 전기적으로 연결된 소오스 및 드레인전극(29)(30)을 형성한다.
도 2e를 참조하면, 층간절연층(25) 상에 산화실리콘 또는 질화실리콘 등의 절연물질을 CVD 방법으로 소오스 및 드레인전극(29)(30)을 덮도록 증착하여 패시베이션층(31)을 형성한다. 그리고, 패시베이션층(31)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 드레인전극(30)을 노출시키는 제 2 접촉구(33)를 형성한다.
패시베이션층(31) 상에 제 2 접촉구(33)를 통해 드레인전극(30)과 접촉되도록 인듐주석산화막(Indium Tin Oxide : ITO) 또는 주석산화막(Tin Oxide) 등의 투명한 전도성물질을 증착하고 패터닝하여 화소전극(35)을 형성한다.
상술한 종래 기술에 따른 박막트랜지스터는 게이트절연막의 양측이 노출되도록 게이트전극을 형성하고 이 게이트전극을 마스크로 사용하여 활성층에 불순물 이온을 주입하여 게이트절연막이 형성되지 않은 노출된 부분에 소오스 및 드레인영역을 형성하고 게이트절연막과 중첩되는 부분에 저농도영역을 형성하는 탑게이트(Top gate) 구조를 갖는 것으로 활성층, 게이트절연막, 제 1 접촉구, 소오스 및 드레인전극, 제 2 접촉구 및 화소전극을 패터닝하는 데 마스크가 6개가 필요하다.
그러나, 종래 기술에 따른 박막트랜지스터는 소오스 및 드레인전극이 게이트전극과 별도의 마스크를 이용하여 형성하므로 마스크 수의 증가에 따라 공정이 복잡해질 뿐만 아니라 평탄도가 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 소오스 및 드레인전극이 게이트전극과 동일한 층으로 형성되어 평탄도가 향상된 박막트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 게이트전극과 소오스 및 드레인전극을 하나의 마스크로 동시에 패터닝하여 형성하므로 공정을 감소시키는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는 투명한 절연기판과, 상기 절연기판 상에 서로 이격되게 형성된 소오스 및 드레인전극과, 상기 절연기판 상의 상기 소오스 및 드레인전극 사이에 형성된 게이트전극과, 상기 절연기판 상에 상기 소오스 및 드레인전극과 게이트전극을 덮도록 형성된 게이트절연층과, 상기 게이트절연층 상에 상기 게이트전극의 양측과 대응하는 부분에 소오스 및 드레인영역을 가지며 상기 소오스 및 드레인영역 사이에 채널영역을 갖는 활성층과, 상기 게이트절연층 상에 상기 활성층을 덮도록 형성된 패시베이션층과, 상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 노출시키는 제 1 및 제 2 접촉구와, 상기 패시베이션층 상의 소정 부분에 상기 제 1 접촉구를 통해 상기 소오스영역과 소오스전극을 전기적으로 연결하는 제 1 배선과 상기 제 2 접촉구를 통해 상기 드레인영역과 드레인전극을 전기적으로 연결하는 제 2 배선을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 박막트랜지스트의 제조방법은 투명한 절연기판 상에 전도성 금속을 증착하고 동시에 패터닝하여 게이트전극과 소오스 및 드레인전극을 전기적으로 분리되도록 형성하는 공정과, 상기 절연기판 상에 상기 게이트전극과 상기 소오스 및 드레인전극을 덮는 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 소오스 및 드레인전극 사이에 활성층을 형성하는 공정과, 상기 게이트절연층 상에 포토레지스트를 상기 활성층을 덮도록 도포하고 배면 노광 및 현상하여 상기 활성층을 노출시키는 포토레지스트패턴을 형성하는 공정과, 상기 포토레지스트패턴을 마스크로하여 상기 활성층의 노출된 부분에 불순물을 도핑하여 소오스 및 드레인영역을 형성하는 공정과, 상기 포토레지스트패턴을 제거하고 상기 게이트절연층 상에 패시베이션층을 형성하고 상기 패시베이션층과 상기 게이트절연층을 패터닝하여 상기 소오스 및 드레인영역을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과, 상기 제 1 및 제 2 접촉구를 통해 상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 전기적으로 연결하는 제 1 및 제 2 배선을 형성하는 공정을 구비한다.
상기 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 박막트랜지스트의 제조방법은 투명한 절연기판 상에 전도성 금속을 증착하고 동시에 패터닝하여 게이트전극과 소오스 및 드레인전극을 전기적으로 분리되도록 형성하는 공정과, 상기 절연기판 상에 상기 게이트전극과 상기 소오스 및 드레인전극을 덮는 게이트절연층을 형성하고 상기 게이트절연층 상의 비정질실리콘층을 형성하는 공정과, 상기 비정질실리콘층 상에 포토레지스트를 도포하고 배면 노광 및 현상하여 상기 게이트전극과 상기 소오스 및 드레인전극에 대응하는 부분에만 잔류하는 포토레지스트패턴을 형성하고 상기 비정질실리콘층의 노출된 부분에 불순물을 높은 도우즈로 이온 도핑하는 공정과, 상기 포토레지스트패턴을 제거하고 상기 비정질실리콘층을 결정화시켜 활성층을 형성함과 동시에 상기 도핑된 불순물 이온을 활성화시켜 소오스 및 드레인영역을 형성하는 공정과, 상기 소오스 및 드레인영역을 포함하는 활성영역을 패터닝하는 공정과, 상기 게이트절연층 상에 상기 활성층을 덮도록 패시베이션층을 형성하고 상기 패시베이션층과 상기 게이트절연층을 패터닝하여 상기 소오스 및 드레인영역을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과, 상기 제 1 및 제 2 접촉구를 통해 상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 전기적으로 연결하는 제 1 및 제 2 배선을 형성하는 공정을 구비한다.
상기 다른 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 박막트랜지스트의 제조방법은 투명한 절연기판 상에 전도성 금속을 증착하고 동시에 패터닝하여 게이트전극과 소오스 및 드레인전극을 전기적으로 분리되도록 형성하는 공정과, 상기 절연기판 상에 상기 게이트전극과 상기 소오스 및 드레인전극을 덮는 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 소오스 및 드레인전극 사이에 활성층을 형성하는 공정과, 상기 게이트절연층 상에 상기 활성층을 덮도록 포토레지스트를 도포하고 노광 및 현상하여 소오스 및 드레인전극에 대응하는 소정 부분과 상기 게이트전극과 대응하는 소정 부분에 잔류되도록 패터닝하여 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로하여 상기 활성층의 양측을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과, 상기 포토레지스트 패턴을 상기 게이트전극과 상기 소오스 및 드레인전극을 마스크로하여 배면 노광 및 현상하여 상기 패시베이션층의 상기 게이트전극과 중첩되지 않은 부분을 노출시키는 공정과, 상기 패시베이션층과 상기 포토레지스트패턴을 각각의 마스크로하여 활성층에 소오스 및 드레인영역과 저농도영역을 형성하는 공정과, 상기 포토레지스트패턴을 제거하고 상기 게이트절연층 상에 패시베이션층을 형성하고 상기 패시베이션층과 상기 게이트절연층을 패터닝하여 상기 소오스 및 드레인영역을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과, 상기 제 1 및 제 2 접촉구를 통해 상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 전기적으로 연결하는 제 1 및 제 2 배선을 형성하는 공정을 구비한다.
도 1은 종래 기술에 따른 박막트랜지스터의 단면도
도 2a 내지 도 2e는 종래 기술에 따른 박막트랜지스터의 제조방법을 도시하는 공정도
도 3은 본 발명에 따른 박막트랜지스터의 단면도
도 4a 내지 도 4e는 본 발명에 따른 박막트랜지스터의 제조방법을 도시하는 공정도
도 5a 내지 도 5b는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 도시하는 공정도
도 6a 내지 도 6c는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 도시하는 공정도
이하, 첩부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3는 본 발명에 따른 박막트랜지스터의 단면도이다.
본 발명에 따른 박막트랜지스터는 유리 등의 투명한 절연기판(31) 상에 게이트전극(33)과 소오스 및 드레인전극(35)(36)이 각각 1000∼5000Å 정도의 두께로 형성된다. 상기에서 게이트전극(33)과 소오스 및 드레인전극(35)(36)은 알루미늄 또는 몰리브덴 등의 전도성 금속의 동일한 층이 한 번의 패터닝에 의해 전기적으로 이격되게 형성된다. 또한, 도시되어 있지는 않지만 게이트전극(33)이 연결된 게이트라인과 소오스전극(35)은 버스(bus) 형태를 갖는다.
절연기판(31) 상에 게이트전극(33)을 덮도록 게이트절연층(39)이 형성되며, 이 게이트절연층(39) 상의 게이트전극(33)과 대응하는 부분에 활성층(41)이 형성된다. 상기에서 게이트절연층(39)은 산화실리콘 또는 질화실리콘 등의 절연물질로 500∼3000Å 정도의 두께로 형성되며, 활성층(41)은 다결정실리콘이 300∼1000Å 정도의 두께로 형성된다.
활성층(41)의 게이트전극(33)과 대응하는 부분을 제외한 양측에 이온 도핑 방법에 의해 N형 또는 P형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(45)(46)이 형성된다. 상기에서 활성층(41)의 게이트전극(33)과 대응하는 부분, 즉, 소오스 및 드레인영역(45)(46) 사이의 불순물이 도핑되지 않은 부분은 채널영역이 된다.
상술한 구조의 전 표면에 산화실리콘 또는 질화실리콘 등의 절연물질이 3000∼10000Å 정도의 두께로 증착되어 패시베이션층(47)이 형성된다. 그리고, 게이트절연층(39)이 제거되어 소오스 및 드레인영역(45)(46)을 노출시키는 제 1 접촉구(49)와 게이트절연층(39) 및 패시베이션층(47)이 제거되어 소오스 및 드레인전극(35)(36)을 노출시키는 제 2 접촉구(51)가 형성된다.
패시베이션층(47) 상의 소정 부분에 제 1 및 제 2 접촉구(49)(51)을 통해 소오스영역(45)과 소오스전극(35) 사이와 드레인영역(46)과 드레인전극(36) 사이를 각각 전기적으로 연결하는 제 1 및 제 2 배선(53)(55)이 형성된다. 상기에서 제 1 및 제 2 배선(53)(55)은 ITO 또는 TO 등의 투명한 전도성물질로 형성되는 데, 드레인전극(36)과 연결되는 제 2 배선(55)은 화소전극으로도 사용된다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터는 절연기판(31) 상에 소오스 및 드레인전극(35)(36)이 게이트절연층(39)에 의해 매립되게 형성되고 게이트절연층(39) 상에 평탄하게 형성된 활성층(41)의 양측에 형성된 소오스 및 드레인영역(45)(46)과 제 1 및 제 2 배선(53)(55)에 의해 제 1 및 제 2 접촉구(49)(51)를 통해 전기적으로 연결된다.
상기에서 절연기판(31) 상에 소오스 및 드레인전극(35)(36)이 게이트절연층(39)에 의해 매립되고, 이 게이트절연층(39) 상에 소오스 및 드레인영역(45)(46)이 형성된 활성층(41)이 평탄하게 형성된 구조를 BBC(Buried Bus Coplanar) 구조라 한다. 상술한 BBC 구조를 갖는 박막트랜지스터는 게이트전극(33)이 소오스 및 드레인전극(35)(36)과 동일한 층을 패터닝하여 형성되므로 이 후에 형성되는 층들의 평탄도를 향상시킨다.
본 발명의 다른 실시예에 따른 박막트랜지스터는 활성층의 소오스 및 드레인영역과 채널영역 사이에 LDD영역으로 이용되는 저농도영역이 형성된다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 도시하는 공정도이다.
도 4a를 참조하면, 유리 등의 투명한 절연기판(31) 상에 알루미늄 또는 몰리브덴 등의 도전성 금속을 스퍼터링 또는 CVD 방법으로 1000∼5000Å 정도의 두께로 증착한다. 그리고, 증착된 도전성 금속을 포토리쏘그래피 방법으로 패터닝하여 게이트전극(33)과 소오스 및 드레인전극(35)(36)을 동시에 형성한다. 상기에서 게이트전극(33)은 소오스 및 드레인전극(35)(36) 사이에 위치되며 전기적으로 이격되게 형성된다. 이 때, 도시되어 있지는 않지만 게이트전극(33)이 연결된 게이트라인과 소오스전극(35)은 버스(bus) 형태로 형성된다.
도 4b를 참조하면, 절연기판(31) 상에 산화실리콘 또는 질화실리콘 등의 절연물질을 게이트전극(33)과 소오스 및 드레인전극(35)(36)을 덮도록 CVD 방법으로 500∼3000Å 정도의 두께로 증착하여 게이트절연층(39)을 형성한다. 게이트절연층(39) 상에 비정질실리콘을 CVD 방법으로 300∼1000Å 정도의 두께로 증착한 후 탈수소화하고 레이저 어닐링으로 결정화하여 활성층(41)을 형성한다. 이 때, 게이트절연막(39)은 레이저 어닐링시에 절연기판(31) 중의 불순물이 활성층(41)으로 확산되는 것을 방지한다.
활성층(41)을 게이트절연층(39)의 소오스 및 드레인전극(35)(36) 사이에만 잔류하도록 포토리쏘그래피 방법으로 패터닝한다.
상기에서 활성층(41)을 비정질 실리콘을 증착한 후 레이저로 어닐링하여 결정화시켜 형성하였으나 저온에서 다결정실리콘을 증착하여 형성할 수도 있다.
도 4c를 참조하면, 게이트절연층(39) 상에 활성층(41)을 덮도록 포토레지스트를 도포한다. 그리고, 포토레지스트를 게이트전극(33)과 소오스 및 드레인전극(35)(36)을 마스크로하여 배면 노광하고 현상하여 포토레지스트패턴(43)을 형성한다. 이 때, 포토레지스트패턴(43)은 게이트전극(33)과 소오스 및 드레인전극(35)(36)과 대응하는 부분에만 잔류하여 소오스 및 드레인전극(35)(36)과 게이트전극(33) 사이의 활성층(41)을 노출시킨다.
포토레지스트패턴(43)을 마스크로하여 인(P) 또는 아세닉(As) 등의 N형 불순물이나, 또는, 보론(B) 등의 P형 불순물을 높은 도우즈로 이온 도핑하여 활성층(41)의 노출된 부분에 소오스 및 드레인영역(45)(46)을 형성한다. 이 때, 활성층(41)의 소오스 및 드레인영역(45)(46) 사이의 게이트전극(33)과 대응하고 불순물이 도핑되지 않은 부분은 채널영역이 된다.
도 4d를 참조하면, 포토레지스트패턴(43)을 제거한다. 게이트절연층(39) 상에 산화실리콘 또는 질화실리콘 등의 절연물질을 활성층(41)을 덮도록 CVD 방법으로 3000∼10000Å 정도의 두께로 증착하여 패시베이션층(47)을 형성한다.
이방성식각을 포함하는 포토리쏘그래피 방법으로 소오스 및 드레인영역(45)(46)을 노출시키는 제 1 접촉구(49)와 소오스 및 드레인전극(35)(36)을 노출시키는 제 2 접촉구(51)를 형성한다. 상기에서 제 1 및 제 2 접촉구(49)(51)를 한 번의 포토리쏘그래피 방법으로 형성하는 데, 제 1 접촉구(49)를 패시베이션층(47)을 제거하여 형성하고, 제 2 접촉구(51)를 게이트절연층(39) 및 패시베이션층(47)을 제거하여 형성한다. 이 때, 패시베이션층(47)이 제거된 후 제 2 접촉구(51)를 형성하기 위한 계속되는 이방성 식각시 다결정실리콘으로 이루어진 소오스 및 드레인영역(45)(46)이 게이트절연층(39)과 식각선택비가 다르므로 식각되지 않고 게이트절연층(39)만 식각된다.
패시베이션층(47) 상에 ITO 또는 TO 등의 투명한 전도성물질을 제 1 및 제 2 접촉구(49)(51)를 통해 소오스 및 드레인영역(45)(46)과 소오스 및 드레인전극(35)(36)이 접촉되도록 증착한다. 그리고, 투명한 전도성물질을 포토리쏘그래피 방법으로 패터닝하여 소오스영역(45)과 소오스전극(35) 사이와 드레인영역(46)과 드레인전극(36) 사이를 각각 전기적으로 연결하는 제 1 및 제 2 배선(53)(55)을 형성한다. 이 때, 제 1 및 제 2 배선(53)(55)은 전기적으로 분리되어야 한다. 상기에서 드레인영역(46)과 드레인전극(36)을 연결하는 제 2 배선(55)은 화소전극으로도 사용된다.
도 5a 내지 도 5b는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 도시하는 공정도이다.
도 5a를 참조하면, 도 4a에 도시된 공정을 진행한 후, 절연기판(31) 상에 산화실리콘 또는 질화실리콘 등의 절연물질을 게이트전극(33)과 소오스 및 드레인전극(35)(36)을 덮도록 CVD 방법으로 500∼3000Å 정도의 두께로 증착하여 게이트절연층(39)을 형성한다. 게이트절연층(39) 상에 비정질실리콘층(37)을 CVD 방법으로 300∼1000Å 정도의 두께로 형성한다.
비정질실리콘층(37) 상에 포토레지스트를 도포하고 게이트전극(33)과 소오스 및 드레인전극(35)(36)을 마스크로하여 배면 노광하고 현상하여 포토레지스트패턴(43)을 형성한다. 이 때, 포토레지스트패턴(43)은 게이트전극(33)과 소오스 및 드레인전극(35)(36)과 대응하는 부분에만 잔류하여 소오스 및 드레인전극(35)(36)과 게이트전극(33) 사이의 비정질실리콘층(37)을 노출시킨다.
포토레지스트패턴(43)을 마스크로하여 비정질실리콘층(37)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물이나, 또는, 보론(B) 등의 P형 불순물을 높은 도우즈로 이온 도핑하여 불순물이온주입영역(38)을 형성한다.
도 5b를 참조하면, 포토레지스트패턴(43)을 제거한다. 그리고, 비정질실리콘층(37)을 레이저 어닐링으로 결정화시켜 활성층(41)을 형성함과 동시에 불순물이온주입영역(38) 내의 도핑된 불순물 이온을 활성화시켜 소오스 및 드레인영역(45)(46)을 형성한다. 이 때, 게이트절연막(39)은 레이저 어닐링시에 절연기판(31) 중의 불순물이 소오스 및 드레인전극(35)(36)을 포함하는 활성층(41)으로 확산되는 것을 방지한다.
소오스 및 드레인영역(45)(46)을 포함하는 활성층(41)을 게이트절연층(39)의 소오스 및 드레인전극(35)(36) 사이에만 잔류하도록 포토리쏘그래피 방법으로 패터닝한다. 상기에서 소오스 및 드레인전극(35)(36) 사이에 잔류하는 활성층(41)의 소오스 및 드레인영역(45)(46) 사이에 불순물이 도핑되지 않고 게이트전극(33)과 대응하는 부분은 채널영역이 된다.
계속해서, 도 4d의 공정을 진행한다.
상기에서 본 발명의 다른 실시예는 레이저를 이용하여 활성층의 결정화와 이온 주입된 불순물의 활성화를 동시에 진행하므로 공정이 간단해진다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 도시하는 공정도이다.
도 6a를 참조하면, 도 4b에 도시된 공정을 진행한 후, 게이트절연층(39) 상에 산화실리콘 또는 질화실리콘 등의 절연물질을 활성층(41)을 덮도록 CVD 방법으로 3000∼10000Å 정도의 두께로 증착하여 패시베이션층(47)을 형성한다. 그리고, 패시베이션층(47) 상에 포토레지스트를 도포하고 노광 및 현상하여 포토레지스트 패턴(57)을 형성한다. 상기에서 포토레지스트 패턴(57)은 소오스 및 드레인전극(35)(36)에 대응하는 소정 부분과 활성층(41) 양측에 대응하는 소정 부분의 패시베이션층(47)이 노출되도록 형성된다.
포토레지스트 패턴(57)을 마스크로 하고 이방성식각하여 활성층(41)의 양측을 노출시키는 제 1 접촉구(49)와 소오스 및 드레인전극(35)(36)을 노출시키는 제 2 접촉구(51)를 형성한다. 상기에서 제 1 및 제 2 접촉구(49)(51)를 한 번의 포토리쏘그래피 방법으로 형성하는 데, 제 1 접촉구(49)를 패시베이션층(47)을 제거하여 형성하고, 제 2 접촉구(51)를 게이트절연층(39) 및 패시베이션층(47)을 제거하여 형성한다. 이 때, 패시베이션층(47)이 제거된 후 제 2 접촉구(51)를 형성하기 위한 계속되는 이방성 식각시 다결정실리콘으로 이루어진 활성층(41)이 게이트절연층(39)과 식각선택비가 다르므로 식각되지 않고 게이트절연층(39)만 식각된다.
도 6b를 참조하면, 포토레지스트 패턴(57)을 제거하지 않고 게이트전극(33)와 소오스 및 드레인전극(35)(36)을 마스크로하여 배면 노광하고 현상한다. 이 때, 포토레지스트 패턴(57)의 게이트전극(33)와 중첩되지 않은 부분은 제거되어 영역(L) 만큼 패시베이션층(47)이 노출된다.
활성층(45)의 양측에 인(P) 또는 아세닉(As) 등의 N형 불순물이나, 또는, 보론(B) 등의 P형 불순물을 이온 도핑하고 활성화하여 소오스 및 드레인영역(45)(46)과 LDD 구조를 이루는 저농도영역(59)을 형성한다. 상기에서 소오스 및 드레인영역(45)(46)은 패시베이션층(47)을 마스크로 사용하고 불순물을 높은 도우즈와 낮은 에너지로 이온 도핑하며, 저농도영역(59)은 포토레지스트 패턴(57)을 마스크로 사용하고 불순물을 낮은 도우즈와 높은 에너지, 즉, 패시베이션층(39)을 관통할 정도의 에너지로 이온 도핑한 후 각각 도핑된 불순물을 동시에 활성화시키므로써 형성된다.
도 6c를 참조하면, 포토레지스트패턴(57)을 제거한다. 패시베이션층(47) 상에 ITO 또는 TO 등의 투명한 전도성물질을 제 1 및 제 2 접촉구(49)(51)를 통해 소오스 및 드레인영역(45)(46)과 소오스 및 드레인전극(35)(36)이 접촉되도록 증착한다. 그리고, 투명한 전도성물질을 포토리쏘그래피 방법으로 패터닝하여 소오스영역(45)과 소오스전극(35) 사이와 드레인영역(46)과 드레인전극(36) 사이를 각각 전기적으로 연결하는 제 1 및 제 2 배선(53)(55)을 형성한다. 이 때, 제 1 및 제 2 배선(53)(55)은 전기적으로 분리되어야 한다. 상기에서 드레인영역(46) 및 드레인전극(36)과 연결되는 제 2 배선(55)은 화소전극으로도 사용된다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터는 절연기판 상에 소오스 및 드레인전극은 게이트전극와 함께 동일한 도전성 금속이 패터닝되어 형성되고 이 게이트전극 상에 게이트절연층을 개재시켜 활성층이 평탄하게 형성된 BBC 구조를 가지며, 이 활성층 양측에 소오스 및 드레인영역이 형성되어 제 1 및 제 2 접촉구를 통해 제 1 및 제 2 배선에 의해 소오스 및 드레인전극과 전기적으로 연결된다.
따라서, 본 발명은 소오스 및 드레인전극과 게이트전극은 동일한 도전성 금속층이 패터닝되어 형성되므로 평탄도가 향상되는 잇점이 있다. 그리고, 소오스 및 드레인전극과 게이트전극을 하나의 마스크로 패터닝하여 형성하므로 마스크 수가 감소되고 공정이 간단해지는 잇점이 있다.
Claims (16)
- 투명한 절연기판과,상기 절연기판 상에 서로 이격되게 형성된 소오스 및 드레인전극과,상기 절연기판 상의 상기 소오스 및 드레인전극 사이에 형성된 게이트전극과,상기 절연기판 상에 상기 소오스 및 드레인전극과 게이트전극을 덮도록 형성된 게이트절연층과,상기 게이트절연층 상에 상기 게이트전극의 양측과 대응하는 부분에 소오스 및 드레인영역을 가지며 상기 소오스 및 드레인영역 사이에 채널영역을 갖는 활성층과,상기 게이트절연층 상에 상기 활성층을 덮도록 형성된 패시베이션층과,상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 노출시키는 제 1 및 제 2 접촉구와,상기 패시베이션층 상의 소정 부분에 상기 제 1 접촉구를 통해 상기 소오스영역과 소오스전극을 전기적으로 연결하는 제 1 배선과 상기 제 2 접촉구를 통해 상기 드레인영역과 드레인전극을 전기적으로 연결하는 제 2 배선을 포함하는 박막트랜지스터.
- 청구항 1에 있어서 상기 게이트전극과 소오스 및 드레인전극이 동일한 전도성 금속층이 동시에 패터닝되어 형성된 박막트랜지스터.
- 청구항 1에 있어서 상기 제 1 및 제 2 배선이 인듐주석산화막(Indium Tin Oxide : ITO) 또는 주석산화막(Tin Oxide)의 투명한 전도성물질로 형성된 박막트랜지스터.
- 청구항 3에 있어서 상기 제 2 배선이 화소전극으로 사용되는 박막트랜지스터.
- 청구항 1에 있어서 상기 활성층의 상기 소오스 및 드레인영역과 상기 채널영역 사이에 LDD(Lightly Doped Drain) 영역이 더 형성된 박막트랜지스터.
- 투명한 절연기판 상에 전도성 금속을 증착하고 동시에 패터닝하여 게이트전극과 소오스 및 드레인전극을 전기적으로 분리되도록 형성하는 공정과,상기 절연기판 상에 상기 게이트전극과 상기 소오스 및 드레인전극을 덮는 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 소오스 및 드레인전극 사이에 활성층을 형성하는 공정과,상기 게이트절연층 상에 포토레지스트를 상기 활성층을 덮도록 도포하고 배면 노광 및 현상하여 상기 활성층을 노출시키는 포토레지스트패턴을 형성하는 공정과,상기 포토레지스트패턴을 마스크로하여 상기 활성층의 노출된 부분에 불순물을 도핑하여 소오스 및 드레인영역을 형성하는 공정과,상기 포토레지스트패턴을 제거하고 상기 게이트절연층 상에 패시베이션층을 형성하고 상기 패시베이션층과 상기 게이트절연층을 패터닝하여 상기 소오스 및 드레인영역을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과,상기 제 1 및 제 2 접촉구를 통해 상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 전기적으로 연결하는 제 1 및 제 2 배선을 형성하는 공정을 구비하는 박막트랜지스터 제조방법.
- 청구항 6에 있어서 상기 게이트전극과 상기 소오스 및 드레인전극을 알루미늄 또는 몰리브덴의 도전성 금속으로 형성하는 박막트랜지스터 제조방법.
- 청구항 7에 있어서 상기 게이트전극을 상기 소오스 및 드레인전극 사이에 위치하도록 형성하는 박막트랜지스터 제조방법.
- 청구항 8에 있어서 상기 게이트전극과 상기 소오스전극을 버스(bus) 형태로 형성하는 박막트랜지스터 제조방법.
- 청구항 6에 있어서 상기 활성층을 비정질실리콘을 증착하고 레이저 어닐링으로 결정화시켜 형성하거나, 또는, 다결정실리콘을 저온에서 증착하여 형성하는 박막트랜지스터 제조방법.
- 청구항 6에 있어서 상기 제 1 및 제 2 접촉구를 한 번의 포토리쏘그래피 방법으로 동시에 형성하는 박막트랜지스터 제조방법.
- 청구항 6에 있어서 상기 제 1 및 제 2 배선을 인듐주석산화막(Indium Tin Oxide : ITO) 또는 주석산화막(Tin Oxide)의 투명한 전도성물질로 형성하는 박막트랜지스터의 제조방법.
- 투명한 절연기판 상에 전도성 금속을 증착하고 동시에 패터닝하여 게이트전극과 소오스 및 드레인전극을 전기적으로 분리되도록 형성하는 공정과,상기 절연기판 상에 상기 게이트전극과 상기 소오스 및 드레인전극을 덮는 게이트절연층을 형성하고 상기 게이트절연층 상의 비정질실리콘층을 형성하는 공정과,상기 비정질실리콘층 상에 포토레지스트를 도포하고 배면 노광 및 현상하여 상기 게이트전극과 상기 소오스 및 드레인전극에 대응하는 부분에만 잔류하는 포토레지스트패턴을 형성하고 상기 비정질실리콘층의 노출된 부분에 불순물을 높은 도우즈로 이온 도핑하는 공정과,상기 포토레지스트패턴을 제거하고 상기 비정질실리콘층을 결정화시켜 활성층을 형성함과 동시에 상기 도핑된 불순물 이온을 활성화시켜 소오스 및 드레인영역을 형성하는 공정과,상기 소오스 및 드레인영역을 포함하는 활성영역을 패터닝하는 공정과,상기 게이트절연층 상에 상기 활성층을 덮도록 패시베이션층을 형성하고 상기 패시베이션층과 상기 게이트절연층을 패터닝하여 상기 소오스 및 드레인영역을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과,상기 제 1 및 제 2 접촉구를 통해 상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 전기적으로 연결하는 제 1 및 제 2 배선을 형성하는 공정을 구비하는 박막트랜지스터 제조방법.
- 투명한 절연기판 상에 전도성 금속을 증착하고 동시에 패터닝하여 게이트전극과 소오스 및 드레인전극을 전기적으로 분리되도록 형성하는 공정과,상기 절연기판 상에 상기 게이트전극과 상기 소오스 및 드레인전극을 덮는 게이트절연층을 형성하고 상기 게이트절연층 상의 상기 소오스 및 드레인전극 사이에 활성층을 형성하는 공정과,상기 게이트절연층 상에 상기 활성층을 덮도록 포토레지스트를 도포하고 노광 및 현상하여 소오스 및 드레인전극에 대응하는 소정 부분과 상기 게이트전극과 대응하는 소정 부분에 잔류되도록 패터닝하여 포토레지스트 패턴을 형성하는 공정과,상기 포토레지스트 패턴을 마스크로하여 상기 활성층의 양측을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과,상기 포토레지스트 패턴을 상기 게이트전극과 상기 소오스 및 드레인전극을 마스크로하여 배면 노광 및 현상하여 상기 패시베이션층의 상기 게이트전극과 중첩되지 않은 부분을 노출시키는 공정과,상기 패시베이션층과 상기 포토레지스트패턴을 각각의 마스크로하여 활성층에 소오스 및 드레인영역과 저농도영역을 형성하는 공정과,상기 포토레지스트패턴을 제거하고 상기 게이트절연층 상에 패시베이션층을 형성하고 상기 패시베이션층과 상기 게이트절연층을 패터닝하여 상기 소오스 및 드레인영역을 노출시키는 제 1 접촉구와 상기 소오스 및 드레인전극을 노출시키는 제 2 접촉구를 형성하는 공정과,상기 제 1 및 제 2 접촉구를 통해 상기 소오스 및 드레인영역과 상기 소오스 및 드레인전극을 각각 전기적으로 연결하는 제 1 및 제 2 배선을 형성하는 공정을 구비하는 박막트랜지스터 제조방법.
- 청구항 14에 있어서 상기 소오스 및 드레인영역을 상기 패시베이션층을 마스크로 불순물을 높은 도우즈와 낮은 에너지로 이온 도핑하여 형성하는 박막트랜지스터 제조방법.
- 청구항 14에 있어서 상기 저농도영역을 상기 포토레지스트패턴을 마스크로하여 불순물을 낮은 도우즈와 상기 패시베이션층을 관통할 정도의 높은 에너지로 이온 도핑하여 형성하는 박막트랜지스터 제조방법.
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