CN104681630B - 薄膜晶体管及其制备方法、阵列基板和显示面板 - Google Patents
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Abstract
本发明公开了一种薄膜晶体管及其制备方法、阵列基板和显示面板，包括：同层设置于衬底基板的上方的栅极、源极和漏极，栅极、源极和漏极的上方设置有栅绝缘层，栅绝缘层的上方设置有有源层，有源层和栅绝缘层的上方设置有钝化层；钝化层上对应有源层的位置设置有第一过孔和第二过孔；钝化层和栅绝缘层上对应源极和漏极的位置分别设置有第三过孔和第四过孔；钝化层的上方设置有同层设置的第一连接图形和第二连接图形，第一连接图形通过第一过孔和第三过孔分别与有源层和源极连接，第二连接图形通过第二过孔和第四过孔分别与有源层和漏极连接。本发明的技术方案可有效的降低源极和漏极与栅极之间的寄生电容对薄膜晶体管的影响。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种薄膜晶体管及其制备方法、阵列基板和显示面板。
背景技术
图1为现有技术中薄膜晶体管的截面示意图，如图1所示，该薄膜晶体管包括：位于衬底基板1上的栅极2，位于栅极2上方的栅绝缘层3，位于栅绝缘层3上方的有源层4，位于有源层4上方的源极5和漏极6。当栅极电压的高于薄膜晶体管的阈值电压时，源极5和漏极6通过有源层导通，载流子从源极5流向漏极6或者从漏极6流向源极5。
当现有技术中的薄膜晶体管处于工作状态时，在源极5与栅极2之间以及漏极6与栅极2之间均会存在较大的寄生电容，该寄生电容会对有源层中载流子的运动产生较大干扰，从而使得薄膜晶体管的工作性能不佳。
发明内容
本发明提供一种薄膜晶体管及其制备方法、阵列基板和显示面板，可有效的降低源极与栅极之间的寄生电容以及漏极与栅极之间的寄生电容对薄膜晶体管的影响。
为实现上述目的，本发明提供了一种薄膜晶体管，包括：同层设置于衬底基板的上方的栅极、源极和漏极，所述栅极、所述源极和所述漏极的上方设置有栅绝缘层，所述栅绝缘层的上方设置有有源层，所述有源层和所述栅绝缘层的上方设置有钝化层；
所述钝化层上对应所述有源层的位置设置有第一过孔和第二过孔；所述钝化层和所述栅绝缘层上对应所述源极和所述漏极的位置分别设置有第三过孔和第四过孔；
所述钝化层的上方设置有同层设置的第一连接图形和第二连接图形，所述第一连接图形通过所述第一过孔和所述第三过孔分别与所述有源层和所述源极连接，所述第二连接图形通过所述第二过孔和所述第四过孔分别与所述有源层和所述漏极连接。
可选地，所述钝化层的介电常数小于2.8。
可选地，所述钝化层的材料为SiOC。
可选地，所述栅极包括：栅导电图形和位于栅导电图形上方的栅阻隔图形；
所述源极包括：源导电图形和位于源导电图形上方的源阻隔图形；
所述漏极包括：漏导电图形和位于漏导电图形上方的漏阻隔图形；
所述栅导电图形、所述源导电图形和所述漏导电图形同层设置，所述栅阻隔图形、所述源阻隔图形和所述漏阻隔图形同层设置。
可选地，所述栅导电图形、源导电图形和所述漏导电图形的材料均为铜；
所述栅阻隔图形、所述源阻隔图形和所述漏阻隔图形的材料均为钛。
可选地，所述栅绝缘层的介电常数大于3.9。
可选地，所述栅绝缘层的材料为Al2O3、Ta2O5、TiO2、HfO2、ZrO2、La2O3和Pr2O3中的至少一种。
为实现上述目的，本发明提供了一种薄膜晶体管的制备方法，包括：
在衬底基板的上方形成栅极、源极和漏极，所述栅极、源极和漏极同层设置；
在所述衬底基板、所述栅极、所述源极和所述漏极的上方形成栅绝缘层；
在所述栅绝缘层的上方形成有源层；
在所述有源层和所述栅绝缘层的上方形成钝化层，所述钝化层上对应所述有源层的位置设置有第一过孔和第二过孔；所述钝化层和所述栅绝缘层上对应所述源极和所述漏极的位置分别设置有第三过孔和第四过孔；
在所述钝化层的上方形成第一连接图形和第二连接图形，所述第一连接图形与所述第二连接图形同层设置，所述第一连接图形通过所述第一过孔和所述第三过孔分别与所述有源层和所述源极连接，所述第二连接图形通过所述第二过孔和所述第四过孔分别与所述有源层和所述漏极连接。
可选地，所述钝化层的介电常数小于2.8。
可选地，所述钝化层的材料为SiOC。
可选地，所述在衬底基板的上方形成栅极、源极和漏极的步骤包括：
通过一次构图工艺在衬底基板的上方形成所述栅导电图形、所述源导电图形和所述漏导电图形；
通过一次构图工艺在所述栅导电图形上方形成所述栅阻隔图形，在所述源导电图形的上方形成所述源阻隔图形，以及在所述漏导电图形的上方形成所述漏阻隔图形。
可选地，所述通过一次构图工艺在衬底基板的上方形成所述栅导电图形、所述源导电图形和所述漏导电图形的步骤包括：
通过沉积工艺在所述衬底基板的上方沉积一层铜膜；
对所述铜膜进行湿法刻蚀形成所述栅导电图形、所述源导电图形和所述漏导电图形。
可选地，所述通过一次构图工艺在衬底基板的上方形成所述栅阻隔图形、所述源阻隔图形和所述漏阻隔图形的步骤包括：
通过沉积工艺在所述衬底基板、所述栅导电图形、所述源导电图形和所述漏导电图形的上方沉积一层钛膜；
对所述钛膜进行干法刻蚀以在所述栅导电图形上方形成所述栅阻隔图形，在所述源导电图形的上方形成所述源阻隔图形，以及在所述漏导电图形的上方形成所述漏阻隔图形。
可选地，所述在所述钝化层的上方形成第一连接图形和第二连接图形的步骤之后还包括：
对所述薄膜晶体管进行退火处理，所述栅绝缘层对所述有源层内的氧空位进行修补。
可选地，所述栅绝缘层的介电常数大于3.9。
可选地，所述栅绝缘层的材料为Al2O3、Ta2O5、TiO2、HfO2、ZrO2、La2O3和Pr2O3中的至少一种。
为实现上述目的，本发明还提供了一种阵列基板，包括：薄膜晶体管，该薄膜晶体管采用上述的薄膜晶体管。
可选地，所述阵列基板为液晶显示面板中的阵列基板，所述阵列基板还包括：像素电极，所述像素电极与所述第二连接图形同层设置，所述像素电极与所述第二连接图形连接。
可选地，所述阵列基板为OLED显示面板中的阵列基板，所述阵列基板还包括：阳电极和像素界定层，所述阳电极与所述第二连接图形同层设置，所述阳电极与所述第二连接图形连接。
为实现上述目的，本发明还提供了一种显示面板，包括：阵列基板，该阵列基板采用上述的阵列基板。
本发明具有以下有益效果：
本发明公开了一种薄膜晶体管及其制备方法、阵列基板和显示面板，包括：同层设置于衬底基板的上方的栅极、源极和漏极，栅极、源极和漏极的上方设置有栅绝缘层，栅绝缘层的上方设置有有源层，有源层和栅绝缘层的上方设置有钝化层；钝化层上对应有源层的位置设置有第一过孔和第二过孔；钝化层和栅绝缘层上对应源极和漏极的位置分别设置有第三过孔和第四过孔；钝化层的上方设置有同层设置的第一连接图形和第二连接图形，第一连接图形通过第一过孔和第三过孔将有源层与源极连接，第二连接图形通过第二过孔和第四过孔将有源层与漏极连接。本发明的技术方案可有效的降低源极和漏极与栅极之间的寄生电容对薄膜晶体管的影响，与此同时，由于钝化层完全覆盖有源层，因此该钝化层可有效的避免外部水气对有源层的产生不良影响。
附图说明
图1为现有技术中薄膜晶体管的截面示意图；
图2为本发明实施例一提供的薄膜晶体管的截面示意图；
图3为本发明实施例二提供的薄膜晶体管的制备方法的流程图；
图4为本发明实施例三提供的薄膜晶体管的制备方法的流程图；
图5a～5e为制备图2所示的薄膜晶体管的中间结构的截面示意图；
图6为本发明实施例四提供的一种阵列基板的截面示意图；
图7为本发明实施例四提供的又一种阵列基板的截面示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的薄膜晶体管及其制备方法、阵列基板和显示面板进行详细描述。
实施例一
图2为本发明实施例一提供的薄膜晶体管的截面示意图，如图2所示，该薄膜晶体管包括：同层设置于衬底基板1的上方的栅极2、源极5和漏极6，栅极2、源极5和漏极6的上方设置有栅绝缘层3，栅绝缘层3的上方设置有有源层4，有源层4和栅绝缘层3的上方设置有钝化层7；钝化层7上对应有源层4的位置设置有第一过孔81和第二过孔91；钝化层7和栅绝缘层3上对应源极5和漏极6的位置分别设置有第三过孔82和第四过孔92；钝化层7的上方设置有同层设置的第一连接图形8和第二连接图形9，第一连接图形8通过第一过孔81和第三过孔82分别与有源层4和源极5连接，第二连接图形9通过第二过孔91和第四过孔92分别与有源层4和漏极6连接。
需要说明的是，第一连接图形8和第二连接图形9均为导体，第一连接图形8用于将有源层4与源极5电连接，第二连接图形9用于将有源层4与漏极6电连接。
本发明的技术方案通过将源极5和漏极6均与栅极2同层设置，可使得源极5和漏极6与源极5所产生的寄生电容位于薄膜晶体管的侧面，从而可降低该寄生电容会对有源层4中载流子的运动的影响。此外，将源极5和漏极6均与栅极2同层设置，可有效的减小源极5与栅极2之间的寄生电容以及漏极6与栅极2之间的寄生电容。
优选地，钝化层7的介电常数小于2.8。在本实施例中，同层设置的栅极2和源极5之间的区域填充有钝化层7，通过将钝化层7的材料设置为介电常数小于2.8(低介电常数)的材料，从而在保证绝缘性能的同时，还能有效降低栅极2与源极5和漏极6之间的寄生电容，从而有效降低该寄生电容对薄膜晶体管的影响。本实施例中，钝化层7的材料具体可以为SiOC。
此外，在本实施例提供的薄膜晶体管中，由于钝化层7完全覆盖有源层4，因此该钝化层7可有效的避免外部水气对有源层4的产生不良影响。
本实施例中，栅极2、源极5和漏极6同层设置，三者可同步形成。作为本实施例的一种可选方案，栅极2、源极5和漏极6均为双层结构。具体地，栅极2包括，栅导电图形21和位于栅导电图形21上方的栅阻隔图形22，源极5包括：源导电图形51和位于源导电图形51上方的源阻隔图形52，漏极6包括：漏导电图形61和位于漏导电图形61上方的漏阻隔图形62，栅导电图形21、源导电图形51和漏导电图形61同层设置且可同步形成，栅阻隔图形22、源阻隔图形52和漏阻隔图形62同层设置且可同步形成。其中，栅导电图形21、源导电图形51和漏导电图形61均主要用于导电，栅阻隔图形22、源阻隔图形52和漏阻隔图形62均主要用于防止对应的各导电层材料的扩散。
具体地，栅导电图形21、源导电图形51和漏导电图形61的材料为铜。由于铜材料不但具备较低的电阻，而且铜材料在进行刻蚀时能形成较优的轮廓，因此利用铜材料以制备各导电图形，不仅可以保证各导电图形的导电效率，同时还能保证各导电图形的形状的精准度。与此同时，栅阻隔图形22、源阻隔图形52和漏阻隔图形62的材料为钛。钛材料的物理性质较为稳定，其可有效的阻止铜的扩散。
可选地，栅绝缘层3的介电常数大于3.9。当栅绝缘层3的材料设置为介电常数大于3.9(高介电常数)的材料时，该栅绝缘层3可对电流进行较好的阻挡，从而可减小薄膜晶体管的漏电流，进而可降低薄膜晶体管的内部功耗。在本实施例中，栅绝缘层3的材料具体可以为Al2O3、Ta2O5、TiO2、HfO2、ZrO2、La2O3、Pr2O3中的至少一种。
实施例二
图3为本发明实施例二提供的薄膜晶体管的制备方法的流程图，如图3所示，该制备方法包括：
步骤101：在衬底基板的上方形成栅极、源极和漏极，栅极、源极和漏极同层设置。
在步骤101中，通过构图工艺可同步形成栅极2、源极5和漏极6。
需要说明的是，本发明中的构图工艺是指包含了光刻胶涂布、曝光、显影、刻蚀、光刻胶剥离等工序。
步骤102：在衬底基板、栅极、源极和漏极的上方形成栅绝缘层。
在步骤102中，通过气相沉积工艺以在步骤101所形成的结构的上方沉积一层栅绝缘层3材料。
步骤103：在栅绝缘层的上方形成有源层。
在步骤103中，通过一次构图工艺在栅绝缘层3的上方形成有源层4。其中，有源层4的材料为氧化物半导体。
步骤104：在有源层和栅绝缘层的上方形成钝化层，钝化层上对应有源层的位置设置有第一过孔和第二过孔，钝化层和栅绝缘层上对应源极和漏极的位置分别设置有第三过孔和第四过孔。
在步骤104中，首先，通过等离子体增强化学气相沉积工艺(Plasma EnhancedChemical Vapor Deposition，简称PECVD)在步骤103所形成的结构的上方沉积一层钝化层7材料。然后，通过刻蚀工艺在钝化层7上对应有源层4的位置设置有第一过孔81和第二过孔91，以及在钝化层7和栅绝缘层3上对应源极5和漏极6的位置分别设置有第三过孔82和第四过孔92。需要说明的是，本实施例中第一过孔81、第二过孔91、第三过孔82和第四过孔92可通过一次构图工艺形成。
步骤105：在钝化层的上方形成第一连接图形和第二连接图形，第一连接图形与第二连接图形同层设置，第一连接图形通过第一过孔和第三过孔分别与有源层和源极连接，第二连接图形通过第二过孔和第四过孔分别与有源层和漏极连接。
在步骤105中，通过一次构图工艺在钝化层7的上方形成第一连接图形8和第二连接图形9。源极5可通过第一连接图形8与有源层4连接，漏极6通过第二连接图形9与有源层4连接。本实施例中，该第一连接图形8和第二连接图形9的材料可以为ITO。
在通过上述步骤101～步骤105所制备出的薄膜晶体管中，由于源极5和漏极6均与栅极2同层设置，可使得源极5和漏极6与源极5所产生的寄生电容位于薄膜晶体管的侧面，从而可减小该寄生电容对薄膜晶体管的影响，进而可有效提升薄膜晶体管的性能。此外，将源极5和漏极6均与栅极2同层设置，可有效的减小源极5与栅极2之间的寄生电容以及漏极6与栅极2之间的寄生电容。与此同时，由于钝化层7完全覆盖有源层4，因此该钝化层7可有效的避免外部水气对有源层4的产生不良影响
实施例三
图4为本发明实施例三提供的薄膜晶体管的制备方法的流程图，图5a～5e为制备图2所示的薄膜晶体管的中间结构的截面示意图，如图4和图5a～5e所示，该制备方法用于制备图2所示的薄膜晶体管，该制备方法包括：
步骤201：通过一次构图工艺在衬底基板的上方形成栅导电图形、源导电图形和漏导电图形。
参见图5a，在步骤201中，栅导电图形21、源导电图形51和漏导电图形61的材料均为铜，步骤301具体包括：
步骤2011：通过沉积工艺在衬底基板的上方沉积一层铜膜。
步骤2012：对铜膜进行湿法刻蚀形成栅导电图形21、源导电图形51和漏导电图形61。
步骤202：通过一次构图工艺在栅导电图形21上方形成栅阻隔图形22，在源导电图形51的上方形成源阻隔图形52，以及在漏导电图形61的上方形成漏阻隔图形62。
参见图5b，在步骤202中，栅阻隔图形22、源阻隔图形52和漏阻隔图形62的材料均为钛，步骤302具体包括：
步骤2021：通过沉积工艺在衬底基板、栅导电图形21、源导电图形51和漏导电图形61的上方沉积一层钛膜。
步骤2022：对钛膜进行干法刻蚀以在栅导电图形21上方形成栅阻隔图形22，在源导电图形51的上方形成源阻隔图形52，以及在漏导电图形61的上方形成漏阻隔图形62。
此时，层叠的栅导电图形21和栅阻隔图形22构成栅极2，层叠的源导电图形51和源阻隔图形52构成源极5，层叠的漏导电图形61和漏阻隔图形62构成漏。该双层结构的各电极(栅极2、源极5和漏极6)不仅具备良好的导电性，而且还具备良好的稳定性(不会发生扩散现象)。
步骤203：在衬底基板、栅极、源极和漏极的上方形成栅绝缘层。
参见图5c，在步骤203中，通过气相沉积工艺以在步骤302所形成的结构的上方沉积一层栅绝缘层3材料，其中该栅绝缘层3材料为介电常数大于3.9的材料，具体地，该该栅绝缘层3材料为Al2O3、Ta2O5、TiO2、HfO2、ZrO2、La2O3、Pr2O3中的至少一种。
步骤204：通过一次构图工艺在栅绝缘层的上方形成有源层。
参见图5d，在步骤204中，通过一次构图工艺在栅绝缘层3的上方形成有源层4。其中，有源层4的材料为氧化物半导体。
步骤205：在有源层和栅绝缘层的上方形成钝化层，钝化层上对应有源层的位置设置有第一过孔和第二过孔，钝化层和栅绝缘层上对应源极和漏极的位置分别设置有第三过孔和第四过孔。
参见图5e，在步骤205中，钝化层7的介电常数小于2.8，具体地，钝化层7的材料可以为SiOC。
步骤206：通过一次构图工艺在钝化层的上方形成第一连接图形和第二连接图形，第一连接图形与第二连接图形同层设置，第一连接图形通过第一过孔和第三过孔分别与有源层和源极连接，第二连接图形通过第二过孔和第四过孔分别与有源层和漏极连接。
参见图2，通过设置第一连接图形8和第二连接图形9，以使得源极5和漏极6均与有源层4连接。
步骤207：对薄膜晶体管进行退火处理。
在步骤307中，通过对薄膜晶体管进行退火处理，可以使得栅绝缘层3中部分氧原子进行扩散，从栅绝缘层3中扩散出的氧原子可以对有源层4中的氧空位进行修补，从而保证了有源层4的稳定性。此外，从栅绝缘层3中扩散出的氧原子还可以将栅阻隔图形22、源阻隔图形52和漏阻隔图形62中的部分钛金属氧化成TiO2，该TiO2不仅可以起到阻挡铜金属的扩散的作用，同时位于源阻隔图形52中的TiO2还能为第一连接图形8与源极5的连接提供有效的欧姆接触面积，位于漏阻隔图形62中的TiO2还能为第二连接图形9与漏极6的连接提供有效的欧姆接触面积。此外，位于栅阻隔图形22中的TiO2还能配合对应位置的栅绝缘层3以进一步地减小了薄膜晶体管的漏电流。
实施例四
本发明实施例四提供了一种阵列基板，该阵列基板包括：薄膜晶体管，该薄膜晶体管采用上述实施例一中提供的薄膜晶体管，该薄膜晶体管可采用上述实施例二或实施例三中提供的制备方法得以制备。
图6为本发明实施例四提供的一种阵列基板的截面示意图，如图6所示，作为本实施例提供的一种阵列基板的具体方案，该阵列基板为液晶显示面板中的阵列基板，该阵列基板包括：像素电极10和上述实施例一中的薄膜晶体管11，像素电极与第二连接图形9同层设置，像素电极10与第二连接图形9连接，该薄膜晶体管11中的第一连接图形和第二连接图形9的材料均与像素电极10的材料相同，且均为ITO。在制备上述阵列基板时，可通过一次构图工艺以同时制备出第一连接图形、第二连接图形9和像素电极10。
图7为本发明实施例四提供的又一种阵列基板的截面示意图，如图7所示，作为本实施例提供的又一种阵列基板的具体方案，该阵列基板为OLED(Organic Light-EmittingDiode)显示面板中的阵列基板，该阵列基板包括：阳电极12、像素界定层13和上述实施例一中的薄膜晶体管11，阳电极12与第二连接图形9同层设置，阳电极12与第二连接图形9连接，该薄膜晶体管11中的第一连接图形和第二连接图形9的材料均与阳电极12的材料相同，且均为ITO。在制备上述阵列基板时，可通过一次构图工艺同时制备出第一连接图形、第二连接图形9和阳电极12。
需要说明的是，在上述图6和图7中，也可在钝化层和栅绝缘层上对漏极的位置形成第五过孔，像素电极和阳电极通过第五过孔与漏极连接，在本实施例中，此种情况为给出相应的附图。
实施例五
本发明实施例五提供了一种显示面板，该显示面板包括阵列基板，该阵列基板采用上述实施例四中提供的阵列基板，具体内容可参见上述实施例四中的描述，此处不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (6)
1.一种薄膜晶体管的制备方法，其特征在于，包括：
在衬底基板的上方形成栅极、源极和漏极，所述栅极、源极和漏极同层设置；
在所述衬底基板、所述栅极、所述源极和所述漏极的上方形成栅绝缘层；
在所述栅绝缘层的上方形成有源层；
在所述有源层和所述栅绝缘层的上方形成钝化层，所述钝化层上对应所述有源层的位置设置有第一过孔和第二过孔；所述钝化层和所述栅绝缘层上对应所述源极和所述漏极的位置分别设置有第三过孔和第四过孔；
在所述钝化层的上方形成第一连接图形和第二连接图形，所述第一连接图形与所述第二连接图形同层设置，所述第一连接图形通过所述第一过孔和所述第三过孔分别与所述有源层和所述源极连接，所述第二连接图形通过所述第二过孔和所述第四过孔分别与所述有源层和所述漏极连接；
所述在衬底基板的上方形成栅极、源极和漏极的步骤包括：
通过一次构图工艺在衬底基板的上方形成栅导电图形、源导电图形和漏导电图形；
通过一次构图工艺在所述栅导电图形上方形成栅阻隔图形，在所述源导电图形的上方形成源阻隔图形，以及在所述漏导电图形的上方形成漏阻隔图形；
所述通过一次构图工艺在衬底基板的上方形成所述栅导电图形、所述源导电图形和所述漏导电图形的步骤包括：
通过沉积工艺在所述衬底基板的上方沉积一层铜膜；
对所述铜膜进行湿法刻蚀以形成所述栅导电图形、所述源导电图形和所述漏导电图形；
所述通过一次构图工艺在衬底基板的上方形成所述栅阻隔图形、所述源阻隔图形和所述漏阻隔图形的步骤包括：
通过沉积工艺在所述衬底基板、所述栅导电图形、所述源导电图形和所述漏导电图形的上方沉积一层钛膜；
对所述钛膜进行干法刻蚀以在所述栅导电图形上方形成所述栅阻隔图形，在所述源导电图形的上方形成所述源阻隔图形，以及在所述漏导电图形的上方形成所述漏阻隔图形；
所述在所述钝化层的上方形成第一连接图形和第二连接图形的步骤之后还包括：
对所述薄膜晶体管进行退火处理，所述栅绝缘层中扩散出的氧原子将所述栅阻隔图形、源阻隔图形和漏阻隔图形中的部分钛金属氧化成二氧化钛，以供为所述第一连接图形与所述源极的连接、所述第二连接图形与所述漏极的连接提供有效的欧姆接触面积，以及供所述栅阻隔图形配合对应位置的栅绝缘层以减小薄膜晶体管的漏电流。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述钝化层的介电常数小于2.8。
3.根据权利要求2所述的薄膜晶体管的制备方法，其特征在于，所述钝化层的材料为SiOC。
4.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述薄膜晶体管进行退火处理的过程中，所述栅绝缘层对所述有源层内的氧空位进行修补。
5.根据权利要求1-4中任一所述的薄膜晶体管的制备方法，其特征在于，所述栅绝缘层的介电常数大于3.9。
6.根据权利要求5所述的薄膜晶体管的制备方法，其特征在于，所述栅绝缘层的材料为Al2O3、Ta2O5、Ti02、HfO2、ZrO2、La2O3和Pr2O3中的至少一种。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |