CN104851789B - 薄膜晶体管及制作方法、阵列基板及制作方法和显示装置 - Google Patents

薄膜晶体管及制作方法、阵列基板及制作方法和显示装置 Download PDF

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Abstract

一种薄膜晶体管及其制作方法、阵列基板及其制作方法以及显示装置，该薄膜晶体管的制作方法包括：形成有源层、栅极、分别与所述有源层电连接的源极和漏极、以及位于所述栅极和所述有源层之间的栅极绝缘层，使得所述栅极、所述源极和所述漏极在同一次构图工艺中形成。该方法可以减少薄膜晶体管或阵列基板制作过程中掩膜板的使用数量，节省工艺流程，提高产能，降低生产成本。

Description

薄膜晶体管及制作方法、阵列基板及制作方法和显示装置
技术领域
本发明的至少一个实施例涉及一种薄膜晶体管及其制作方法、阵列基板及其制作方法以及显示装置。
背景技术
在显示技术领域，液晶显示装置和OLED(有机发光二极管，Organic LightEmitting Diode)显示装置是两种主流的显示产品。
液晶显示装置通过利用像素电极和公共电极之间的电场控制液晶分子的偏转，进而控制光线。像素电极和公共电极可以都设置于显示装置中的阵列基板上，也可以是像素电极设置于阵列基板上，且公共电极设置于与阵列基板相对设置的对置基板上。
OLED显示装置通过控制阳极和阴极之间的发光层的发光进行显示，阳极、阴极和发光层位于显示装置中的阵列基板上。
无论是在液晶显示装置还是在OLED显示装置中，阵列基板上都设置有多个薄膜晶体管，该薄膜晶体管可以包括非晶硅薄膜晶体管、多晶硅薄膜晶体管或氧化物薄膜晶体管等。
发明内容
本发明实施例提供了一种薄膜晶体管及其制作方法、阵列基板及其制作方法以及显示装置，以减少薄膜晶体管或阵列基板制作过程中掩膜板的使用数量，节省工艺流程，提高产能，降低生产成本。
本发明的至少一个实施例提供了一种阵列基板，其包括位于衬底基板上的薄膜晶体管，所述薄膜晶体管包括有源层、栅极、分别与所述有源层电连接的源极和漏极、以及位于所述栅极和所述有源层之间的栅极绝缘层，所述栅极、所述源极和所述漏极在同一次构图工艺中形成。
例如，所述阵列基板还包括多条沿第一方向延伸的第一信号线和多条沿第二方向延伸且与所述第一信号线相绝缘的第二信号线，每条所述第一信号线包括多个间断设置的线状部以及连接相邻的所述线状部的连接部，所述连接部与所述线状部异层设置，所述线状部和所述第二信号线同层设置。所述第一信号线为栅线，并且所述第二信号线为数据线；或者，所述第一信号线为数据线，并且所述第二信号线为栅线。
例如，所述栅极绝缘层设置于所述有源层上，所述栅极、所述源极和所述漏极设置于所述栅极绝缘层上。
例如，所述栅极绝缘层包括间隔设置的第一绝缘部、第二绝缘部以及第三绝缘部；所述第一绝缘部位于所述源极和所述有源层之间；所述第二绝缘部位于所述栅极和所述有源层之间；所述第三绝缘部位于所述漏极和所述有源层之间。
例如，所述第一绝缘部和所述第二绝缘部之间设置有第一开口，所述第二绝缘部和所述第三绝缘部之间设置有第二开口；沿平行于所述衬底基板的方向上，所述有源层的宽度等于所述第一绝缘部、所述第一开口、所述第二绝缘部、所述第二开口和所述第三绝缘部的宽度之和。
例如，所述源极与所述有源层通过第一导电结构电连接，所述第一导电结构与所述源极的部分上表面和所述有源层的上表面接触；所述漏极与所述有源层通过第二导电结构电连接，所述第二导电结构与所述漏极的另一部分上表面和所述有源层的上表面接触。
例如，所述阵列基板还可以包括与所述漏极电连接的像素电极以及与所述像素电极不同层设置的公共电极；所述第一导电结构、所述第二导电结构和所述像素电极同步形成且材料相同，或者，所述第一导电结构、所述第二导电结构和所述公共电极同步形成且材料相同。
例如，所述栅极绝缘层设置于所述栅极、所述源极和所述漏极上，所述有源层设置于所述栅极绝缘层上。
例如，所述源极和所述漏极分别与所述有源层接触。例如，所述有源层的材料包括金属氧化物半导体材料、非晶硅材料或多晶硅材料。
例如，所述栅极绝缘层中设置有分别对应所述源极和所述漏极的过孔，所述源极和漏极分别通过所述栅绝缘层中的过孔与所述有源层接触；或者所述源极和所述漏极搭接在所述有源层上。
本发明的至少一个实施例还提供了一种显示装置，其包括上述任一项所述的阵列基板。
本发明的至少一个实施例还提供了一种薄膜晶体管，其包括有源层、栅极、分别与所述有源层电连接的源极和漏极、以及位于所述栅极和所述有源层之间的栅极绝缘层，所述栅极、所述源极和所述漏极在同一次构图工艺中形成。
本发明的至少一个实施例还提供了一种薄膜晶体管的制作方法，该方法包括：形成有源层、栅极、分别与所述有源层电连接的源极和漏极、以及位于所述栅极和所述有源层之间的栅极绝缘层，使得所述栅极、所述源极和所述漏极在同一次构图工艺中形成。
例如，所述栅极绝缘层、所述栅极、所述源极和所述漏极在所述同一次构图工艺中形成。
例如，采用半色调掩膜板在所述同一次构图工艺中形成所述有源层、所述栅极绝缘层、所述栅极、所述源极和所述漏极。
例如，通过第一次构图工艺，形成所述有源层；通过第二次构图工艺，在所述有源层上形成所述栅极绝缘层，并在所述栅极绝缘层的分别对应所述源极和漏极的位置处形成暴露出所述有源层的过孔；以及通过第三次构图工艺，在所述栅极绝缘层上形成所述源极、所述栅极和所述漏极，使所述源极和所述漏极分别通过所述过孔与所述有源层电连接。
例如，通过第一次构图工艺，形成所述源极、所述栅极和所述漏极；通过第二次构图工艺，形成所述栅极绝缘层，并在所述栅极绝缘层的分别对应所述源极和所述漏极的位置处形成分别暴露出所述源极和所述漏极的过孔；通过第三次构图工艺，在所述栅极绝缘层上形成所述有源层，使所述有源层通过所述过孔分别与所述源极和所述漏极电连接。
例如，通过第一次构图工艺，形成所述有源层；通过第二次构图工艺，在所述有源层上形成所述栅极绝缘层以及设置于所述栅极绝缘层上的所述栅极、源极和漏极；对所述有源层的未被所述栅极绝缘层覆盖的至少部分表面进行离子注入或等离子体处理；以及通过第三次构图工艺，形成电连接所述源极和所述有源层的第一导电结构、以及连接所述漏极和所述有源层的第二导电结构。
例如，通过第一次构图工艺，形成所述有源层、所述栅极绝缘层、所述栅极、所述源极和所述漏极；对所述有源层的未被所述栅极绝缘层覆盖的表面进行离子注入或等离子体处理；以及，通过第二次构图工艺，形成电连接所述源极和所述有源层的第一导电结构、以及电连接所述漏极和所述有源层的第二导电结构。
本发明的至少一个实施例提供了一种阵列基板的制作方法，该方法包括：在衬底基板上形成薄膜晶体管；所述薄膜晶体管采用上述任一项所述的方法制作。
例如，所述方法还可以包括：形成与所述漏极电连接的像素电极以及与所述像素电极不同层设置的公共电极。在该方法中，通过第一次构图工艺，形成所述有源层；通过第二次构图工艺，在所述有源层上形成所述栅极绝缘层以及设置于所述栅极绝缘层上的所述栅极、源极和漏极；对所述有源层的未被所述栅极绝缘层覆盖的至少部分表面进行离子注入或等离子体处理；以及通过第三次构图工艺，形成所述像素电极或所述公共电极、以及连接所述源极和所述有源层的第一导电结构、以及电连接所述漏极和所述有源层的第二导电结构。
例如，所述方法还可以包括：形成与所述漏极电连接的像素电极以及与所述像素电极不同层设置的公共电极。在该方法中，通过第一次构图工艺，形成所述有源层、所述栅极绝缘层、所述栅极、所述源极和所述漏极；对所述有源层的未被所述栅极绝缘层覆盖的表面进行离子注入或等离子体处理；以及，通过第二次构图工艺，形成所述像素电极或所述公共电极、以及电连接所述源极和所述有源层的第一导电结构、以及连接所述漏极和所述有源层的第二导电结构。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1a为一种具有底栅型薄膜晶体管的阵列基板的剖视结构示意图；
图1b为一种具有顶栅型薄膜晶体管的阵列基板的剖视示意图；
图2a和图2b为本发明实施例一提供的包括底栅型薄膜晶体管的阵列基板的剖视结构示意图；
图3a为本发明实施例一中第一信号线和第二信号线的剖视结构示意图；
图3b为本发明实施例一中第一信号线和第二信号线的俯视示意图；
图4为本发明实施例二提供的具有顶栅型薄膜晶体管的阵列基板的剖视结构示意图；
图5为本发明实施例三提供的具有顶栅型薄膜晶体管的阵列基板的剖视结构示意图；
图6为本发明实施例四提供的具有顶栅型薄膜晶体管的阵列基板的剖视示意图；
图7为本发明实施例五提供的显示装置的剖视结构示意图；
图8a至图8c为本发明实施例八中采用半色调掩膜板进行第一次构图工艺过程中经过各步骤处理后的基板的剖视结构示意图；
图8d为本发明实施例八中对经过第一次构图工艺的基板进行离子注入或等离子体处理的结构示意图；
图8e为本发明实施例八中经过第二次构图工艺的基板的剖视结构示意图；
图8f为本发明实施例八中经过第三次构图工艺的基板的剖视结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
图1a为一种阵列基板中的一个像素单元的剖视结构示意图。如图1a所示，在衬底基板101上依次设置有薄膜晶体管100、第一钝化层150和像素电极160。第一钝化层150覆盖薄膜晶体管100。该薄膜晶体管100采用底栅结构，包括栅极110、栅极绝缘层120、有源层140以及分别与有源层140搭接的源极131和漏极132。薄膜晶体管100可以为氧化物薄膜晶体管，其包括的有源层110可以采用金属氧化物材料制作，例如IGZO(氧化铟镓锌)，此时，该阵列基板的制作过程例如包括以下步骤1～步骤6。
步骤1：通过第一次构图工艺(也称为掩膜工艺，例如包括曝光、显影、刻蚀等步骤)，在衬底基板101上形成栅极110、多条栅线(图1a中未示出)。
步骤2：通过第二次构图工艺，形成栅极绝缘层120及位于栅极绝缘层120中的引线孔(图1a中未示出)。引线孔用于实现电极驱动线与驱动IC之间的连接，例如，栅线(即栅极232的驱动线)通过其对应的引线孔被引至Pad区域中的驱动IC上。
步骤3：通过第三次构图工艺，在栅极绝缘层120上形成有源层140。
步骤4：通过第四次构图工艺，形成分别与有源层140搭接的源极131和漏极132，以及多条数据线(图1a中未示出)。
步骤5：通过第五次构图工艺，形成第一钝化层150，并在第一钝化层150中形成暴露出漏极132的过孔以及引线孔(图1a中未示出)。引线孔用于实现电极驱动线与驱动IC之间的连接，例如，源极驱动线和漏极驱动线通过相应的引线孔被引至相应的驱动IC。
步骤6：通过第六次构图工艺，在第一钝化层150上形成像素电极160，使像素电极160通过步骤5中形成的过孔与漏极132连接。
图1b示出了一种采用ADS(高级超维场开关)模式的阵列基板的一个像素单元，与图1a所示的情形相比，该阵列基板中的薄膜晶体管100采用顶栅结构，并且该阵列基板还包括第二钝化层170以及公共电极180。图1b所示的阵列基板的制作方法的前六次构图工艺与上述步骤1至步骤6类似，不同之处在于栅极绝缘层120、栅极110的形成顺序根据顶栅型薄膜晶体管的结构进行相应调整。在此基础上，该阵列基板的制作方法还包括如下的步骤。
步骤7：通过第七次构图工艺，形成第二钝化层170。
步骤8：通过第八次构图工艺，形成公共电极180和与其连接的公共电极线(图1b中未示出)。
在研究中，本申请的发明人注意到，上述阵列基板的制作工艺较为复杂，制作如图1a所示的包括一层透明电极(例如像素电极)的阵列基板一般需要如上所述的至少六次构图工艺(即需要使用6张掩膜板)，而制作包括两层透明电极(例如像素电极和公共电极)的阵列基板一般需要如上所述的至少八次构图工艺(即需要使用8张掩膜板)，这会极大限制生产线的产能。
本发明实施例提供了一种薄膜晶体管及其制作方法、阵列基板及其制作方法以及显示装置，通过在一次构图工艺中形成薄膜晶体管的栅极、源极和漏极，与图1a和图1b中栅极和源/漏极分别通过一次构图工艺形成的情形相比，可以减少薄膜晶体管或阵列基板制作过程中掩膜板的使用数量，节省工艺流程，提高产能，降低生产成本。
本发明的至少一个实施例提供了一种薄膜晶体管，该薄膜晶体管包括有源层、栅极、分别与有源层电连接的源极和漏极、以及位于栅极和有源层之间的栅极绝缘层，栅极、源极和漏极在同一次构图工艺中形成。
本发明的至少一个实施例提供了一种阵列基板，其包括设置于衬底基板上的薄膜晶体管，薄膜晶体管包括有源层、栅极、分别与有源层电连接的源极和漏极、以及位于栅极和有源层之间的栅极绝缘层，栅极、源极和漏极在同一次构图工艺中形成。
在本发明实施例中，构图工艺包括通过利用掩膜板形成设定图案的工艺，例如包括光刻胶涂敷、光刻胶曝光、光刻胶显影、利用光刻胶图案刻蚀薄膜层等步骤；但实施方式不限于此，构图工艺还可以是其他的能够形成设定图案的工艺，例如可以通过3D打印工艺形成设定图案。
本发明实施例提供的薄膜晶体管和阵列基板中，栅极绝缘层可以设置于有源层上，并且栅极、源极和漏极设置于栅极绝缘层上，即采用顶栅结构；或者，栅极绝缘层可以设置于栅极、源极和漏极上，有源层设置于栅极绝缘层上，即采用底栅结构。
本发明实施例提供的阵列基板适用于液晶显示装置，例如TN、VA、FFS、IPS、ADS、HADS、SADS等显示模式的液晶显示装置。也就是说，本发明实施例提供的阵列基板可以包括一层透明电极，或者包括两层透明电极，并且，这两层透明电极可以同层设置或异层设置。当然，本发明实施例提供的阵列基板也适用于OLED显示装置、电子纸显示装置等其他类型显示装置。
下面结合实施例一至实施例四对本发明上述实施例提供的阵列基板以及薄膜晶体管进行详细说明。
实施例一
如图2a和图2b所示，本实施例提供了一种薄膜晶体管200和阵列基板20，该阵列基板20包括设置于衬底基板201上的薄膜晶体管200、覆盖薄膜晶体管200的钝化层250以及设置于钝化层250上的透明电极243。薄膜晶体管200包括有源层210、栅极232、分别与有源层210电连接的源极231和漏极233、以及位于栅极232和有源层210之间的栅极绝缘层220，栅极232、源极231和漏极233因在同一次构图工艺中形成而并排位于同一层(如图2a和图2b所示的衬底基板201)上且材料相同，透明电极243与源极231和漏极233中的一个电连接。
本实施例提供的阵列基板可以用于液晶显示装置或电子纸显示装置，此时，透明电极243可以为像素电极，并且与薄膜晶体管200的漏极233电连接，如图2a和图2b所示；或者，该阵列基板可以用于OLED显示装置，此时，透明电极243可以为阴极或阳极，并且可以与薄膜晶体管的源极和漏极中的一个电连接。透明电极243可以采用透明的金属氧化物ITO(氧化铟锡)、IGZO(氧化铟镓锌)、IZO(氧化铟锌)等材料制作。
阵列基板上还设置有多条栅线和多条数据线，在本发明的一个实施例提供的阵列基板中，栅极、源极和漏极在同一次构图工艺中形成，为节省工艺，在该构图工艺中，还可以形成栅线和数据线。并且，由于栅线的延伸方向和数据线的延伸方向相交，例如，栅线横向延伸且数据线纵向延伸，所以为了使栅线和数据线彼此绝缘，可以将栅线和数据线中的一个设置为连续结构，另一个设置为包括多个线状部的分段结构，并在栅线和数据线相交的位置处设置连接部以连接相邻的线状部。
也就是说，在至少一个示例中，如图3a和图3b所示，阵列基板还包括多条沿第一方向延伸的第一信号线235和多条沿第二方向延伸的第二信号线234，第一信号线235包括多个间断设置的线状部2351以及连接相邻的线状部2351的连接部2352，线状部2351与连接部2352异层设置(连接部2352也可以设置在线状部2351和第二信号线234的下方)，并且线状部2351和第二信号线234同层设置。第一信号线235可以为栅线，并且第二信号线234为数据线；或者，第一信号线235可以为数据线，并且第二信号线234为栅线。
在图3a所示的情形中，第一信号线235的线状部2351和第二信号线234上设置有绝缘层270，在绝缘层270上设置有对应第一信号线235和第二信号线234交叉处的连接部2352，连接部2352通过绝缘层270中的过孔连接相邻的线状部2351。根据连接部2352所在膜层的不同，绝缘层270可以包括一层或多层绝缘层。例如，为节省工艺，连接部2352可以与透明电极243在同一次构图工艺中形成，在这种情况下，绝缘层270可以包括如图2a和图2b所示的栅极绝缘层220和钝化层250。
当然，连接部2352也可以与阵列基板上的其他导电结构在同一次构图工艺中形成。例如，当阵列基板包括不同层设置的像素电极和公共电极时，上述透明电极243为像素电极，连接部2352还可以与公共电极在同一次构图工艺中形成。
需要说明的是，图3a和图3b中仅示出了阵列基板的部分结构，未示出栅极、源极、漏极和有源层等结构。
在图2a中，薄膜晶体管的源极231和漏极233分别与有源层210接触。例如，在栅极绝缘层220中设置有分别对应源极231和漏极233的过孔224，从而形成在栅极绝缘层220上的有源层210可以通过所形成的过孔224分别与源极231和漏极233电连接。此外，有源层210也可以直接搭接在源极231和漏极233上，如图2b所示。
在本实施例中，薄膜晶体管的栅极232、源极231和漏极233可以采用铝、钼、钛、铜等金属或其合金制作，并且可以为单层或多层结构。
由于薄膜晶体管200的有源层210分别与源极231和漏极233接触，并且源极231和漏极233采用金属材料制作，因而，有源层210可以采用非晶硅、多晶硅或金属氧化物等半导体材料制作。
栅极绝缘层220和钝化层250可以采用硅的氧化物、硅的氮化物、硅的氮氧化物、铝的氧化物、铪的氧化物等绝缘材料中的一种或多种制作。
本实施例提供的阵列基板20中，薄膜晶体管200采用底栅结构，即栅极绝缘层220设置于栅极232、源极231和漏极233上，有源层210设置于栅极绝缘层220上，由于栅极232、源极231和漏极233在同一次构图工艺中形成，与图1a所示的通过至少六次构图工艺(例如上述步骤1至步骤6)形成的阵列基板相比，可以节省一张掩膜板，从而提高产能，降低生产成本。
实施例二
如图4所示，本实施例提供了一种薄膜晶体管200和阵列基板20，本实施例与实施例一中的图2a所示的情形相比，区别在于：薄膜晶体管200采用顶栅结构，即栅极绝缘层220设置于有源层210上，栅极232、源极231和漏极233设置于栅极绝缘层220上。
由于薄膜晶体管200采用顶栅结构，栅极232、源极231和漏极233的驱动线分别对应的引线孔可以设置于钝化层250中，如图4所示，引线孔的内表面可沉积像素电极材料以便于引线。当然，栅极232的驱动线对应的引线孔也可以设置在栅极绝缘层220中。
在本实施例中，栅线、数据线、透明电极、有源层等结构的设置可以参考实施例一中的相关描述，此处不再赘述。此外，图4提供的薄膜晶体管200和阵列基板20仅以采用顶栅结构且源极231和漏极233分别通过过孔224与有源层210接触为例进行说明。本发明实施例包括但不限于此。例如，采用顶栅结构时，源极和漏极还可以分别与有源层搭接，例如通过设置栅极绝缘层的图案使其暴露出有源层的部分表面即可实现有源层与源极和漏极的搭接，对此，可参考图2b，附图中未示出。
在本实施例中，栅极、源极和漏极在同一次构图工艺中形成，与栅极与源/漏极分别通过不同的构图工艺形成的方式(即阵列基板至少通过六次构图工艺形成的方式)相比，可以节省一次构图工艺，从而节省一张掩膜板、提高产能并降低生产成本。
实施例三
如图5所示，本实施例提供了一种薄膜晶体管200和阵列基板20，本实施例与实施例二的区别在于：在该阵列基板20中，栅极绝缘层220与栅极232、源极231和漏极233在同一次构图工艺中形成；并且，该阵列基板20为ADS型阵列基板，即包括不同层设置的两层透明电极，这两层透明电极中的一层为像素电极，另一层为公共电极。
在本实施例中，可以是像素电极位于下层且公共电极位于上层，也可以是像素电极位于上层且公共电极位于下层。本实施例仅以像素电极243设置于公共电极280与衬底基板201之间(即像素电极位于下层且公共电极位于上层)为例进行说明。
在本实施例中，由于栅极绝缘层220与栅极232、源极231和漏极233在同一次构图工艺中形成，因此，沿大致平行于衬底基板201所在平面的方向上，栅极232、源极231和漏极233可以分别与其对应的栅极绝缘层的宽度大致相等。
例如，如图5所示，栅极绝缘层220可以包括间隔设置的第一绝缘部221、第二绝缘部222以及第三绝缘部223；第一绝缘部221位于源极231和有源层210之间；第二绝缘部222位于栅极232与有源层210之间；第三绝缘部223位于漏极233与有源层210之间。
由于栅极绝缘层220与栅极232、源极231和漏极233在同一次构图工艺中形成，源极231和漏极233无法通过栅极绝缘层220中的过孔分别与有源层210电连接，也无法直接搭接在有源层210上，因此，在这种情况下，可以通过在形成栅极232、源极231和漏极233之后设置导电结构的方式使源极231和漏极233分别与有源层210电连接。
例如，如图5所示，源极231与有源层210可以通过第一导电结构241电连接，例如，第一导电结构241可以与源极231的上表面和有源层210的部分上表面接触；漏极233与有源层210通过第二导电结构242电连接，例如，第二导电结构242可以与漏极233的上表面和有源层210的另一部分上表面接触。图5仅以有源层210的与第一导电结构241接触的上表面位于源极231和栅极232之间且有源层210的与第二导电结构242接触的上表面位于栅极232和漏极233之间为例进行说明。本实施例包括，但不限于此，只要可以实现将源极231和漏极233分别与有源层210电连接即可。
在图5中，第一绝缘部221与第二绝缘部222之间设置有第一开口321，第二绝缘部222与第三绝缘部223之间设置有第二开口322，第一导电结构241可以与有源层210的对应第一开口321的上表面接触，第二导电结构242可以与有源层210的对应第二开口322的上表面接触。但本发明实施例不限于此。
为了避免第一导电结构241和第二导电结构242与栅极电连接，第一导电结构241和第二导电结构242沿大致垂直于衬底基板201方向的膜层厚度小于栅极绝缘层220(例如第二绝缘部222)的膜层厚度。
第一导电结构241和第二导电结构242可以与阵列基板上原有的导电结构在同一次构图工艺中形成，以节省工艺。例如，第一导电结构241、第二导电结构242以及像素电极243可以同层设置且材料相同(即利用同一膜层的材料形成)，从而可以在同一次构图工艺中形成。
由于第二导电结构242和像素电极243都与薄膜晶体管200的漏极233连接，因此，第二导电结构242和像素电极243可以一体形成。
由于像素电极243通常采用金属氧化物材料制作，当第一导电结构241和第二导电结构242与像素电极243的材料相同时，有源层210的材料可以为金属氧化物半导体材料，并且，在形成第一导电结构241和第二导电结构242之前，可以在有源层210的待与第一导电结构241和第二导电结构242接触的位置处(例如图5所示的第一开口321和第二开口322对应的位置处)进行离子注入(ion implantation)或等离子体(Plasma)处理，以使有源层210分别与第一导电结构241和第二导电结构242之间形成欧姆接触从而实现良好的电连接。
在本实施例中，可以在像素电极243和公共电极280之间的钝化层250中形成栅极232、源极231和漏极233的驱动线分别对应的引线孔。
此外，阵列基板上的栅线和数据线的设置也可以采用实施例一中的方式，即，栅线和数据线中的一个连续设置，另一个分段设置并且通过连接部连接各段。例如，第一信号线包括多个间隔设置的线状部以及连接相邻线状部的连接部，第一信号线的线状部与第二信号线同层设置；第一信号线的连接部可以与图5所示的公共电极280在同一次构图工艺中形成，并通过钝化层250中的过孔连接相邻的线状部。第一信号线可以为栅线，并且第二信号线为数据线；或者，第一信号线可以为数据线，并且第二信号线为栅线。
当然，根据实际需要，第一信号线的连接部也可以与阵列基板上的其他导电结构在同一次构图工艺中形成。此处不做赘述。
本实施例通过一次构图工艺同时形成栅极绝缘层、栅极、源极和漏极，与图1b所示的阵列基板需要三次构图工艺形成上述结构的情形相比，可以至少减少两张掩膜板，从而进一步提高产能并降低生产成本。
此外，由于源极231和有源层210之间设置有第一绝缘部221，漏极233和有源层210之间设置有第三绝缘部223，当源/漏极分别有信号输入的时候，源/漏极下方的金属氧化物半导体能形成电子层，从而能有效提升薄膜晶体管的开态电流，提高薄膜晶体管的性能。
本实施例提供的薄膜晶体管200脱离阵列基板20单独提供时，可通过单独的构图工艺形成连接源极231和有源层210的第一导电结构241以及连接漏极233和有源层210的第二导电结构242。在这种情况下，由于栅极232、源极231和漏极233在同一次构图工艺中形成，该薄膜晶体管与图1b所示的阵列基板中包括的薄膜晶体管100相比，仍然可以减少一次构图工艺，从而节省一张掩膜板。
实施例四
如图6所示，本实施例提供了一种薄膜晶体管200和阵列基板20，本实施例与实施例三的区别在于：有源层210、栅极绝缘层220、栅极232、源极231和漏极233通过同一次构图工艺(例如采用半色调掩膜板)形成。
在本实施例中，由于栅极绝缘层220与栅极232、源极231和漏极233在同一次构图工艺中形成，因此，沿大致平行于衬底基板201所在平面的方向上，栅极232、源极231和漏极233可以分别与其对应的栅极绝缘层的宽度大致相等(参见实施例三，此处不再赘述)。在此基础上，由于有源层210与栅极绝缘层220在该构图工艺中形成，因此，沿大致平行于衬底基板201的方向，栅极绝缘层220的宽度与有源层210的宽度大致相等。
例如，栅极绝缘层220可以包括间隔设置的第一绝缘部221、第二绝缘部222以及第三绝缘部223，第一绝缘部221和第二绝缘部222之间设置有第一开口321，第二绝缘部222和第三绝缘部223之间设置有第二开口322；沿平行于衬底基板201的方向上，有源层210的宽度等于第一绝缘部221、第一开口321、第二绝缘部222、第二开口322和第三绝缘部223的宽度之和。
本实施例中的有源层、栅极绝缘层、栅极、源极和漏极通过一次构图工艺形成，与图1b所示的阵列基板相比，可以至少减少三次构图工艺，即至少减少三张掩膜板，从而可以有效地提高产能并降低生产成本。
此外，由于源极231和有源层210之间设置有第一绝缘部221，漏极233和有源层210之间设置有第三绝缘部223，当源/漏极分别有信号输入的时候，源/漏极下方的金属氧化物半导体能形成电子层，从而能有效提升薄膜晶体管的开态电流。
本实施例提供的薄膜晶体管200脱离阵列基板20单独提供时，可通过单独的构图工艺形成连接源极231和有源层210的第一导电结构241以及连接漏极233和有源层210的第二导电结构242。在这种情况下，由于栅极绝缘层220、栅极232、源极231和漏极233在同一次构图工艺中形成，该薄膜晶体管与图1b所示的阵列基板中包括的薄膜晶体管100相比，仍然可以减少两次构图工艺，从而节省两张掩膜板。
本实施例中的栅线、数据线、薄膜晶体管、像素电极、公共电极以及引线孔等结构的设置，可以参考实施例三中的相关描述，此处不再赘述。
实施例五
本实施例提供了一种显示装置，其包括上述任一实施例提供的阵列基板。
以液晶显示装置为例，如图7所示，本实施例的一个实施例提供的显示装置可以包括阵列基板20与对置基板30，阵列基板20与对置基板30彼此对置且通过封框胶35以形成液晶盒，在液晶盒中填充有液晶材料40。该对置基板30例如为彩膜基板。阵列基板20的每个像素单元的像素电极用于施加电场以对液晶材料的旋转程度进行控制从而进行显示操作。在一些实施例中，该显示装置还包括为阵列基板20提供背光的背光源50。
本实施例提供的显示装置可以为：液晶面板、电子纸、OLED面板、手机、电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明的至少一个实施例还提供了一种薄膜晶体管的制作方法，该方法包括：形成有源层、栅极、分别与有源层电连接的源极和漏极、以及位于栅极和有源层之间的栅极绝缘层，使得栅极、源极和漏极在同一次构图工艺中形成。
本发明的至少一个实施例还提供了一种阵列基板的制作方法，该方法包括：在衬底基板上形成薄膜晶体管，所述薄膜晶体管采用上述实施例提供的薄膜晶体管的制作方法制作。
下面结合实施例六至实施例八对本发明上述实施例提供的阵列基板的制作方法以及薄膜晶体管的制作方法进行详细说明。
实施例六
针对实施例二提供的阵列基板20，本实施例提供一种相应的阵列基板的制作方法，以图4所示的情形为例，该方法可以包括以下步骤S41-S45，下面逐一介绍这些步骤。
步骤S41：通过第一次构图工艺(也称为掩膜工艺，例如包括曝光、显影、刻蚀等步骤)，在衬底基板201上形成有源层210。
步骤S42：通过第二次构图工艺，在有源层210上形成栅极绝缘层220，并在栅极绝缘层220的分别对应待形成的源极231和漏极233的位置处形成暴露出有源层210的过孔224。
步骤S43：通过第三次构图工艺，在栅极绝缘层220上形成源极231、栅极232、漏极233、第一信号线的线状部和第二信号线，使源极231和漏极233分别通过步骤S42中形成的过孔与有源层210电连接。
在该步骤中，第一信号线和第二信号线中的一个为栅线，另一个为数据线，并且，第一信号线和第二信号线在图4中未示出。
步骤S44：通过第四次构图工艺，形成钝化层250，并在钝化层250中形成暴露出漏极233的第一过孔、暴露出第一信号线的线状部的第二过孔(图4中未示出)、以及引线孔。
如上所述，引线孔用于实现电极驱动线与相应的驱动IC之间的连接，例如，上述引线孔可以包括分别对应栅极232的驱动线、源极231的驱动线和漏极233的驱动线的引线孔。
需要说明的是，图4中的引线孔仅是示例性地说明本实施例，在具体实施时，通常，引线孔设置于阵列基板的Pad区域，而像素区域的薄膜晶体管并不对应引线孔。
步骤S45：通过第五次构图工艺，在钝化层250上形成透明电极243以及第一信号线的连接部，使透明电极243通过步骤S44中形成的第一过孔与漏极233电连接，并且使第一信号线的连接部通过步骤S44中形成的第二过孔连接相邻的线状部。
在该步骤中，透明电极243的材料还可以覆盖引线孔的内表面，如图4所示，这样可以便于设置引线。
针对实施例二所述的薄膜晶体管200，本实施例提供了一种薄膜晶体管的制作方法，以图4所示的情形为例，该方法可包括本实施例中的上述步骤S41和S42，以及通过第三次构图工艺，在栅极绝缘层220上形成源极231、栅极232和漏极233，使源极231和漏极233分别通过步骤S42中形成的过孔224与有源层210电连接。即：通过第一次构图工艺，形成有源层210；通过第二次构图工艺，在有源层210上形成栅极绝缘层220，并在栅极绝缘层220的分别对应源极231和漏极233的位置处形成暴露出有源层210的过孔224；以及通过第三次构图工艺，在栅极绝缘层220上形成源极231、栅极232和漏极233，使源极231和漏极233分别通过过孔与有源层电连接。
在本实施例提供的阵列基板或薄膜晶体管中，当源极和漏极与有源层搭接时，在形成栅极绝缘层的步骤中，可通过设置栅极绝缘层的图案以暴露出源极和漏极的表面，以便于源极和漏极与有源层搭接。此处不再赘述。
与图1a所示的情形相比，本实施例提供的阵列基板的制作方法以及薄膜晶体管的制作方法都可以减少一次构图工艺。
实施例一提供的如图2a所示的阵列基板20/薄膜晶体管200的制作方法与本实施例提供的制作方法类似，不同之处在于形成有源层的步骤在形成源极、栅极和漏极的步骤以及形成栅极绝缘层的步骤之后。即实施例一提供的如图2a所示的阵列基板20/薄膜晶体管200的制作方法包括：通过第一次构图工艺，形成源极231、栅极232和漏极；通过第二次构图工艺，形成栅极绝缘层220，并在栅极绝缘层220的分别对应源极231和漏极233的位置处形成分别暴露出源极231和漏极233的过孔224；通过第三次构图工艺，在栅极绝缘层220上形成有源层210，使有源层220通过过孔224分别与源极231和漏极233电连接。相应步骤可参考本实施例中的相关描述，重复之处不再赘述。
实施例一提供的如图2b所示的阵列基板20/薄膜晶体管200，其与图2a所示的阵列基板/薄膜晶体管200的制作方法的区别在于：在形成栅极绝缘层220的步骤中未在栅极绝缘层220中形成过孔224，而是通过设置栅极绝缘层220的图案以暴露出源极231和漏极233的表面以便于与有源层210电连接。
实施例七
针对实施例三提供的阵列基板，本实施例提供一种阵列基板的制作方法，该制作方法包括：利用一次构图工艺形成薄膜晶体管的栅极绝缘层、栅极、源极和漏极；以及形成与漏极电连接的像素电极以及与像素电极不同层设置的公共电极。在形成像素电极或公共电极的同时，还形成电连接源极和有源层的第一导电结构、以及电连接漏极和有源层的第二导电结构，例如，形成与源极的上表面和有源层的上表面接触的第一导电结构，以及与漏极的上表面和有源层的上表面接触的第二导电结构。在形成第一导电结构和第二导电结构之前，对有源层的待与第一导电结构和第二导电结构接触的表面进行离子注入或等离子体处理。
如图5所示，阵列基板20包括像素电极243和公共电极280，以图5所示的第一导电结构241和第二导电结构242与像素电极243同层设置的情形为例，本实施例提供的阵列基板的制作方法可以包括以下步骤S51-S55，下面逐一介绍这些步骤。
步骤S51：通过第一次构图工艺，在衬底基板201上形成有源层210。
步骤S52：通过第二次构图工艺，在有源层210上形成栅极绝缘层220以及设置于栅极绝缘层220上的栅极232、源极231、漏极233、第一信号线的线状部以及第二信号线；并且，对有源层210的待与第一导电结构241和第二导电结构242接触的表面进行离子注入或等离子体处理以提高该表面的导电性能。
在该步骤中，栅极绝缘层220包括对应源极231的第一绝缘部221、对应栅极232的第二绝缘部222以及对应漏极233的第三绝缘部223；并且，沿大致平行于衬底基板的方向上，各电极与其对应的绝缘部的宽度相等。
此外，第一信号线和第二信号线中的一个为栅线，另一个为数据线，第一信号线的线状部和第二信号线在图5中未示出。
步骤S53：通过第三次构图工艺，形成像素电极243、连接源极231和有源层210的第一导电结构241、以及连接漏极233和有源层210的第二导电结构242。
在该步骤中，需刻蚀掉部分像素电极材料以使各导线(例如，第一信号线的线状部和第二信号线)彼此绝缘。例如，刻蚀掉第一信号线和第二信号线交叉处的像素电极材料，以使第一信号线的线状部之间以及线状部与第二信号线之间彼此绝缘。由于刻蚀像素电极材料的刻蚀药液对金属材料的刻蚀速率非常慢，因而在正常的工艺中可以忽略刻蚀对第一信号线的线状部和第二信号线的影响。
此外，像素电极243和第二导电结构242可以一体形成，并且分别位于漏极233的两侧。
步骤S54：通过第四次构图工艺，形成钝化层250，并在钝化层250中形成暴露出第一信号线的线状部的过孔以及引线孔(如实施例六所述，此处不再赘述)。
步骤S55：通过第五次构图工艺，在钝化层250上形成公共电极280和与其连接的公共电极线、以及第一信号线的连接部，使第一信号线的连接部通过步骤S54中形成的过孔连接相邻的线状部。
在该步骤中，形成公共电极280的材料还可以覆盖步骤S54中形成的引线孔的内表面，以便于设置引线。
本实施例还提供了一种如图5所示的薄膜晶体管200的制作方法，该方法包括：通过第一次构图工艺，形成有源层210；通过第二次构图工艺，在有源层210上形成栅极绝缘层220以及设置于栅极绝缘层220上的栅极232、源极231和漏极233；对有源层210的未被栅极绝缘层220覆盖的至少部分表面(即待与第一导电结构241和第二导电结构242接触的表面)进行离子注入或等离子体处理以提高该处的导电性能；以及通过第三次构图工艺，形成电连接源极231和有源层210的第一导电结构241、以及电连接漏极233和有源层210的第二导电结构242。
在本实施例提供的薄膜晶体管的制作方法中，第一导电结构和第二导电结构可以通过单独形成导电层(例如金属层)的方式制作。
实施例八
针对实施例四提供的阵列基板，本实施例提供一种阵列基板的制作方法，该制作方法包括：利用一次构图工艺形成薄膜晶体管的有源层、栅极绝缘层、栅极、源极和漏极；以及形成与漏极电连接的像素电极以及与像素电极不同层设置的公共电极。在形成像素电极或公共电极的同时，还形成电连接源极和有源层的第一导电结构、以及电连接漏极和有源层的第二导电结构，例如，形成与源极的上表面和有源层的上表面接触的第一导电结构，以及与漏极的上表面和有源层的上表面接触的第二导电结构。在形成第一导电结构和第二导电结构之前，在有源层的待与第一导电结构和第二导电结构接触的位置处进行离子注入或等离子体处理。
如图6所示，阵列基板20包括像素电极243和公共电极280，以图6所示的第一导电结构241和第二导电结构242与像素电极243同层设置的情形为例，本实施例提供的阵列基板的制作方法可以包括以下步骤S61-S64，下面逐一介绍这些步骤。
步骤S61：通过第一次构图工艺，在衬底基板201上形成有源层210、栅极绝缘层220、栅极232、源极231、漏极233、第一信号线的线状部以及第二信号线；并且，对有源层210的待与第一导电结构241和第二导电结构242接触的表面进行离子注入或等离子体处理以提高该表面的导电性能。
例如，该第一次构图工艺可以采用半色调掩膜板，如以下步骤S611～S614所述，下面结合图8a至图8c进行描述。
步骤S611：在衬底基板201上依次沉积金属氧化物半导体薄膜、栅极绝缘层薄膜以及金属薄膜，并在金属薄膜上涂覆一层光刻胶。
步骤S612：利用半色调掩膜板(Half-tone mask)进行曝光，之后进行显影，并将没有光刻胶保护的金属薄膜、栅极绝缘层薄膜以及金属氧化物半导体薄膜刻蚀掉，得到如图8a所示的基板。
半色调掩膜板包括非曝光区域、部分曝光区域以及完全曝光区域，如图8a所示，完全曝光区域(图8a中未示出)位于非曝光区域两侧。非曝光区域对应待形成的栅极、源极、漏极、第一信号线的线状部以及第二信号线等结构；部分曝光区域对应待形成的第一开口和第二开口；其余部分为完全曝光区域。
经过显影处理之后，位于完全曝光区域的光刻胶被去除，金属薄膜、栅极绝缘层薄膜以及金属氧化物半导体薄膜的对应完全曝光区域的部分因没有光刻胶保护而被刻蚀掉，其余部分则被保留。
如图8a所示，经过步骤S612处理后可以形成：有源层210、刻蚀后的栅极绝缘层薄膜220’、刻蚀后的金属薄膜230、以及覆盖金属薄膜230的光刻胶300。
步骤S613：对光刻胶300进行灰化处理，得到如图8b所示的基板，此时，灰化后的光刻胶300’覆盖金属薄膜230的一部分。
步骤S614：刻蚀掉没有光刻胶300’保护的金属薄膜230和栅极绝缘层薄膜220’，并保留有源层210的没有光刻胶300’保护的部分，从而得到如图8c所示的基板。如此，可以形成栅极232、源极231和漏极233共面的结构、第一信号线的线状部以及第二信号线；栅极绝缘层薄膜220’形成包括第一绝缘部221、第二绝缘部222以及第三绝缘部223的栅极绝缘层；并且，栅极绝缘层中形成暴露出有源层210的第一开口321和第二开口322。
在完成上述第一次构图工艺后，进行步骤S615：如图8d所示，对有源层的对应第一开口321和第二开口322的表面进行离子注入或等离子体处理，来降低此处的接触电阻。
经过上述步骤处理，沿大致平行于衬底基板的方向上，源极231、栅极232以及漏极233分别与其对应的绝缘部的宽度大致相等；沿大致平行于衬底基板201的方向上，栅极绝缘层的宽度与有源层210的宽度大致相等，即第一绝缘部221、第一开口321、第二绝缘部222、第二开口322以及第三绝缘部223的宽度之和与有源层的宽度大致相等。
此外，第一信号线和第二信号线中的一个为栅线，另一个为数据线，第一信号线的线状部以及第二信号线在图8a～8d中未示出。
步骤S62：通过第二次构图工艺，形成像素电极243，使源极231和有源层210通过第一导电结构241连接、漏极233和有源层210通过第二导电结构242连接以形成导电沟道，例如，得到如图8e所示的基板。
在该步骤中，需刻蚀掉部分像素电极材料以使各导线(例如，第一信号线的线状部和第二信号线)彼此绝缘。例如，刻蚀掉第一信号线和第二信号线交叉处的像素电极材料，以使第一信号线的线状部之间以及线状部与第二信号线之间彼此绝缘。由于刻蚀像素电极材料的刻蚀药液对金属材料的刻蚀速率非常慢，因而可以忽略刻蚀对第一信号线的线状部和第二信号线的影响。
此外，像素电极243和第二导电结构242可以一体形成，并且分别位于漏极233的两侧。
步骤S63：通过第三次构图工艺，形成钝化层250，并在钝化层250中形成暴露出第一信号线的线状部的过孔、以及引线孔(如实施例六所述，此处不再赘述)，例如，得到如图8f所示的基板。
步骤S64：通过第四次构图工艺，在钝化层250上形成公共电极280和与其连接的公共电极线、以及第一信号线的连接部，使第一信号线的连接部通过步骤S63中形成的过孔连接相邻的线状部，得到如图6所示的基板。
在该步骤中，公共电极280的材料还可以覆盖步骤S63中形成的引线孔的内表面，这样可以便于设置引线。
本实施例使用一次构图工艺形成了薄膜晶体管的有源层、栅极绝缘层、栅极以及源/漏极，再通过形成像素电极的材料将源/漏极和有源层连接起来以形成导电沟道，与图1b所示的情形相比，可以减少三次构图工艺，从而可以有效地减少掩膜板的数量、提高产能并节省成本；而且，当源/漏极有信号输入的时候，源/漏极下方的金属氧化物半导体材料也能形成电子层，这样能有效提升薄膜晶体管的开态电流，从而提升薄膜晶体管的性能。
本实施例还提供了一种如图6所示的薄膜晶体管200的制作方法，该方法可以包括：通过第一次构图工艺(例如利用半色调掩膜板，参见上述步骤S61)，形成有源层210、栅极绝缘层220、栅极232、源极231和漏极233；对有源层210的未被栅极绝缘层220覆盖的表面(即待与第一导电结构241和第二导电结构242分别接触的表面)进行离子注入或等离子体处理以提高该处的导电性能；以及，通过第二次构图工艺，形成电连接源极231和有源层210的第一导电结构241、以及电连接漏极233和有源层210的第二导电结构242。
在本实施例提供的薄膜晶体管的制作方法中，第一导电结构和第二导电结构可以通过单独形成导电层(例如金属层)的方式制作。
需要说明的是，对于大尺寸的显示装置，在包括两层透明电极(如图5和图6所示)的阵列基板中，还可以利用形成栅线的材料形成金属公共电极线，公共电极通过其下方的绝缘层中的过孔与该金属公共电极线电连接，这样可以减小公共电极的电阻。此处不做赘述。
在本发明的上述实施例中，利用同一膜层形成的结构(即同层设置或位于同一层的不同结构)可以并排位于同一层上，如图2a、2b、4、5、6中的并排位于同一层上的栅极232、源极231和漏极233所示，利用同一膜层形成的结构也可以具有高低起伏的形状，如图5和图6中的第一导电结构241、第二导电结构242和像素电极243所示。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (22)

1.一种阵列基板，包括位于衬底基板上的薄膜晶体管，其中，
所述薄膜晶体管包括有源层、栅极、分别与所述有源层电连接的源极和漏极、以及位于所述栅极和所述有源层之间的栅极绝缘层，所述栅极、所述源极和所述漏极在同一次构图工艺中形成；并且
所述栅极绝缘层设置于栅极、源极和漏极上，并且所述有源层设置于栅极绝缘层上，所述源极和所述漏极分别与所述有源层直接接触；或者，所述薄膜晶体管还包括第一导电结构和第二导电结构，所述第一导电结构通过第一开口与所述源极和所述有源层连接，所述第二导电结构通过第二开口与所述漏极和所述有源层连接，所述第一开口和所述第二开口都与所述栅极、所述源极和所述漏极在所述同一次构图工艺中形成。
2.如权利要求1所述的阵列基板，还包括多条沿第一方向延伸的第一信号线和多条沿第二方向延伸且与所述第一信号线相绝缘的第二信号线，每条所述第一信号线包括多个间断设置的线状部以及连接相邻的所述线状部的连接部，所述连接部与所述线状部异层设置，所述线状部和所述第二信号线同层设置；并且
所述第一信号线为栅线，并且所述第二信号线为数据线；或者，所述第一信号线为数据线，并且所述第二信号线为栅线。
3.如权利要求1所述的阵列基板，其中，在所述薄膜晶体管包括所述第一导电结构和所述第二导电结构的情况下，所述栅极绝缘层设置于所述有源层上，所述栅极、所述源极和所述漏极设置于所述栅极绝缘层上。
4.如权利要求3所述的阵列基板，其中，所述栅极绝缘层包括间隔设置的第一绝缘部、第二绝缘部以及第三绝缘部；
所述第一绝缘部位于所述源极和所述有源层之间；
所述第二绝缘部位于所述栅极和所述有源层之间；
所述第三绝缘部位于所述漏极和所述有源层之间。
5.如权利要求4所述的阵列基板，其中，所述第一绝缘部和所述第二绝缘部之间设置有所述第一开口，所述第二绝缘部和所述第三绝缘部之间设置有所述第二开口；
沿平行于所述衬底基板的方向上，所述有源层的宽度等于所述第一绝缘部、所述第一开口、所述第二绝缘部、所述第二开口和所述第三绝缘部的宽度之和。
6.如权利要求4或5所述的阵列基板，其中，
所述第一导电结构与所述源极的上表面和所述有源层的部分上表面接触；
所述第二导电结构与所述漏极的上表面和所述有源层的另一部分上表面接触。
7.如权利要求6所述的阵列基板，还包括：与所述漏极电连接的像素电极以及与所述像素电极不同层设置的公共电极，其中，
所述第一导电结构、所述第二导电结构和所述像素电极同步形成且材料相同，或者，所述第一导电结构、所述第二导电结构和所述公共电极同步形成且材料相同。
8.如权利要求7所述的阵列基板，其中，所述有源层的材料包括金属氧化物半导体材料。
9.如权利要求1所述的阵列基板，其中，所述有源层的材料包括金属氧化物半导体材料、非晶硅材料或多晶硅材料。
10.如权利要求1所述的阵列基板，其中，所述栅极绝缘层中设置有分别对应所述源极和所述漏极的过孔，所述源极和漏极分别通过所述栅极绝缘层中的过孔与所述有源层接触；或者
所述源极和所述漏极搭接在所述有源层上。
11.一种显示装置，包括如权利要求1-10中任一项所述的阵列基板。
12.一种薄膜晶体管，包括有源层、栅极、分别与所述有源层电连接的源极和漏极、以及位于所述栅极和所述有源层之间的栅极绝缘层，其中，
所述栅极、所述源极和所述漏极在同一次构图工艺中形成；
所述栅极绝缘层设置于栅极、源极和漏极上，并且所述有源层设置于栅极绝缘层上，所述源极和所述漏极分别与所述有源层直接接触；或者，所述薄膜晶体管还包括第一导电结构和第二导电结构，所述第一导电结构通过第一开口与所述源极和所述有源层连接，所述第二导电结构通过第二开口与所述漏极和所述有源层连接，所述第一开口和所述第二开口都与所述栅极、所述源极和所述漏极在所述同一次构图工艺中形成。
13.一种薄膜晶体管的制作方法，包括：形成有源层、栅极、分别与所述有源层电连接的源极和漏极、以及位于所述栅极和所述有源层之间的栅极绝缘层，其中，
所述栅极、所述源极和所述漏极在同一次构图工艺中形成；并且
所述栅极绝缘层设置于栅极、源极和漏极上，并且所述有源层设置于栅极绝缘层上，所述源极和所述漏极分别与所述有源层直接接触；或者，所述薄膜晶体管还包括第一导电结构和第二导电结构，所述第一导电结构通过第一开口与所述源极和所述有源层连接，所述第二导电结构通过第二开口与所述漏极和所述有源层连接，所述第一开口和所述第二开口都与所述栅极、所述源极和所述漏极在所述同一次构图工艺中形成。
14.如权利要求13所述的方法，其中，所述栅极绝缘层、所述栅极、所述源极和所述漏极在所述同一次构图工艺中形成。
15.如权利要求13所述的方法，其中，采用半色调掩膜板在所述同一次构图工艺中形成所述有源层、所述栅极绝缘层、所述栅极、所述源极和所述漏极。
16.如权利要求13所述的方法，其中，在所述薄膜晶体管包括所述第一导电结构和所述第二导电结构的情况下，
通过第一次构图工艺，形成所述有源层；
通过第二次构图工艺，在所述有源层上形成所述栅极绝缘层，并在所述栅极绝缘层的分别对应所述源极和漏极的位置处形成暴露出所述有源层的过孔；以及
通过第三次构图工艺，在所述栅极绝缘层上形成所述源极、所述栅极和所述漏极，使所述源极和所述漏极分别通过所述过孔与所述有源层电连接。
17.如权利要求13所述的方法，其中，
通过第一次构图工艺，形成所述源极、所述栅极和所述漏极；
通过第二次构图工艺，形成所述栅极绝缘层，并在所述栅极绝缘层的分别对应所述源极和所述漏极的位置处形成分别暴露出所述源极和所述漏极的过孔；
通过第三次构图工艺，在所述栅极绝缘层上形成所述有源层，使所述有源层通过所述过孔分别与所述源极和所述漏极电连接。
18.如权利要求14所述的方法，其中，在所述薄膜晶体管包括所述第一导电结构和所述第二导电结构的情况下，
通过第一次构图工艺，形成所述有源层；
通过第二次构图工艺，在所述有源层上形成所述栅极绝缘层以及设置于所述栅极绝缘层上的所述栅极、源极和漏极；
对所述有源层的未被所述栅极绝缘层覆盖的至少部分表面进行离子注入或等离子体处理；以及
通过第三次构图工艺，形成电连接所述源极和所述有源层的所述第一导电结构、以及连接所述漏极和所述有源层的所述第二导电结构。
19.如权利要求15所述的方法，其中，在所述薄膜晶体管包括所述第一导电结构和所述第二导电结构的情况下，
通过第一次构图工艺，形成所述有源层、所述栅极绝缘层、所述栅极、所述源极和所述漏极；
对所述有源层的未被所述栅极绝缘层覆盖的表面进行离子注入或等离子体处理；以及，
通过第二次构图工艺，形成电连接所述源极和所述有源层的所述第一导电结构、以及电连接所述漏极和所述有源层的所述第二导电结构。
20.一种阵列基板的制作方法，包括：在衬底基板上形成薄膜晶体管，其中，
所述薄膜晶体管采用如权利要求13-17中任一项所述的方法制作。
21.如权利要求20所述的方法，还包括：在所述薄膜晶体管包括所述第一导电结构和所述第二导电结构的情况下，
形成与所述漏极电连接的像素电极以及与所述像素电极不同层设置的公共电极，其中，
通过第一次构图工艺，形成所述有源层；
通过第二次构图工艺，在所述有源层上形成所述栅极绝缘层以及设置于所述栅极绝缘层上的所述栅极、源极和漏极；
对所述有源层的未被所述栅极绝缘层覆盖的至少部分表面进行离子注入或等离子体处理；以及
通过第三次构图工艺，形成所述像素电极或所述公共电极、以及连接所述源极和所述有源层的所述第一导电结构、以及电连接所述漏极和所述有源层的所述第二导电结构。
22.如权利要求20所述的方法，还包括：在所述薄膜晶体管包括所述第一导电结构和所述第二导电结构的情况下，
形成与所述漏极电连接的像素电极以及与所述像素电极不同层设置的公共电极，其中，
通过第一次构图工艺，形成所述有源层、所述栅极绝缘层、所述栅极、所述源极和所述漏极；
对所述有源层的未被所述栅极绝缘层覆盖的表面进行离子注入或等离子体处理；以及，
通过第二次构图工艺，形成所述像素电极或所述公共电极、以及电连接所述源极和所述有源层的所述第一导电结构、以及连接所述漏极和所述有源层的所述第二导电结构。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851789B (zh) * 2015-06-08 2018-05-01 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板及制作方法和显示装置
CN204964955U (zh) * 2015-07-28 2016-01-13 合肥鑫晟光电科技有限公司 电连接结构、阵列基板和显示装置
JP6671155B2 (ja) * 2015-11-26 2020-03-25 三菱電機株式会社 薄膜トランジスタ基板
CN105957812B (zh) * 2016-06-06 2019-02-22 京东方科技集团股份有限公司 场效应晶体管及其制造方法、阵列基板及其制造方法以及显示面板
CN106531692A (zh) * 2016-12-01 2017-03-22 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板及显示装置
CN108666437B (zh) * 2017-04-01 2020-05-26 上海和辉光电有限公司 显示面板及其制作方法
CN107863373A (zh) * 2017-10-31 2018-03-30 昆山国显光电有限公司 显示面板及终端
CN113867043B (zh) * 2020-06-30 2023-01-10 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022076A (zh) * 2014-05-27 2014-09-03 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104022077A (zh) * 2014-05-27 2014-09-03 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104637955A (zh) * 2015-01-30 2015-05-20 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104681627A (zh) * 2015-03-10 2015-06-03 京东方科技集团股份有限公司 阵列基板、薄膜晶体管及制作方法、显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101192073B1 (ko) * 2005-06-28 2012-10-17 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법
KR101236726B1 (ko) * 2006-06-30 2013-02-25 엘지디스플레이 주식회사 액정표시장치의 제조방법
KR20140032155A (ko) * 2012-09-06 2014-03-14 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR102105485B1 (ko) * 2012-11-23 2020-04-29 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US9023683B2 (en) * 2013-05-13 2015-05-05 Sharp Laboratories Of America, Inc. Organic semiconductor transistor with epoxy-based organic resin planarization layer
CN103715094B (zh) 2013-12-27 2017-02-01 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN104253159B (zh) 2014-08-19 2017-06-13 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN104681630B (zh) * 2015-03-24 2018-04-03 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板
CN104851789B (zh) * 2015-06-08 2018-05-01 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板及制作方法和显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022076A (zh) * 2014-05-27 2014-09-03 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104022077A (zh) * 2014-05-27 2014-09-03 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104637955A (zh) * 2015-01-30 2015-05-20 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104681627A (zh) * 2015-03-10 2015-06-03 京东方科技集团股份有限公司 阵列基板、薄膜晶体管及制作方法、显示装置

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