JP6671155B2

JP6671155B2 - 薄膜トランジスタ基板

Info

Publication number: JP6671155B2
Application number: JP2015230617A
Authority: JP
Inventors: 井上　和式; 和式井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-11-26
Filing date: 2015-11-26
Publication date: 2020-03-25
Anticipated expiration: 2035-11-26
Also published as: JP2017098459A

Description

本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）と、ＴＦＴをスイッチングデバイスとして用いたＴＦＴアクティブマトリックス基板（薄膜トランジスタ基板：以下、「ＴＦＴ基板」と呼称）に関する。

ＴＦＴをスイッチングデバイスとして用いたＴＦＴ基板は、例えば液晶を利用した表示装置（液晶表示装置）、ＬＥＤ（Light Emitting Diode）を利用した表示装置（発光表示装置）等の電気光学装置に利用されている。ＴＦＴ等の半導体装置は、低消費電力で薄型という特徴があり、フラットパネルディスプレイへの応用が盛んになされている。

液晶表示装置（ＬＣＤ）には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチングデバイスとして用いるＴＦＴ−ＬＣＤとがある。このうち、ＴＦＴ−ＬＣＤは表示品位の点で単純マトリックス型ＬＣＤより優れており、モバイルコンピューター、ノート型パソコン、あるいはテレビジョンなどのディスプレイ製品に広く用いられている。

一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴ基板と、カラーフィルタ等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。液晶表示パネルの前面側と背面側のそれぞれに偏光板が設けられ、そのうちの一方のさらに外側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。

液晶表示装置における液晶の駆動方式としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードなどの縦電界方式と、ＩＰＳ（In Plane Switching）モード（「ＩＰＳ」は登録商標）、ＦＦＳ（Fringe Field Switching）モードなどの横電界方式とがある。一般に、横電界方式の液晶表示装置は、縦電界方式のものに比べて、広視野角化に有利であり、パソコン、車載用表示機器などのディスプレイ製品では主流になりつつある。

ＴＮモードに代表される縦電界方式の液晶表示パネルでは、画像信号に応じた電圧が印加される画素電極がＴＦＴ基板に配設され、一定の電位（共通電位）に固定される共通電極が対向基板に配設される。従って、液晶層の液晶は、液晶表示パネルの表面に対してほぼ垂直な電界によって駆動される。

一方、横電界方式の液晶表示パネルでは、画素電極と共通電極の両方がＴＦＴ基板に配設され、液晶層の液晶は、液晶表示パネルの表面に対してほぼ水平な電界によって駆動される。特に、ＦＦＳモードのＴＦＴ基板では、画素電極と共通電極とが絶縁膜を介して上下に対向するように配設される。画素電極と共通電極はどちらを下に形成してもよいが、下側に配設される方は平板状に形成され、上側（液晶層に近い側）に配設される方はスリットを有する格子状または櫛歯状に形成される。

従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスには、ＴＦＴの活性層（チャネル層）を形成するための半導体膜にアモルファスシリコン（ａ-Ｓｉ）が用いられてきた。

例えば特許文献１の図１、図２に示すように、ａ−Ｓｉ半導体膜をチャネル層とするＴＦＴを備えたＴＮモードのＴＦＴ基板を作製する場合、一般的には、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜へのコンタクトホール形成工程、（５）画素電極の形成工程、という計５回の写真製版工程を経て製造することができる。

また、例えば特許文献２の図２、図３に示すように、ａ−Ｓｉ半導体膜をチャネル層とするＴＦＴを備えたＦＦＳ−ＴＦＴ基板を作製する場合は、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜へのコンタクトホール形成工程、（５）画素電極の形成工程、（６）層間絶縁膜へのコンタクトホール形成工程、（７）共通電極の形成工程、という計７回の写真製版工程を経て製造することができる。

近年では、活性層に酸化物半導体を用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有しており、高性能なＴＦＴを実現することができる。このため、パネルの高精細化や低消費電力化に有利であり、スマートフォンやモバイルコンピューター等の携帯機器やパソコン等への実用化が進められつつある。

酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料および酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられる。これらの技術は、特許文献１、２および非特許文献１等に開示されている。

これらの酸化物半導体材料は、一般的に、透明導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ_２Ｏ_３）＋酸化すず（ＳｎＯ_２））および非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ_２Ｏ_３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸、カルボン酸などの弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。

しかし、このような酸化物半導体材料は、ＴＦＴのソース電極およびドレイン電極に用いられる一般的な金属膜（例えばＣｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液によってもエッチングダメージを受け、特性を劣化させてしまうことがある。また、酸化物半導体材料の種類によっては、これらの酸系溶液に溶けてしまうことがある。

従って、例えば特許文献４の図１１の（ｂ）部に開示されるように酸化物半導体で構成されるチャネル層の上にソース電極およびドレイン電極を直接配設したＴＦＴ（一般的に、バックチャネルエッチング（ＢＣＥ）型ＴＦＴと呼ばれる）を形成する場合は、ソース電極およびドレイン電極の加工に用いる酸系溶液によってチャネル層がダメージを受け、ＴＦＴ特性を劣化させてしまうことがあった。さらには、ソース電極およびドレイン電極となる金属膜を酸化物半導体膜（チャネル層）の上に成膜する際に、その界面での酸化還元反応によりチャネル層がダメージを受け、ＴＦＴの特性を劣化させてしまうことがあった。なお、特許文献１の図１、図２、特許文献２の図２、図３もＢＣＥ型ＴＦＴである。

この問題を解決するためには、例えば特許文献５の第１図、第９図に示すように、半導体膜の上層に保護絶縁層を形成したＴＦＴ構造を利用することが考えられる。このＴＦＴ構造では、金属膜をソース電極およびドレイン電極に加工するためのエッチングによって、酸化物半導体膜がダメージを受けたり消失したりすることを防止できる。この構造のＴＦＴは、一般的に、エッチングストッパまたはエッチストッパ（ＥＳ）型ＴＦＴと呼ばれる。

例えば、ＺｎＯのような金属酸化物を半導体層に用いた特許文献３の図１、図２の（ａ）部には、金属酸化物で構成される半導体膜（チャネル層）上に、酸化シリコンまたは窒化シリコンで構成されるチャネル保護膜（チャネル保護層）が設けられたＴＮモードのＥＳ型ＴＦＴ基板が開示されている。

特開平１０−２６８３５３号公報特開２００９−１５１２８５号公報特開２００５−７７８２２号公報特開２００７−２８１４０９号公報特開昭６２−２３５７８４号公報特開２００３−９２４１０号公報

Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁〜第492頁

しかしながら、一般的なＥＳ型ＴＦＴを備えるＴＦＴ基板の製造では、酸化物半導体膜の上に酸化シリコンまたは窒化シリコンで構成される保護絶縁膜を形成してＥＳ層とするため、その製造においては少なくとも写真製版工程を１回追加する必要がある。従って、生産能力が低下し、製造コストの増加を招くこととなる。

さらに、ＥＳ層のパターニング加工時のドライエッチングにより酸化物半導体膜がダメージを受け、ＴＦＴ特性を劣化させるという新たな問題が発生する。

以上のような酸化物半導体膜に対するＴＦＴのプロセスダメージを解決する方法のひとつとして、例えば、特許文献６の図１に開示される半導体チャネル層に有機化合物を用いた有機半導体ＴＦＴのように、ソース電極およびドレイン電極の形成後に半導体チャネル層を形成する構造が挙げられる。

しかし、一般的に溶液滴下法や塗布法で形成される有機半導体膜とは異なり、スパッタリング法で形成する酸化物半導体膜の場合、このようなＴＦＴ構造を用いたとしても、ソース電極およびドレイン電極のパターン端面の段差部における半導体膜のカバレッジ不良による特性劣化、スパッタプロセス中のソース電極およびドレイン電極を構成する金属原子の拡散による半導体チャネル層の特性劣化などにより、ＴＦＴ特性が劣化するという問題が発生する。

また、例えソース電極、ドレイン電極のパターン端面を膜厚が厚い（膜表面に近い）領域から薄い（膜底面に近い）領域にかけて順テーパー形状となるように加工したとしても、ソース電極およびドレイン電極に用いられる従来公知の金属膜は、一般に膜厚方向に結晶が成長した柱状の多結晶構造となっているため、パターン端面は、柱状構造に伴う凹凸形状が激しく、かつ結晶粒界が露出した状態となっている。従って、カバレッジ性や界面の原子拡散については極めて厳しい状態になると考えられる。

本発明は以上のような課題を解決するためになされたものであり、酸化物半導体膜をチャネル層に用いたＴＦＴにおいて、チャネル層がソース電極、ドレイン電極および保護絶縁層の加工プロセスにおけるダメージを受けることなく、また、ソース電極およびドレイン電極を構成する金属原子の拡散によるダメージの影響を低減できるＴＦＴを提供することを目的とする。

本発明に係る薄膜トランジスタ基板は、画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、基板の上に選択的に配設されたゲート電極、ソース電極およびドレイン電極と、前記基板の上に複数配設されたゲート配線および前記ゲート配線に直交する方向に延在するように複数配設されたソース配線と、前記ゲート電極、前記ソース電極、前記ドレイン電極、前記ゲート配線および前記ソース配線を覆う第１の絶縁膜と、前記第１の絶縁膜の上に選択的に配設され、前記第１の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールをそれぞれ介して、前記ソース電極および前記ドレイン電極に接続される半導体層と、前記半導体層の上を含む前記第１の絶縁膜の上に配設された第２の絶縁膜と、前記第２の絶縁膜の上に配設され、前記第１および第２の絶縁膜を貫通する画素ドレインコンタクトホールを介して前記ドレイン電極に接続された画素電極と、前記ソース配線の上に沿って延在するように前記第２の絶縁膜の上に前記画素電極と同一層で配設され、前記第１および第２の絶縁膜を貫通するソース配線接続コンタクトホールを介して前記ソース配線と電気的に接続されるソース配線接続配線と、前記基板の上に複数配設され、前記ゲート配線と平行な方向に延在する共通電極配線と、前記共通電極配線の一部であって前記画素電極との間で電気容量を形成する共通電極と、を備え、前記ソース配線は、平面視において前記ゲート配線との交差部手前で分断され、前記ソース配線接続配線は、分断された前記ソース配線間を電気的に接続し、前記ソース配線接続配線は、前記ソース配線に沿って連続した１本のライン状のパターンとして設けられ、前記共通電極配線は、前記ゲート電極、前記ソース電極および前記ドレイン電極と同層で前記ゲート配線に並列して設けられ、前記ソース配線接続配線は、前記共通電極配線の上方も跨ぐように設けられている。

本発明に係る薄膜トランジスタによれば、チャネル領域が形成される半導体層がソース電極、ドレイン電極および保護絶縁層の加工プロセスにおけるダメージを受けることなく、また、ソース電極およびドレイン電極を構成する原子の拡散によるダメージの影響を低減できる。

本発明に係る実施の形態１のＴＦＴ基板の構成を示す平面図である。本発明に係る実施の形態１のＴＦＴ基板の構成を示す断面図である。本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態１のＴＦＴ基板の変形例の構成を示す断面図である。本発明に係る実施の形態２のＴＦＴ基板の構成を示す平面図である。本発明に係る実施の形態２のＴＦＴ基板の構成を示す断面図である。本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態２のＴＦＴ基板の変形例の構成を示す断面図である。本発明に係る実施の形態３のＴＦＴ基板の構成を示す平面図である。本発明に係る実施の形態３のＴＦＴ基板の構成を示す断面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態４のＴＦＴ基板の構成を示す平面図である。本発明に係る実施の形態４のＴＦＴ基板の構成を示す断面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す平面図である。本発明に係る実施の形態４のＴＦＴ基板の製造方法を示す断面図である。

＜実施の形態１＞
＜ＴＦＴ基板の画素の構成＞
図１および図２を参照して、実施の形態１のＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１は、実施の形態１に係る画素の平面構成を示す平面図であり、図２は、図１におけるＡ−Ａ線での断面構成（ゲート配線−ソース配線交差部の断面構成）、Ｘ−Ｘ線での断面構成(ＴＦＴ部、画素部および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板１００は光透過型の画像表示を行うことができるＴＮモードの液晶表示装置に用いるものとして説明する。

図１に示すように、ＴＦＴ基板１００は、複数のゲート配線３（走査信号線）が平面視で横方向（Ｘ方向）に延在し、縦方向（Ｙ方向）に延在する複数のソース配線８（表示信号線）と直交して交差し、両配線の交点部分にＴＦＴ５０が配設されており、ＴＦＴ５０のゲート電極２はゲート配線３から延在する部分で構成されている。すなわち、ゲート配線３から分岐してＴＦＴ５０の形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２は、平面視で横方向に在方するゲート配線３に対して平面視で縦方向に延在し、ソース配線８に平行している。

ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、ゲート端子コンタクトホール１８を介してゲート端子パッド２２が接続されている。また、ソース配線８の一方の端部はソース端子９に接続されており、ソース端子９には、ソース端子コンタクトホール１９を介してソース端子パッド２３が接続されている。

なお、隣接するゲート配線３および隣接するソース配線８に囲まれた領域が画素領域となり、ＴＦＴ基板１００では、画素領域がマトリックス状に配列された構成となる。そして、画素領域には、画素領域のほぼ全域を覆うように画素電極２１が設けられている。

また、図１に示されるようにゲート配線３に平行して延在するように共通電極配線６が設けられ、共通電極配線６のうち画素電極２１と重なる部分が共通電極５となり、画素電極２１との間に保持容量（補助容量）が形成される。共通電極配線６には一定の電位（共通電位）が与えられるが、当該電位を与える部分の図示は省略している。

ソース配線８は、ゲート配線３および共通電極配線６と同一層で形成されており、ゲート配線３、ソース配線８および共通電極配線６は、それぞれ互いに電気的に絶縁された状態とする必要がある。そのため、本実施の形態では、ソース配線８はゲート配線３および共通電極配線６との交差部手前で分断され、短冊状（長方形）となっている。そして、短冊状のソース配線８間を電気的に接続するように、ソース配線８間を跨ぐように短冊状（長方形）のソース配線接続配線２４が設けられている。なお、ソース配線８とソース配線接続配線２４とはソース配線接続コンタクトホール２０を介して電気的に接続されている。

また、ソース配線８の一部がＴＦＴ５０のソース電極７となり、ゲート電極２を間に挟んでソース電極７と対峙するように島状のドレイン電極１０が画素領域に設けられている。そして、ソース電極７、ゲート電極２およびドレイン電極１０の上方に跨るように、ゲート配線３に平行して延在する短冊状の半導体チャネル層１４（半導体層）が設けられている。なお、半導体チャネル層１４とソース電極７とは、ソース電極コンタクトホール１２を介して電気的に接続され、半導体チャネル層１４とドレイン電極１０とは、ドレイン電極コンタクトホール１３を介して電気的に接続されており、ＴＦＴ５０動作時には、半導体チャネル層１４におけるゲート電極２と対向する領域がチャネル領域となる。

このように、本発明に係るＴＦＴ５０においては、ゲート電極２、ソース電極７およびドレイン電極１０が基板１上に同一層として配設されており、半導体チャネル層１４は、それらの上方に配設されている。また、ドレイン電極１０はその一部が画素電極２１で覆われ、画素ドレインコンタクトホール１７を介して画素電極２１と電気的に接続されている。

次に、図２を用いてＴＦＴ基板１００の断面構成について説明する。図２に示すように、ＴＦＴ基板１００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上に、第１の導電膜で構成される、ゲート電極２、ゲート配線３、ゲート端子４、共通電極５、共通電極配線６、ソース電極７、ソース配線８、ソース端子９およびドレイン電極１０が配設されている。

本実施の形態では、第１の導電膜として遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。

そして、これら第１の導電膜で構成される電極および配線のパターンを覆うように、絶縁膜１１（第１の絶縁膜）が配設されている。絶縁膜１１は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜１１と呼称する場合もある。

ＴＦＴ部においては、ゲート電極２を間に挟んで配置されたソース電極７およびドレイン電極１０の表面の一部を露出させるように、絶縁膜１１を貫通するソース電極コンタクトホール１２（第１のコンタクトホール）およびドレイン電極コンタクトホール１３（第２のコンタクトホール）が設けられている。

そして、絶縁膜１１の上には、ソース電極７、ゲート電極２およびドレイン電極１０の上方に跨るように酸化物半導体で構成されるＴＦＴ５０の半導体チャネル層１４が配設されている。半導体チャネル層１４は、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３を介して、それぞれソース電極７およびドレイン電極１０の表面と直接接続されている。

本実施の形態では半導体チャネル層１４は、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体、酸化亜鉛に酸化インジウム（Ｉｎ_２Ｏ_３）および酸化すず（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、または、酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体チャネル層１４が酸化物半導体で構成されることにより、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。

また、半導体チャネル層１４および絶縁膜１１を覆うように保護絶縁膜１５（第２の絶縁膜）が配設されている。そして、ドレイン電極１０の表面の一部を露出させる画素ドレインコンタクトホール１７（第３のコンタクトホール）、ゲート端子４の表面の一部を露出させるゲート端子コンタクトホール１８（第４のコンタクトホール）、ソース端子９の表面の一部を露出させるソース端子コンタクトホール１９（第５のコンタクトホール）およびソース配線８の表面の一部を露出させるソース配線接続コンタクトホール２０（第６のコンタクトホール）が、いずれも保護絶縁膜１５および絶縁膜１１を貫通するように設けられている。

保護絶縁膜１５の上には、画素部において、第２の導電膜で構成される画素電極２１が配設されている。画素電極２１は、ドレイン電極１０の一部に重なるように配設され、画素ドレインコンタクトホール１７を介してドレイン電極１０の表面と直接接続されている。

また、画素電極２１は、共通電極５の少なくとも一部と重なる領域を有するように配設される。この領域は、画素電極２１が絶縁膜１１および保護絶縁膜１５を間に挟んで共通電極５と対向しており、電気容量を形成する。この電気容量は、オン状態のＴＦＴ５０を通して画素電極２１に蓄積された画像表示用の電荷を、ＴＦＴ５０がオフ状態となった後も一定時間保持して画素電極２１の電位変動を抑え、良好な画像表示を得るための保持容量（補助容量）として機能する。本実施の形態では、第２の導電膜として透明導電膜（透光性導電膜）を用いる。

また、保護絶縁膜１５の上には、ゲート配線−ソース配線交差部において、第２の導電膜で構成されるソース配線接続配線２４が配設されている。ソース配線接続配線２４は、ゲート配線３および共通電極配線６を跨いでソース配線８間を電気的に接続する配線であり、ソース配線接続配線２４は、ソース配線接続コンタクトホール２０を介してソース配線８に直接接続されている。これにより、図１において、ゲート配線３との交差部手前で分断されていたソース配線８が互いに連結され、電気的にも接続された１本の連続したソース配線となる。なお、ソース配線接続コンタクトホール２０は、ソース電極コンタクトホール１２が設けられた半導体チャネル層１４の上部も跨いでいる。

また、保護絶縁膜１５の上には、ソース端子部において、第２の導電膜で構成されるソース端子パッド２３が配設されている。ソース端子パッド２３は、ソース端子コンタクトホール１９を介してソース端子９に直接接続されている。

また、保護絶縁膜１５の上には、ゲート端子部において、第２の導電膜で構成されるゲート端子パッド２２が配設されている。ゲート端子パッド２２は、ゲート端子コンタクトホール１８介してゲート端子４に直接接続されている。

以上説明したように、実施の形態１のＴＦＴ基板１００では、ＴＦＴ部の半導体チャネル層１４は、第２の絶縁膜である保護絶縁膜１５で覆われており、半導体チャネル層１４の表面が、金属膜および絶縁膜のパターニング工程等に伴うプロセスダメージを受けることはない。

また、半導体チャネル層１４の裏面は、絶縁膜１１に形成されたコンタクトホールを介してソース電極７およびドレイン電極１０の表面と直接接続されているだけである。従って、プロセスダメージの影響が小さい半導体チャネル層１４を得ることができる。

また、ソース電極７およびドレイン電極１０のパターン端面は、絶縁膜１１で覆われているので、半導体チャネル層１４のカバレッジ不良およびパターン端面の界面における原子の拡散を低減することができる。

また、半導体チャネル層１４をアモルファスシリコンよりも高い移動度を有する酸化物半導体で構成しており、高性能なＴＦＴを実現することができる。

また、以上説明した実施の形態１のＴＦＴ基板１００では、短冊状（長方形）のソース配線接続配線２４によりソース配線８間を電気的に接続する構成を採ったが、これに限らず、例えば、ソース配線８に沿って縦方向に連続した１本のライン状のパターンとして形成しても良い。この場合、ソース配線接続配線パターンは、第２のソース配線として機能するので、例えばソース配線８がパターン不良で断線していたとしても、この部分がソース配線接続配線パターンによって補完されるため、ソース配線８の断線による表示不良を防止することができる。

＜製造方法＞
以下、図３〜図１０を用いて実施の形態１のＴＦＴ基板１００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１および図２に相当する。

まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面上に、ゲート電極２等の材料である第１の導電膜を形成する。なお、ゲート電極２等が設けられる方を基板１の上主面とする。

第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などの金属およびこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を２層以上含む多層構造としても良い。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。

＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（Phosphoric-Acetic-Nitric acid：ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３および図４に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３、ゲート端子４、共通電極５、共通電極配線６、ソース電極７、ソース配線８、ソース端子９およびドレイン電極１０が形成される。なお、図３に示されるように、ソース配線８は、ゲート配線３および共通電極配線６との交差部手前で分断され短冊状（長方形）となっている。

次に、ゲート電極２等の第１の導電膜で構成される電極および配線のパターンを覆うように、基板１の上主面上に絶縁膜１１（第１の絶縁膜）を形成する。

以下、より具体的に製造方法を説明する。本実施の形態では、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、窒化シリコン（ＳｉＮ）膜と酸化シリコン（ＳｉＯ）膜をこの順に形成することで、絶縁膜１１を形成した。酸化シリコン膜は、酸素（Ｏ）原子を含むため、この後の工程で絶縁膜１１の上に酸化物半導体膜を形成した場合に、酸化物半導体膜からＯ原子が絶縁膜１１の膜中へと拡散する（放出される）ことによる影響を抑制することができる。一方で、ＳｉＯ膜は、水分（Ｈ_２Ｏ）、水素（Ｈ_２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施形態では、ＳｉＯ膜の下にバリア性に優れるＳｉＮ膜を設けた構成としている。より具体的には、絶縁膜１１を、厚さ４００ｎｍのＳｉＮ膜と厚さ５０ｎｍのＳｉＯ膜の多層膜とした。なお、絶縁膜１１は、ＴＦＴ部においてはゲート絶縁膜として機能する。

＜２回目の写真製版工程＞
そして、絶縁膜１１上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、絶縁膜１１をエッチングしてパターニングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを行った。またエッチング速度を高めるために、さらにＡｒガスを添加することもできる。その後、フォトレジストパターンを除去することで、図５および図６に示されるように、絶縁膜１１に、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３が形成される。

次に、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３が形成された絶縁膜１１上に酸化物半導体膜を形成する。絶縁膜１１の上に形成する酸化物半導体膜は、本実施の形態では、ＩｎとＧａとＺｎを含む酸化物（例：ＩｎＧａＺｎＯ）を用いる。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ_２Ｏ_３・Ｇａ_２Ｏ_３・２（ＺｎＯ）］を用いて、ＡｒガスにＯ_２ガスを添加した混合ガスを用いたスパッタリング法により、ＩｎＧａＺｎＯ膜を５０ｎｍの厚さに形成した。

一般的なＡｒガスを用いたスパッタリング法で酸化物ターゲットをスパッタリングすると、化学量論組成に比べると酸素が欠乏した（酸素プア）状態で膜が堆積されてしまう。しかしながら、ＡｒガスにＯ_２ガスを添加することにより、酸化反応を伴いながら膜を堆積させることができるので、酸素欠損の少ない安定な構造の酸化物半導体膜を形成することができる。これにより、段差部におけるカバレッジ性を向上させることができ、段差部分における半導体特性の劣化防止および断線防止の効果がある。また、ソース電極７およびドレイン電極１０を構成する第１の導電膜からの原子拡散に起因する半導体特性の劣化を低減することができる。

本実施の形態では、Ｏ_２ガスの添加量をＡｒガスとの圧力比（Ｏ_２／Ａｒ）で１０％としたが、１０％に限らず、２％〜３０％の範囲であれば好ましい。２％以上であれば、酸素欠損の少ない酸化物半導体膜を形成することができる。一方でＯ_２／Ａｒ分圧比が３０％を超えると、酸素過剰な不安定な構造となってしまう。なお、投入電力、スパッタガスの全圧などのスパッタリングパラメータは、安定なスパッタ放電が得られる範囲内で任意に設定することができる。

＜３回目の写真製版工程＞
そして、酸化物半導体膜上にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、酸化物半導体膜をエッチングしてパターニングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。その後、フォトレジストパターンを除去することで、図７および図８に示されるように、ＴＦＴ部の絶縁膜１１上に、酸化物半導体で構成される半導体チャネル層１４が形成される。半導体チャネル層１４は、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３にも埋め込まれ、ソース電極７およびドレイン電極１０と直接接続される。

次に、半導体チャネル層１４上を含む絶縁膜１１上に保護絶縁膜１５となる第２の絶縁膜を形成する。本実施の形態では、ＣＶＤ法を用いて、ＳｉＯ膜とＳｉＮ膜をこの順に形成することで、保護絶縁膜１５を形成した。酸化シリコン膜は、酸素（Ｏ）原子を含むため、半導体チャネル層１４の上に直接形成した場合でも、半導体チャネル層１４からＯ原子が保護絶縁膜１５の膜中へ拡散する（放出される）ことによる影響を抑制することができる。一方で、ＳｉＯ膜は、ＳｉＯ膜は、水分（Ｈ_２Ｏ）、水素（Ｈ_２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施形態では、ＳｉＯ膜の上にバリア性に優れるＳｉＮ膜を設けた構成としている。より具体的には、保護絶縁膜１５を、厚さ１５０ｎｍのＳｉＯ膜と、厚さ１５０ｎｍのＳｉＮ膜との多層膜とした。

＜４回目の写真製版工程＞
そして、保護絶縁膜１５上にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、保護絶縁膜１５および絶縁膜１１を連続してエッチングしてパターニングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを行った。また、エッチング速度を高めるために、さらにＡｒガスを添加することもできる。なお、このドライエッチングプロセス時には、半導体チャネル層１４は、絶縁膜１５とフォトレジストパターンで覆われているので、半導体チャネル層１４がドライエッチングガスによるプロセスダメージを受けることはない。

その後、フォトレジストパターンを除去することで、図９および図１０に示されるように、保護絶縁膜１５および絶縁膜１１を貫通する、画素ドレインコンタクトホール１７、ゲート端子コンタクトホール１８、ソース端子コンタクトホール１９およびソース配線接続コンタクトホール２０が形成される。

次に、画素ドレインコンタクトホール１７等が形成された保護絶縁膜１５上に、画素電極２１等の材料である第２の導電膜を形成する。本実施の形態では、第２の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ_２Ｏ_３）＋酸化すず（ＳｎＯ_２））膜を用いることができ、酸化インジウムと酸化すずの混合比は、例えば９０：１０（重量％）とする。また、ここではスパッタリング法を用い、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ_２）ガスまたは水蒸気（Ｈ_２Ｏ）などを混合したガスを用い、厚さ１００ｎｍの非晶質状態のＩＴＯ膜を形成した。

＜５回目の写真製版工程＞
そして、第２の導電膜上にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第２の導電膜である非晶質ＩＴＯ膜をエッチングしてパターニングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。

その後、フォトレジストパターンを除去し、基板１全体を２００℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。ここでの加熱温度は２００℃に限ることはなく、酸化インジウム（Ｉｎ_２Ｏ_３）が８５重量％以上９５重量％以下、酸化すず（ＳｎＯ_２）が５重量％以上１５重量％以下の混合比（合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合は、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。

これにより、図１および図２に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成される画素電極２１、ゲート端子パッド２２、ソース端子パッド２３およびソース配線接続配線２４が形成される。

なお、画素電極２１は、画素ドレインコンタクトホール１７にも埋め込まれ、ドレイン電極１０と直接接続され、ゲート端子パッド２２は、ゲート端子コンタクトホール１８に埋め込まれ、ゲート端子４と直接接続される。また、ソース端子パッド２３は、ソース端子コンタクトホール１９に埋め込まれ、ソース端子９と直接接続される。また、ソース配線接続配線２４は、ソース配線接続コンタクトホール２０に埋め込まれ、ソース配線８と直接接続される。

以上説明した工程を経て、図１および図２に示したＴＦＴ基板１００が完成する。なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板１００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製した、カラーフィルタ、対向電極および配向膜等を備えた対向基板を、ＴＦＴ基板１００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶封止することによって、縦電界方式のＴＮモードあるいはＶＡモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成する。

以上のように、実施の形態１ではチャネル層に高性能の酸化物半導体膜を用いた縦電界方式の液晶表示装置に用いられるＴＦＴ基板を５回の写真製版工程で製造することができる。また、図２のＴＦＴ部に示されるように、半導体チャネル層１４は、保護絶縁膜１５で覆われており、半導体チャネル層１４の表面が、金属膜および絶縁膜のパターニング工程等に伴うプロセスダメージを受けることはない。

また、ソース電極７およびドレイン電極１０のパターン端面は、絶縁膜１１で覆われているので、半導体チャネル層１４のカバレッジ不良およびパターン端面の界面における原子の拡散を低減することができる。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴを形成することが可能で、信頼性の高い液晶表示装置を得ることができる。

＜変形例＞
以上説明した実施の形態１では、保護絶縁膜１５をＳｉＯ膜およびＳｉＮ膜のような無機絶縁膜で形成する構成を示したが、図１１に示すように、保護絶縁膜１５の上にさらに光透過性を有する樹脂系絶縁膜１６を配設した多層膜を保護絶縁膜とし、樹脂系絶縁膜１６上に画素電極２１を形成する構成としても良い。

すなわち、半導体チャネル層１４上を含む絶縁膜１１上に保護絶縁膜１５となる第２の絶縁膜を形成した後、保護絶縁膜１５上に樹脂系絶縁材料を塗布して樹脂系絶縁膜１６を形成し、４回目の写真製版工程とエッチングにより樹脂系絶縁膜１６、保護絶縁膜１５および絶縁膜１１をパターニングする。これにより、樹脂系絶縁膜１６、保護絶縁膜１５および絶縁膜１１を貫通する、画素ドレインコンタクトホール１７、ゲート端子コンタクトホール１８、ソース端子コンタクトホール１９およびソース配線接続コンタクトホール２０を形成する。

本変形例では、樹脂系絶縁膜１６の材料として、感光性を有する有機系のアルカリ樹脂膜を用いた。より具体的には、保護絶縁膜１５として、ＣＶＤ法を用いて厚さ１５０ｎｍのＳｉＯ膜と厚さ１５０ｎｍのＳｉＮ膜をこの順に形成した後に、樹脂系絶縁膜１６として感光性の有機系アルカリ樹脂膜をＴＦＴ部の直上での厚さが１．５μｍとなるように塗布形成する。その後、４回目の写真製版工程で有機アルカリ樹脂膜をパターニングし、これをマスクとして、保護絶縁膜１５および絶縁膜１１を連続してエッチングしてパターニングする。このエッチングには、実施の形態１と同様にフッ素を含むガスを用いたドライエッチング法を用いることができる。

樹脂系絶縁膜１６の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。また、感光性を持たせることにより、コンタクトホール等の開口パターンのマスクとしても使用することができる。

その後、画素ドレインコンタクトホール１７等が形成された樹脂系絶縁膜１６上に、画素電極２１等の材料である第２の導電膜を形成する。そして、第２の導電膜上にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第２の導電膜である非晶質ＩＴＯ膜をエッチングしてパターニングすることで、図１１に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成される画素電極２１、ゲート端子パッド２２、ソース端子パッド２３およびソース配線接続配線２４が形成される。

このように、塗布型の樹脂系絶縁膜１６を形成した場合は、表面の凹凸が少ない平坦なＴＦＴ基板が得られる。従って、画素電極２１を平坦な表面形状で形成することができるので、ＴＮモードのような縦電界方式の液晶表示装置においては、均一な液晶駆動電界を発生させることができ、液晶の配向乱れが小さくコントラストの高い高品質な表示を得ることができる。また、これら塗布型の有機絶縁材料は、誘電率が低く、配線容量を低く抑えることができる。このため、ＴＦＴ基板をより低い電圧で駆動させることが可能となり低消費電力化に寄与できる。

＜実施の形態２＞
＜ＴＦＴ基板の画素の構成＞
図１２および図１３を参照して、実施の形態２のＴＦＴ基板２００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図１および図２を用いて説明した実施の形態１のＴＦＴ基板１００では、ソース配線８をゲート配線３および共通電極配線６との交差部手前で分断された短冊状とする構成を採ったが、実施の形態２のＴＦＴ基板２００では、ゲート配線３および共通電極配線６を、それぞれソース配線８との交差部手前で分断されたパターンとなるように形成した構成を採る。

図１２は、実施の形態２に係る画素の平面構成を示す平面図であり、図１３は、図１２におけるＢ−Ｂ線での断面構成（ゲート配線−ソース配線交差部の断面構成）、Ｘ−Ｘ線での断面構成(ＴＦＴ部、画素部および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、共通電極配線６もゲート配線３と同様に、ソース配線８との交差部があるが、その断面構成はＢ−Ｂ線での断面構成と同じであるので図示は省略する。

図１２に示すように、ＴＦＴ基板２００は、複数のゲート配線３（走査信号線）が平面視で横方向（Ｘ方向）に延在し、縦方向（Ｙ方向）に延在する複数のソース配線８（表示信号線）と直交して交差し、両配線の交点部分にＴＦＴ５０が配設されており、ＴＦＴ５０のゲート電極２はゲート配線３から延在する部分で構成されている。

ソース配線８は、ゲート配線３および共通電極配線６と同一層で形成されており、ゲート配線３、ソース配線８および共通電極配線６は、それぞれ互いに電気的に絶縁された状態とする必要がある。そのため、本実施の形態では、ゲート配線３および共通電極配線６は、ソース配線８との交差部手前で分断され、共通電極配線６は短冊状（長方形）となっている。また、ゲート配線３は、ソース配線８に平行するゲート電極２を有するので、Ｌ字形の平面視形状となる。

そして、短冊状の共通電極配線６間を電気的に接続するように、共通電極配線６間を跨ぐように短冊状（長方形）の共通電極配線接続配線２８が設けられている。なお、共通電極配線６と共通電極配線接続配線２８とは共通電極配線接続コンタクトホール２６を介して電気的に接続されている。

またＬ字形のゲート配線３間を電気的に接続するように、ゲート配線３間を跨ぐように短冊状（長方形）のゲート配線接続配線２７が設けられている。なお、ゲート配線３とゲート配線接続配線２７とはゲート配線接続コンタクトホール２５を介して電気的に接続されている。

また、ソース配線８の一部がＴＦＴ５０のソース電極７となり、ゲート電極２を間に挟んでソース電極７と対峙するように島状のドレイン電極１０が画素領域に設けられている。その他、ＴＦＴ５０の構成は実施の形態１と同じである。

次に、図１３を用いてＴＦＴ基板２００の断面構成について説明する。なお、図１３においてはＢ−Ｂ線での断面構成以外は図２と同じであるので説明は適宜省略する。

図１３に示すように、ＴＦＴ基板２００は、基板１上に、第１の導電膜で構成される、ゲート電極２、ゲート配線３、ゲート端子４、共通電極５、共通電極配線６、ソース電極７、ソース配線８、ソース端子９およびドレイン電極１０が配設されている。

そして、これら第１の導電膜で構成される電極および配線のパターンを覆うように、絶縁膜１１（第１の絶縁膜）が配設されている。

絶縁膜１１の上には、ソース電極７、ゲート電極２およびドレイン電極１０の上方に跨るように酸化物半導体で構成されるＴＦＴ５０の半導体チャネル層１４が配設されている。半導体チャネル層１４は、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３を介して、それぞれソース電極７およびドレイン電極１０の表面と直接接続されている。

なお、半導体チャネル層１４の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。

また、半導体チャネル層１４および絶縁膜１１を覆うように保護絶縁膜１５（第２の絶縁膜）が配設されている。そして、ドレイン電極１０の表面の一部を露出させる画素ドレインコンタクトホール１７（第３のコンタクトホール）、ゲート端子４の表面の一部を露出させるゲート端子コンタクトホール１８（第４のコンタクトホール）、ソース端子９の表面の一部を露出させるソース端子コンタクトホール１９（第５のコンタクトホール）、ゲート配線３の表面の一部を露出させるゲート配線接続コンタクトホール２５（第７のコンタクトホール）および共通電極配線６の表面の一部を露出させる共通電極配線接続コンタクトホール２６（第８のコンタクトホール）が、いずれも保護絶縁膜１５および絶縁膜１１を貫通するように設けられている。

また、保護絶縁膜１５の上には、ゲート配線−ソース配線交差部において、第２の導電膜で構成されるゲート配線接続配線２７が配設されている。ゲート配線接続配線２７は、ソース配線８を跨いでゲート配線３間を電気的に接続する配線であり、ゲート配線接続配線２７はゲート配線接続コンタクトホール２５を介してゲート配線３に直接接続されている。これにより、図１２において、ソース配線８との交差部手前で分断されていたゲート配線３が互いに連結され、電気的にも接続された１本の連続したゲート配線となる。なお、第２の導電膜として透明導電膜（透光性導電膜）を用いることは実施の形態１と同じである。

また、図１３においては図示されていないが、保護絶縁膜１５の上には第２の導電膜で構成される共通電極配線接続配線２８が配設されている。共通電極配線接続配線２８は、ソース配線８を跨いで共通電極配線６間を電気的に接続する配線であり、共通電極配線接続配線２８は、共通電極配線接続コンタクトホール２６を介して共通電極配線６に直接接続されている。これにより、図１２において、ソース配線８との交差部手前で分断されていた共通電極配線６が互いに連結され、電気的にも接続された１本の連続した共通電極配線となる。

以上説明したように、実施の形態２のＴＦＴ基板２００では、ＴＦＴ部の半導体チャネル層１４は、第２の絶縁膜である保護絶縁膜１５で覆われており、半導体チャネル層１４の表面が、金属膜および絶縁膜のパターニング工程等に伴うプロセスダメージを受けることはない。

また、以上説明した実施の形態２のＴＦＴ基板２００では、短冊状（長方形）のゲート配線接続配線２７によりゲート配線３間を電気的に接続する構成を採ったが、これに限らず、例えば、ゲート配線３に沿って縦方向に連続した１本のライン状のパターンとして形成しても良い。この場合、ゲート配線接続配線パターンは、第２のゲート配線として機能するので、例えばゲート配線３がパターン不良で断線していたとしても、この部分がゲート配線接続配線パターンによって補完されるため、ゲート配線３の断線による表示不良を防止することができる。

＜製造方法＞
以下、図１４〜図２１を用いて実施の形態２のＴＦＴ基板２００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１２および図１３に相当する。また、実施の形態１と重複する説明は適宜省略する。

まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面上に、ゲート電極２等の材料である第１の導電膜を形成する。なお、ゲート電極２等が設けられる方を基板１の上主面とする。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。

＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１４および図１５に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３、ゲート端子４、共通電極５、共通電極配線６、ソース電極７、ソース配線８、ソース端子９およびドレイン電極１０が形成される。なお、図１４に示されるように、ゲート配線３および共通電極配線６はソース配線８との交差部手前で分断され、ゲート配線３はＬ字形の平面視形状となっており、共通電極配線６は短冊状（長方形）となっている。

本実施の形態では、ＣＶＤ法を用いて、窒化シリコン（ＳｉＮ）膜と酸化シリコン（ＳｉＯ）膜をこの順に形成することで、絶縁膜１１を形成した。酸化シリコン膜は、酸素（Ｏ）原子を含むため、この後の工程で絶縁膜１１の上に酸化物半導体膜を形成した場合に、酸化物半導体膜からＯ原子が絶縁膜１１の膜中へと拡散する（放出される）ことによる影響を抑制することができる。一方で、ＳｉＯ膜は、水分（Ｈ_２Ｏ）、水素（Ｈ_２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施形態では、ＳｉＯ膜の下にバリア性に優れるＳｉＮ膜を設けた構成としている。より具体的には、絶縁膜１１を、厚さ４００ｎｍのＳｉＮ膜と厚さ５０ｎｍのＳｉＯ膜の多層膜とした。なお、絶縁膜１１は、ＴＦＴ部においてはゲート絶縁膜として機能する。

＜２回目の写真製版工程＞
そして、絶縁膜１１上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、絶縁膜１１をエッチングしてパターニングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを行った。またエッチング速度を高めるために、さらにＡｒガスを添加することもできる。その後、フォトレジストパターンを除去することで、図１６および図１７に示されるように、絶縁膜１１に、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３が形成される。

次に、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３が形成された絶縁膜１１上に酸化物半導体膜を形成する。絶縁膜１１の上に形成する酸化物半導体膜は、本実施の形態では、ＩｎとＧａとＺｎを含む酸化物（例：ＩｎＧａＺｎＯ）を用いる。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ_２Ｏ_３・Ｇａ_２Ｏ_３・２（ＺｎＯ）］を用いて、ＡｒガスにＯ_２ガスを添加した混合ガスを用いたスパッタリング法により、ＩｎＧａＺｎＯ膜を５０ｎｍの厚さに形成した。ＡｒガスにＯ_２ガスを添加した混合ガスを用いたスパッタリング法を用いることで、酸素欠損の少ない安定な構造の酸化物半導体膜を形成することができる。

これにより、段差部におけるカバレッジ性を向上させることができ、段差部分における半導体特性の劣化防止および断線防止の効果がある。また、ソース電極７およびドレイン電極１０を構成する第１の導電膜からの原子拡散に起因する半導体特性の劣化を低減することができる。なお、Ｏ_２ガスの添加量は実施の形態１において説明しているので説明は省略する。

＜３回目の写真製版工程＞
そして、酸化物半導体膜上にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、酸化物半導体膜をエッチングしてパターニングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。その後、フォトレジストパターンを除去することで、図１８および図１９に示されるように、ＴＦＴ部の絶縁膜１１上に、酸化物半導体で構成される半導体チャネル層１４が形成される。半導体チャネル層１４は、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３にも埋め込まれ、ソース電極７およびドレイン電極１０と直接接続される。

その後、フォトレジストパターンを除去することで、図２０および図２１に示されるように、保護絶縁膜１５および絶縁膜１１を貫通する、画素ドレインコンタクトホール１７、ゲート端子コンタクトホール１８、ソース端子コンタクトホール１９、ゲート配線接続コンタクトホール２５および共通電極配線接続コンタクトホール２６が形成される。

その後、フォトレジストパターンを除去し、基板１全体を２００℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。なお、ここでの加熱温度が２００℃に限定されるものでないことは、実施の形態１において説明した通りである。

これにより、図１２および図１３に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成される画素電極２１、ゲート端子パッド２２、ソース端子パッド２３、ゲート配線接続配線２７、共通電極配線接続配線２８が形成される。

なお、画素電極２１は、画素ドレインコンタクトホール１７にも埋め込まれ、ドレイン電極１０と直接接続され、ゲート端子パッド２２は、ゲート端子コンタクトホール１８に埋め込まれ、ゲート端子４と直接接続される。また、ソース端子パッド２３は、ソース端子コンタクトホール１９に埋め込まれ、ソース端子９と直接接続される。また、ゲート配線接続配線２７はゲート配線接続コンタクトホール２５に埋め込まれ、ゲート配線３と直接接続され、共通電極配線接続配線２８は共通電極配線接続コンタクトホール２６に埋め込まれ、共通電極配線６と直接接続される。

以上説明した工程を経て、図１２および図１３に示したＴＦＴ基板２００が完成する。なお、この後に行われる液晶表示パネルの組み立ておよび液晶表示装置の完成までの工程は、実施の形態１において説明しているので説明は省略する。

以上のように、実施の形態２ではチャネル層に高性能の酸化物半導体膜を用いた縦電界方式の液晶表示装置に用いられるＴＦＴ基板を５回の写真製版工程で製造することができる。また、図１３のＴＦＴ部に示されるように、半導体チャネル層１４は、保護絶縁膜１５で覆われており、半導体チャネル層１４の表面が、金属膜および絶縁膜のパターニング工程等に伴うプロセスダメージを受けることはない。

＜変形例＞
以上説明した実施の形態２では、保護絶縁膜１５をＳｉＯ膜およびＳｉＮ膜のような無機絶縁膜で形成する構成を示したが、図２２に示すように、保護絶縁膜１５の上にさらに光透過性を有する樹脂系絶縁膜１６を配設した多層膜を保護絶縁膜とし、樹脂系絶縁膜１６上に画素電極２１を形成する構成としても良い。

すなわち、半導体チャネル層１４上を含む絶縁膜１１上に保護絶縁膜１５となる第２の絶縁膜を形成した後、保護絶縁膜１５上に樹脂系絶縁材料を塗布して樹脂系絶縁膜１６を形成し、４回目の写真製版工程とエッチングにより樹脂系絶縁膜１６、保護絶縁膜１５および絶縁膜１１をパターニングする。これにより、樹脂系絶縁膜１６、保護絶縁膜１５および絶縁膜１１を貫通する、画素ドレインコンタクトホール１７、ゲート端子コンタクトホール１８、ソース端子コンタクトホール１９、ゲート配線接続コンタクトホール２５および共通電極配線接続コンタクトホール２６を形成する。

その後、画素ドレインコンタクトホール１７等が形成された樹脂系絶縁膜１６上に、画素電極２１等の材料である第２の導電膜を形成する。そして、第２の導電膜上にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第２の導電膜である非晶質ＩＴＯ膜をエッチングしてパターニングすることで、図２２に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成される画素電極２１、ゲート端子パッド２２、ソース端子パッド２３、ゲート配線接続配線２７、共通電極配線接続配線２８が形成される。

なお、以上説明した実施の形態１、２およびこれらの変形例においては、画素電極２１として透明導電膜を用いた光透過型の液晶表示装置用のＴＦＴ基板を説明したが、本発明ではこれに限られず、画素電極２１として、例えば光を反射するＡｌまたは銀（Ａｇ）の金属膜、およびこれらの合金膜で形成しても良い。あるいは透明導電膜と光反射膜の両方を共存させて形成しても良い。画素電極２１として光を反射する金属、合金膜を形成した場合は、光反射型の液晶表示装置用のＴＦＴ基板が得られる。また透明導電膜と光反射膜を共存させて形成した場合は、いわゆる半透過型（半反射型）の液晶表示装置用のＴＦＴ基板が得られる。

また、画素電極２１をアノード電極として用い、この上層に少なくとも電界発光層としてのＬＥＤ層とカソード電極を形成することにより、発光型表示装置用のＴＦＴ基板として応用することも可能である。電界発光層として、ＬＥＤ層にさらにホール輸送層および電子輸送層とをさらに備えた構成としても良い。

＜実施の形態３＞
以上説明した実施の形態１、２およびこれらの変形例においては、本発明を光透過型のＴＮモード（またはＶＡモード）の液晶表示装置に使用されるＴＦＴ基板に適用した構成を説明したが、実施の形態３では、実施の形態２で説明した構成をベースとして、本発明を光透過型のＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に適用した構成を説明する。

＜ＴＦＴ基板の画素の構成＞
図２３および図２４を参照して、実施の形態３のＴＦＴ基板３００の構成について説明する。なお、図１２および図１３を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。

図２３は、実施の形態３に係る画素の平面構成を示す平面図であり、図２４は、図２３におけるＢ−Ｂ線での断面構成（ゲート配線−ソース配線交差部の断面構成）、Ｃ−Ｃ線での断面構成（共通電極配線−ソース配線交差部の断面構成）、Ｘ−Ｘ線での断面構成(ＴＦＴ部、画素部および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。

図２３に示すように、ＴＦＴ基板３００は、複数のゲート配線３（走査信号線）が平面視で横方向（Ｘ方向）に延在し、縦方向（Ｙ方向）に延在する複数のソース配線８（表示信号線）と直交して交差し、両配線の交点部分にＴＦＴ５０が配設されており、ＴＦＴ５０のゲート電極２はゲート配線３から延在する部分で構成されている。なお、以下においてはＴＦＴ基板３００は光透過型の画像表示を行うことができるＦＦＳモードの液晶表示装置に用いるものとして説明する。

そして、Ｌ字形のゲート配線３間を電気的に接続するように、ゲート配線３間を跨ぐように短冊状（長方形）のゲート配線接続配線２７が設けられている。なお、ゲート配線３とゲート配線接続配線２７とはゲート配線接続コンタクトホール２５を介して電気的に接続されている。

また、対向電極３３が共通電極配線６間の上方を覆うように延在しており、短冊状の共通電極配線６間は、対向電極３３によって電気的に接続されている。なお、共通電極配線６と対向電極３３とは共通電極コンタクトホール３２を介して電気的に接続されている。

そして、画素領域に設けられた画素電極２１に全面的に対向するように設けられた対向電極３３は、複数の格子状のスリット開口部ＳＬを有している。また、対向電極３３は、短冊状の共通電極配線６の上方を覆うように設けられると共に、共通電極配線６間の上方にも延在しており、横方向（Ｘ方向）において隣り合う対向電極３３とソース配線８上を跨いで互いに接続されている。

次に、図２４を用いてＴＦＴ基板３００の断面構成について説明する。図２４に示すように、ＴＦＴ基板３００は、基板１上に、第１の導電膜で構成される、ゲート電極２、ゲート配線３、ゲート端子４、共通電極５、共通電極配線６、ソース電極７、ソース配線８、ソース端子９およびドレイン電極１０が配設されている。

また、半導体チャネル層１４および絶縁膜１１を覆うように保護絶縁膜１５（第２の絶縁膜）が配設されている。そして、ドレイン電極１０の表面の一部を露出させる画素ドレインコンタクトホール１７（第３のコンタクトホール）、ゲート端子４の表面の一部を露出させるゲート端子コンタクトホール１８（第４のコンタクトホール）、ソース端子９の表面の一部を露出させるソース端子コンタクトホール１９（第５のコンタクトホール）およびゲート配線３の表面の一部を露出させるゲート配線接続コンタクトホール２５（第７のコンタクトホール）が、いずれも保護絶縁膜１５および絶縁膜１１を貫通するように設けられている。

保護絶縁膜１５の上には、画素部において、第２の導電膜で構成される画素電極２１が配設されている。本実施の形態では、第２の導電膜として透明導電膜（透光性導電膜）を用いる。画素電極２１は、ドレイン電極１０の一部に重なるように配設され、画素ドレインコンタクトホール１７を介してドレイン電極１０の表面と直接接続されている。また、画素電極２１は、共通電極５の少なくとも一部と重なる領域を有するように配設されている。この領域は、画素電極２１が絶縁膜１１および保護絶縁膜１５を間に挟んで共通電極５と対向しており、電気容量を形成する。

この電気容量は、オン状態のＴＦＴ５０を通して画素電極２１に蓄積された画像表示用の電荷を、ＴＦＴ５０がオフ状態となった後も一定時間保持して画素電極２１の電位変動を抑え、良好な画像表示を得るための保持容量（補助容量）として機能する。

また、保護絶縁膜１５の上には、ゲート配線−ソース配線交差部において、第２の導電膜で構成されるゲート配線接続配線２７が配設されている。ゲート配線接続配線２７は、ソース配線８を跨いでゲート配線３間を電気的に接続する配線であり、ゲート配線接続配線２７はゲート配線接続コンタクトホール２５を介してゲート配線３に直接接続されている。これにより、図２３において、ソース配線８との交差部手前で分断されていたゲート配線３が互いに連結され、電気的にも接続された１本の連続したゲート配線となる。

なお、図２４に示されるように、保護絶縁膜１５の上には、ソース配線８を跨ぐ共通電極配線接続配線２８は設けられておらず、代わりに対向電極３３が共通電極配線６間の上方に設けられており、対向電極３３によって共通電極配線６間が電気的に接続される。

また、保護絶縁膜１５および画素電極２１等を覆うように、層間絶縁膜２９（第３の絶縁膜）が配設されている。そして、層間絶縁膜２９、保護絶縁膜１５および絶縁膜１１を貫通してゲート端子４の表面の一部を露出させるゲート端子コンタクトホール３０（第９のコンタクトホール）、ソース端子９の表面の一部を露出させるソース端子コンタクトホール３１（第１０のコンタクトホール）および共通電極５の表面の一部を露出させる共通電極コンタクトホール３２（第１１のコンタクトホール）が形成されている。

そして、層間絶縁膜２９の上には、第３の導電膜で構成される対向電極３３が配設されている。対向電極３３は、平面視上の画素表示領域内において画素電極２１と重なるように配設されており、複数の格子状のスリット開口部ＳＬが設けられている。これにより、基板面に対して略水平方向にフリンジ電界を発生することが可能であり、液晶は、表示パネルの表面に対してほぼ水平な電界によって駆動される。なお、本実施の形態では対向電極３３にスリット状の開口部を形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。

また、対向電極３３は、共通電極配線−ソース配線交差部に示されるように、ソース配線８の上方を跨いで横方向に隣り合う画素領域の対向電極３３に接続されており、共通電極コンタクトホール３２を介して共通電極配線６と直接接続されている。これにより、図２３において、ソース配線８との交差部手前で分断されていた共通電極配線６が互いに連結され、電気的にも接続された１本の連続した共通電極配線となり、対向電極３３に一定の共通電位が供給される。

ゲート配線３間の接続配線および共通電極配線６間の接続配線をそれぞれ異なる層に設けることで、接続配線どうしが短絡するなどのパターン不良を防止でき、ゲート配線３と共通電極配線６との短絡不良を防止できる効果がある。

また、ゲート端子部においては層間絶縁膜２９の上に、第３の導電膜で構成されるゲート端子パッド３４が配設されており、ゲート端子パッド３４はゲート端子コンタクトホール３０を介して、ゲート端子４に直接接続されている。

また、ソース端子部においては層間絶縁膜２９の上に、第３の導電膜で構成されるソース端子パッド３５が配設されており、ソース端子パッド３５はソース端子コンタクトホール３１を介して、ソース端子９に直接接続されている。

なお、対向電極３３がソース配線８を跨いで重なる領域はできるだけ小さくなるように形成することが好ましい。本実施の形態では、隣り合う画素間の対向電極３３を、共通電極配線６と同程度の幅のパターンで接続する構成としている。

以上説明したように、実施の形態３のＴＦＴ基板３００では、ＴＦＴ部の半導体チャネル層１４は、第２の絶縁膜である保護絶縁膜１５で覆われており、半導体チャネル層１４の表面が、金属膜および絶縁膜のパターニング工程等に伴うプロセスダメージを受けることはない。

なお、以上説明した実施の形態３のＴＦＴ基板３００では、短冊状（長方形）のゲート配線接続配線２７によりゲート配線３間を電気的に接続する構成を採ったが、これに限らず、例えば、ゲート配線３に沿って縦方向に連続した１本のライン状のパターンとして形成しても良い。この場合、ゲート配線接続配線パターンは、第２のゲート配線として機能するので、例えばゲート配線３がパターン不良で断線していたとしても、この部分がソース配線接続配線パターンによって補完されるため、ゲート配線３の断線による表示不良を防止することができる。

＜製造方法＞
以下、図２５〜図３６を用いて実施の形態３のＴＦＴ基板３００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図２３および図２４に相当する。また、実施の形態１と重複する説明は適宜省略する。

＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図２５および図２６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３、ゲート端子４、共通電極５、共通電極配線６、ソース電極７、ソース配線８、ソース端子９およびドレイン電極１０が形成される。なお、図２５に示されるように、ゲート配線３および共通電極配線６はソース配線８との交差部手前で分断され、ゲート配線３はＬ字形の平面視形状となっており、共通電極配線６は短冊状（長方形）となっている。

＜２回目の写真製版工程＞
そして、絶縁膜１１上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、絶縁膜１１をエッチングしてパターニングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを行った。またエッチング速度を高めるために、さらにＡｒガスを添加することもできる。その後、フォトレジストパターンを除去することで、図２７および図２８に示されるように、絶縁膜１１に、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３が形成される。

＜３回目の写真製版工程＞
そして、酸化物半導体膜上にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、酸化物半導体膜をエッチングしてパターニングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。その後、フォトレジストパターンを除去することで、図２９および図３０に示されるように、ＴＦＴ部の絶縁膜１１上に、酸化物半導体で構成される半導体チャネル層１４が形成される。半導体チャネル層１４は、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３にも埋め込まれ、ソース電極７およびドレイン電極１０と直接接続される。

その後、フォトレジストパターンを除去することで、図３１および図３２に示されるように、保護絶縁膜１５および絶縁膜１１を貫通する、画素ドレインコンタクトホール１７、ゲート端子コンタクトホール１８、ソース端子コンタクトホール１９、ゲート配線接続コンタクトホール２５および共通電極配線接続コンタクトホール２６が形成される。

これにより、図３３および図３４に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成される画素電極２１、ゲート端子パッド２２、ソース端子パッド２３、ゲート配線接続配線２７が形成される。

なお、画素電極２１は、画素ドレインコンタクトホール１７にも埋め込まれ、ドレイン電極１０と直接接続され、ゲート端子パッド２２は、ゲート端子コンタクトホール１８に埋め込まれ、ゲート端子４と直接接続される。また、ソース端子パッド２３は、ソース端子コンタクトホール１９に埋め込まれ、ソース端子９と直接接続される。また、ゲート配線接続配線２７はゲート配線接続コンタクトホール２５に埋め込まれ、ゲート配線３と直接接続される。

次に、画素電極２１上を含む保護絶縁膜１５上に層間絶縁膜２９となる第３の絶縁膜を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。

＜６回目の写真製版工程＞
そして、層間絶縁膜２９上にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、層間絶縁膜２９、保護絶縁膜１５および絶縁膜１１を連続してエッチングしてパターニングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを行った。その後、フォトレジストパターンを除去することで、図３５および図３６に示されるように、層間絶縁膜２９、保護絶縁膜１５およびゲート絶縁膜１１を貫通する、ゲート端子コンタクトホール３０、ソース端子コンタクトホール３１および共通電極コンタクトホール３２が形成される。

次に、ゲート端子コンタクトホール３０等が形成された層間絶縁膜２９上に、対向電極３３の材料である第３の導電膜を形成する。本実施の形態では、第３の導電膜として、第２の導電膜の透明導電膜と同じ組成比、同じ製造方法で、厚さ１００ｎｍの非晶質ＩＴＯ膜を形成した。

＜７回目の写真製版工程＞
そして、第３の導電膜上にフォトレジスト材を塗布し、７回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第３の導電膜である非晶質ＩＴＯ膜をエッチングしてパターニングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。

その後、フォトレジストパターンを除去することで、図２３および図２４に示されるように、複数の格子状のスリット開口部ＳＬを有する非晶質ＩＴＯ膜の対向電極３３、ゲート端子パッド３４およびソース端子パッド３５が得られる。

なお、対向電極３３の一部は、共通電極コンタクトホール３２を介して共通電極配線６と接続されるとともに、平面視においてソース配線８の上方を跨いで横方向に隣り合う画素領域まで連続するようなパターンで配設されている。

また、ゲート端子パッド３４は、ゲート端子コンタクトホール３０を介してゲート端子４と直接接続され、ソース端子パッド３５は、ソース端子コンタクトホール３１を介して下方のソース端子９と直接接続されている。

その後、基板１全体を２００℃で加熱し、対向電極３３、ゲート端子パッド３４およびソース端子パッド３５を構成する非晶質ＩＴＯ膜を多結晶化させることで、図２３および図２４に示したＴＦＴ基板３００が完成する。なお、この後に行われる液晶表示パネルの組み立ておよび液晶表示装置の完成までの工程は、実施の形態１において説明しているので説明は省略する。

以上のように、実施の形態３ではチャネル層に高性能の酸化物半導体膜を用いた横電界方式の液晶表示装置に用いられるＴＦＴ基板を７回の写真製版工程で製造することができる。また、図２４のＴＦＴ部に示されるように、半導体チャネル層１４は、保護絶縁膜１５および層間絶縁膜２９で覆われており、半導体チャネル層１４の表面が、金属膜および絶縁膜のパターニング工程等に伴うプロセスダメージを受けることはない。

＜実施の形態４＞
以上説明した実施の形態３では、保護絶縁膜１５をＳｉＮ膜のような無機絶縁膜で形成する構成を示したが、実施の形態４では、保護絶縁膜１５の上に光透過性を有する樹脂系絶縁膜１６を配設した多層膜を保護絶縁膜とした構成としている。

＜ＴＦＴ基板の画素の構成＞
図３７および図３８を参照して、実施の形態４のＴＦＴ基板４００の構成について説明する。なお、図２３および図２４を用いて説明したＴＦＴ基板３００と同一の構成については同一の符号を付し、重複する説明は省略する。

図３７は、実施の形態４に係る画素の平面構成を示す平面図であり、図３８は、図３７におけるＢ−Ｂ線での断面構成（ゲート配線−ソース配線交差部の断面構成）、Ｃ−Ｃ線での断面構成（共通電極配線−ソース配線交差部の断面構成）、Ｘ−Ｘ線での断面構成(ＴＦＴ部、画素部および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。

図３７に示すように、ＴＦＴ基板４００は、複数のゲート配線３（走査信号線）が平面視で横方向（Ｘ方向）に延在し、縦方向（Ｙ方向）に延在する複数のソース配線８（表示信号線）と直交して交差し、両配線の交点部分にＴＦＴ５０が配設されており、ＴＦＴ５０のゲート電極２はゲート配線３から延在する部分で構成されている。なお、以下においてはＴＦＴ基板４００は光透過型の画像表示を行うことができるＦＦＳモードの液晶表示装置に用いるものとして説明する。

そして、画素領域に設けられた画素電極２１に全面的に対向するように設けられた対向電極３３は、複数の格子状のスリット開口部ＳＬを有している。また、対向電極３３は、短冊状の共通電極配線６の上方だけでなくソース配線８の上方を覆うように設けられ、横方向（Ｘ方向）において隣り合う対向電極３３とソース配線８上を跨いで互いに接続されている。また、対向電極３３は、ゲート配線３上方も覆うように設けられ、縦方向（Ｙ方向）において隣り合う対向電極３３とゲート配線３上を跨いで互いに接続されている。

次に、図３８を用いてＴＦＴ基板４００の断面構成について説明する。図３８に示すように、ＴＦＴ基板４００は、基板１上に、第１の導電膜で構成される、ゲート電極２、ゲート配線３、ゲート端子４、共通電極５、共通電極配線６、ソース電極７、ソース配線８、ソース端子９およびドレイン電極１０が配設されている。

また、半導体チャネル層１４および絶縁膜１１を覆うように保護絶縁膜１５（第２の絶縁膜）が配設され、保護絶縁膜１５上にさらに光透過性を有する塗布型の樹脂系絶縁膜１６が配設されて、多層膜を保護絶縁膜としている。樹脂系絶縁膜１６の材料としては、感光性を有するアクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。

そして、ドレイン電極１０の表面の一部を露出させる画素ドレインコンタクトホール１７（第３のコンタクトホール）、ゲート端子４の表面の一部を露出させるゲート端子コンタクトホール１８（第４のコンタクトホール）、ソース端子９の表面の一部を露出させるソース端子コンタクトホール１９（第５のコンタクトホール）およびゲート配線３の表面の一部を露出させるゲート配線接続コンタクトホール２５（第７のコンタクトホール）および共通電極配線６の表面の一部を露出させる共通電極配線接続コンタクトホール２６が、いずれも樹脂系絶縁膜１６、保護絶縁膜１５および絶縁膜１１を貫通するように設けられている。

なお、図３８の共通電極配線−ソース配線交差部においては、共通電極配線接続コンタクトホール２６と重なるように、共通電極コンタクトホール３２が設けられているが、これは、後述する層間絶縁膜２９に形成されるものである。

樹脂系絶縁膜１６の上には、画素部において、第２の導電膜で構成される画素電極２１が配設されている。本実施の形態では、第２の導電膜として透明導電膜（透光性導電膜）を用いる。画素電極２１は、ドレイン電極１０の一部に重なるように配設されており、画素ドレインコンタクトホール１７を介してドレイン電極１０の表面と直接接続されている。また、画素電極２１は、共通電極５の少なくとも一部と重なる領域を有するように配設されている。この領域は、画素電極２１が絶縁膜１１、保護絶縁膜１５および樹脂系絶縁膜１６を間に挟んで共通電極５と対向しており、電気容量を形成する。

また、樹脂系絶縁膜１６の上には、ゲート配線−ソース配線交差部において、第２の導電膜で構成されるゲート配線接続配線２７が配設されている。ゲート配線接続配線２７は、ソース配線８を跨いでゲート配線３間を電気的に接続する配線であり、ゲート配線接続配線２７はゲート配線接続コンタクトホール２５を介してゲート配線３に直接接続されている。これにより、図３７において、ソース配線８との交差部手前で分断されていたゲート配線３が互いに連結され、電気的にも接続された１本の連続したゲート配線となる。

また、樹脂系絶縁膜１６の上には、共通電極配線−ソース配線交差部において、第２の導電膜で構成される共通電極配線接続配線２８が配設されている。共通電極配線接続配線２８は、ソース配線８を跨いで共通電極配線６間を電気的に接続する配線であり、共通電極配線接続配線２８は、共通電極配線接続コンタクトホール２６を介して共通電極配線６に直接接続されている。これにより、図３７において、ソース配線８との交差部手前で分断されていた共通電極配線６が互いに連結され、電気的にも接続された１本の連続した共通電極配線となる。

そして、画素電極２１上を含む樹脂系絶縁膜１６を覆うように、第３の絶縁膜で構成される層間絶縁膜２９が形成されている。層間絶縁膜２９には、平面視において、ゲート端子コンタクトホール１８と重なる領域に上層ゲート端子コンタクトホール３６（第１２のコンタクトホール）が形成され、ソース端子コンタクトホール１９と重なる領域に上層ソース端子コンタクトホール３７（第１３のコンタクトホール）が形成されている。また、共通電極配線接続コンタクトホール２６と重なる領域に共通電極コンタクトホール３２が形成されている。共通電極コンタクトホール３２は、下方の共通電極配線接続配線２８の表面が露出するように形成される。

そして、層間絶縁膜２９の上には、第３の導電膜で構成される対向電極３３が配設されている。対向電極３３は、複数のスリット開口部ＳＬが設けられている。これにより、基板面に対して略水平方向にフリンジ電界を発生することが可能であり、液晶は、表示パネルの表面に対してほぼ水平な電界によって駆動される。なお、本実施の形態では対向電極３３にスリット状の開口部を形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。

また、対向電極３３は、共通電極配線−ソース配線交差部に示されるように、ソース配線８の上方を跨いで横方向に隣り合う画素領域の対向電極３３に接続されており、共通電極コンタクトホール３２を介して共通電極配線接続配線２８と接続され、一定の共通電位が供給される。

本実施の形態においては、保護絶縁膜１５の上にさらに塗布型の樹脂系絶縁膜１６を形成しているので、上下の導電膜間での短絡不良が発生する可能性は殆どない。従って、図３７に示すように、対向電極３３がソース配線８上を広い面積で跨るようなパターンで、横方向に隣接する画素領域まで連続する構成を採ることができる。

また、本実施の形態では、対向電極３３をゲート配線３を跨いで縦方向に隣り合う画素領域まで連続するようなパターンとしている。これにより、対向電極３３は、全ての画素領域に連続したパターンとして形成されるため、全画素領域に一定の共通電位を安定的に印加することができ、点欠陥等の表示不良を低減することができる。また、この場合でも、ゲート配線３の上方には、保護絶縁膜１５の上にさらに塗布型の樹脂系絶縁膜１６が形成されているので、対向電極３３とゲート配線３との間での短絡不良が発生する可能性は殆どない。

もちろん、対向電極３３のパターンは、上述した形状に限られることなく、例えば、図２３を用いて説明した実施の形態３のような対向電極３３のパターンとしても良い。また、隣接する画素領域とは分離して、各画素で独立したパターンとしても良い。また、一方で、本実施の形態に適用した対向電極３３のパターンを、実施の形態３に適用することも可能であり、機能的には問題がない。

また、ゲート端子部においては、ゲート端子コンタクトホール１８を介して、ゲート端子４に直接接続されるようにゲート端子取り出し電極３８が設けられており、また、層間絶縁膜２９貫通するように設けられた上層ゲート端子コンタクトホール３６を介して、ゲート端子取り出し電極３８に直接接続されるようにゲート端子パッド３４が設けられている。なお、ゲート端子取り出し電極３８は、ＴＦＴ部の画素電極２１と同じ第２の導電膜で構成され、ゲート端子パッド３４は、ＴＦＴ部の対向電極３３と同じ第３の導電膜で構成されている。

また、ソース端子部においては、ソース端子コンタクトホール１９を介して、ソース端子９に直接接続されるようにソース端子取り出し電極３９が設けられており、また、層間絶縁膜２９貫通するように設けられた上層ソース端子コンタクトホール３７を介して、ソース端子取り出し電極３９に直接接続されるようにソース端子パッド３５が設けられている。なお、ソース端子取り出し電極３９は、ＴＦＴ部の画素電極２１と同じ第２の導電膜で構成され、ソース端子パッド３５は、ＴＦＴ部の対向電極３３と同じ第３の導電膜で構成されている。

以上説明したように、実施の形態４のＴＦＴ基板４００では、ＴＦＴ部の半導体チャネル層１４は、保護絶縁膜１５、樹脂系絶縁膜１６および層間絶縁膜２９で覆われており、半導体チャネル層１４の表面が、金属膜および絶縁膜のパターニング工程等に伴うプロセスダメージを受けることはない。

また、塗布型の樹脂系絶縁膜１６を形成した場合は、表面の凹凸が少ない平坦なＴＦＴ基板が得られる。従って、画素電極２１を平坦な表面形状で形成することができるので、ＦＦＳモードのような横電界方式の液晶表示装置においても、均一な液晶駆動電界を発生させることができ、液晶の配向乱れが小さくコントラストの高い高品質な表示を得ることができる。また、これら塗布型の有機絶縁材料は、誘電率が低く、配線容量を低く抑えることができる。このため、ＴＦＴ基板をより低い電圧で駆動させることが可能となり低消費電力化に寄与できる。

また、以上説明した実施の形態４のＴＦＴ基板４００では、短冊状（長方形）のゲート配線接続配線２７によりゲート配線３間を電気的に接続する構成を採ったが、これに限らず、例えば、ゲート配線３に沿って縦方向に連続した１本のライン状のパターンとして形成しても良い。この場合、ゲート配線接続配線パターンは、第２のゲート配線として機能するので、例えばゲート配線３がパターン不良で断線していたとしても、この部分がゲート配線接続配線パターンによって補完されるため、ゲート配線３の断線による表示不良を防止することができる。

＜製造方法＞
以下、図３９〜図５０を用いて実施の形態４のＴＦＴ基板４００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図３７および図３８に相当する。また、実施の形態１と重複する説明は適宜省略する。

＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３９および図４０に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３、ゲート端子４、共通電極５、共通電極配線６、ソース電極７、ソース配線８、ソース端子９およびドレイン電極１０が形成される。なお、図４０に示されるように、ゲート配線３および共通電極配線６はソース配線８との交差部手前で分断され、ゲート配線３はＬ字形の平面視形状となっており、共通電極配線６は短冊状（長方形）となっている。

＜２回目の写真製版工程＞
そして、絶縁膜１１上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、絶縁膜１１をエッチングしてパターニングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを行った。またエッチング速度を高めるために、さらにＡｒガスを添加することもできる。その後、フォトレジストパターンを除去することで、図４１および図４２に示されるように、絶縁膜１１に、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３が形成される。

＜３回目の写真製版工程＞
そして、酸化物半導体膜上にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、酸化物半導体膜をエッチングしてパターニングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。その後、フォトレジストパターンを除去することで、図４３および図４４に示されるように、ＴＦＴ部の絶縁膜１１上に、酸化物半導体で構成される半導体チャネル層１４が形成される。半導体チャネル層１４は、ソース電極コンタクトホール１２およびドレイン電極コンタクトホール１３にも埋め込まれ、ソース電極７およびドレイン電極１０と直接接続される。

次に、半導体チャネル層１４上を含む絶縁膜１１上に保護絶縁膜１５となる第２の絶縁膜を形成する。本実施の形態では、ＣＶＤ法を用いて、ＳｉＯ膜とＳｉＮ膜をこの順に形成することで、多層の保護絶縁膜１５を形成した。

さらに、保護絶縁膜１５上に、光透過性を有する樹脂系絶縁膜１６を形成する。本実施の形態では、スピン塗布法を用いて感光性の有機系アルカリ樹脂膜をＴＦＴ部の直上での厚さが１．５μｍになるように形成した。

＜４回目の写真製版工程＞
その後、４回目の写真製版工程で有機アルカリ樹脂膜をパターニングし、これをマスクとして、保護絶縁膜１５および絶縁膜１１を連続してエッチングしてパターニングする。このエッチングには、実施の形態１と同様にフッ素を含むガスを用いたドライエッチング法を用いることができる。またエッチング速度を高めるために、さらにＡｒガスを添加することもできる。

これにより、図４５および図４６に示されるように、樹脂系絶縁膜１６、保護絶縁膜１５および絶縁膜１１を貫通する、画素ドレインコンタクトホール１７、ゲート端子コンタクトホール１８、ソース端子コンタクトホール１９、ゲート配線接続コンタクトホール２５および共通電極配線接続コンタクトホール２６が形成される。

なお、このドライエッチングプロセス時には、半導体チャネル層１４は、保護絶縁膜１５、樹脂系絶縁膜１６およびフォトレジストパターンで覆われているので、半導体チャネル層１４がドライエッチングガスによるプロセスダメージを受けることはない。

これにより、図４７および図４８に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成される画素電極２１、ゲート端子取り出し電極３８、ソース端子取り出し電極３９、ゲート配線接続配線２７および共通電極配線接続配線２８が形成される。

なお、画素電極２１は、画素ドレインコンタクトホール１７にも埋め込まれ、ドレイン電極１０と直接接続され、ゲート配線接続配線２７は、ゲート配線接続コンタクトホール２５を介してゲート配線３と直接接続され、共通電極配線接続配線２８は、共通電極配線接続コンタクトホール２６を介して共通電極配線６と直接接続されている。

また、ゲート端子取り出し電極３８は、ゲート端子コンタクトホール１８を介してゲート端子４と直接接続され、ソース端子取り出し電極３９は、ソース端子コンタクトホール１９を介してソース端子９と直接接続されている。

＜６回目の写真製版工程＞
そして、層間絶縁膜２９上にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、層間絶縁膜２９をエッチングしてパターニングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを行った。その後、フォトレジストパターンを除去することで、図４９および図５０に示されるように、層間絶縁膜２９を貫通するように設けられた上層ゲート端子コンタクトホール３６、上層ソース端子コンタクトホール３７および共通電極コンタクトホール３２が形成される。

次に、上層ゲート端子コンタクトホール３６等が形成された層間絶縁膜２９上に、対向電極３３の材料である第３の導電膜を形成する。本実施の形態では、第３の導電膜として、第２の導電膜の透明導電膜と同じ組成比、同じ製造方法で、厚さ１００ｎｍの非晶質ＩＴＯ膜を形成した。

その後、フォトレジストパターンを除去することで、図３７および図３８に示されるように、複数の格子状のスリット開口部ＳＬを有する非晶質ＩＴＯ膜の対向電極３３、ゲート端子パッド３４およびソース端子パッド３５が得られる。

なお、対向電極３３の一部は、共通電極コンタクトホール３２を介して共通電極５と接続されるとともに、平面視においてゲート配線３およびソース配線８の上方を跨いで、それぞれ縦方向および横方向に隣り合う画素領域まで連続するようなパターンで配設されている。

また、ゲート端子パッド３４は、上層ゲート端子コンタクトホール３６を介してゲート端子取り出し電極３８と直接接続され、ソース端子パッド３５は、上層ソース端子コンタクトホール３７を介してソース端子取り出し電極３９と直接接続されている。

その後、基板１全体を２００℃で加熱し、対向電極３３、ゲート端子パッド３４およびソース端子パッド３５を構成する非晶質ＩＴＯ膜を多結晶化させることで、図３７および図３８に示したＴＦＴ基板４００が完成する。なお、この後に行われる液晶表示パネルの組み立ておよび液晶表示装置の完成までの工程は、実施の形態１において説明しているので説明は省略する。

以上のように、実施の形態４ではチャネル層に高性能の酸化物半導体膜を用いた横電界方式の液晶表示装置に用いられるＴＦＴ基板を７回の写真製版工程で製造することができる。また、図３８のＴＦＴ部に示されるように、半導体チャネル層１４は、保護絶縁膜１５、樹脂系絶縁膜１６および層間絶縁膜２９で覆われており、半導体チャネル層１４の表面が、金属膜および絶縁膜のパターニング工程等に伴うプロセスダメージを受けることはない。

なお、以上説明した実施の形態３および４においては、画素電極２１として透明導電膜を用いた光透過型の液晶表示装置用のＴＦＴ基板を説明したが、本発明ではこれに限られず、画素電極２１として、例えば光を反射するＡｌまたはＡｇの金属膜、およびこれらの合金膜で形成しても良い。あるいは透明導電膜と光反射膜の両方を共存させて形成しても良い。画素電極２１として光を反射する金属、合金膜を形成した場合は、光反射型のＦＦＳモードの液晶表示装置用のＴＦＴ基板が得られる。また透明導電膜と光反射膜を共存させて形成した場合は、いわゆる半透過型（半反射型）のＦＦＳモードの液晶表示装置用のＴＦＴ基板が得られる。

以上説明した実施の形態１〜４および変形例においては、半導体チャネル層１４として、Ｉｎ、ＧａおよびＺｎを含むＩｎＺｎＳｎＯ系の酸化物半導体を適用した構成を説明したが、本発明への適用としてはこれに限ることはなく、例えば、これらの金属を適宜組み合わせた酸化物半導体であるＩｎ−Ｏ、Ｇａ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−ＯおよびＧａ−Ｚｎ−Ｏなどの金属酸化物を用いることができる。また、これらの金属酸化物以外にも、例えばハフニウム（Ｈｆ）、すず（Ｓｎ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）等の酸化物を適宜組み合わせた酸化物半導体を適用しても良い。

また、半導体チャネル層１４としては、酸化物半導体に限らず、１３族のＡｌ、Ｇａ、Ｉｎから選ばれる元素と１５族の窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）から選ばれる元素とを組み合わせた、いわゆるIII−Ｖ族の化合物半導体、例えば、Ｇａ−Ａｓ、Ｇａ−Ｐ、Ｉｎ−Ｐ、Ｉｎ−Ｓｂ、Ｉｎ−Ａｓ、Ａｌ−Ｎ、Ｇａ−Ｎ、Ａｌ−Ｇａ−Ｎあるいはこれらに他の元素を添加した半導体材料を用いてもよい。

さらに、１４族の半導体元素である炭素（Ｃ）を用いたカーボンナノチューブおよびグラフェン、従来公知のＳｉ、Ｇｅおよびこれらの元素を組み合わせた半導体材料を用いることも可能である。

以上説明した半導体材料を半導体チャネル層１４に用いた場合でも、上記実施の形態１〜４で説明した本発明の効果を奏することが可能であり、特に酸化物半導体、化合物半導体または炭素系半導体のようにプロセスダメージの影響を大きく受けると考えられる材料の場合には大きな効果を得ることができる。

また、実施の形態３および４は、実施の形態２で説明した構成をベースとして、本発明を光透過型のＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に適用した構成を説明したが、実施の形態１で説明した構成をベースとして、本発明を光透過型のＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に適用した構成としても良いことは言うまでもない。

なお、本発明は、これらの例示に限ることなく、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１基板、２ゲート電極、３ゲート配線、５共通電極、６共通電極配線、７ソース電極、８ソース配線、１０ドレイン電極、１１ゲート絶縁膜、１２ソース電極コンタクトホール、１３ドレイン電極コンタクトホール、１４半導体チャネル層、１５保護絶縁膜、１６樹脂系絶縁膜、１７画素ドレインコンタクトホール、２０ソース配線接続コンタクトホール、２１画素電極、２４ソース配線接続配線、２５ゲート配線接続コンタクトホール、２７ゲート配線接続配線、２８共通電極配線接続配線、３２共通電極コンタクトホール、３３対向電極。

Claims

画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
基板の上に選択的に配設されたゲート電極、ソース電極およびドレイン電極と、
前記基板の上に複数配設されたゲート配線および前記ゲート配線に直交する方向に延在するように複数配設されたソース配線と、
前記ゲート電極、前記ソース電極、前記ドレイン電極、前記ゲート配線および前記ソース配線を覆う第１の絶縁膜と、
前記第１の絶縁膜の上に選択的に配設され、前記第１の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールをそれぞれ介して、前記ソース電極および前記ドレイン電極に接続される半導体層と、
前記半導体層の上を含む前記第１の絶縁膜の上に配設された第２の絶縁膜と、
前記第２の絶縁膜の上に配設され、前記第１および第２の絶縁膜を貫通する画素ドレインコンタクトホールを介して前記ドレイン電極に接続された画素電極と、
前記ソース配線の上に沿って延在するように前記第２の絶縁膜の上に前記画素電極と同一層で配設され、前記第１および第２の絶縁膜を貫通するソース配線接続コンタクトホールを介して前記ソース配線と電気的に接続されるソース配線接続配線と、
前記基板の上に複数配設され、前記ゲート配線と平行な方向に延在する共通電極配線と、
前記共通電極配線の一部であって前記画素電極との間で電気容量を形成する共通電極と、を備え、
前記ソース配線は、平面視において前記ゲート配線との交差部手前で分断され、前記ソース配線接続配線は、分断された前記ソース配線間を電気的に接続し、
前記ソース配線接続配線は、
前記ソース配線に沿って連続した１本のライン状のパターンとして設けられ、
前記共通電極配線は、前記ゲート電極、前記ソース電極および前記ドレイン電極と同層で前記ゲート配線に並列して設けられ、
前記ソース配線接続配線は、前記共通電極配線の上方も跨ぐように設けられる、薄膜トランジスタ基板。
画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
基板の上に選択的に配設されたゲート電極、ソース電極およびドレイン電極と、
前記基板の上に複数配設されたゲート配線および前記ゲート配線に直交する方向に延在するように複数配設されたソース配線と、
前記ゲート電極、前記ソース電極、前記ドレイン電極、前記ゲート配線および前記ソース配線を覆う第１の絶縁膜と、
前記第１の絶縁膜の上に選択的に配設され、前記第１の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールをそれぞれ介して、前記ソース電極および前記ドレイン電極に接続される半導体層と、
前記半導体層の上を含む前記第１の絶縁膜の上に配設された第２の絶縁膜と、
前記第２の絶縁膜の上に配設され、前記第１および第２の絶縁膜を貫通する画素ドレインコンタクトホールを介して前記ドレイン電極に接続された画素電極と、
前記ソース配線の上に沿って延在するように前記第２の絶縁膜の上に前記画素電極と同一層で配設され、前記第１および第２の絶縁膜を貫通するソース配線接続コンタクトホールを介して前記ソース配線と電気的に接続されるソース配線接続配線と、
前記基板の上に複数配設され、前記ゲート配線と平行な方向に延在する共通電極配線と、
前記共通電極配線の一部であって前記画素電極との間で電気容量を形成する共通電極と、を備え、
前記共通電極配線は、前記ゲート電極、前記ソース電極および前記ドレイン電極と同層で前記ゲート配線に並列して設けられ、
前記ソース配線は、平面視において前記ゲート配線との交差部手前で分断され、前記ソース配線接続配線は、分断された前記ソース配線間を電気的に接続し、前記共通電極配線の上方も跨ぐように設けられる、薄膜トランジスタ基板。
画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
基板の上に選択的に配設されたゲート電極、ソース電極およびドレイン電極と、
前記基板の上に複数配設されたゲート配線および前記ゲート配線に直交する方向に延在するように複数配設されたソース配線と、
前記ゲート電極、前記ソース電極、前記ドレイン電極、前記ゲート配線および前記ソース配線を覆う第１の絶縁膜と、
前記第１の絶縁膜の上に選択的に配設され、前記第１の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールをそれぞれ介して、前記ソース電極および前記ドレイン電極に接続される半導体層と、
前記半導体層の上を含む前記第１の絶縁膜の上に配設された第２の絶縁膜と、
前記第２の絶縁膜の上に配設され、前記第１および第２の絶縁膜を貫通する画素ドレインコンタクトホールを介して前記ドレイン電極に接続された画素電極と、
前記ゲート配線の上に沿って延在するように前記第２の絶縁膜上に前記画素電極と同一層で配設され、前記第１および第２の絶縁膜を貫通するゲート配線接続コンタクトホールを介して前記ゲート配線と電気的に接続されるゲート配線接続配線と、
前記基板の上に複数配設され、前記ゲート電極、前記ソース電極および前記ドレイン電極と同層で設けられ、前記ゲート配線と平行な方向に延在する共通電極配線と、
前記共通電極配線の一部であって前記画素電極との間で電気容量を形成する共通電極と、
前記共通電極配線の上に沿って延在するように前記第２の絶縁膜の上に前記画素電極と同一層で配設され、前記第１および第２の絶縁膜を貫通する共通電極配線接続コンタクトホールを介して前記共通電極配線と接続される共通電極配線接続配線と、を備え、
前記ゲート配線は、平面視において前記ソース配線との交差部手前で分断され、前記ゲート配線接続配線は、分断された前記ゲート配線間を電気的に接続し、
前記ゲート配線接続配線は、
前記ゲート配線に沿って連続した１本のライン状のパターンとして設けられ、
前記共通電極配線は、平面視において前記ソース配線との交差部手前で分断され、前記共通電極配線接続配線は、分断された前記共通電極配線間を電気的に接続する、薄膜トランジスタ基板。
画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
基板の上に選択的に配設されたゲート電極、ソース電極およびドレイン電極と、
前記基板の上に複数配設されたゲート配線および前記ゲート配線に直交する方向に延在するように複数配設されたソース配線と、
前記ゲート電極、前記ソース電極、前記ドレイン電極、前記ゲート配線および前記ソース配線を覆う第１の絶縁膜と、
前記第１の絶縁膜の上に選択的に配設され、前記第１の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールをそれぞれ介して、前記ソース電極および前記ドレイン電極に接続される半導体層と、
前記半導体層の上を含む前記第１の絶縁膜の上に配設された第２の絶縁膜と、
前記第２の絶縁膜の上に配設され、前記第１および第２の絶縁膜を貫通する画素ドレインコンタクトホールを介して前記ドレイン電極に接続された画素電極と、
前記ゲート配線の上に沿って延在するように前記第２の絶縁膜上に前記画素電極と同一層で配設され、前記第１および第２の絶縁膜を貫通するゲート配線接続コンタクトホールを介して前記ゲート配線と電気的に接続されるゲート配線接続配線と、
前記基板の上に複数配設され、前記ゲート電極、前記ソース電極および前記ドレイン電極と同層で設けられ、前記ゲート配線と平行な方向に延在する共通電極配線と、
前記共通電極配線の一部であって前記画素電極との間で電気容量を形成する共通電極と、
前記共通電極配線の上に沿って延在するように前記第２の絶縁膜の上に前記画素電極と同一層で配設され、前記第１および第２の絶縁膜を貫通する共通電極配線接続コンタクトホールを介して前記共通電極配線と接続される共通電極配線接続配線と、を備え、
前記ゲート配線は、平面視において前記ソース配線との交差部手前で分断され、前記ゲート配線接続配線は、分断された前記ゲート配線間を電気的に接続し、
前記共通電極配線は、平面視において前記ソース配線との交差部手前で分断され、前記共通電極配線接続配線は、分断された前記共通電極配線間を電気的に接続する、薄膜トランジスタ基板。
前記画素電極上および前記ゲート配線接続配線の上を含む前記第２の絶縁膜の上に配設された第３の絶縁膜と、
前記第３の絶縁膜の上に前記画素電極と対向して配設された対向電極と、をさらに備え、
前記対向電極は、前記共通電極配線の上方に延在するように設けられ、前記共通電極配線の上方の領域において前記第３の絶縁膜を貫通する共通電極コンタクトホールを介して前記共通電極配線接続配線に接続される、請求項３または請求項４記載の薄膜トランジスタ基板。
前記薄膜トランジスタ基板は、
前記基板の上に複数配設され、前記ゲート配線と平行な方向に延在する共通電極配線と、
前記共通電極配線の一部であって前記画素電極との間で電気容量を形成する共通電極と、
前記画素電極上および前記ゲート配線接続配線の上を含む前記第２の絶縁膜の上に配設された第３の絶縁膜と、
前記第３の絶縁膜の上に前記画素電極と対向して配設された対向電極と、をさらに備え、
前記共通電極配線は、平面視において前記ソース配線との交差部手前で分断され、
前記対向電極は、前記共通電極配線の上方に延在するように設けられ、前記共通電極配線の上方の領域において前記第１、第２および第３の絶縁膜を貫通する共通電極コンタクトホールを介して前記共通電極配線に接続され、分断された前記共通電極配線間を電気的に接続する、請求項３記載の薄膜トランジスタ基板。
前記半導体層は、酸化物半導体で構成される、請求項１、２、３および４の何れか１項に記載の薄膜トランジスタ基板。
前記第２の絶縁膜は、
無機絶縁膜の多層膜、または少なくとも樹脂系絶縁膜を含む多層膜で構成される、請求項１、２、３および４の何れか１項に記載の薄膜トランジスタ基板。