以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、説明を適宜省略する。また、図面は模式的に示されたものであるため、サイズ及び位置の相互関係は変更し得る。
<実施の形態1>
図1はこの実施の形態1である薄膜トランジスタ基板の平面構成を示す平面図である。図2は実施の形態1の薄膜トランジスタ基板の断面構造を示す断面図である。図1のZ1−Z1断面、Y1−Y1断面及びX1-X1断面それぞれの断面構造を図2で示している。なお、図1は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。
図1及び図2を参照して、実施の形態1のTFT基板101の構成について説明する。図1は、例えばTN(Twisted Nematic)モードと呼ばれる縦電界液晶駆動方式の液晶表示装置(Liquid Crystal Display:LCD)に用いられるTN−LCD用のTFT基板における画素部、画素部以外のゲート端子部及びソース端子部等の平面構成を示す部分平面図である。
図2において、図1に示すX1−X1断面がTFT領域R3及び画素領域R4として示され、Y1−Y1断面がゲート端子領域R2として示され、Z1−Z1断面がソース端子領域R1として示される。
ゲート端子領域R2は、図2では図示しないゲート配線3にゲート信号を供給するためのゲート端子4に対応する領域である。ソース端子領域R1はソース配線18に表示信号を印加するためのソース端子19に対応する領域である。TFT領域R3はTFTが形成される領域であり、画素領域R4が画素電極17の形成領域である。
図1及び図2に示すように、実施の形態1のTFT基板101は、例えば、ガラス等の透明性絶縁基板である基板1を用いて構成される。基板1上には、第1導電膜からなるゲート電極2、ゲート配線3、ゲート端子4、及び共通配線5が設けられている。なお、共通配線5は図2では図示していない。
平面視して、ゲート配線3は図1の横方向に沿って延在している。TFTのゲート電極2はゲート配線3の一部分である。すなわち、ゲート配線3におけるTFTの領域部分がゲート電極2となっている。ゲート電極2は、ゲート電極2として機能しないゲート配線3の領域と比較して形成幅、すなわち、図1の縦方向の長さが広くなっている。また、ゲート端子4はゲート配線3の一方の端部に設けられている。共通配線5は、ゲート配線3と平行に延在している。
そして、これらの構成要素2〜5を含む基板1の全面を覆って、第1絶縁膜からなる第1ゲート絶縁層6が設けられ、第1ゲート絶縁層6上に絶縁性AlNを構成材料とした第2絶縁膜からなる第2ゲート絶縁層7が設けられている。すなわち、第1ゲート絶縁層6及び第2ゲート絶縁層7の積層構造により、TFT基板101のTFTにおけるゲート絶縁層を構成している。
第2ゲート絶縁層7上に酸化物半導体を構成材料とした半導体チャネル層8が選択的に設けられる。TFT領域R3において半導体チャネル層8は平面視してゲート電極2重複する領域に選択的に設けられる。半導体チャネル層8は第1の主面である表面及び第2の主面である裏面を有し、半導体チャネル層8の裏面が第2ゲート絶縁層7の表面に接している。
半導体チャネル層8の表面上に互いに分離して選択的にソース電極コンタクト層9及びドレイン電極コンタクト層10が設けられる。ソース電極コンタクト層9及びドレイン電極コンタクト層10はそれぞれ低抵抗AlNを構成材料としている。すなわち、ソース電極コンタクト層9及びドレイン電極コンタクト層10はそれぞれ窒化アルミニウムを構成材料とし、かつ導電性を有している。
ソース電極11は、半導体チャネル層8の表面上に設けられることなく、ソース電極コンタクト層9上から第2ゲート絶縁層7上にかけて設けられる。ドレイン電極12は、半導体チャネル層8の表面上に設けられることなく、ドレイン電極コンタクト層10上から第2ゲート絶縁層7上にかけて設けられる。
ソース電極11はソース電極コンタクト層9とオーミック接触し、ドレイン電極12とドレイン電極コンタクト層10とはオーミック接触する。
ソース電極11とドレイン電極12とは接触することなく、互いに独立して設けられ、ソース電極11,ドレイン電極12間における半導体チャネル層8の領域がチャネル領域CNとして規定される。
さらに、ソース配線18がソース電極11から分岐して設けられ、ソース配線18の一方の端部にソース端子19が設けられている。
平面視して、ソース配線18は、ゲート配線3及び共通配線5と交差するように図1の縦方向沿って形成され、ソース配線18の一方の端部にソース端子19が設けられている。
ソース電極11、ドレイン電極12及び半導体チャネル層8を含む基板1上の全面を覆って第3絶縁膜である第1保護絶縁層13が設けられる。第1保護絶縁層13上には、第3導電膜からなる画素電極17、ゲート端子パッド20及びソース端子パッド21がそれぞれ選択的に設けられる。
画素電極17は第1保護絶縁層13を貫通する第1コンタクトホール14を介して下層のドレイン電極12と電気的に接続される。ゲート端子パッド20は、第1ゲート絶縁層6、第2ゲート絶縁層7及び第1保護絶縁層13を貫通する第2コンタクトホール15を介して下層のゲート端子4と電気的に接続される。ソース端子パッド21は、第1保護絶縁層13を貫通して形成される第3コンタクトホール16を介して下層のソース端子19と電気的に接続される。
実施の形態1のTFT基板101では、半導体チャネル層8の構成材料として、酸化物半導体が用いられる。例えば、ZnO系の酸化物半導体や、ZnOにIn2O3、及び酸化スズ(SnO2)を添加したInZnSnO系の酸化物半導体、あるいは、ZnOにGa2O3とIn2O3を添加したInGaZnO系の酸化物半導体等を用いることができる。半導体チャネル膜が酸化物半導体で構成されることで、a−Siを用いた場合よりも高い移動度を実現できる。
図3〜図6は、実施の形態1のTFT基板101の製造方法を示す断面図である。なお、図3〜図6においては、図1及び図2に示した要素に対応する要素には、同一符号を付している。以下、図1〜図6を参照して、TFT基板101の製造方法を説明する。
(第1工程)
まず、基板1を洗浄液または純水を用いて洗浄する。実施の形態1では、厚さ0.5mm、0.6mmまたは0.7mmの透明絶縁性ガラスを基板1として用いた。そして、洗浄された基板1の表面上全面に、ゲート電極2及びソース配線18等の構成材料である第1導電膜を成膜する。
第1導電膜としては、例えばクロム(Cr)、モリブデン(Mo)、チタン(Ti)、銅(Cu)、タンタル(Ta)、タングステン(W)、アルミニウム(Al)などの金属やこれらの金属元素を主成分として他の元素を1種類以上添加した合金等を用いることができる。ここで、主成分の元素というのは合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属または合金を2層以上含む積層構造としてもよい。これらの金属、合金を用いることによって、比抵抗値が5×10−7Ω・m以下の低抵抗な導電膜を得ることができる。
実施の形態1では、第1導電膜としてAlまたはAl合金のターゲットを用い、アルゴン(Ar)ガスを用いたスパッタリング法でAl膜またはAl合金膜を成膜した。その後、第1導電膜上にレジスト材を塗布し、第1回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第1導電膜に対しエッチング処理を実行してパターニングする。ここでは、エッチング処理として、リン酸(Phosphoric acid)、酢酸(Acetic acid)及び硝酸(Nitric acid)を含む溶液であるPAN薬液によるウエットエッチング法を採用した。
その後、フォトレジストパターンを除去する。その結果、図3に示すように、基板1上に、ゲート電極2、ゲート配線3、ゲート端子4及び共通配線5が形成される。なお、ゲート配線3及び共通配線5は図3では示されていない。
(第2工程)
次に、上記構成要素2〜5を含む基板1上の全面に第1絶縁膜を成膜する。実施の形態1では、第1絶縁膜として、PECVD法を用いてSiO膜またはSiN膜を形成した。第1絶縁膜はSiOまたはSiNのいずれかの単層膜でもよいし、これらを2層以上含む積層膜としてもよい。PECVD法は一般的に成膜速度が速いため、高い生産性で効率よく第1絶縁膜を成膜することができる。この第1絶縁膜は第1ゲート絶縁層6として機能する。
その後、第1ゲート絶縁層6上に、第1ゲート絶縁層6を覆って絶縁性AlNを構成材料とした第2絶縁膜を成膜する。実施の形態1では、第2絶縁膜として、上述した第1導電膜を成膜するときに用いたAlまたはAl合金のターゲットを用い、Arガス及び窒素(N2)ガスを用いたスパッタリング法でAlNを含むAlN膜またはAlN合金膜を成膜した。
このAlN膜またはAlN合金膜は第2絶縁膜として機能させるので、少なくとも比抵抗値が1×103Ω・m以上であることが好ましい。
図7は、AlN膜の比抵抗値のN原子組成依存性の一例を示すグラフである。図7において、比抵抗ρによって、導体領域、半導体領域、ZnO系,InZnSnO系,及びInGaZnO系の半導体膜、及び絶縁体領域の概ねの分類を行っている。なお、ZnO系,InZnSnO系,及びInGaZnO系の半導体膜については、後述する半導体チャネル層8として用いる場合の望ましい範囲を示している。
図7を参照すると、N組成が48at%(原子%)以上であれば比抵抗値が1×103Ω・m以上となるので、N組成が48at%以上のAlNを含むAlN膜またはAlN合金膜であることが好ましい。
AlN膜のN組成は、スパッタリング時のArガスとN2ガスの比率を変えることで制御することができる。なお、上記した比率として圧力比率または流量比率が考えられる。
この第2絶縁膜は、H原子に対するバリア能力が高いため、第1ゲート絶縁層6中に含まれる水分(H2O)や水素(H)イオンなど、半導体チャネル層8の特性に影響を与えるH原子が存在し得る場合でも、このH原子の半導体チャネル層8への侵入を阻止することができる。
この第2絶縁膜からなる第2ゲート絶縁層7は、半導体チャネル層8の界面の第1の還元劣化現象を防止して、構造欠陥を抑制することができる第1の絶縁性窒化領域として機能する。なお、絶縁性AlNからなる第2絶縁膜は、結晶構造を有する多結晶膜、微結晶膜であってもよいし、非晶質構造を含む非晶質膜であってもよい。あるいは、結晶構造と非晶質構造が混在した膜であってもよい。
次に、第2ゲート絶縁層7上に、半導体チャネル層8として機能させるための酸化物半導体膜を成膜する。実施の形態1では、酸化物半導体膜としてInとGaとZnを含む酸化物を構成材料としている。例えば、InGaZnOが構成材料として考えられ、具体的にはIn:Ga:Zn:Oの原子組成比が1:1:1:4であるIn−Ga−Zn−Oターゲット[In2O3・Ga2O3・(ZnO)2]を用いたスパッタリング法により、InGaZnO酸化物半導体膜を成膜した。この場合、通常は酸素(O)の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状の酸化膜となってしまう。すなわち、上記の例ではOの組成比が4未満となってしまう。
したがって、Arガスに酸素(O2)ガスを混合させてスパッタリングすることが好ましい。実施の形態1では、Arガスに対して分圧比で10%のO2ガスを添加した混合ガスを用いて、スパッタリング法でInGaZnO膜を成膜した。実施の形態1では、酸化物半導体膜として非晶質構造のInGaZnO膜を成膜したが、微結晶構造や多結晶構造を含むInGaZnO膜であってもよい。
その後、酸化物半導体膜であるInGaZnO膜上に、ソース電極コンタクト層9及びドレイン電極コンタクト層10用の低抵抗膜を成膜する。実施の形態1では、低抵抗膜として、上記した第1導電膜を成膜するときに用いたAlまたはAl合金のターゲットを用い、Arガス及びN2ガスを用いたスパッタリング法でAlNを含むAlN膜またはAlN合金膜を成膜した。
この低抵抗膜は、このあとに形成される第2導電膜からなるAl合金膜やMo合金膜と、酸化物半導体膜からなる半導体チャネル層8との境界における界面層の構造欠陥や還元劣化の発生を防止する。さらに、低抵抗膜は第2導電膜と半導体チャネル層8との間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。なお、低抵抗膜は、結晶構造を有する多結晶膜、微結晶膜であってもよいし、非晶質構造を含む非晶質膜であってもよい。あるいは、結晶構造と非晶質構造とが混在した膜であってもよい。
上述したように、第2導電膜と半導体チャネル層8との良好なコンタクト特性を得るために、低抵抗膜は、少なくとも比抵抗値が半導体チャネル層8の比抵抗値と同じか、またはこれよりも低い値であることが好ましい。
一般的に半導体領域とされる比抵抗値は、概ね1×10−4Ω・m以上1×103Ω・m未満の範囲とされているが、酸化物半導体を半導体チャネル層8の構成材料に用いたTFT基板101を動作させる場合、半導体チャネル層8の比抵抗値は、1Ω・m以上1×102Ω・m未満であることが好ましい。したがって、AlN膜またはAlN合金膜からなる低抵抗膜の比抵抗値は、1Ω・m以下であることが好ましい。このことから、図7を参照すると、N組成が47at%以下のAlNを含むAlN膜またはAlN合金膜であることが好ましい。なお、AlNの含有量が少ないと、低抵抗膜の期待される効果が十分に得られないため、AlNのN組成は少なくとも10at%以上であることが好ましく、20at%以上であればより好ましい。なお、AlNのN組成は10at%の時のAlNの比抵抗ρは2.5×10−7であり、N組成が20at%の時のAlNの比抵抗ρは5.8×10−7である。
次に、第2回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして低抵抗膜に対しエッチング処理を実行する。このエッチング処理として、PAN薬液によるウエットエッチング法を用いた。
その後、第2回目の写真製版工程で形成した同じフォトレジストパターンをマスクとして、酸化物半導体膜であるInGaZnO膜に対しエッチング処理を実行する。このエッチング処理として、カルボン酸を含む薬液によるウエットエッチング法を用いることができる。カルボン酸を含む薬液としては、シュウ酸を1〜10wt%の範囲で含むものが好ましい。実施の形態1では、「シュウ酸4wt%+水のシュウ酸系薬液」を用いてInGaZnO膜をエッチングした。
次に、上述したフォトレジストパターンを除去する。その結果、図4に示すように、基板1の表面上において、第2ゲート絶縁層7上に、酸化物半導体膜であるInGaZnO膜からなる半導体チャネル層8と、半導体チャネル層8上にAlN膜またはAlN合金膜からなる低抵抗膜ALNとの積層構造からなる、島状に形成されるパターンである島化パターンが形成される。
(第3工程)
次に、ソース電極11及びドレイン電極12用の第2導電膜を成膜する。実施の形態1では、第2導電膜としてMo及びAlそれぞれに他の元素を微量に添加したMo合金及びAl合金を用い、Arガスを用いたスパッタリング法でMo合金膜とAl合金膜との積層構造として成膜した。
その後、第3回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第2導電膜に対してエッチング処理を実行する。このエッチング処理としてPAN薬液によるウエットエッチング法を用いた。このエッチング処理により、低抵抗膜ALNの表面上で互いに分離したソース電極11及びドレイン電極12が形成される。
そして、第3回目の写真製版工程で形成した同じフォトレジストパターンをマスクとして、半導体チャネル層8上のソース電極11及びドレイン電極12が形成されていない領域の低抵抗膜ALNに対しエッチング処理を実行する。
その後、フォトレジストパターンを除去することにより、図5に示すように、半導体チャネル層8の表面上に、互いに分離して形成され、各々が低抵抗AlNを含む低抵抗膜からなるソース電極コンタクト層9及びドレイン電極コンタクト層10が形成される。
ソース電極11は、半導体チャネル層8の表面上に設けられることなく、ソース電極コンタクト層9上から第2ゲート絶縁層7上にかけて形成される。
そして、ドレイン電極12は、半導体チャネル層8の表面上に設けられることなく、ドレイン電極コンタクト層10上から第2ゲート絶縁層7上にかけて形成される。ソース電極11とドレイン電極12とは互いに分離独立して設けられ、ソース電極11,ドレイン電極12間における半導体チャネル層8の領域がチャネル領域CNとして規定される。
さらに、ソース電極11から延設する領域にソース配線18が形成され、ソース配線18の一方の端部にソース端子19が形成される。
(第4工程)
次に、第2ゲート絶縁層7、ソース電極11及びドレイン電極12を含む基板1上の全面に第3絶縁膜を成膜する。実施の形態1では、第3絶縁膜として、PECVD法を用いてSiO膜またはSiN膜を成膜した。第3絶縁膜はSiOまたはSiNのいずれかの単層膜でもよいし、これらを2層以上含む積層膜としてもよい。この第3絶縁膜は第1保護絶縁層13として機能する。
その後、第4回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第3絶縁膜からなる第1保護絶縁層13、第2絶縁膜からなる第2ゲート絶縁層7、及び第1絶縁膜からなる第1ゲート絶縁層6に対し順次エッチング処理を実行する。このエッチング処理として、フッ素(F)を含むガスを用いたドライエッチング法を用いることができる。実施の形態1では六フッ化硫黄(SF6)ガスにO2ガスを加えた混合ガスを用いたドライエッチングを採用した。その後、フォトレジストパターンを除去する。
その結果、図6に示すように、画素領域R4において、第1保護絶縁層13を貫通して第1コンタクトホール14が形成され、ゲート端子領域R2において、第1保護絶縁層13、第2ゲート絶縁層7及び第1ゲート絶縁層6を貫通して第2コンタクトホール15が形成され、ソース端子領域R1において、第1保護絶縁層13を貫通して第3コンタクトホール16が形成される。
なお、画素領域R4において第1コンタクトホール14下にドレイン電極12が存在するため、第1ゲート絶縁層6及び第2ゲート絶縁層7がエッチング除去されることはない。また、ソース端子領域R1において第3コンタクトホール16下にソース端子19が存在するため、第1ゲート絶縁層6及び第2ゲート絶縁層7がエッチング除去されることはない。
第1コンタクトホール14では下層のドレイン電極12の表面の一部が露出されている。第2コンタクトホール15では下層のゲート端子4の表面の一部が露出されている。また、第3コンタクトホール16では下層のソース端子19の表面の一部が露出されている。
(第5工程)
次に、第1コンタクトホール14、第2コンタクトホール15及び第3コンタクトホール16を含む第1保護絶縁層13上に、第3導電膜を成膜する。実施の形態1では、第3導電膜として光透過性の酸化物系導電膜であるITO膜を用いる。ITO膜として、酸化インジウムIn2O3と酸化すずSnO2との混合比として、例えば、wt%が90:10のITO膜が考えられる。ITO膜は一般的に、常温では多結晶構造、すなわち、結晶質構造が安定であるが、ここではスパッタリング法で、ArにHを含むガス、例えば、水素(H2)ガスまたは水蒸気(H2O)などを混合したガスを用いてスパッタリングを行い、ITO膜を非晶質状態で成膜する。
次に、第5回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第3導電膜であるITO膜に対しエッチング処理を実行する。このエッチング処理として、「シュウ酸4wt%+水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。
その結果、図2に示すように、ドレイン電極12上に設けられる第1コンタクトホール14を介して、ドレイン電極12と電気的に接続される画素電極17が形成される。
さらに、図2に示すように、ゲート端子4上に設けられる第2コンタクトホール15を介して、ゲート端子4と電気的に接続されるゲート端子パッド20が形成され、ソース端子19上に設けられる第3コンタクトホール16を介して、ソース端子19と電気的に接続されるソース端子パッド21が形成される。
以上の製造工程を経て、図1及び図2に示した構造のTN−LCD用のTFT基板101が完成する。
基板1上に設けられたSiO膜またはSiN膜からなる第1ゲート絶縁層6及び第1保護絶縁層13は共に光透過性を有する。また第1ゲート絶縁層6上に設けられた絶縁性AlNを構成材料とした第2ゲート絶縁層7も光透過性を有する。
したがって、第3導電膜に光透過性の酸化物系導電膜であるITO膜を用いることによって、ドレイン電極12のパターンが除去された画素領域R4では、光透過性を有する画素電極17が形成される。
また、ゲート端子4及びソース端子19では、耐食性が高く、かつ信号入力用の駆動IC(Integrated Circuit)との良好な実装特性、すなわち、接着の密着性が得られるゲート端子パッド20及びソース端子パッド21を形成することができる。
(液晶表示装置1000)
図8は、実施の形態1のTFT基板101を備えた液晶表示装置1000の構成を模式的に示す斜視図である。以下、図8を用いて液晶表示装置1000の構成について説明する。
図8に示すように、液晶表示装置1000は、光源1001、導光板1002、偏光板1003、TFT基板1004、液晶層1005、対向基板1006及び偏光板1007を主要構成部として備えている。なお、TFT基板1004が実施の形態1のTFT基板101に相当する。
光源1001は、液晶表示装置1000全体の光源であり、例えば、発光ダイオードなどが用いられる。面状の導光板1002は、その1つの端面の外側に設けられた光源1001から入射された光を、導光板1002の主面全体から出射するように導く。光源1001及び導光板1002を合わせてバックライトユニットと呼称することもある。
導光板1002の光出射側の主面上には、偏光板1003、TFT基板1004、液晶層1005、対向基板1006及び偏光板1007が、この順に配設される。このように、対向基板1006とのTFT基板1004との間に液晶層1005が挟持されている。
ここで、液晶表示装置1000の動作の概略を説明する。TFT基板1004に形成されたTFTは、外部及び駆動回路からの信号に応じて液晶層1005に印加する電界を制御することにより、液晶層1005の液晶の偏光方向を制御する。このようなTFT基板1004を偏光板1003、液晶層1005、対向基板1006及び偏光板1007と組み合わせ、導光板1002から出射された光1008を画素ごとに透光または遮光することで、液晶表示装置1000に所望の画像を表示することができる。
上述した液晶表示装置1000におけるTFT基板1004、液晶層1005及び対向基板1006の組合せ構造が液晶表示パネルとなる。
液晶表示パネルの組み立ての際は、完成したTFT基板1004の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製したカラーフィルタや配向膜及び対向電極を備えた対向基板1006を、TFT基板1004と貼り合わせる。このときスペーサによってTFT基板1004と対向基板1006との間に隙間が形成され、その隙間に液晶層1005を形成して封止することによって、実施の形態1のTFT基板101をTFT基板1004として用いたTNモードの液晶表示パネルが完成される。最後に、液晶表示パネルの外側に偏光板1003,1007、図8では図示しない位相差板及び光源1001及び導光板1002を含むバックライトユニット等を配設することによって光透過型の液晶表示装置1000が完成する。
以上のように、実施の形態1では、TFT基板101のTFTの半導体チャネル層8に酸化物半導体膜を用いている。
そして、TFT基板101では、第1ゲート絶縁層6と半導体チャネル層8との間に絶縁性AlNを構成材料とした第2ゲート絶縁層7を設け、さらに、半導体チャネル層8とソース電極11及びドレイン電極12との間に、各々が低抵抗AlNを構成材料とした低抵抗膜からなるソース電極コンタクト層9及びドレイン電極コンタクト層10を設けている。
このため、実施の形態1のTFT基板101は、第1ゲート絶縁層6に含まれるH原子や第2導電膜からなるソース電極11及びドレイン電極12に含まれる金属元素、並びにH2Oによる半導体チャネル層8の還元劣化を防止し、TFT特性の劣化を抑制することができる。なお、ソース電極11及びドレイン電極12に含まれるH2Oとしてソース電極11及びドレイン電極12に吸蔵されている水分等が考えられ、TFT特性の劣化として、オン電流Ionの低下や信頼性の低下が考えられる。
このように、実施の形態1のTFT基板101におけるゲート絶縁層の一部を構成する第2ゲート絶縁層7は、半導体チャネル層8の裏面と接触する領域に、AlNを構成材料とし、かつ絶縁性を有する第1の絶縁性窒化領域として機能する。
このため、実施の形態1のTFT基板101は、第1の絶縁性窒化領域として機能する第2ゲート絶縁層7の存在により、半導体チャネル層8の裏面側から第1ゲート絶縁層6に含まれる水素原子が半導体チャネル層8に侵入することによる、半導体チャネル層8の第1の還元劣化現象を防止することができる。
加えて、第1ゲート絶縁層6及び第2ゲート絶縁層7の積層構造によってゲート絶縁層を構成する分、比較的容易にゲート絶縁層の膜厚を所望の膜厚に設定することができる。
さらに、実施の形態1のTFT基板101において、ソース電極11及びドレイン電極12は共に半導体チャネル層8の表面上に形成されておらず、各々がAlNを構成材料とし、かつ導電性を有するソース電極コンタクト層9及びドレイン電極コンタクト層10が半導体チャネル層8の表面上に形成されている。
したがって、実施の形態1のTFT基板101は、ソース電極11及び半導体チャネル層8間にソース電極コンタクト層9が介在し、かつ、ドレイン電極12及び半導体チャネル層8間にドレイン電極コンタクト層10が介在する。
このため、TFT基板101において、ソース電極コンタクト層9及びドレイン電極コンタクト層10の存在により、ソース電極11あるいはドレイン電極12に含まれる金属元素や水分が、半導体チャネル層8の表面から半導体チャネル層8に侵入することによる、半導体チャネル層8の第2の還元劣化現象を防止することができる。
その結果、実施の形態1のTFT基板101における半導体チャネル層8は、構造欠陥が少なく、また電荷トラップを抑制できる界面特性を有するため、高い信頼性を発揮することができる。
さらに、実施の形態1は、第1保護絶縁層13上に設けられる画素電極17を有するTFT基板101において、高い信頼性を発揮させることができる。
加えて、AlNは、ZnO系酸化物半導体やInGaZnO系酸化物半導体と同じウルツ鉱型構造をベースとした結晶型を有している。また、格子定数aは、約0.311nmであり、一般的なInGaZnO酸化物半導体膜の約0.3296nm、あるいはZnO酸化物半導体膜の約0.325nmに近いという特徴を有している。
図9は、窒化アルミニウム膜のバンドギャップ値の窒素組成依存性の一例を示す特性図である。図9では、ZnO系,InZnSnO系,及びInGaZnO系半導体膜の概ねのバンドギャップ領域を示している。
図9に示されるように、第2の絶縁膜7に用いられる絶縁性を有するAlNのN組成が48at%以上のAlN膜のバンドギャップ値は5eV以上であり、ZnOやInGaZnOをはじめとする一般的な酸化物半導体よりも大きいという特徴を有している。
したがって、酸化物半導体を構成材料とした半導体チャネル層8と第2ゲート絶縁層7とを組み合わせた場合、構造欠陥が少なく、また電荷トラップを抑制できる界面層を実現ことができる。これにより、高い信頼性を有するTFT基板101を得ることができる。
なお、実施の形態1では、PECVD法を用いてSiO膜またはSiN膜を含む第1絶縁膜を第1ゲート絶縁層6として形成したが、第1ゲート絶縁層6の製造を省略して、第2絶縁膜からなる第2ゲート絶縁層7のみでゲート絶縁層を形成するようにしてもよい。この場合は、第1ゲート絶縁層6の製造工程を省略できる分、実施の形態1の生産効率を高めることができる。
また、実施の形態1では、Arガス及びN2ガスを用いたスパッタリング法を用いて、第2絶縁膜としてAlNを含むAlN膜またはAlN合金膜を形成したが、Arガス及びN2ガスに、さらに酸素(O2)ガスを用いたスパッタリング法で、ウルツ鉱型結晶型を有する酸窒化アルミニウム(AlNO)膜またはAlNO合金膜を形成するようにしてもよい。この場合は、さらに絶縁性の高い第2絶縁膜を得ることができる。
<実施の形態2>
実施の形態1のTFT基板101は、半導体チャネル層8、ドレイン電極コンタクト層10及びソース電極11を含む基板1上にSiOまたはSiNを構成材料とした第3絶縁膜からなる第1保護絶縁層13を設けていた。
実施の形態2のTFT基板102では、少なくとも半導体チャネル層8の表面と接する領域を含む基板1に、絶縁性AlNを構成材料とした第4絶縁膜からなる第2保護絶縁層22を第1保護絶縁層13に代えて備えたことを特徴とするものである。この第2保護絶縁層22は、第1の絶縁性窒化領域である第2ゲート絶縁層7と同様な特性を有し、第2の絶縁性窒化領域として機能する。
図10は、実施の形態2の薄膜トランジスタ基板の断面構成を示す断面図である。図10において、図1及び図2に示した構成要素と同様な構成要素には同一符号を付している。
実施の形態2のTFT基板102は、第1保護絶縁層13が第2保護絶縁層22に変更された以外は、実施の形態1のTFT基板101と同じであるため、平面構成を示す部分平面図は、図1と同じである。
したがって、図1のZ1−Z1断面、Y1−Y1断面及びX1-X1断面それぞれの断面構造を図10で示している。また、図10は、図2と同様、図1に示すX1−X1断面がTFT領域R3及び画素領域R4として示され、Y1−Y1断面がゲート端子領域R2として示され、Z1−Z1断面がソース端子領域R1として示される。
図1及び図10を参照して、実施の形態2のTFT基板102の構成について説明する。
図1及び図10に示すように、実施の形態2のTFT基板102のTFT領域R3では、TFT基板101と同様、基板1上に設けられた第1導電膜からなるゲート電極2を有している。そして、TFT基板102は、ゲート電極2上にゲート電極2を覆って設けられた第1絶縁膜からなる第1ゲート絶縁層6と、第1ゲート絶縁層6上に第1ゲート絶縁層6を覆って設けられ、絶縁性AlNを構成材料とした第2絶縁膜からなる第2ゲート絶縁層7とを有している。
さらに、TFT基板102において、第2ゲート絶縁層7上に半導体チャネル層8が設けられている。半導体チャネル層8上には、互いに分離して設けられた低抵抗AlNを構成材料とした低抵抗膜からなるソース電極コンタクト層9及びドレイン電極コンタクト層10が設けられる。
ソース電極11は、半導体チャネル層8の表面上に設けられることなく、ソース電極コンタクト層9上から第2ゲート絶縁層7上にかけて設けられる。ドレイン電極12は、半導体チャネル層8の表面上に設けられることなく、ドレイン電極コンタクト層10上から第2ゲート絶縁層7上にかけて設けられる。
ソース電極11とドレイン電極12とは接触することなく、互いに独立して設けられ、ソース電極11,ドレイン電極12間における半導体チャネル層8の領域がチャネル領域CNとして規定される。
さらに、ソース配線18がソース電極11から分岐して設けられ、ソース配線18の一方の端部にソース端子19が設けられている。
ソース電極11、ドレイン電極12及び半導体チャネル層8を含む基板1上の全面を覆って第4絶縁膜である第2保護絶縁層22が設けられる。還元防止用保護絶縁層である第2保護絶縁層22上には、第3導電膜からなる画素電極17、ゲート端子パッド20及びソース端子パッド21が設けられる。
画素電極17は第2保護絶縁層22を貫通する第1コンタクトホール14を介して下層のドレイン電極12と電気的に接続される。ゲート端子パッド20は、第1ゲート絶縁層6、第2ゲート絶縁層7及び第2保護絶縁層22を貫通する第2コンタクトホール15を介して下層のゲート端子4と電気的に接続される。ソース端子パッド21は、第2保護絶縁層22を貫通して形成される第3コンタクトホール16を介して下層のソース端子19と電気的に接続される。
実施の形態2のTFT基板102は、実施の形態1のTFT基板101と同様に、半導体チャネル層8の構成材料として酸化物半導体が用いられる。例えば、ZnO系の酸化物半導体や、ZnOにIn2O3、及び酸化スズ(SnO2)を添加したInZnSnO系の酸化物半導体、あるいは、ZnOにGa2O3とIn2O3を添加したInGaZnO系の酸化物半導体等を半導体チャネル層8の構成材料として用いることができる。半導体チャネル層8が上述した酸化物半導体で構成されることにより、a−Siを構成材料とする場合よりも高い移動度を実現できる。
図11は実施の形態2のTFT基板102の製造方法を示す断面図である。以下、TFT基板102の製造方法について、図1、図10及び図11を用いて説明する。なお、ソース電極11及びドレイン電極12を形成する製造工程までは、実施の形態1の製造方法における第3工程までと同じであるために、説明を省略する。
(第4工程)
第2ゲート絶縁層7、ソース電極11、ドレイン電極12、ソース電極11、及び、ドレイン電極12との間の半導体チャネル層8の表面上を含む基板1上の全面に、第4絶縁膜として、AlまたはAl合金のターゲットを用い、Arガス及び窒素(N2)ガスを用いたスパッタリング法でAlNを含むAlN膜またはAlN合金膜を成膜した。このAlN膜またはAlN合金膜は第2の絶縁性窒化領域として機能させるべく、少なくとも比抵抗値が1×103Ω・m以上であることが好ましい。例えば、実施の形態1において、第2絶縁膜として形成した絶縁性AlNと同じ絶縁性AlN膜を第4絶縁膜として用いることができる。
この第4絶縁膜は、半導体チャネル層8のチャネル領域CNにおける表面層であるバックチャネル界面層の第3の還元劣化現象を防止するとともに、構造欠陥を防止することができる第2保護絶縁層22として機能する。
その後、第4回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第4絶縁膜からなる第2保護絶縁層22、第2絶縁膜からなる第2ゲート絶縁層7、及び第1絶縁膜からなる第1ゲート絶縁層6に対し順次エッチング処理を実行する。第2保護絶縁層22が還元防止用保護絶縁層となる。
このエッチング処理として、Fを含むガスを用いたドライエッチング法を用いることができる。実施の形態2ではSF6ガスにO2ガスを加えた混合ガスを用いてドライエッチングした。その後、フォトレジストパターンを除去する。
その結果、図11のように、画素領域R4において、第2保護絶縁層22を貫通して第1コンタクトホール14が形成され、ゲート端子領域R2において、第2保護絶縁層22、第2ゲート絶縁層7及び第1ゲート絶縁層6を貫通して第2コンタクトホール15が形成され、ソース端子領域R1において、第2保護絶縁層22を貫通して第3コンタクトホール16が形成される。
第1コンタクトホール14では下層のドレイン電極12の表面の一部が露出されている。第2コンタクトホール15では下層のゲート端子4の表面の一部が露出されている。また、第3コンタクトホール16では下層のソース端子19の表面の一部が露出されている。
(第5工程)
次に、第1コンタクトホール14、第2コンタクトホール15及び第3コンタクトホール16を含む第2保護絶縁層22上に、第3導電膜を成膜する。実施の形態2では、実施の形態1と同様に、第3導電膜として光透過性の酸化物系導電膜であるITO膜を用いる。ITO膜は一般的に、常温では結晶質構造が安定であるが、ここではスパッタリング法で、ArにHを含むガス、例えば、H2ガスまたはH2Oなどを混合したガスを用いてスパッタリングを行い、ITO膜を非晶質状態で成膜する。
次に、第5回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第3導電膜であるITO膜に対しエッチング処理を実行する。このエッチング処理として、「シュウ酸4wt%+水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。
その結果、図10に示すように、第1コンタクトホール14を介して、ドレイン電極12と電気的に接続される画素電極17、第2コンタクトホール15を介してゲート端子4と電気的に接続されるゲート端子パッド20、及び第3コンタクトホール16を介してソース端子19と電気的に接続されるソース端子パッド21が形成される。
以上の製造工程を経て、図1及び図10に示した構造のTN−LCD用のTFT基板102が完成する。
以上のように、実施の形態2では、TFT基板102の半導体チャネル層8に酸化物半導体膜を用いている。
さらに、TFT基板102は、半導体チャネル層8上に、SiOまたはSiNいずれかの単層膜もしくはこれらを2層以上含む積層膜からなる第1保護絶縁層13ではなく、ウルツ鉱型構造をベースとした結晶型を有する絶縁性AlNを構成材料とした第2保護絶縁層22を設けている。
このため、実施の形態2のTFT基板102は、外的な環境等に由来するH元素が存在する場合でも、第2保護絶縁層22によってH原子の半導体チャネル層8への侵入を防ぐことにより、半導体チャネル層8の第3の還元劣化現象を防止することができる。
さらに、実施の形態2のTFT基板102では、第2保護絶縁層22の存在により、半導体チャネル層8の表面における界面の構造欠陥を少なくすることができ、TFT特性の劣化をさらに抑制することができる。TFT特性の劣化として、オン電流Ionの低下や信頼性の低下が考えられる。
なお、実施の形態2では、絶縁性AlNを構成材料とした第4絶縁膜からなる第2保護絶縁層22を還元防止用保護絶縁層として設ける構成とした。さらに、第2保護絶縁層22上にSiOまたはSiNいずれかの単層膜もしくはこれらを2層以上含む積層膜からなる絶縁膜を設けた積層構造を構成してもよい。特に、第2保護絶縁層22上にSiN膜を設けた場合は、外的な環境等に起因する不純物元素に対するバリア性をより高めることができるので、TFT基板102におけるTFTの信頼性をさらに高めることができる。
また、実施の形態2では、第2ゲート絶縁層7及び第2保護絶縁層22の構成材料として、AlNを含むAlN膜またはAlN合金膜を形成したが、実施の形態1の第2ゲート絶縁層7と同様に、ウルツ鉱型結晶型を有するAlNO膜またはAlNO合金膜を形成するようにしてもよい。この場合は、さらに絶縁性の高い第2ゲート絶縁層7または第2保護絶縁層22を得ることができる。
このような構成の実施の形態2のTFT基板102は、実施の形態1のTFT基板101と同様、第1及び第2の還元劣化現象を防止することができる。
さらに、実施の形態2のTFT基板102は、半導体チャネル層8の表面に接する領域に還元防止用保護絶縁層である第2保護絶縁層22を設けている。第2保護絶縁層22は窒化アルミニウムを構成材料とし、かつ、絶縁性を有しており、第2の絶縁性窒化領域として機能する。
したがって、実施の形態2のTFT基板102は、第2の絶縁性窒化領域として機能する第2保護絶縁層22の存在により、半導体チャネル層8の表面側から水素原子が半導体チャネル層8に侵入することによる、半導体チャネル層の第3の還元劣化現象を防止することができる。
第2保護絶縁層22は、半導体チャネル層8、ソース電極11、ドレイン電極12上に設けられるため、比較的簡単に製造することができる。このため、実施の形態2のTFT基板102は、比較的簡単な製造方法によって、半導体チャネル層8の第1及び第2の還元劣化現象に加え、第3の還元劣化現象を防止することができる。
さらに、実施の形態2は、第2保護絶縁層22上に設けられる画素電極17を有するTFT基板102において、高い信頼性を発揮させることができる。
<実施の形態3>
実施の形態1は、低抵抗AlNを構成材料とした低抵抗膜からなるソース電極コンタクト層9及びドレイン電極コンタクト層10をそれぞれ半導体チャネル層8とソース電極11及びドレイン電極12とが重なる領域にのみに設けた構成とした。
実施の形態3は、ソース電極及びドレイン電極として機能する構造を、第2導電膜と低抵抗AlNを含む低抵抗膜との積層構造としたものである。
図12は実施の形態3である薄膜トランジスタ基板の平面構成を示す平面図である。図13は実施の形態3の薄膜トランジスタ基板の断面構造を示す断面図である。図12のZ3−Z3断面、Y3−Y3断面及びX3-X3断面それぞれの断面構造を図13で示している。
なお、図12は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。
図12及び図13を参照して、実施の形態3のTFT基板103の構成について説明する。図12及び図13において、図1及び図2等に示した要素と同様の要素には同一符号を付してある。
図13において、図12に示すX3−X3断面がTFT領域R3及び画素領域R4として示され、Y3−Y3断面がゲート端子領域R2として示され、Z3−Z3断面がソース端子領域R1として示される。
ゲート端子領域R2は、図12では図示しないゲート配線3にゲート信号を供給するためのゲート端子4に対応する領域である。ソース端子領域R1はソース配線18に表示信号を印加するためのソース端子19に対応する領域である。TFT領域R3はTFTが形成される領域であり、画素領域R4が画素電極17の形成領域である。
図12及び図13に示すように、実施の形態3のTFT基板103のTFT領域R3では、TFT基板101と同様、基板1上に設けられた第1導電膜からなるゲート電極2を有している。さらに、TFT基板101は、ゲート電極2上にゲート電極2を覆って設けられた第1絶縁膜からなる第1ゲート絶縁層6と、第1ゲート絶縁層6上に第1ゲート絶縁層6を覆って設けられた絶縁性AlNを構成材料とした第2絶縁膜からなる第2ゲート絶縁層7を有している。
さらに、TFT基板103において、第2ゲート絶縁層7上に半導体チャネル層8が設けられている。半導体チャネル層8上には、互いに分離して設けられた低抵抗AlNを構成材料とした低抵抗膜からなるソース電極コンタクト層9X及びドレイン電極コンタクト層10Xが設けられる。
ソース電極コンタクト層9Xは半導体チャネル層8上の一部から第2ゲート絶縁層7上にかけて設けられ、ドレイン電極コンタクト層10Xは半導体チャネル層8上の他の一部から第2ゲート絶縁層7上にかけて設けられる。
ソース電極11は、半導体チャネル層8の表面上に設けられることなく、ソース電極コンタクト層9X上に設けられる。ドレイン電極12は、半導体チャネル層8の表面上に設けられることなく、ドレイン電極コンタクト層10X上に設けられる。
ソース電極11とドレイン電極12とは接触することなく、互いに独立して設けられ、ソース電極11,ドレイン電極12間における半導体チャネル層8の領域がチャネル領域CNとして規定される。
さらに、ソース配線18がソース電極11から分岐して設けられ、ソース配線18の一方の端部にソース端子19が設けられている。
第2導電膜からなるソース電極11、ソース配線18及びソース端子19の下層には、低抵抗AlNを構成材料としたソース電極コンタクト層9Xが延びて、ソース電極11、ソース配線18及びソース端子19の下面に接して設けられる。
また、第2導電膜からなるドレイン電極12の下層には、低抵抗AlNを構成材料としたドレイン電極コンタクト層10Xが延びて、ドレイン電極12の下面に接して設けられる。
特に、ソース配線18及びソース端子19とソース電極コンタクト層9Xとを積層構造にすることによって、配線や端子の断線不良を低減することができ、TFT基板103の製造歩留まりを向上させることができる。
ソース電極11、ドレイン電極12及び半導体チャネル層8を含む基板1上の全面を覆って第3絶縁膜である第1保護絶縁層13が設けられる。第1保護絶縁層13上には、第3導電膜からなる画素電極17、ゲート端子パッド20及びソース端子パッド21が設けられる。
画素電極17は第1保護絶縁層13を貫通する第1コンタクトホール14を介して下層のドレイン電極12と電気的に接続される。ゲート端子パッド20は、第1ゲート絶縁層6、第2ゲート絶縁層7及び第1保護絶縁層13を貫通する第2コンタクトホール15を介して下層のゲート端子4と電気的に接続される。ソース端子パッド21は、第1保護絶縁層13を貫通して形成される第3コンタクトホール16を介して下層のソース端子19と電気的に接続される。
実施の形態3では、実施の形態1と同様に、半導体チャネル層8として酸化物半導体が用いられる。例えば、ZnO系の酸化物半導体や、ZnOにIn2O3、及び酸化スズ(SnO2)を添加したInZnSnO系の酸化物半導体、あるいは、ZnOにGa2O3とIn2O3を添加したInGaZnO系の酸化物半導体などを用いることができる。半導体チャネル層8が上述した酸化物半導体で構成されることにより、a−Siを用いた場合よりも高い移動度を実現できる。
図14〜図16は、実施の形態3のTFT基板103の製造方法を示す断面図である。なお、図14〜図16においては、図12及び図13に示した要素に対応する要素には、同一符号を付している。以下、図12〜図16を参照して、TFT基板103の製造方法を説明する。
なお、実施の形態3の第2工程における第2ゲート絶縁層7を成膜する製造工程までは、実施の形態1と同じであるために、説明は省略する。
(第2工程)
第2ゲート絶縁層7上に、半導体チャネル層8用の酸化物半導体膜を成膜する。なお、酸化物半導体の具体的内容は実施の形態1の酸化物半導体膜と同一であり、酸化物半導体膜の製造内容は、実施の形態1の酸化物半導体膜の製造内容と同一であるため、説明を省略する。
次に、第2回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、酸化物半導体膜であるInGaZnO膜に対しエッチング処理を実行する。このエッチング処理として、カルボン酸を含む薬液によるウエットエッチング法を用いることができる。カルボン酸を含む薬液としては、シュウ酸を1〜10wt%の範囲で含むものが好ましい。実施の形態3では、「シュウ酸4wt%+水のシュウ酸系薬液」を用いてInGaZnO膜のエッチング処理を実行した。
次に、フォトレジストパターンを除去する。その結果、図14に示すように、基板1上において、第2ゲート絶縁層7上に、酸化物半導体膜であるInGaZnO膜からなる半導体チャネル層8の島化パターンが形成される。
(第3工程)
その後、半導体チャネル層8を含む基板1上の全面に、ソース電極コンタクト層9X及びドレイン電極コンタクト層10X用の低抵抗膜を成膜する。実施の形態3では、低抵抗膜として、AlまたはAl合金のターゲットを用い、Arガス及びN2ガスを用いたスパッタリング法でAlNを含むAlN膜またはAlN合金膜を成膜した。この低抵抗膜は、このあとに形成される第2導電膜であるAl合金膜やMo合金膜と積層されて、ソース電極11、ソース配線18、及びドレイン電極12の一部として機能し、さらに、酸化物半導体を構成材料とした半導体チャネル層8との境界における界面層の構造欠陥や還元劣化の発生を防止する。
加えて、低抵抗膜は、第2導電膜と半導体チャネル層8との間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。このため、AlN膜またはAlN合金膜からなる低抵抗膜の比抵抗値は、1Ω・m以下であることが好ましい。
続けて、低抵抗膜上に、ソース電極11及びドレイン電極12用の第2導電膜を成膜する。実施の形態3では、第2導電膜としてMo及びAlそれぞれに他の元素を微量に添加したMo合金及びAl合金を用い、Arガスを用いたスパッタリング法でMo合金膜とAl合金膜との積層構造として成膜した。
次に、第3回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第2導電膜及び低抵抗膜に対しエッチング処理を実行する。エッチング処理として、PAN薬液によるウエットエッチング法を採用した。この方法によれば、第2導電膜と低抵抗膜とを同時に一括エッチングすることができる。なお、半導体チャネル層8はPAN薬液に対しエッチング耐性有するため、除去されることない。
その後、フォトレジストパターンを除去する。その結果、図15に示すように、半導体チャネル層8の面上で互いに分離したソース電極11及びドレイン電極12、及びソース電極11から延在されたソース配線18が形成される。
同時に、ソース電極11、ソース配線18の下方の低抵抗膜がソース電極コンタクト層9Xとして残存し、ドレイン電極12の下方の低抵抗膜がドレイン電極コンタクト層10Xとして残存する。
したがって、ソース電極コンタクト層9Xはソース電極11及びソース端子19の一部としても機能し、ドレイン電極コンタクト層10Xはドレイン電極12の一部としても機能する。
(第4工程)
次に、第2ゲート絶縁層7、ソース電極11及びドレイン電極12を含む基板1上の全面に第3絶縁膜を成膜する。実施の形態3では、第3絶縁膜として、実施の形態1と同様に、PECVD法を用いてSiO膜またはSiN膜を成膜した。第3絶縁膜はSiOまたはSiNのいずれかの単層膜でもよいし、これらを2層以上含む積層膜としてもよい。この第3絶縁膜は第1保護絶縁層13として機能する。
その後、第4回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第3絶縁膜からなる第1保護絶縁層13、第2絶縁膜からなる第2ゲート絶縁層7、及び第1絶縁膜からなる第1ゲート絶縁層6に対し順次エッチング処理を実行する。実施の形態3ではSF6ガスにO2ガスを加えた混合ガスを用いたドライエッチングをエッチング処理として採用した。
その後、フォトレジストパターンを除去する。その結果、図16に示すように、画素領域R4において、第1保護絶縁層13を貫通して第1コンタクトホール14が形成され、ゲート端子領域R2において、第1保護絶縁層13、第2ゲート絶縁層7及び第1ゲート絶縁層6を貫通して第2コンタクトホール15が形成され、ソース端子領域R1において、第1保護絶縁層13を貫通して第3コンタクトホール16が形成される。
第1コンタクトホール14では下層のドレイン電極12の表面の一部が露出されている。第2コンタクトホール15では下層のゲート端子4の表面の一部が露出されている。また、第3コンタクトホール16では下層のソース端子19の表面の一部が露出されている。
なお、SiO膜またはSiN膜からなる第1保護絶縁層13に代えて、実施の形態2と同様にウルツ鉱型構造をベースとした結晶型を有する絶縁性AlNを含む第2保護絶縁層22を設けるようにしてもよい。さらに、第2保護絶縁層22と第1保護絶縁層13とを組み合わせた複数層で保護絶縁層を形成してもよい。この場合は、実施の形態2と同様の効果を得ることができる。
(第5工程)
次に、第1コンタクトホール14、第2コンタクトホール15及び第3コンタクトホール16を含む第1保護絶縁層13上に、第3導電膜を成膜する。実施の形態3では、実施の形態1と同様に、第3導電膜として光透過性の酸化物系導電膜であるITO膜を用いる。ここではスパッタリング法で、ArにH2ガスまたはH2Oを混合したガスを用いてスパッタリングを行い、ITO膜を非晶質状態で成膜する。
次に、第5回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第3導電膜であるITO膜に対するエッチング処理を実行する。エッチング処理として、「シュウ酸4wt%+水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。
その結果、図13に示すように、ドレイン電極12上に設けられる第1コンタクトホール14を介して、ドレイン電極12と電気的に接続される画素電極17が形成される。
さらに、図13に示すように、ゲート端子4上に設けられる第2コンタクトホール15を介して、ゲート端子4と電気的に接続されるゲート端子パッド20が形成され、ソース端子19上に設けられる第3コンタクトホール16を介してソース端子19と電気的に接続されるソース端子パッド21が形成される。
以上の製造工程を経て、図12及び図13に示した構造のTN−LCD用のTFT基板103が完成する。
以上のように、実施の形態3では、ソース電極11、ソース配線18、ソース端子19の下面にソース電極コンタクト層9Xを形成して、ソース電極コンタクト層9Xをソース電極11、ソース配線18及びソース端子19の一部として機能させている。
さらに、実施の形態3では、ドレイン電極12の下面にドレイン電極コンタクト層10Xを形成して、ドレイン電極コンタクト層10Xをドレイン電極12の一部として機能させている。
したがって、実施の形態3のTFT基板103は、実施の形態1のTFT基板101の効果に加え、ソース配線18やソース端子19の断線不良を抑制することができ、TFT基板103の製造歩留まりを向上させることができる。
このように、実施の形態3のTFT基板103は、ソース電極コンタクト層9Xをソース配線18及びソース端子19の緩衝層としても機能させることにより、ソース配線18及びソース端子19の断線不良を抑制することができ、TFT基板103の製造歩留まりを向上させることができる。
さらに、実施の形態3は、第1保護絶縁層13上に設けられる画素電極17を有するTFT基板103において、高い信頼性を発揮させることができる。
<実施の形態4>
上述した実施の形態3は、ソース電極11、ソース配線18、及びソース端子19全体の下方にソース電極コンタクト層9Xを設け、ドレイン電極12全体の下方にドレイン電極コンタクト層10Xを設けている。そして、ソース電極コンタクト層9Xをソース電極11、ソース配線18及びソース端子19の一部としても機能させ、ドレイン電極コンタクト層10Xをドレイン電極12の一部としても機能させている。実施の形態4は、上述したソース電極コンタクト層9X及びドレイン電極コンタクト層10X全体の下方に半導体チャネル層8Xを設けた構造を特徴としている。
図17は実施の形態4である薄膜トランジスタ基板の平面構成を示す平面図である。図18は実施の形態4の薄膜トランジスタ基板の断面構造を示す断面図である。図17のZ4−Z4断面、Y4−Y4断面及びX4-X4断面それぞれの断面構造を図18で示している。
なお、図17は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。
図17及び図18を参照して、実施の形態4のTFT基板104の構成について説明する。図17及び図18において、図1及び図2等に示した要素と同様の要素には同一符号を付してある。
図18において、図17に示すX4−X4断面がTFT領域R3及び画素領域R4として示され、Y4−Y4断面がゲート端子領域R2として示され、Z4−Z4断面がソース端子領域R1として示される。
ゲート端子領域R2は、図17では図示しないゲート配線3にゲート信号を供給するためのゲート端子4に対応する領域である。ソース端子領域R1はソース配線18に表示信号を印加するためのソース端子19に対応する領域である。TFT領域R3はTFTが形成される領域であり、画素領域R4が画素電極17の形成領域である。
実施の形態4は、上述したように、ソース電極コンタクト層9X及びドレイン電極コンタクト層10Xの下方に酸化物半導体膜からなる半導体チャネル層8Xを設けた構成を採用したことを特徴としている。
図17及び図18に示すように、実施の形態4のTFT基板104のTFT領域R3では、TFT基板101と同様、基板1上に設けられた第1導電膜からなるゲート電極2と、ゲート電極2上にゲート電極2を覆って設けられた第1絶縁膜からなる第1ゲート絶縁層6と、第1ゲート絶縁層6上に第1ゲート絶縁層6を覆って設けられた絶縁性AlNを構成材料とした第2絶縁膜からなる第2ゲート絶縁層7を有している。
TFT基板104において、第2ゲート絶縁層7上に半導体チャネル層8Xが設けられている。半導体チャネル層8Xは平面視してゲート電極2と重複する領域から、平面視してゲート電極2と重複しない周辺領域に延びて設けられる。
半導体チャネル層8X上には、互いに分離して設けられ、低抵抗AlNを構成材料とした低抵抗膜からなるソース電極コンタクト層9X及びドレイン電極コンタクト層10Xが設けられる。
ソース電極コンタクト層9Xは半導体チャネル層8X上に設けられ、ドレイン電極コンタクト層10Xは半導体チャネル層8X上に設けられる。したがって、半導体チャネル層8Xは、ソース電極コンタクト層9X及びドレイン電極コンタクト層10X全体の下方に延びて設けられることになる。
ソース電極11は、半導体チャネル層8Xの表面上に設けられることなく、ソース電極コンタクト層9X上に設けられる。ドレイン電極12は、半導体チャネル層8Xの表面上に設けられることなく、ドレイン電極コンタクト層10X上に設けられる。
ソース電極11とドレイン電極12とは接触することなく、互いに独立して設けられ、ソース電極11,ドレイン電極12間における半導体チャネル層8Xの領域がチャネル領域CNとして規定される。
さらに、ソース配線18がソース電極11から分岐して設けられ、ソース配線18の一方の端部にソース端子19が設けられている。
第2導電膜からなるソース電極11、ソース配線18及びソース端子19の下層には、低抵抗AlNを構成材料としたソース電極コンタクト層9Xが延びて、ソース電極11、ソース配線18及びソース端子19の下面に接して設けられる。
また、第2導電膜からなるドレイン電極12の下層には、低抵抗AlNを構成材料としたドレイン電極コンタクト層10Xが延びて、ドレイン電極12の下面に接して設けられる。
特に、ソース配線18及びソース端子19とソース電極コンタクト層9Xとを積層構造にすることによって、配線や端子の断線不良を低減することができ、TFT基板103の製造歩留まりを向上させることができる。
さらに、ソース電極コンタクト層9Xの下層には、半導体チャネル層8Xが延びて、ソース電極コンタクト層9Xの下面に接して設けられる。
すなわち、ソース電極コンタクト層9X下の半導体チャネル層8Xは、ソース電極11、ソース配線18及びソース端子19の一部として機能する。
そして、ドレイン電極コンタクト層10Xの下層には、半導体チャネル層8Xが延びて、ドレイン電極コンタクト層10Xの下面に接して設けられる。
すなわち、ドレイン電極コンタクト層10X下の半導体チャネル層8Xは、ドレイン電極12の一部として機能する。
ソース電極コンタクト層9X及びドレイン電極コンタクト層10Xの下層に設けられる半導体チャネル層8Xの領域は、基板1の表面上における凹凸の段差形状を緩和させる緩衝膜として機能する。
具体的には、半導体チャネル層8Xを緩衝膜として機能させることにより、第1導電膜からなるゲート電極2のパターン段差部や、図17で示す共通配線5のパターン段差部におけるソース配線18の被覆性、すなわち、カバレッジ特性を良好なものにすることができる。したがって、これらの段差部に起因するソース配線18の断線不良も低減することができ、TFT基板104の製造歩留まりをさらに向上させることができる。
実施の形態4では、図17及び図18に示すように、チャネル領域CNを除いて、半導体チャネル層8Xの外形パターンである外形の端面が、第2導電膜と低抵抗膜で構成されるソース電極11、ソース配線18、ソース端子19、及びこれらの下層に設けられる低抵抗膜の外形パターンよりも、平面視して外側に少しはみ出している。さらに、半導体チャネル層8Xの外形パターンは、ドレイン電極12及びドレイン電極12の下層のドレイン電極コンタクト層10Xの外形パターンよりも、平面視して外側に少しはみ出している。
すなわち、半導体チャネル層8Xは、平面視して、ソース電極11、ソース配線18、ソース端子19、及びドレイン電極12を囲む態様で構成されている。
このように、実施の形態4のTFT基板104は、断面視して、ソース電極11及びソース電極コンタクト層9Xの端部と半導体チャネル層8Xの端部とが階段状となり、ドレイン電極12及びドレイン電極コンタクト層10Xの端部と、半導体チャネル層8Xの端部とが階段状になる。
実施の形態4のTFT基板104は、上記のように構成することにより、上層に設けられる第1保護絶縁層13等のカバレッジ特性を良好なものにすることができ、TFT基板104の信頼性を向上させることができる。
ソース電極11、ドレイン電極12及び半導体チャネル層8Xを含む基板1上の全面を覆って第3絶縁膜である第1保護絶縁層13が設けられる。第1保護絶縁層13上には、第3導電膜からなる画素電極17、ゲート端子パッド20及びソース端子パッド21が設けられる。
画素電極17は第1保護絶縁層13を貫通する第1コンタクトホール14を介して下層のドレイン電極12と電気的に接続される。ゲート端子パッド20は、第1ゲート絶縁層6、第2ゲート絶縁層7及び第1保護絶縁層13を貫通する第2コンタクトホール15を介して下層のゲート端子4と電気的に接続される。ソース端子パッド21は、第1保護絶縁層13を貫通して形成される第3コンタクトホール16を介して下層のソース端子19と電気的に接続される。
実施の形態4では、実施の形態1と同様に、半導体チャネル層8Xの構成材料として酸化物半導体が用いられる。例えば、ZnO系の酸化物半導体や、ZnOにIn2O3、及び酸化スズ(SnO2)を添加したInZnSnO系の酸化物半導体、あるいは、ZnOにGa2O3とIn2O3を添加したInGaZnO系の酸化物半導体などを用いることができる。半導体チャネル層8Xが酸化物半導体で構成されることで、a−Siを用いた場合よりも高い移動度を実現できる。
実施の形態4のTFT基板104は、ソース電極11、ソース配線18及びソース端子19全体の下方にソース電極コンタクト層9X及び半導体チャネル層8Xを設けたソース電極積層構造、ドレイン電極12全体の下方にドレイン電極コンタクト層10X及び半導体チャネル層8Xを設けたドレイン電極積層構造を有している。
上述したソース電極積層構造及びドレイン電極積層構造を有する実施の形態4のTFT基板104は、グレイトーンまたはハーフトーンと呼ばれる多段階露光技術の写真製版工程を用いて製造することができる。
図19〜図24は、実施の形態4のTFT基板104の製造方法を示す断面図である。なお、図19〜図24においては、図17及び図18に示した要素に対応する要素には、同一符号を付している。以下、図17〜図24を参照して、TFT基板103の製造方法を説明する。
なお、実施の形態4の第2工程における第2ゲート絶縁層7を成膜する製造工程までは、実施の形態1と同じであるために、説明は省略する。
(第2工程)
以下に述べる第2工程は、半導体チャネル層8X、ソース電極コンタクト層9X、ドレイン電極コンタクト層10X、ソース電極11、ドレイン電極12及びソース配線18を含む積層構造体の製造処理となる。
第2ゲート絶縁層7上に、半導体チャネル層8X用に酸化物半導体を構成材料とした半導体膜SEを成膜する。なお、酸化物半導体の具体的内容は実施の形態1の酸化物半導体膜と同一であり、半導体膜SEの製造内容は、実施の形態1の酸化物半導体膜の製造内容と同一であるため、説明を省略する。
続けて、半導体膜SE上に、ソース電極コンタクト層9X及びドレイン電極コンタクト層10X用の低抵抗膜ALNを成膜する。実施の形態4では、低抵抗膜ALNとして、AlまたはAl合金のターゲットを用い、Arガス及びN2ガスを用いたスパッタリング法でAlNを含むAlN膜またはAlN合金膜を低抵抗膜ALNとして成膜した。
低抵抗膜ALNは、このあとに形成される第2導電膜からなるAl合金膜やMo合金膜と積層されて、ソース電極11、ソース配線18及びドレイン電極12の一部として機能する。さらに、低抵抗膜ALNは、酸化物半導体からなる半導体チャネル層8Xとの境界における界面層の構造欠陥や還元劣化の発生を防止する機能を有する。加えて、低抵抗膜ALNは、第2導電膜と半導体チャネル層8Xとの間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。このため、AlN膜またはAlN合金膜からなる低抵抗膜ALNの比抵抗値は、1Ω・m以下であることが好ましい。
さらに続けて、低抵抗膜ALN上に、ソース電極11及びドレイン電極12用の導電膜である第2導電膜MEを成膜する。実施の形態4では、第2導電膜MEとしてMo及びAlそれぞれに他の元素を微量に添加したMo合金及びAl合金を用い、Arガスを用いたスパッタリング法でMo合金膜とAl合金膜との積層構造として第2導電膜MEを成膜した。
上述した半導体膜SE、低抵抗膜ALN、第2導電膜MEの製造工程は真空中において大気開放することなく連続的に行うことができる。
次に、ソース電極11及びドレイン電極12用の導電膜である第2導電膜ME上にフォトレジスト材を塗布し、第2回目の写真製版工程でフォトレジストパターンを形成する。
図19に示すように、フォトレジストパターンは、TFT領域R3から画素領域R4の一部領域にかけて形成される第1フォトレジストパターンPR1と、ソース端子領域R1に形成される第2フォトレジストパターンPR2とが形成される。第1フォトレジストパターンPR1と第2フォトレジストパターンPR2との組合せが第1のレジストパターンとなる。
第1フォトレジストパターンPR1は、TFT基板104におけるTFTのソース電極11及びドレイン電極12を形成するための電極用フォトレジストパターンPR1a,PR1aと、TFTのチャネル領域CNを形成するためのチャネル領域用フォトレジストパターンPR1bとを含む。すなわち、第1フォトレジストパターンPR1において、チャネル領域用フォトレジストパターンPR1bが第1のレジスト領域となり、電極用フォトレジストパターンPR1aが第2のレジスト領域となる。
第1フォトレジストパターンPR1の電極用フォトレジストパターンPR1aの膜厚h1aと、第2フォトレジストパターンPR2の膜厚h2とはほぼ同じである。一方、第1フォトレジストパターンPR1のチャネル領域用フォトレジストパターンPR1bの膜厚h1bは、上述した膜厚h1a及びh2と比較して薄くなっている。このように、第1フォトレジストパターンPR1において、第1のレジスト領域における第1の膜厚である膜厚h1bと比較して、第2のレジスト領域における第2の膜厚である膜厚h1aは厚く設定されている。
本実施の形態では、例えば、第2の膜厚に相当する膜厚h1a及びh2は約2.5μmであり、第1の膜厚に相当する膜厚h1bは約1.0μmに設定される。なお、膜厚h1a及びh2間で若干の差異があってもよい。このような差異は、フォトレジストパターンPR1,PR2が形成される表面の形状に起因して生じ得るものであり、例えば、第1導電膜の膜厚程度の大きさである。
フォトレジストパターンPR1,PR2は、第2導電膜ME上に、例えばノボラック系樹脂で構成されるほぼ均一な厚さを有するポジ型のフォトレジストを所望の最大膜厚となるように塗布形成した後に、当該フォトレジストを露光する時に露光量を多段階に制御することで形成することができる。なお、最大膜厚として約2.5μmが考えられる。
すなわち、当該フォトレジストの露光時に、露光光を遮光する第1分類領域と、露光光の強度を減光させて照射する第2分類領域、露光光を直接照射する第3分類領域とに分けて露光処理を行う。上述した第1〜第3分類領域のうち、第1分類領域はフォトレジストパターンPR1a及びPR2に対応した第2のレジスト領域となり、第2分類領域はフォトレジストパターンPR1bに対応した第1のレジスト領域となる。
その後、フォトレジストの現像処理を行うと、フォトレジストの第1〜第3分類領域のうち、露光が直接照射された第3分類領域は完全に除去され、遮光された第1分類領域は最大膜厚で残存する。なお、実施の形態4では最大膜厚は約2.5μmである。また、フォトレジストにおける減光された第2分類領域の膜厚は低減される。
実施の形態4では、第1分類領域に分類された第2のレジスト領域の膜厚は約2.5μmとなり、第2分類領域に分類された第2のレジスト領域の膜厚は約1.0μmに設定される。このように露光量を多段階に制御する方法としては、グレイトーンまたはハーフトーンのフォトマスクを用いた公知のフォトリソグラフィープロセスを用いることができる。
次に、図20に示すように、第1及び第2フォトレジストパターンPR1及びPR2をマスクとして、第2導電膜ME、低抵抗膜ALN及び半導体膜SEの順で選択的にエッチング処理を時実行する。
まず、PAN薬液によるウエットエッチング法を用いて、Mo合金膜とAl合金膜の積層膜からなる第2導電膜ME、及びAlN膜またはAlN合金膜からなる低抵抗膜ALNに対するエッチング処理を実行する。
その後、続けて、シュウ酸5wt%濃度の水溶液を含む薬液によるウエットエッチング法を用いて、InGaZnO酸化物半導体からなる半導体膜SEに対し選択的にエッチング処理を行う。
その後、図21の複数の矢印に示すように、基板1の表面上の全体をO2プラズマ処理することにより、フォトレジストパターンPR1a、PR1b及びPR2に対しアッシング(Ashing)処理を行う。このアッシング処理により、膜厚が比較的薄いチャネル領域用フォトレジストパターンPR1bが完全に除去され、TFTのチャネル領域CNにおいて第2導電膜MEが露出する。このように、アッシング処理により第1及び第2フォトレジストパターンPR1及びPR2は薄膜化される。
上記アッシング処理により、膜厚が比較的厚いフォトレジストパターンPR1a及びPR2は薄膜化し、各々の膜厚がh1a′及びh2′に後退されたフォトレジストパターンPR1a′及びPR2′が形成される。これら第1及び第2フォトレジストパターンPR1a′及びPR2′の組合せが第2のレジストパターンとなる。なお、アッシング処理による薄膜化に伴い、フォトレジストパターンPR1a′及びPR2′の外縁形状は、元のフォトレジストパターンPR1及びPR2の外縁形状に比べて、全体的に内側に後退して縮小化される。
また、絶縁性AlNを構成材料とした第2ゲート絶縁層7は、O2プラズマ処理によりO原子が供給されて、部分的にAlNO相が形成され、さらに絶縁性が安定化する。
次に、図22に示すように、第1及び第2フォトレジストパターンPR1a′及びPR2′をマスクとして、第2導電膜ME及び低抵抗膜ALNの順に選択的にエッチング処理を実行する。ここでは、PAN薬液によるウエットエッチング法を用いて、Mo合金膜とAl合金膜の積層膜からなる第2導電膜ME、及びAlN膜またはAlN合金膜からなる低抵抗膜ALNをエッチングする。なお、半導体膜SEはPAN薬液に対するエッチング耐性を有しているため、除去されない。
このとき、第2導電膜ME及び低抵抗膜ALNのエッチング端面は、下層の半導体膜SEのエッチング端面よりも内側に後退した態様でエッチングされる。なお、第2導電膜ME及び低抵抗膜ALNのエッチング端面は、概略一致するが、ウエットエッチング時のサイドエッチング量、すなわち、端面方向のエッチング後退量の違いにより多少の差異が出る場合がある。
その後、第1及び第2フォトレジストパターンPR1a′及びPR2′を除去すると、図23に示す構造が得られる。図23にように、TFT領域R3では、第2ゲート絶縁層7の上にパターニングされた半導体膜SEからなる半導体チャネル層8Xが形成される。
さらに、半導体チャネル層8Xの面上で互いに分離してパターニングされた第2導電膜MEからなるソース電極11及びドレイン電極12と、ソース電極11から延びて設けられるソース配線18が形成される。ソース電極11及びドレイン電極12が分離されて半導体チャネル層8Xの表面が露出した領域がTFTのチャネル領域CNとなる。
ソース電極11及びソース配線18の下層には、パターニングされた低抵抗膜ALNからなるソース電極コンタクト層9Xと、チャネル領域CNから延在された半導体膜SEからなる半導体チャネル層8Xとが形成されている。すなわち、ソース電極11及びソース配線18が形成される領域において、半導体チャネル層8X、ソース電極コンタクト層9X、及びソース電極11の積層構造、あるいは、半導体チャネル層8X、ソース電極コンタクト層9X及びソース配線18の積層構造が形成される。
ドレイン電極12全体の下層には、パターニングされた低抵抗膜ALNからなるドレイン電極コンタクト層10Xと、チャネル領域CNから延びて帯びて半導体膜SEからなる半導体チャネル層8Xが形成されている。すなわち、ドレイン電極12が形成される領域において、半導体チャネル層8X、ソース電極コンタクト層9X、及びドレイン電極12の積層構造が形成される。
また、図23に示すように、ソース端子領域R1では、第2ゲート絶縁層7上に、第2導電膜MEからなるソース端子19が、ソース配線18から延在された一方の端部に形成される。ソース端子19の下層には、低抵抗膜ALNからなるソース電極コンタクト層9Xが、ソース配線18の下方からさらに延びて形成されている。さらに、ソース端子19及びソース電極コンタクト層9Xの下層には、半導体膜SEからなる半導体チャネル層8Xがソース配線18の下方からさらに延びて形成されている。すなわち、ソース端子19が形成される領域において、半導体チャネル層8X、ソース電極コンタクト層9X、及びソース端子19の積層構造が形成される。
(第3工程)
次に、第2ゲート絶縁層7、ソース電極11及びドレイン電極12等を含む基板1上の全面に、第3絶縁膜を成膜する。実施の形態4では、第3絶縁膜として、実施の形態1と同様に、PECVD法を用いてSiO膜またはSiN膜を成膜した。第3絶縁膜はSiOまたはSiNのいずれかの単層膜でもよいし、これらを2層以上含む積層膜としてもよい。この第3絶縁膜は第1保護絶縁層13として機能する。
その後、第3回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクにして、第3絶縁膜からなる第1保護絶縁層13、第2絶縁膜からなる第2ゲート絶縁層7、及び第1絶縁膜からなる第1ゲート絶縁層6に対し順次エッチング処理を実行する。実施の形態4ではSF6ガスにO2ガスを加えた混合ガスを用いたドライエッチングをエッチング処理として採用した。
その後、フォトレジストパターンを除去する。その結果、図24に示すように、画素領域R4において、第1保護絶縁層13を貫通して第1コンタクトホール14が形成され、ゲート端子領域R2において、第1保護絶縁層13、第2ゲート絶縁層7及び第1ゲート絶縁層6を貫通して第2コンタクトホール15が形成され、ソース端子領域R1において、第1保護絶縁層13を貫通して第3コンタクトホール16が形成される。
第1コンタクトホール14では下層のドレイン電極12の表面の一部が露出されている。第2コンタクトホール15では下層のゲート端子4の表面の一部が露出されている。また、第3コンタクトホール16では下層のソース端子19の表面の一部が露出されている。
なお、SiO膜またはSiN膜からなる第1保護絶縁層13に代えて、実施の形態2と同様にウルツ鉱型構造をベースとした結晶型を有する絶縁性AlNを含む第2保護絶縁層22を設けるようにしてもよい。さらに第2保護絶縁層22と第1保護絶縁層13とを組み合わせた複数層で保護絶縁層を形成してもよい。この場合は、実施の形態2と同様の効果を得ることができる。
なお、絶縁性AlNは、結晶構造を有する多結晶膜、微結晶膜であってもよいし、非晶質構造を含む非晶質膜であってもよい。あるいは、結晶構造と非晶質構造が混在した膜であってもよい。
(第4工程)
次に、第1コンタクトホール14、第2コンタクトホール15及び第3コンタクトホール16を含む第1保護絶縁層13上に、第3導電膜を成膜する。実施の形態4では、実施の形態1と同様に、第3導電膜として光透過性の酸化物系導電膜であるITO膜を用いる。ここではスパッタリング法で、ArにH2ガスまたはH2Oを混合したガスを用いてスパッタリングを行い、ITO膜を非晶質状態で成膜する。
次に、第4回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第3導電膜であるITO膜に対するエッチング処理を実行する。エッチング処理として、「シュウ酸4wt%+水のシュウ酸系薬液」を用いたウエットエッチング法が採用された。その後、フォトレジストパターンを除去する。
その結果、図18に示すように、ドレイン電極12上に設けられる第1コンタクトホール14を介して、ドレイン電極12と電気的に接続される画素電極17が形成される。
さらに、図18に示すように、ゲート端子4上に設けられる第2コンタクトホール15を介して、ゲート端子4と電気的に接続されるゲート端子パッド20が形成され、ソース端子19上に設けられる第3コンタクトホール16を介して、ソース端子19と電気的に接続されるソース端子パッド21が形成される。
以上の製造工程を経て、図17及び図18に示した構造のTN−LCD用のTFT基板104が完成する。
以上の製造工程で示したように、実施の形態4によれば、実施の形態1と同様の効果を有するとともに、実施の形態1よりも写真製版工程の回数が1回少ない4回の写真製版工程でTN−LCD用のTFT基板104を製造することができる。したがって、TFT基板104の生産効率を向上し、コストを低減することができる。
また、実施の形態4のTFT基板104は、ソース電極11、ソース配線18及びソース端子19が形成される領域は、下層にソース電極コンタクト層9X及び半導体チャネル層8Xからなるソース電極積層構造を有している。さらに、TFT基板104は、ドレイン電極12が形成される領域は、下層にドレイン電極コンタクト層10X及び半導体チャネル層8Xからなるドレイン電極積層構造を有している。
したがって、TFT基板104の製造工程において、半導体膜SE、低抵抗膜ALN及び第2導電膜MEを連続して成膜することにより、各層の界面層での不純物原子の混入を低減することができる。このため、TFT基板104における半導体チャネル層8X、ソース電極コンタクト層9X、ドレイン電極コンタクト層10X、ソース電極11及びドレイン電極12間の界面における電気的なコンタクト特性を良好なものにすることができる。
さらに、ソース配線18及びソース端子19が形成される領域を、下層にソース電極コンタクト層9X及び半導体チャネル層8Xを有するソース電極積層構造にすることにより、実施の形態3と同様、ソース配線18やソース端子19の断線不良を低減することができる。その結果、TFT特性を向上させ、TFT基板104の製造歩留まりを向上させることができる。
さらに、ソース電極コンタクト層9X及びドレイン電極コンタクト層10Xの下層に設けられる半導体チャネル層8Xの領域は、基板1の表面に存在する凹凸の段差形状を緩和させる緩衝膜として機能する。例えば、ゲート電極2等のパターンに起因する段差部におけるソース電極11及びソース配線18のカバレッジ特性を良好なものにすることができる。したがって、これらの段差部に起因するソース配線18の断線不良も低減することができ、TFT基板104の製造歩留まりをさらに向上させることができる。
このような構成の実施の形態4のTFT基板104におけるソース電極コンタクト層9Xは、ソース電極11及びソース配線18それぞれの下面に接しつつ、ソース電極11の形成領域からソース配線18の形成領域にかけて設けられている。
したがって、TFT基板104は、ソース電極コンタクト層9Xを緩衝層として機能させることにより、ソース配線18の断線不良を抑制することができる分、TFT基板104の製造歩留まりを向上させることができる。
さらに、実施の形態4のTFT基板104における半導体チャネル層8Xはソース電極コンタクト層9Xの下方に延在して設けられる。すなわち、半導体チャネル層8Xは、ソース電極11、ソース配線18及びソース端子19全体の下方に延びて設けられる。
したがって、TFT基板104は、半導体チャネル層8Xを比較的広い領域を有する緩衝層として機能させることにより、基板上に設けられる、ゲート電極2、第1ゲート絶縁層6、第2ゲート絶縁層7及び半導体チャネル層8Xを含む積層構造による段差形状を緩和させることができる。その結果、上述した積層構造における段差形状の緩和分、ソース配線18の段差不良をより一層抑制することができる。
また、実施の形態4のTFT基板104の製造方法において、半導体チャネル層8X、ソース電極コンタクト層9X、ドレイン電極コンタクト層10X、ソース電極11、ドレイン電極12及びソース配線18を含む積層構造体の製造処理を上記第2工程として実行している。
さらに、TFT基板104の製造方法は、上記第2工程における半導体膜SE、低抵抗膜ALN、第2導電膜MEの製造工程は真空中において大気開放することなく連続的に行うことができる。したがって、半導体膜SE、低抵抗膜ALN、及び第2導電膜ME間における界面での不純物原子の混入を低減することができる。
その結果、実施の形態4のTFT基板104における半導体チャネル層8X、ソース電極コンタクト層9X、ソース電極11、ソース配線18、ドレイン電極コンタクト層10X及びドレイン電極12を含む積層構造の各層の界面における電気的なコンタクト特性を良好なものにすることができる。
さらに、実施の形態4のTFT基板104は、実施の形態1のTFT基板101と比較して、写真製版工程の回数が1回少ない4回の写真製版工程で製造することができる。
加えて、実施の形態4のTFT基板104は、第2のレジストパターンである電極用フォトレジストパターンPR1a′及びフォトレジストパターンPR2′をエッチングマスクとして、第2導電膜MEに対しエッチング処理を実行してソース電極11及びドレイン電極12を形成している。
そして、同じ上記第2のレジストパターンをエッチングマスクとして、低抵抗膜ALNに対するエッチング処理を実行してソース電極コンタクト層9X及びドレイン電極コンタクト層10Xを形成している。
このように、実施の形態4では、同一の上記第2のレジストパターンをエッチングマスクとしたエッチング処理により、第2導電膜ME及び窒化アルミニウム膜である低抵抗膜ALNを連続的にパターニングして、比較的簡単に、ソース電極11、ドレイン電極12、ソース電極コンタクト層9X及びドレイン電極コンタクト層10Xを得ることができる。
さらに、実施の形態4は、第1保護絶縁層13上に設けられる画素電極17を有するTFT基板104において、高い信頼性を発揮させることができる。
<実施の形態5>
実施の形態2は、半導体チャネル層8の表面の一部領域に接して設けられる低抵抗AlNを含む低抵抗膜からなるソース電極コンタクト層9及びドレイン電極コンタクト層10と、半導体チャネル層8のチャネル領域CNに接して設けられる高抵抗AlNを含み、第2の絶縁性窒化領域として機能する第2保護絶縁層22とを別の層で設けた構成とした。
実施の形態5は、ソース電極コンタクト層9及びドレイン電極コンタクト層10と、保護絶縁層とを同じAlN膜で形成し、かつ、前者を低抵抗特性を有する低抵抗AlNで構成し、後者を絶縁特性を有する絶縁性AlNで構成し第2の絶縁性窒化領域として機能させたものである。
図25は実施の形態5である薄膜トランジスタ基板の平面構成を示す平面図である。図26は実施の形態5の薄膜トランジスタ基板の断面構造を示す断面図である。図25のZ5−Z5断面、Y5−Y5断面及びX5-X5断面それぞれの断面構造を図26で示している。
なお、図25は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。
図25及び図26を参照して、実施の形態5のTFT基板105の構成について説明する。図25及び図26において、図1及び図2等に示した要素と同様の要素には同一符号を付してある。
図26において、図25に示すX5−X5断面がTFT領域R3及び画素領域R4として示され、Y5−Y5断面がゲート端子領域R2として示され、Z5−Z5断面がソース端子領域R1として示される。
ゲート端子領域R2は、図25では図示しないゲート配線3にゲート信号を供給するためのゲート端子4に対応する領域である。ソース端子領域R1はソース配線18に表示信号を印加するためのソース端子19に対応する領域である。TFT領域R3はTFTが形成される領域であり、画素領域R4が画素電極17の形成領域である。
図25及び図26に示すように、実施の形態5のTFT基板105のTFT領域R3では、TFT基板101と同様、基板1上に設けられた第1導電膜からなるゲート電極2と、ゲート電極2上にゲート電極2を覆って設けられた第1絶縁膜からなる第1ゲート絶縁層6と、第1ゲート絶縁層6上に第1ゲート絶縁層6を覆って設けられた絶縁性AlNを構成材料とした第2絶縁膜からなる第2ゲート絶縁層7を有している。
さらに、TFT基板105において、第2ゲート絶縁層7上に半導体チャネル層8が設けられている。
実施の形態5のTFT基板105は、半導体チャネル層8のチャネル領域CN上に選択的に第3保護絶縁層23が設けられる。還元防止用保護絶縁領域である第3保護絶縁層23は、第2の絶縁性窒化領域として機能する。第3保護絶縁層23は、低抵抗AlNを構成材料とした低抵抗膜をさらに窒化処理または酸化処理を加えることで絶縁性AlNまたは絶縁性AlNOとすることにより形成される。なお、窒化処理はN原子を添加してAlNのN組成比を増大させる処理であり、酸化処理はAlNにさらにO原子を添加する処理である。
半導体チャネル層8上には、第3保護絶縁層23を挟んで互いに分離して設けられ、各々が低抵抗AlNを構成材料とした低抵抗膜からなるソース電極コンタクト層9及びドレイン電極コンタクト層10が設けられる。ソース電極コンタクト層9、ドレイン電極コンタクト層10及び第3保護絶縁層23は同一底面、かつ同一形成高さで設けられる。
ソース電極11は、半導体チャネル層8の表面上に設けられることなく、ソース電極コンタクト層9上から第2ゲート絶縁層7上にかけて設けられる。ドレイン電極12は、半導体チャネル層8の表面上に設けられることなく、ドレイン電極コンタクト層10上から第2ゲート絶縁層7上にかけて設けられる。
ソース電極11とドレイン電極12とは接触することなく、互いに独立して設けられ、ソース電極11,ドレイン電極12間における半導体チャネル層8の領域がチャネル領域CNとして規定される。
さらに、ソース配線18がソース電極11から分岐して設けられ、ソース配線18の一方の端部にソース端子19が設けられている。
ソース電極11、ドレイン電極12及び第3保護絶縁層23を含む基板1上の全面を覆って第3絶縁膜である第1保護絶縁層13が設けられる。第1保護絶縁層13上には、第3導電膜からなる画素電極17、ゲート端子パッド20及びソース端子パッド21が設けられる。
画素電極17は第1保護絶縁層13を貫通する第1コンタクトホール14を介して下層のドレイン電極12と電気的に接続される。ゲート端子パッド20は、第1ゲート絶縁層6、第2ゲート絶縁層7及び第1保護絶縁層13を貫通する第2コンタクトホール15を介して下層のゲート端子4と電気的に接続される。ソース端子パッド21は、第1保護絶縁層13を貫通して形成される第3コンタクトホール16を介して下層のソース端子19と電気的に接続される。
実施の形態5では、実施の形態1と同様に、半導体チャネル層8として酸化物半導体が用いられる。例えば、ZnO系の酸化物半導体や、ZnOにIn2O3、及び酸化スズ(SnO2)を添加したInZnSnO系の酸化物半導体、あるいは、ZnOにGa2O3とIn2O3を添加したInGaZnO系の酸化物半導体などを用いることができる。半導体チャネル層8が上述した酸化物半導体で構成されることにより、a−Siを用いた場合よりも高い移動度を実現できる。
図27〜図30は、実施の形態5のTFT基板105の製造方法を示す断面図である。なお、図27〜図30においては、図25及び図26に示した要素に対応する要素には、同一符号を付している。以下、図25〜図30を参照して、TFT基板105の製造方法を説明する。
なお、実施の形態5の第2工程における第2ゲート絶縁層7を成膜する製造工程までは、実施の形態1と同じであるために、説明は省略する。
(第2工程)
以下に述べる第2工程〜第4工程は、半導体チャネル層8、ソース電極コンタクト層9、ドレイン電極コンタクト層10、ソース電極11、ドレイン電極12及び第3保護絶縁層23を含む積層構造体の製造処理となる。
第2ゲート絶縁層7上に、半導体チャネル層8用の酸化物半導体膜を成膜する。なお、酸化物半導体の具体的内容は実施の形態1の酸化物半導体膜と同一であり、酸化物半導体膜の製造内容は、実施の形態1の酸化物半導体膜の製造内容と同一であるため、説明を省略する。
その後、InGaZnO膜上に、ソース電極コンタクト層9及びドレイン電極コンタクト層10用の低抵抗膜を成膜する。実施の形態5では、低抵抗膜としてAlまたはAl合金のターゲットを用い、Arガス及びN2ガスを用いたスパッタリング法でAlNを含むAlN膜またはAlN合金膜を成膜した。この低抵抗膜は、このあとに形成される第2導電膜からなるAl合金膜やMo合金膜と、酸化物半導体からなる半導体チャネル層8との境界における界面層の構造欠陥や還元劣化の発生を防止する。さらに、低抵抗膜は第2導電膜と酸化物半導体を構成材料とした半導体チャネル層8との間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。
次に、第2回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして低抵抗膜に対しエッチング処理を実行する。このエッチング処理として、PAN薬液によるウエットエッチング法を採用した。
その後、第2回目の写真製版工程で形成した同じフォトレジストパターンをマスクとして、酸化物半導体膜であるInGaZnO膜に対しエッチング処理を実行する。このエッチング処理として、カルボン酸を含む薬液によるウエットエッチング法を用いることができる。カルボン酸を含む薬液としては、シュウ酸を1〜10wt%の範囲で含むものが好ましい。実施の形態5では、「シュウ酸4wt%+水のシュウ酸系薬液」を用いてInGaZnO膜をエッチングした。
次に、上述したフォトレジストパターンを除去する。その結果、図27に示すように、基板1の表面上において、第2ゲート絶縁層7上に、酸化物半導体膜であるInGaZnO膜からなる半導体チャネル層8と、半導体チャネル層8上にAlN膜またはAlN合金膜からなる低抵抗膜ALNとの積層構造からなる島化パターンが形成される。
(第3工程)
次に、ソース電極11及びドレイン電極12用の第2導電膜を成膜する。実施の形態5では、第2導電膜としてMo及びAlそれぞれに他の元素を微量に添加したMo合金及びAl合金を用い、Arガスを用いたスパッタリング法でMo合金膜とAl合金膜との積層構造として成膜した。
その後、第3回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第2導電膜に対してエッチング処理を実行する。このエッチング処理としてPAN薬液によるウエットエッチング法を採用した。その後、フォトレジストパターンを除去することにより、図28に示すように、低抵抗膜ALNの面上で互いに分離したソース電極11およびドレイン電極12が形成される。
なお、低抵抗膜ALNはPAN薬液に対するエッチングレートが第2導電膜より低いため、エッチング処理時間を調整することにより、低抵抗膜ALNを残存させ、かつ、第2導電膜をパターニングしてソース電極11及びドレイン電極12を得ることができる。
(第4工程)
そして、図29に示すように、半導体チャネル層8上のソース電極11及びドレイン電極12が形成されていない低抵抗膜ALNの露出領域に対しN2プラズマ51によるプラズマ処理を実行する。なお、N2プラズマ51に代えてO2プラズマを用いてプラズマ処理を行っても良い。N2プラズマ51によるプラズマ処理が窒化処理となり、O2プラズマによるプラズマ処理が酸化処理となる。
具体的には、基板1全体にプラズマ処理を行う。酸化処理あるいは窒化処理として実行されるプラズマ処理により、低抵抗膜ALNのうち、ソース電極11及びドレイン電極12が上層に形成された領域の低抵抗特性が維持され、ソース電極11及びドレイン電極12が上層に形成されていない露出領域は絶縁化されて、還元防止用保護絶縁領域である第3保護絶縁層23が形成される。この第3保護絶縁層23が第2の絶縁性窒化領域として機能する。
その結果、第3保護絶縁層23を挟んでソース電極11下にソース電極コンタクト層9が形成され、ドレイン電極12下にドレイン電極コンタクト層10が形成される。
絶縁性AlNを構成材料とした第3保護絶縁層23は、第2の絶縁性窒化領域として機能すべく、少なくとも比抵抗値が1×103Ω・m以上であることが好ましい。また表面が露出した絶縁性AlNからなる第2絶縁膜を含む第2ゲート絶縁層7は、窒素または酸素を含むプラズマ処理によりさらに絶縁性が安定化する。
ソース電極11は、半導体チャネル層8及び第3保護絶縁層23上に設けられることなく、ソース電極コンタクト層9上から第2ゲート絶縁層7上にかけて形成される。
そして、ドレイン電極12は半導体チャネル層8及び第3保護絶縁層23上に設けられることなく、ドレイン電極コンタクト層10上から第2ゲート絶縁層7上にかけて形成される。ソース電極11とドレイン電極12とは互いに分離独立して設けられ、ソース電極11,ドレイン電極12間における半導体チャネル層8の領域がチャネル領域CNとして規定される。
さらに、ソース電極11から延設する領域にソース配線18が形成され、ソース配線18の一方の端部にソース端子19が形成される。
一方、第2の絶縁性窒化領域として機能する第3保護絶縁層23は、ソース電極コンタクト層9及びドレイン電極コンタクト層10間において、ソース電極コンタクト層9及びドレイン電極コンタクト層10と、同一底面かる同一形成高さで設けられる。すなわち、第3保護絶縁層23は、ソース電極コンタクト層9及びドレイン電極コンタクト層10と一体化した構造となっている。
したがって、半導体チャネル層8において第3保護絶縁層23の下層領域がTFTのチャネル領域CNとなる。絶縁性AlNを構成材料とした第3保護絶縁層23は、半導体チャネル層8のバックチャネル界面層の還元劣化を防止するとともに、構造欠陥を防止することができる。
(第5工程)
次に、第2ゲート絶縁層7、第3保護絶縁層23、ソース電極11及びドレイン電極12を含む基板1上の全面に、第3絶縁膜を成膜する。実施の形態5では、第3絶縁膜として、PECVD法を用いてSiO膜またはSiN膜を成膜した。第3絶縁膜はSiOまたはSiNのいずれかの単層膜でもよいし、これらを2層以上含む積層膜としてもよい。この第3絶縁膜は実施の形態1と同様、第1保護絶縁層13として機能する。
その後、第4回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第3絶縁膜からなる第1保護絶縁層13、第2絶縁膜からなる第2ゲート絶縁層7、及び第1絶縁膜からなる第1ゲート絶縁層6に対し順次エッチング処理を実行する。このエッチング処理として、フッ素を含むガスを用いたドライエッチング法を用いることができる。実施の形態5ではSF6ガスにO2ガスを加えた混合ガスを用いたドライエッチングを採用した。その後、フォトレジストパターンを除去する。
その結果、図30に示すように、画素領域R4において、第1保護絶縁層13を貫通して第1コンタクトホール14が形成され、ゲート端子領域R2において、第1保護絶縁層13、第2ゲート絶縁層7及び第1ゲート絶縁層6を貫通して第2コンタクトホール15が形成され、ソース端子領域R1において、第1保護絶縁層13を貫通して第3コンタクトホール16が形成される。
第1コンタクトホール14では下層のドレイン電極12の表面の一部が露出されている。第2コンタクトホール15では下層のゲート端子4の表面の一部が露出されている。また、第3コンタクトホール16では下層のソース端子19の表面の一部が露出されている。
(第6工程)
次に、第1コンタクトホール14、第2コンタクトホール15及び第3コンタクトホール16を含む第1保護絶縁層13上に、第3導電膜を成膜する。実施の形態5では、第3導電膜として光透過性の酸化物系導電膜であるITO膜を用いる。ITO膜は一般的に、常温では結晶質構造が安定であるが、ここではスパッタリング法で、ArにHを含むガス、例えば、H2ガスまたはH2Oなどを混合したガスを用いてスパッタリングを行い、ITO膜を非晶質状態で成膜する。
次に、第5回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第3導電膜であるITO膜に対しエッチング処理を実行する。このエッチング処理として、「シュウ酸4wt%+水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。
その結果、図26に示すように、ドレイン電極12上に設けられる第1コンタクトホール14を介して、ドレイン電極12と電気的に接続される画素電極17が形成される。
さらに、図26に示すように、ゲート端子4上に設けられる第2コンタクトホール15を介して、ゲート端子4と電気的に接続されるゲート端子パッド20が形成され、ソース端子19上に設けられる第3コンタクトホール16を介して、ソース端子19と電気的に接続されるソース端子パッド21が形成される。
以上の製造工程を経て、図25及び図26に示した構造のTN−LCD用のTFT基板105が完成する。
以上のように、実施の形態5では、TFTの半導体チャネル層8に酸化物半導体膜を用い、半導体チャネル層8上に低抵抗AlNを含む低抵抗膜ALNを形成した。そして、ソース電極11及びドレイン電極12を形成した後に、窒素または酸素を含むプラズマ処理を実行して半導体チャネル層8のチャネル領域CNに重なる領域の低抵抗膜ALNを絶縁化させて、絶縁性AlNを含む第3保護絶縁層23を形成した。
実施の形態5のTFT基板105における還元防止用保護絶縁領域である第3保護絶縁層23は、実施の形態2の第2保護絶縁層22と同様に、第2の絶縁性窒化領域として機能する。
実施の形態5のTFT基板105では、ソース電極コンタクト層9及びドレイン電極コンタクト層10用の低抵抗膜ALNから第3保護絶縁層23を形成しているため、実施の形態2のTFT基板102のように別途、絶縁性AlNを構成材料とした第4保絶縁膜からなる第2保護絶縁層22を新たに成膜する必要はない。
したがって、TFT基板105の製造工程を簡略化でき生産効率を向上させることができる。第3保護絶縁層23は、外的な環境等に由来するH元素が存在する場合でもH原子による半導体チャネル層8の還元劣化を防止し、かつ、界面の構造欠陥を少なくすることができ、TFT特性の劣化をさらに抑制することができる。
実施の形態5のTFT基板105は、半導体チャネル層8の表面に接する領域に設けられる第2の絶縁性窒化領域として第3保護絶縁層23を有している。この第3保護絶縁層23は、窒化アルミニウムを構成材料とし、かつ絶縁性を有している。
このため、実施の形態5のTFT基板105は、第3保護絶縁層23の存在により、半導体チャネル層8の表面側から水素原子が半導体チャネル層8に侵入することによる、半導体チャネル層8の第3の還元劣化現象を防止することができる。
また、実施の形態5のTFT基板105の製造方法において、半導体チャネル層8、ソース電極コンタクト層9、ドレイン電極コンタクト層10、ソース電極11、ドレイン電極12及び第3保護絶縁層23を含む積層構造体の製造処理を上記第2工程、上記第3工程及び上記第4工程として実行している。
したがって、実施の形態5のTFT基板105は、製造工程時において、第2の絶縁性窒化領域となる第3保護絶縁層23を、ソース電極コンタクト層9及びドレイン電極コンタクト層10と同時に形成することができる。
すなわち、上記第4工程において、1つの低抵抗膜ALNから、ソース電極コンタクト層9及びドレイン電極コンタクト層10に加え、還元防止用保護絶縁領域である第3保護絶縁層23を形成することができる。
このため、実施の形態5のTFT基板105は、実施の形態2のTFT基板102の第2保護絶縁層22のように、別途、第2の絶縁性窒化領域として機能する層を製造する必要がない分、製造工程を簡略化することができる。
(変形例)
なお、本実施の形態5で用いたソース電極11及びドレイン電極12を形成した後に、窒素または酸素を含むプラズマ処理、すなわち、窒化処理あるいは酸化処理を実行することにより、半導体チャネル層8のチャネル領域CNに重なる領域の低抵抗膜ALNを絶縁化させて、絶縁性AlNを含む第3保護絶縁層23を設ける方法は、実施の形態3あるいは実施の形態4の製造方法にも活用することができる。
すなわち、低抵抗膜ALNに対しウエットエッチング処理を実行してからなるソース電極コンタクト層9及びドレイン電極コンタクト層10を分離形成する工程の代わりに上述したプラズマ処理を用いても良い。
プラズマ処理を用いる場合は、第2導電膜MEに対しPAN薬液を用いたウエットエッチング処理を実行してソース電極11及びドレイン電極12に分離した直後において、実施の形態5の(第4工程)のプラズマ処理を行う。
すなわち、低抵抗膜ALNのうち、上方にソース電極11及びドレイン電極12が形成されていない露出領域に対し、窒素または酸素を含むプラズマ処理を実行する。その結果、低抵抗膜ALNの露出領域を絶縁化して第3保護絶縁層23を形成し、第3保護絶縁層23を挟むことにより、互いに絶縁分離されたソース電極コンタクト層9及びドレイン電極コンタクト層10を形成することができる。
以下、実施の形態4のTFT基板104の製造工程を例に挙げて説明する。
図21に示すように、フォトレジストパターンPR1a′及びPR2′をマスクとして、第2導電膜MEに対するエッチング処理を行い、ソース電極11及びドレイン電極12を形成する。
その後、フォトレジストパターンPR1a′及びPR2′をマスクとして、低抵抗膜ALNに対し、窒素または酸素を含むプラズマ処理を実行する。その結果、フォトレジストパターンPR1a′及びPR2′が形成されていない低抵抗膜ALNの露出領域を絶縁化して第3保護絶縁層23が形成される。
したがって、第3保護絶縁層23を挟むことにより、互いに絶縁分離されたソース電極コンタクト層9及びドレイン電極コンタクト層10を形成することができる。
このように、上述した実施の形態5の変形例を実施の形態3及び実施の形態4に適用することにより、窒化アルミニウム膜である低抵抗膜ALNを選択的に除去することなく残存させた状態で、互いに分離されたソース電極コンタクト層9及びドレイン電極コンタクト層10を得ることができる。
さらに、実施の形態5は、第1保護絶縁層13上に設けられる画素電極17を有するTFT基板105において、高い信頼性を発揮させることができる。
<実施の形態6>
実施の形態1ではTN−LCD用のTFT基板101について説明したが、例えば、実施の形態1のTFT基板101をベースとして、FFS(Fringe Field Switching)モードと呼ばれる横電界液晶駆動方式のLCDに用いられる、FFS−LCD用のTFT基板を得ることができる。
図31は実施の形態6である薄膜トランジスタ基板の平面構成を示す平面図である。図32は実施の形態6の薄膜トランジスタ基板の断面構造を示す断面図である。図31のZ6−Z6断面、Y6−Y6断面及びX6-X6断面それぞれの断面構造を図32で示している。
なお、図31は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。
図31及び図32を参照して、実施の形態6のTFT基板106の構成について説明する。図31及び図32において、図1及び図2等に示した要素と同様の要素には同一符号を付してある。
図32において、図31に示すX6−X6断面がTFT領域R3及び画素領域R4として示され、Y6−Y6断面がゲート端子領域R2として示され、Z6−Z6断面がソース端子領域R1として示される。
ゲート端子領域R2は、図31では図示しないゲート配線3にゲート信号を供給するためのゲート端子4に対応する領域である。ソース端子領域R1はソース配線18に表示信号を印加するためのソース端子19に対応する領域である。TFT領域R3はTFTが形成される領域であり、画素領域R4が画素電極17及び対向電極25の形成領域である。
図31及び図32に示すように、実施の形態6のTFT基板106は、実施の形態1のTFT基板101相当の第1保護絶縁層13、画素電極17を覆って、基板1上の全面に新たに第5絶縁膜からなる層間絶縁層24が設けられる。
さらに、画素領域R4では、層間絶縁層24を挟んで画素電極17と対向するように、層間絶縁層24上に第4導電膜からなる対向電極25が設けられている。対向電極25は、開口部であるスリットSLによって対向電極25はその形成領域に間隙が設けられたスリット状電極となっている。
層間絶縁層24を挟んで対向する面状の画素電極17と間隙を有するスリット状の対向電極25とにより、画素領域R4に基板1の形成面と概略平行な横電界であるフリンジ電界が印加される。対向電極25に設けられる間隙は、スリットSLによる開口に限らず、例えば、櫛歯状にして電極間に間隙を設けるようにしてもよい。
前述したように、ソース端子パッド21、ゲート端子パッド20、画素電極17及び第1保護絶縁層13を含む基板1上の全面を覆って第4絶縁膜である層間絶縁層24が設けられる。層間絶縁層24上には、第4導電膜からなるソース端子パッド27、ゲート端子パッド26及び対向電極25が設けられる。
このように、対向電極25は、層間絶縁層24上に設けられ、平面視して画素電極17極と重複する領域に設けられる。
上層のゲート端子パッド26は、層間絶縁層24を貫通する第2コンタクトホール15Xを介して下層のゲート端子パッド20と電気的に接続される。上層のソース端子パッド27は、層間絶縁層24を貫通して形成される第3コンタクトホール16Xを介して下層のソース端子パッド21と電気的に接続される。
実施の形態6のTFT基板106において、第5絶縁膜からなる層間絶縁層24は、第1絶縁膜や第3絶縁膜と同様に、SiO膜またはSiN膜を用いることができる。あるいはこれらを2層以上含む積層膜としてもよい。また、第4導電膜からなる対向電極25は、第3導電膜と同様に、光透過性の酸化物系導電膜であるITO膜を用いることができる。画素電極17と対向電極25を、光透過性のあるITO膜とすることで、開口率が高く光透過性を有する画素部を得ることができる。
以上、実施の形態6のTFT基板106によれば、実施の形態1と同様に、酸化物半導体を構成材料とした半導体チャネル層8の還元劣化を防止できるとともに、構造欠陥が少なく信頼性の高いTFTを実現することができる。
また、実施の形態1の工程に2回の写真製版工程を追加し、合計7回の写真製版工程で、FFS−LCD用のTFT基板106を製造することができる。追加する2回の写真製版工程は、層間絶縁層24をパターニングしてコンタクトホール15X,16Xを形成する工程と、対向電極25、ゲート端子パッド26及びソース端子パッド27形成用のパターニング工程とを意味する。
実施の形態6は、第1保護絶縁層13上、かつ層間絶縁層24下に設けられる画素電極17と層間絶縁層24上に設けられる対向電極25とを有する、実施の形態6のTFT基板106において、高い信頼性を発揮させることができる。
なお、本実施の形態6では、上記の実施の形態1のTFT基板101をベースとしたFFS−LCD用のTFT基板106について説明したが、実施の形態1に限らず、他の実施の形態2〜実施の形態5のTFT基板102〜105についても実施の形態6と同等のFFS−TFT基板を得ることができる。
<実施の形態7>
実施の形態7では、実施の形態6とは異なる構成のFFS−TFT基板の構造、及びこれらの製造方法について説明する。
図33は実施の形態7である薄膜トランジスタ基板の平面構成を示す平面図である。図34は実施の形態7の薄膜トランジスタ基板の断面構造を示す断面図である。図33のZ7−Z7断面、Y7−Y7断面及びX7-X7断面それぞれの断面構造を図34で示している。
なお、図33は、視覚認識を容易にすべく、原則、図示された構成要素に関し、上方から視認可能な部分を実線で示し、上方から視認不可能な部分を破線で示している。
図33及び図34を参照して、実施の形態7のFFS−LCD用のTFT基板107の構成について説明する。図33及び図34において、図1及び図2等に示した要素と同様の要素には同一符号を付してある。
図34において、図33に示すX7−X7断面がTFT領域R3及び画素領域R4として示され、Y7−Y7断面がゲート端子領域R2として示され、Z7−Z7断面がソース端子領域R1として示される。
ゲート端子領域R2は、図33では図示しないゲート配線3にゲート信号を供給するためのゲート端子4に対応する領域である。ソース端子領域R1はソース配線18に表示信号を印加するためのソース端子19に対応する領域である。TFT領域R3はTFTが形成される領域であり、画素領域R4が画素電極17Y及び対向電極25の形成領域である。
図33及び図34に示すように、TFT基板107は、例えばガラス等の透明性絶縁基板である基板1を用いて構成される。基板1上には、第1導電膜からなるゲート電極2、ゲート配線3、ゲート端子4、及び共通配線5が設けられている。なお、共通配線5は図34では図示していない。
平面視して、ゲート配線3は図1の横方向に沿って延在している。TFT領域R3のゲート電極2はゲート配線3の一部分である。すなわち、ゲート配線3におけるTFTの領域部分がゲート電極2となっている。ゲート電極2は、ゲート配線3のゲート電極2以外の部分よりも形成幅が広くなっている。また、ゲート端子4はゲート配線3の一方の端部に設けられている。共通配線5は、ゲート配線3と平行に延在している。
そして、これらの構成要素2〜5を覆って、第1絶縁膜からなる第1ゲート絶縁層6が設けられ、第1ゲート絶縁層6の上に絶縁性AlNを構成要素とした第2絶縁膜からなる第2ゲート絶縁層7が設けられている。
第2ゲート絶縁層7上に半導体膜の半導体チャネル層8Yが設けられている。半導体チャネル層8Yは平面視してゲート電極2と重複する領域から、平面視してゲート電極2と重複しない周辺領域にかけて設けられる。半導体チャネル層8Yの裏面が第2ゲート絶縁層7の表面に接している。
ソース電極コンタクト層9Yは半導体チャネル層8Y上に設けられ、ドレイン電極コンタクト層10は半導体チャネル層8Y上に選択的に設けられる。
ソース電極11は、半導体チャネル層8Yの表面上に設けられることなく、ソース電極コンタクト層9Y上に設けられる。
ドレイン電極12Yは、半導体チャネル層8Yの表面上に設けられることなく、ドレイン電極コンタクト層10上に選択的に設けられる。
ソース電極11とドレイン電極12Yとは接触することなく、互いに独立して設けられ、ソース電極11,ドレイン電極12Y間における半導体チャネル層8Yの領域がチャネル領域CNとして規定される。
さらに、ソース配線18がソース電極11から分岐して設けられ、ソース配線18の一方の端部にソース端子19が設けられている。
第2導電膜からなるソース電極11、ソース配線18及びソース端子19全体の下層には、低抵抗AlNを構成材料としたソース電極コンタクト層9Yが延在して、ソース電極11、ソース配線18及びソース端子19の下面に接して設けられる。
さらに、ソース電極コンタクト層9Y全体の下層には、半導体チャネル層8Yが延在して、ソース電極コンタクト層9Yの下面に接して設けられる。
すなわち、ソース電極コンタクト層9Y及びソース電極コンタクト層9Y下の半導体チャネル層8Yは、ソース電極11、ソース配線18及びソース端子19の一部として機能する。
上述した実施の形態7のTFT基板107は、ソース電極11、ソース配線18及びソース端子19の下方にソース電極コンタクト層9Y及び半導体チャネル層8Yを設けたソース電極積層構造を有している。
平面視して、ソース配線18は、ソース電極11から分岐して縦方向に延在され、ソース配線18の一方の端部にソース端子19が設けられている。また、半導体チャネル層8Y、ソース電極コンタクト層9Y、及びドレイン電極コンタクト層10を含む積層体のパターンは、チャネル領域CNを除き、平面視して、ソース電極11、ソース配線18、ソース端子19及びドレイン電極12Yのパターンと概略同一形状となるように設けられている。
TFT基板107の画素領域R4の第2ゲート絶縁層7上には、第3導電膜からなる画素電極17Yが設けられている。画素電極17Yは、TFT領域R3において、ドレイン電極12Yと電気的に接続されるように、ドレイン電極12Yの表面及び側面の一部と、ドレイン電極コンタクト層10の側面の一部と、半導体チャネル層8Yの側面の一部と、接するように設けられている。
すなわち、画素電極17Yは、半導体チャネル層8上においてコンタクトホールを介することなくドレイン電極12Yと直接接触される。
また、第3導電膜からなる導電層が、ソース電極11、ソース配線18及びソース端子19の上に設けられ、各々、上層ソース電極28、上層ソース配線29及び上層ソース端子30として構成されている。すなわち、ソース電極11上に上層ソース電極28が設けられ、ソース配線18上に上層ソース配線29が設けられ、ソース端子19上に上層ソース端子30が設けられる。
上層ソース電極28と画素電極17Yは、半導体チャネル層8Yのチャネル領域CN上において、互いに分離されて設けられている。
平面視して、第3導電膜からなる画素電極17Yは、TFT基板107の半導体チャネル層8Y上においてドレイン電極12Yと概略同一形状で構成されるとともに、ドレイン電極12Yから延びて、ソース配線18で囲まれる領域内に設けられている。画素電極17Yにおいてソース配線18で囲まれる領域が実際の画素表示用の画素電極領域となる。
また、上層ソース電極28、上層ソース配線29及び上層ソース端子30は、各々、ソース電極11、ソース配線18及びソース端子19と概略同一形状の態様で連続したパターンで設けられている。
上層ソース電極28、画素電極17Y及び半導体チャネル層8Yのチャネル領域CNを含む基板1上の全面を覆って第5絶縁膜からなる層間絶縁層24が設けられている。層間絶縁層24は、TFT領域R3では半導体チャネル層8のチャネル領域CNの保護絶縁層として機能する。また画素領域R4では、実施の形態6と同様、層間絶縁層24を挟んで画素電極17Yと対向するように、層間絶縁層24の上に第4導電膜からなる対向電極25が設けられている。すなわち、対向電極25は平面視して画素電極17Yの重複する領域を有している。
対向電極25は、スリットSLによるスリット開口によって電極間に間隙が設けられたスリット状電極となっている。層間絶縁層24を挟んで対向する面状の画素電極17Yと間隙を有するスリット状の対向電極25とにより、画素領域R4に基板1の形成面と概略平行な横電界であるフリンジ電界が印加される。対向電極25に設けられる間隙は、スリット開口によるものに限らず、例えば、櫛歯状にして電極間に間隙を設けるようにしてもよい。
ゲート端子領域R2では、第1ゲート絶縁層6、第2ゲート絶縁層7及び層間絶縁層24を貫通する第2コンタクトホール15Xが設けられ、第2コンタクトホール15Xを介して下層のゲート端子4と電気的に接続される第4導電膜からなるゲート端子パッド26が設けられている。
また、ソース端子領域R1では、層間絶縁層24に第3コンタクトホール16Xが設けられ、第3コンタクトホール16Xを介して下層の上層ソース端子30と電気的に接続される第4導電膜からなるソース端子パッド27が設けられている。
以上の実施の形態7によれば、実施の形態6と同様に、酸化物半導体の半導体チャネル層8Yの還元劣化を防止できるとともに、構造欠陥が少なく信頼性の高いFFS−LCD用のTFT基板107を実現することができる。さらに、実施の形態6に比べて第1保護絶縁層13の形成を省略することができるため、TFT基板107の生産効率を向上し、コストを低減することができる。
図35〜図37は、実施の形態7のTFT基板107の製造方法を示す断面図である。なお、図35〜図37においては、図33及び図34に示した要素に対応する要素には、同一符号を付している。以下、図33〜図37を参照して、TFT基板107の製造方法を説明する。
なお、実施の形態7の第2工程における第2ゲート絶縁層7を成膜する製造工程までは、実施の形態1と同じであるために、説明は省略する。
(第2工程)
第2ゲート絶縁層7上に、チャネル層の材料である酸化物半導体からなる半導体膜SEを成膜する。なお、酸化物半導体の具体的内容は実施の形態1の酸化物半導体膜と同一であり、半導体膜SEの製造内容は、実施の形態1の酸化物半導体膜の製造内容と同一であるため、説明を省略する。
続けて、半導体膜SE上に、ソース電極コンタクト層9及びドレイン電極コンタクト層10の材料である低抵抗膜ALNを成膜する。実施の形態7では、低抵抗膜ALNとして、AlまたはAl合金のターゲットを用い、Arガス及びN2ガスを用いたスパッタリング法でAlNを含むAlN膜またはAlN合金膜を低抵抗膜ALNとして成膜した。
低抵抗膜ALNは、このあとに形成される第2導電膜からなるAl合金膜やMo合金膜と積層されて、ソース電極11、ソース配線18及びドレイン電極12Yの一部として機能する。さらに、低抵抗膜ALNは、酸化物半導体からなる半導体チャネル層8Xとの境界における界面層の構造欠陥や還元劣化の発生を防止する機能を有する。加えて、低抵抗膜ALNは、第2導電膜と半導体チャネル層8Yとの間の良好なコンタクト特性を得るためのオーミックコンタクト層として機能する。このため、AlN膜またはAlN合金膜からなる低抵抗膜ALNの比抵抗値は、1Ω・m以下であることが好ましい。
さらに続けて、低抵抗膜ALN上に、ソース電極11及びドレイン電極12Y用の第2導電膜MEを成膜する。実施の形態7では、第2導電膜MEとしてMo及びAlそれぞれに他の元素を微量に添加したMo合金及びAl合金を用い、Arガスを用いたスパッタリング法でMo合金膜とAl合金膜との積層構造として第2導電膜MEを成膜した。
上述した半導体膜SE、低抵抗膜ALN、第2導電膜MEの製造工程は真空中において大気開放することなく連続的に行うことができる。
次に、第2回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして、第2導電膜ME、低抵抗膜ALN及び半導体膜SEを順に選択的にエッチング処理を実行する。
ここでは、まず、PAN薬液によるウエットエッチング法を用いて、Mo合金膜とAl合金膜の積層膜からなる第2導電膜ME、及びAlN膜またはAlN合金膜からなる低抵抗膜ALNをエッチングする。
その後、続けて、シュウ酸5wt%濃度の水溶液を含む薬液によるウエットエッチング法を用いて、InGaZnO酸化物半導体からなる半導体膜SEを選択的にエッチングする。
その後、フォトレジストパターンを除去する。その結果、図35に示すように、第2ゲート絶縁層7上に、この後の工程で形成される半導体チャネル層8Y、ソース電極コンタクト層9Y、ドレイン電極コンタクト層10、ソース電極11、ドレイン電極12Y、ソース配線18及びソース端子19等の要素を含む、第2導電膜ME、低抵抗膜ALN及び半導体膜SEからなる積層体パターンが形成される。
(第3工程)
次に、第2ゲート絶縁層7及び2導電膜ME、低抵抗膜ALN及び半導体膜SEからなる積層体パターンを含む基板1上の全面に、第3導電膜を成膜する。実施の形態7では、第3導電膜として光透過性の酸化物系導電膜であるITO膜を用いる。ここではスパッタリング法で、ArにH2ガスまたはH2Oを混合したガスを用いてスパッタリングを行い、ITO膜を非晶質状態で成膜する。
次に、第3回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストパターンをマスクとして第3導電膜であるITO膜をエッチングする。エッチング処理として、「シュウ酸4wt%+水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。さらに、TFT領域R3において、チャネル領域CN上の第2導電膜ME及び低抵抗膜ALNに対しエッチング処理を実行する。このエッチング処理として、PAN薬液によるウエットエッチング法を採用した。これらのエッチング処理により、半導体チャネル層8Yの上層で、ソース電極11とドレイン電極12Yとが互いに分離されてTFTのチャネル領域CNが形成される。
その後、フォトレジストパターンを除去する。その結果、図36に示すように、TFT領域R3においてドレイン電極12Yが形成され、ドレイン電極12Yと電気的に接続された画素電極17Yがドレイン電極12Yの表面上から画素領域R4の第2ゲート絶縁層7上にかけて形成される。
また、ソース電極11、ソース配線18及びソース端子19上に、各々、上層ソース電極28、上層ソース配線29及び上層ソース端子30が形成される。ソース電極11及び上層ソース電極28と、ドレイン電極12Y及び画素電極17Yは、半導体チャネル層8Y上で互いに分離されて、ソース電極11,ドレイン電極12Y間の半導体チャネル層8Yにチャネル領域CNが形成される。
(第4工程)
上層ソース電極28、画素電極17Y及び半導体チャネル層8Yのチャネル領域CN等を含む基板1上の全面に、層間絶縁層24用の第5絶縁膜を成膜する。実施の形態7では、第5絶縁膜として、第1ゲート絶縁層6の第1絶縁膜と同様に、PECVD法を用いてSiO膜またはSiN膜を成膜した。なお、第5絶縁膜はSiOまたはSiNのいずれかの単層膜でもよいし、これらを2層以上含む積層膜としてもよい。この第5絶縁膜はTFT領域R3において、半導体チャネル層8Yのチャネル領域CNの保護絶縁層として機能し、画素領域R4において、画素電極17Yと、この後に形成される対向電極25とを挟む層間絶縁層として機能する。
その後、第4回目の写真製版工程でフォトレジストパターンを形成し、フォトレジストパターンをマスクにして、第5絶縁膜である層間絶縁層24、及び第2絶縁膜である第2ゲート絶縁層7、及び第1絶縁膜である第1ゲート絶縁層6を順次エッチングする。実施の形態7ではSF6ガスにO2ガスを加えた混合ガスを用いてドライエッチングした。
その後、フォトレジストパターンを除去する。その結果、図37に示すように、ゲート端子領域R2において第2コンタクトホール15X及びソース端子領域R1において第3コンタクトホール16Xが形成される。第2コンタクトホール15Xでは下層のゲート端子4の表面の一部が露出されている。また第3コンタクトホール16では下層の上層ソース端子30の表面の一部が露出されている。
(第5工程)
第2コンタクトホール15X及び第3コンタクトホール16Xを含む層間絶縁層24の上に、第4導電膜を成膜する。実施の形態7では、第4導電膜として、第3導電膜と同様に光透過性の酸化物系導電膜であるITO膜を用いる。ITO膜は一般的に、常温では結晶質構造、すなわち、多結晶構造が安定であるが、ここではスパッタリング法で、ArにHを含むガス、例えば、H2ガスまたはH2Oなどを混合したガスを用いてスパッタリングを行い、ITO膜を非晶質状態で成膜する。
次に、第5回目の写真製版工程でフォトレジストパターンを形成し、このフォトレジストをマスクとして第4導電膜であるITO膜に対しエッチング処理を実行する。エッチング処理として、「シュウ酸4wt%+水のシュウ酸系薬液」を用いたウエットエッチング法を採用した。その後、フォトレジストパターンを除去する。
その結果、図34に示すように、画素領域R4では層間絶縁層24を挟んで画素電極17Yと対向するように、層間絶縁層24上に対向電極25が形成される。対向電極25は、スリットSLによる開口部によって間隙が設けられたスリット状電極となっている。したがって、層間絶縁層24を挟んで対向する面状の画素電極17Yと間隙を有するスリット状の対向電極25とにより、画素領域R4に基板1の形成面と概略平行な横電界であるフリンジ電界を発生することができる。
画素電極17Yと対向電極25を、光透過性のあるITO膜とすることで、開口率が高く光透過性を有する画素部を得ることができる。なお、対向電極25に設けられる間隙は、スリットSLによる開口に限らず、例えば、櫛歯状にして電極間に間隙を設けるようにしてもよい。
そして、ゲート端子領域R2では第2コンタクトホール15Xを介して、ゲート端子4と電気的に接続されるゲート端子パッド26が形成され、ソース端子領域R1では第3コンタクトホール16Xを介して、上層ソース端子30と電気的に接続されるソース端子パッド27が形成される。
以上の製造工程を経て、図33及び図34に示した構造のFFS−LCD用のTFT基板107が完成する。
以上、実施の形態7によれば、実施の形態1と同様に、酸化物半導体の半導体チャネル層8Yの還元劣化を防止できるとともに、さらに構造欠陥が少なく信頼性の高いTFT基板107を実現することができる。さらに上述した実施の形態6に比べ、写真製版工程が2回少ない5回の写真製版工程でFFS−LCD用のTFT基板107を製造することができる。これにより、高い信頼性を有するFFSモードのLCDを効率よく生産することができるようになる。
実施の形態7のTFT基板107は、半導体チャネル層8Y上においてドレイン電極12Yと画素電極17Yとを直接接触させることにより、コンタクトホールを設けることなく画素電極17Yとドレイン電極12Yとの電気的接続関係を確保することができる。したがって、実施の形態1〜実施の形態6で用いた第1保護絶縁層13あるいは第2保護絶縁層22が不要となる。
その結果、比較的簡単な製造工程を経て、実施の形態7のTFT基板107を製造することができる。
また、実施の形態7は、画素電極17Yと、層間絶縁層24上に設けられる対向電極25とを有する、実施の形態7のTFT基板107において、高い信頼性を発揮させることができる。
この際、画素電極17Yは、絶縁膜を貫通するコンタクトホールを介することなくドレイン電極12Yに直接接続され、かつ、層間絶縁層24下に設けられる。
<実施の形態8>
実施の形態1は、ウルツ鉱型構造をベースとした結晶型を有する絶縁性AlNを構成材料とした第2ゲート絶縁層7を、第1ゲート絶縁層6上の基板1の全面に設けた構成としたものであるが、実施の形態8は、第2ゲート絶縁層7を、基板1上の全面ではなく、酸化物半導体を構成材料とした半導体チャネル層8のパターンの下層のみに選択的に設けた構成としたものである。なお、絶縁性AlNは、結晶相を有する多結晶膜、微結晶膜であってもよいし、非晶質相を含む非晶質膜であってもよい。あるいは、結晶相と非晶質相が混在した膜であってもよい。
図38は、実施の形態8の薄膜トランジスタ基板の断面構成を示す断面図である。図38において、図1及び図2に示した構成要素と同様な構成要素には同一符号を付している。
実施の形態8のTFT基板108は、第2ゲート絶縁層7が第2ゲート絶縁層7Xに変更された以外は、実施の形態1のTFT基板101と同じであるため、平面構成を示す部分平面図は、図1と同じである。
したがって、図1のZ1−Z1断面、Y1−Y1断面及びX1-X1断面それぞれの断面構造を図38で示している。また、図38は、図2と同様、図1に示すX1−X1断面がTFT領域R3及び画素領域R4として示され、Y1−Y1断面がゲート端子領域R2として示され、Z1−Z1断面がソース端子領域R1として示される。
図1及び図38を参照して、実施の形態8のTFT基板108の構成について説明する。図1及び図38に示すように、実施の形態8のTFT基板108のTFT領域R3では、TFT基板101と同様、基板1上に設けられた第1導電膜からなるゲート電極2と、ゲート電極2上にゲート電極2を覆って設けられた第1絶縁膜からなる第1ゲート絶縁層6が形成されている。
そして、TFT基板108は、第1ゲート絶縁層6上に選択的に絶縁性AlNを構成材料とした第2ゲート絶縁層7Xを有している。
さらに、TFT基板108において、第2ゲート絶縁層7X上に半導体チャネル層8が設けられている。すなわち、第1の絶縁性窒化領域として機能する第2のゲート絶縁層7Xは半導体チャネル層8の裏面と接触する領域のみに選択的に設けられる。
半導体チャネル層8上には、互いに分離して設けられた低抵抗AlNを構成材料とした低抵抗膜からなるソース電極コンタクト層9及びドレイン電極コンタクト層10が設けられる。
ソース電極11は、半導体チャネル層8の表面上に形成されることなく、ソース電極コンタクト層9上から第1ゲート絶縁層6上にかけて設けられる。ドレイン電極12は、半導体チャネル層8の表面上に設けられることなく、ドレイン電極コンタクト層10上から第1ゲート絶縁層6上にかけて設けられる。
ソース電極11とドレイン電極12とは接触することなく、互いに独立して設けられ、ソース電極11,ドレイン電極12間における半導体チャネル層8の領域がチャネル領域CNとして規定される。
さらに、ソース配線18がソース電極11から分岐して設けられ、ソース配線18の一方の端部にソース端子19が設けられている。
ソース電極11、ドレイン電極12及び半導体チャネル層8を含む基板1上の全面を覆って第3絶縁膜である第1保護絶縁層13が設けられる。第1保護絶縁層13上には、第3導電膜からなる画素電極17、ゲート端子パッド20及びソース端子パッド21が設けられる。
画素電極17は第1保護絶縁層13を貫通する第1コンタクトホール14を介して下層のドレイン電極12と電気的に接続される。ゲート端子パッド20は、第1ゲート絶縁層6、及び第1保護絶縁層13を貫通する第2コンタクトホール15を介して下層のゲート端子4と電気的に接続される。ソース端子パッド21は、第1保護絶縁層13を貫通して形成される第3コンタクトホール16を介して下層のソース端子19と電気的に接続される。
実施の形態8のTFT基板108は、実施の形態1で説明した製造工程のうち、第2工程において第2回目の写真製版工程でフォトレジストパターンを形成する。その後、このフォトレジストパターンをマスクとして、AlN膜またはAlN合金膜を含む低抵抗膜及び酸化物半導体からなる半導体膜を順次エッチングし、さらに続けて下層の絶縁性AlNを含む第2絶縁膜を選択的にエッチング除去する工程を新たに追加することにより、TFT基板108を製造することができる。
具体的には、図4で示す構造から、さらに、第2回目の写真製版工程で形成した同じフォトレジストパターンをマスクとして、第2ゲート絶縁層7に対するエッチング処理を実行して、図38で示す第2ゲート絶縁層7Xを形成することができる。
実施の形態8のTFT基板108では、実施の形態1のTFT基板101と同様の効果を得ることができる。
すなわち、実施の形態8のTFT基板108は、半導体チャネル層8の下層にのみ設けられ、第1の絶縁性窒化領域として機能する第2ゲート絶縁層7Xの存在により、第1ゲート絶縁層6から水素原子が半導体チャネル層8に侵入することによる、半導体チャネル層8の第1の還元劣化現象を防止することができる。
さらに、半導体チャネル層8の下層のみ第2ゲート絶縁層7Xが形成されているため、ゲート端子領域R2に設けられる第2コンタクトホール15は、絶縁性AlNからなる第2ゲート絶縁層7Xを含まない。したがって、第2コンタクトホール15の形成時に、同じSiO膜またはSiN膜からなる第1ゲート絶縁層6と第1保護絶縁層13のみをエッチング対象とすることができるため、第2コンタクトホール15の形成時のエッチングプロセスが簡略化できる。
さらに、第2コンタクトホール15に第2ゲート絶縁層7Xは含まれないため、第2コンタクトホール15の側壁面を不連続面のない均一な面状で形成することができるきる。その結果、第2コンタクトホール15におけるゲート端子パッド20のカバレッジ特性を良好なものにすることができるため、TFT基板108の信頼性を向上させることができる。
このように、実施の形態8のTFT基板108は、半導体チャネル層8の下層にのみ選択的に第2ゲート絶縁層7Xを設けることにより、信頼性の向上を図ることができる。
さらに、実施の形態8は、第1保護絶縁層13上に設けられる画素電極17を有するTFT基板108において、高い信頼性を発揮させることができる。
なお、本実施の形態8では、実施の形態1のTFT基板101をベースとしてその構造を説明したが、実施の形態1のTFT基板101に限らず、実施の形態2〜実施の形態7のTFT基板102〜107に対しても同様に実施することができる。
<液晶表示装置への適用>
上述したように、実施の形態1〜実施の形態8のTFT基板101〜108のうち、いずれかをTFT基板1004として含む表示装置として、図8で示した液晶表示装置1000が構成される。
すなわち、TFT基板1004と、TFT基板1004と対向して配置される対向基板1006と、TFT基板1004と対向基板1006との間に挟持される液晶層1005とを主要構成として含んで液晶表示装置1000が構成される。
この液晶表示装置1000は、実施の形態1〜実施の形態8で示したTFT基板101〜108のうち、いずれかを構成要素とすることにより、高い信頼性を発揮することができる。
<その他>
以上説明した実施の形態1〜実施の形態8では、半導体チャネル層8,8X及び8Yの酸化物半導体膜として、InとGaとZnを含む酸化物であるInGaZnO膜を用いたが、これに限ることなく、他にもZnO膜を用いることができる。さらにこれらに限らず、In−Zn−O系、In−Ga−O系、In−Mg(マグネシウム)−O系、及びGa−Zn−O系の2元系金属の酸化物や、In−Al−Zn−O系、In−Sn−Zn−O系、あるいはIn−Zn−Oに希土類元素を添加した3元系金属の酸化物、さらにIn−Ga−Sn−Zn−O系、In−Ga−Al−Zn−O系、In−Ga−Mg−Zn−O系の4元系金属の酸化物等からなる酸化物半導体を用いることができる。
さらに、上述した実施の形態で説明した絶縁性AlNまたは低抵抗AlNに近い格子定数を有する材料であれば、酸化物半導体以外にも、窒化物半導体や、その他の化合物半導体も用いることができる。
また、実施の形態1〜実施の形態8では、LCDに好適に用いられるTFT基板の例について説明したが、LCDに限らず、例えば画素表示部分を変形することで、有機ELやマイクロLED(Light Emitting Diode)を用いた表示装置にも好適に実施することができる。
また、実施の形態1〜実施の形態8では、TFT基板の各画素に対応した画素用TFTの構成例について説明したが、例えば、同一のTFT基板に、画素用TFTだけでなく駆動回路用の駆動用TFTが一体的に構成される場合には、駆動用TFTについても、実施の形態1〜実施の形態8のTFT基板101〜108の構成を適用することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。