JP2022191755A - 半導体装置 - Google Patents

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Tetsuro Kikuchi
徹 大東
Toru Daito
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Masahiko Suzuki
節治 西宮
Setsuji Nishimiya
健吾 原
Kengo Hara
仁志 高畑
Hitoshi Takahata
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Abstract

【課題】高い移動度を有し、信頼性の低下を抑制し得る薄膜トランジスタを備えた半導体装置を提供する。【解決手段】半導体装置の各第１薄膜トランジスタは、下部電極と、チャネル領域、第１および第２コンタクト領域を含む第１酸化物半導体層と、チャネル領域上にゲート絶縁層を介して配置されたゲート電極と、第１コンタクト領域および第２コンタクト領域にそれぞれ接続されたソース電極およびドレイン電極とを有し、基板の法線方向から見たとき、チャネル領域の少なくとも一部は下部電極に重なり、第１および第２コンタクト領域の少なくとも一方は下部電極よりも外側に位置し、チャネル領域は、下層と、下層とゲート絶縁層との間に位置する上層と、下層および上層の間に配置され、下層および上層よりも移動度の高い高移動度層とを含む積層構造を有し、チャネル領域において、上層の厚さｔｂは下層の厚さｔａの１／３以下であり、高移動度層の厚さｔｍは下層の厚さｔａの１／２以下である。【選択図】図１Ｂ

Description

本発明は、酸化物半導体を用いた薄膜トランジスタを備えた半導体装置、およびそのような薄膜トランジスタを備えたアクティブマトリクス基板に関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなＴＦＴ（以下、「画素ＴＦＴ」）としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
一方、駆動回路などの周辺回路を、基板上にモノリシック（一体的）に設ける技術が知られている。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。本明細書では、アクティブマトリクス基板にモノリシックに形成された周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。従って、酸化物半導体ＴＦＴは、画素ＴＦＴのみでなく、回路ＴＦＴとしても好適に用いられ得る。
酸化物半導体ＴＦＴの多くは、ボトムゲート構造を有しているが、トップゲート構造を有する酸化物半導体ＴＦＴも提案されている。トップゲート構造では、酸化物半導体層の一部上にゲート絶縁層を介してゲート電極（上部ゲート）が設けられる。例えば特許文献１は、トップゲート構造を有し、かつ、複数の酸化物半導体層を積層させてなる積層半導体層を活性層とする酸化物半導体ＴＦＴを開示している。なお、本明細書では、積層半導体層を活性層とするＴＦＴ構造を「積層チャネル構造」と呼ぶことがある。
特開２０１３－０２１３１２２号公報
トップゲート構造を有する酸化物半導体ＴＦＴでは、活性層となる酸化物半導体層の基板側に、遮光層として機能し得る下部電極が設けられることがある。下部電極を、さらなるゲート電極（下部ゲート）として機能させる場合もある。
本発明者が検討したところ、上記のようなＴＦＴ構造では、下部電極によって生じる段差に起因して、酸化物半導体ＴＦＴの特性にばらつきが生じ、信頼性が低下する場合があることを分かった。しかしながら、段差の影響を抑えるために、活性層となる酸化物半導体層を単に厚くすると、ＴＦＴとしての移動度が低下したり、閾値電圧がシフトしたりすることがあり、所望のＴＦＴ特性が得られない可能性がある。
本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、高い移動度を有し、かつ、信頼性の低下を抑制し得る薄膜トランジスタを備えた半導体装置を提供する。
本明細書は、以下の項目に記載の半導体装置を開示している。
［項目１］
基板と、前記基板に支持された少なくとも１つの第１薄膜トランジスタとを備え、
各第１薄膜トランジスタは、
前記基板上に形成された下部電極と、
前記下部電極上に、下部絶縁層を介して配置された第１酸化物半導体層であって、前記基板の法線方向から見たとき、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを含む、第１酸化物半導体層と、
前記第１酸化物半導体層の前記チャネル領域上に、第１ゲート絶縁層を介して配置された第１ゲート電極と、
前記第１コンタクト領域に電気的に接続された第１ソース電極と、
前記第２コンタクト領域に電気的に接続された第１ドレイン電極と、を有し、
前記基板の法線方向から見たとき、前記第１酸化物半導体層の前記チャネル領域の少なくとも一部は前記下部電極に重なり、前記第１コンタクト領域および前記第２コンタクト領域の少なくとも一方は、前記下部電極よりも外側に位置し、
前記第１酸化物半導体層の前記チャネル領域は、下層と、前記下層と前記第１ゲート絶縁層との間に位置する上層と、前記下層および前記上層の間に配置され、前記下層および前記上層よりも高い移動度を有する高移動度層と、を含む積層構造を有し、
前記チャネル領域において、前記上層の厚さｔｂは、前記下層の厚さｔａの１／３以下であり、前記高移動度層の厚さｔｍは、前記下層の厚さｔａの１／２以下である、半導体装置。
［項目２］
前記高移動度層の厚さｔｍは、４ｎｍ以上１２ｎｍ以下である、項目１に記載の半導体装置。
［項目３］
前記上層の厚さｔｂは、前記下層の厚さｔａの１／１０以上である、項目１または２に記載の半導体装置。
［項目４］
前記上層の厚さｔｂは、前記高移動度層の厚さｔｍの２／５以上３／２以下である、項目１から３のいずれかに記載の半導体装置。
［項目５］
前記第１酸化物半導体層の前記チャネル領域の厚さは、３０ｎｍ以上である、項目１から４のいずれかに記載の半導体装置。
［項目６］
前記上層の厚さｔｂは、２ｎｍ以上１２ｎｍ以下である、項目１から５のいずれかに記載の半導体装置。
［項目７］
前記第１酸化物半導体層は、前記基板の法線方向から見たとき、
前記チャネル領域と前記第１コンタクト領域および前記第２コンタクト領域との間に、前記チャネル領域よりも比抵抗の小さい低抵抗部分を含み、
前記低抵抗部分は、少なくとも前記高移動度層および前記下層を含む、項目１から６のいずれかに記載の半導体装置。
［項目８］
前記低抵抗部分の上面に、前記高移動度層が露出している、項目７に記載の半導体装置。
［項目９］
前記第１ゲート絶縁層の厚さは、前記下部絶縁層の厚さよりも小さい、項目１から８のいずれかに記載の半導体装置。
［項目１０］
前記下部電極は、前記第１ゲート電極に電気的に接続されている、項目１から９のいずれかに記載の半導体装置。
［項目１１］
前記半導体装置は、前記基板に支持された少なくとも１つの第２薄膜トランジスタをさらに備え、
前記各第２薄膜トランジスタは、
前記第１酸化物半導体層とは別層の第２酸化物半導体層と、
前記第２酸化物半導体層の一部上に第２ゲート絶縁層を介して配置された第２ゲート電極と、を有し、
前記第２ゲート絶縁層は、第１の絶縁膜と、前記第１の絶縁膜上に配置された第２の絶縁膜とを含む積層構造を有しており、
前記各第１薄膜トランジスタの前記第１ゲート絶縁層は、前記第２の絶縁膜を含み、かつ、前記第１の絶縁膜を含んでおらず、
前記各第１薄膜トランジスタは、前記第１酸化物半導体層と前記下部絶縁層との間に、前記第１の絶縁膜からなる絶縁層をさらに備える、項目１から１０のいずれかに記載の半導体装置。
［項目１２］
前記第１酸化物半導体層の側面と前記絶縁層の側面とは整合している、項目１１に記載の半導体装置。
［項目１３］
前記第２酸化物半導体層は、前記第１酸化物半導体層の前記高移動度層よりも低い移動度を有する、項目１１または１２に記載の半導体装置。
［項目１４］
前記半導体装置は、アクティブマトリクス基板である、項目１０から１３のいずれかに記載の半導体装置。
［項目１５］
前記半導体装置は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置し、周辺回路を含む非表示領域とを有するアクティブマトリクス基板であり、前記アクティブマトリクス基板は、
前記非表示領域に配置され、前記周辺回路を構成する複数の回路ＴＦＴと、
それぞれが、前記複数の画素領域の対応する１つに配置された複数の画素ＴＦＴと、を備え、
前記複数の回路ＴＦＴは、前記少なくとも１つの第１薄膜トランジスタを含み、
前記複数の画素ＴＦＴは、前記少なくとも１つの第２薄膜トランジスタを含む、項目１１から１３のいずれかに記載の半導体装置。
本発明の一実施形態によると、高い移動度を有し、かつ、特性ばらつきを低減し得る、または、信頼性の低下を抑制し得る薄膜トランジスタを備えた装置が提供される。
第１の実施形態における酸化物半導体ＴＦＴ１０１の一例を示す模式的な平面図である。 図１Ａに示すＩ－Ｉ’線における断面図である。 酸化物半導体層７の拡大断面図である。 図１Ａに示すＩＩＩ－ＩＩＩ’線における、ゲート接続部の断面図である。 ＴＦＴ１０１の製造方法の一例を説明する工程断面図である。 ＴＦＴ１０１の製造方法の一例を説明する工程断面図である。 ＴＦＴ１０１の製造方法の一例を説明する工程断面図である。 ＴＦＴ１０１の製造方法の一例を説明する工程断面図である。 ＴＦＴ１０１の製造方法の一例を説明する工程断面図である。 ＴＦＴ１０１の製造方法の一例を説明する工程断面図である。 測定用ＴＦＴにおける厚さ比（ｔｂ／ｔａ）と移動度との関係を示す図である。 測定用ＴＦＴにおける上層の厚さｔｂと、閾値電圧のプラスシフト量ΔＶｔｈ（＋）との関係を示す図である。 測定用ＴＦＴにおける厚さ比（ｔｍ／ｔａ）と、閾値電圧のプラスシフト量ΔＶｔｈ（＋）との関係を示す図である。 測定用ＴＦＴにおける高移動度層の厚さｔｍと閾値電圧のマイナスシフト量ΔＶｔｈ（－）との関係を示す図である。 測定用ＴＦＴにおける厚さ比（ｔｍ／ｔａ）と閾値電圧のマイナスシフト量ΔＶｔｈ（－）との関係を示す図である。 測定用ＴＦＴにおける高移動度層の厚さｔｍと移動度との関係を示す図である。 測定用ＴＦＴにおける厚さ比（ｔｍ／ｔａ）と移動度との関係を示す図である。 測定用ＴＦＴにおける厚さ比（ｔｂ／ｔｍ）と移動度との関係を示す図である。 アクティブマトリクス基板１０００の平面構造の一例を示す概略図である。 第２の実施形態におけるＴＦＴ２０１およびＴＦＴ２０２を例示する断面図である。 ＴＦＴ２０１およびＴＦＴ２０２の製造方法の一例を説明する工程断面図である。 ＴＦＴ２０１およびＴＦＴ２０２の製造方法の一例を説明する工程断面図である。 ＴＦＴ２０１およびＴＦＴ２０２の製造方法の一例を説明する工程断面図である。 ＴＦＴ２０１およびＴＦＴ２０２の製造方法の一例を説明する工程断面図である。 ＴＦＴ２０１およびＴＦＴ２０２の製造方法の一例を説明する工程断面図である。 ＴＦＴ２０１およびＴＦＴ２０２の製造方法の一例を説明する工程断面図である。 ＴＦＴ２０１およびＴＦＴ２０２の製造方法の一例を説明する工程断面図である。
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態の半導体装置を説明する。本実施形態の半導体装置は、基板と、基板に支持された酸化物半導体ＴＦＴとを備える。酸化物半導体ＴＦＴは、積層チャネル構造を有する。本実施形態の半導体装置は、少なくとも１つの酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板などの回路基板、各種表示装置、電子機器などに広く含む。以下では、酸化物半導体ＴＦＴが、活性層を挟んで２つのゲート電極を有するダブルゲート構造を有する例を説明するが、本実施形態の酸化物半導体ＴＦＴの構造は、ダブルゲート構造に限定されず、トップゲート構造であってもよい。
図１Ａは、本実施形態の半導体装置の一例を示す模式的な平面図であり、図１Ｂは、図１Ａに示すＩ－Ｉ’線における断面図である。
本実施形態の半導体装置は、基板１と、基板１に支持された酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と呼ぶ）１０１とを備える。
ＴＦＴ１０１は、基板１上に形成された下部電極３と、下部電極３を覆う下部絶縁層５と、下部絶縁層５上に配置された酸化物半導体層７と、酸化物半導体層７一部上に、ゲート絶縁層９を介して配置されたゲート電極ＧＥとを備える。酸化物半導体層７のうち、基板１の法線方向から見たとき、ゲート電極ＧＥに重なる部分を「チャネル領域７ｃ」と呼ぶ。ＴＦＴ１０１は、また、酸化物半導体層７に電気的に接続されたソース電極ＳＥおよびドレイン電極ＤＥをさらに備えてもよい。
酸化物半導体層７は、基板１の法線方向から見たとき、チャネル領域７ｃを含む領域７０と、チャネル領域７ｃの両側に位置する第１領域７１および第２領域７２とを含む。第１領域７１および第２領域７２は、チャネル領域７ｃを含む領域（以下、「高抵抗領域」）７０よりも比抵抗の小さい低抵抗領域であってもよい。低抵抗領域は、導体領域であってもよい。
第１領域７１は、ソース電極ＳＥに電気的に接続される領域（以下、「第１コンタクト領域」）７ｓを含む。第２領域７２は、ドレイン電極ＤＥに電気的に接続される領域（以下、「第２コンタクト領域」）７ｄを含む。第１コンタクト領域７ｓはソース電極ＳＥに直接接し、第２コンタクト領域７ｄはドレイン電極ＤＥに直接接していてもよい。
なお、ＴＦＴ１０１が回路内に設けられている場合、第１コンタクト領域７ｓおよび／または第２コンタクト領域７ｄは、回路内の配線または電極に直接接続されていてもよい。その場合、回路内の配線・電極のうち第１コンタクト領域７ｓに接続される部分をソース電極ＳＥ、第２コンタクト領域７ｄに接続される部分をドレイン電極ＤＥと呼ぶことがある。
酸化物半導体層７は、下部電極３上に下部絶縁層５を介して配置されている。基板１の法線方向から見たとき、酸化物半導体層７の一部のみが下部電極３に重なっている。このため、基板１に垂直な断面において、酸化物半導体層７は、下部電極３の形状を反映した段差ｓを有し得る。段差ｓは、例えば、酸化物半導体層７のうち下部電極３の上方に位置する部分の周囲に形成され得る。酸化物半導体層７の下面において、基板１の法線方向における段差ｓの高さは、例えば下部電極３の厚さの１／３以上１未満であってもよい。
基板１の法線方向から見たとき、チャネル領域７ｃの少なくとも一部は下部電極３に重なり、第１コンタクト領域７ｓおよび第２コンタクト領域７ｄの少なくとも一方は、下部電極３よりも外側に位置してもよい。基板１の法線方向から見たとき、下部電極３のエッジは、チャネル領域７ｃをチャネル幅方向に横切ってもよいし、チャネル領域７ｃと第１コンタクト領域７ｓおよび／または第２コンタクト領域７ｄとの間に位置する低抵抗部分をチャネル幅方向に横切ってもよい。酸化物半導体層７の段差ｓは、下部電極３のエッジに対応して、第１コンタクト領域７ｓと第２コンタクト領域７ｄとの間に形成され得る。この例では、基板１の法線方向から見たとき、チャネル領域７ｃ全体が下部電極３に重なり、第１コンタクト領域７ｓおよび第２コンタクト領域７ｄは、それぞれ、段差ｓよりも外側に位置している。チャネル領域７ｃの上面は、第１コンタクト領域７ｓおよび第２コンタクト領域７ｄの上面よりも高い位置にある。
酸化物半導体層７は、積層構造を有する積層半導体層である。この例では、酸化物半導体層７は、下部酸化物半導体層（以下、単に「下層」）Ｌａと、下層Ｌａとゲート絶縁層９との間に位置する上部酸化物半導体層（以下、単に「上層」）Ｌｂと、上層Ｌｂおよび下層Ｌａの間に位置する中間酸化物半導体層Ｌｍとを含む３層構造を有する。中間酸化物半導体層Ｌｍは、上層Ｌｂおよび下層Ｌａよりも高い移動度を有する。以下では、中間酸化物半導体層Ｌｍを「高移動度層」と呼ぶ。また、上層Ｌｂおよび下層Ｌａを「低移動度層」と総称することがある。酸化物半導体層７の積層構造は、上記３層を所定の順序で含んでいればよく、４層以上の酸化物半導体層を含んでもよい。図１Ｂに示す例では、酸化物半導体層７は３層構造であり、上層Ｌｂはゲート絶縁層９に直接接している。
本実施形態では、酸化物半導体層７のうち少なくともチャネル領域７ｃが上記積層構造を有していればよい。例えば、第１領域７１および第２領域７２は、高移動度層Ｌｍおよび下層Ｌａを含むが、上層Ｌｂを含んでいなくてもよい。酸化物半導体層７の積層構造については後で詳述する。
ゲート絶縁層９は、酸化物半導体層７の少なくともチャネル領域７ｃ上に配置されている。この例では、酸化物半導体層７は、チャネル領域７ｃを含む高抵抗領域７０を覆い、かつ、低抵抗領域である第１領域７１および第２領域７２を露出するように配置されている。このような構造は、ゲート絶縁層９をマスクとして酸化物半導体層７の低抵抗化処理を行うことで得られる。
ゲート電極ＧＥは、ゲート絶縁層９上に、基板１の法線方向から見たとき、酸化物半導体層７のチャネル領域７ｃに重なるように配置されている。ゲート電極ＧＥは、基板１の法線方向から見たとき、チャネル領域７ｃに重なり、第１領域７１および第２領域７２を露出するように配置されていてもよい。ゲート電極ＧＥの側面はゲート絶縁層９の側面に整合していてもよい。このような構造は、例えばゲート電極ＧＥのパターニングを行った後、ゲート電極ＧＥと同じマスクを利用して（またはゲート電極ＧＥをマスクとして）ゲート絶縁層９をパターニングすることで得られる。
基板１の法線方向から見たとき、酸化物半導体層７の高抵抗領域７０は、オフセット領域を含んでもよい。オフセット領域は、ゲート絶縁層９（またはそのテーパ部分）に重なるが、ゲート電極ＧＥに重ならない領域である。オフセット領域は、例えば、チャネル領域７ｃと低抵抗領域との間に位置する。
下部電極３は、例えば遮光層として機能し得る。下部電極３は、基板１の法線方向から見たとき、ＴＦＴ１０１のチャネル領域７ｃと少なくとも部分的に重なっている。基板１の法線方向から見たとき、下部電極３はチャネル領域７ｃの全体に重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層７の特性劣化をより効果的に抑制できる。
下部電極３は、ＴＦＴ１０１の下部ゲート電極として機能してもよい。図示する例では、下部電極３は、後述するゲート接続部ＧＣにおいて、ゲート電極ＧＥに電気的に接続されている。このとき、下部絶縁層５は、ゲート絶縁層（「下部ゲート絶縁層」とも呼ぶ。）として機能する。このように、酸化物半導体層７を挟んで２つのゲート電極（上部ゲート電極および下部デート電極）を有するＴＦＴ構造を「ダブルゲート構造」と呼ぶ。
なお、下部電極３は、固定電位（例えばソース電位）に固定されていてもよいし、電気的にフローティング状態であってもよい。このように、酸化物半導体層７の基板１と反対側のみにゲート電極（上部ゲート電極）ＧＥを有するＴＦＴ構造を「トップゲート構造」と呼ぶ。
下部絶縁層５は、ゲート絶縁層９よりも厚いことが好ましい。これにより、下部電極３に起因して形成される酸化物半導体層７の段差ｓを低減できる。また、ゲート絶縁層９を薄くすることにより、ＴＦＴ１０１のオン特性を確保できる。
酸化物半導体層７、酸化物半導体層７およびゲート電極ＧＥは、層間絶縁層１０で覆われていてもよい。層間絶縁層１０として、酸化物半導体を還元し得る還元性の絶縁膜（例えば窒化珪素膜）を用いてもよい。これにより、酸化物半導体層７のうち層間絶縁層１０に接する部分の比抵抗の上昇を抑制できる。
ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁層１０上に配置されていてもよい。図示する例では、層間絶縁層１０には、第１コンタクト領域７ｓを露出する第１開口部ｐｓと、第２コンタクト領域７ｄを露出する第２開口部ｐｄとが形成されている。ソース電極ＳＥは、層間絶縁層１０の上および第１開口部ｐｓ内に形成され、第１開口部ｐｓ内で酸化物半導体層７の第１コンタクト領域７ｓに接続されている。ドレイン電極ＤＥは、層間絶縁層１０の上および第２開口部ｐｄ内に形成され、第２開口部ｐｄ内で酸化物半導体層７の第２コンタクト領域７ｄに接続されている。なお、図示する例では、ソース電極ＳＥおよびドレイン電極ＤＥは同じ導電膜を用いて（すなわち同層に）形成されているが、これらは互いに異なる導電膜を用いて（すなわち別層に）形成されていてもよい。
＜酸化物半導体層７の積層構造＞
上述したように、本実施形態における酸化物半導体層７は、基板１側（下部絶縁層５側）から、下層Ｌａ、高移動度層Ｌｍおよび上層Ｌｂをこの順で含む積層構造を有する。高移動度層Ｌｍは、上層Ｌｂおよび下層Ｌａよりも高い移動度を有する。言い換えると、高移動度層Ｌｍは、上層Ｌｂおよび下層Ｌａよりも低いバンドギャップを有する。なお、高移動度層Ｌｍは相対的に高い移動度を有していればよく、高移動度層Ｌｍの移動度は特に限定されない。高移動度層Ｌｍの移動度は、例えば１０ｃｍ２／Ｖｓ以上であってもよい。
酸化物半導体層７のうち少なくともチャネル領域７ｃが上記積層構造を有していればよい。例えば、酸化物半導体層７は、ゲート絶縁層９と下部絶縁層５との間において、上記積層構造を有していればよい。本明細書では、チャネル領域７ｃにおける上層Ｌｂ、下層Ｌａおよび高移動度層Ｌｍの厚さを、それぞれ、厚さｔｂ、ｔａ、ｔｍとする。
本実施形態では、酸化物半導体層７のチャネル領域７ｃにおいて、下層Ｌａの厚さは、上層Ｌｂおよび高移動度層Ｌｍの厚さよりも大きい。上層Ｌｂの厚さｔｂは、下層Ｌａの厚さｔａの１／３以下であり、高移動度層Ｌｍの厚さｔｍは、下層Ｌａの厚さｔａの１／２以下であってもよい。
Figure 2022191755000002
＜積層構造による効果＞
酸化物半導体層７のチャネル領域７ｃが上記積層構造を有することで、所望のＴＦＴ特性（閾値電圧およびＴＦＴ移動度）を確保しつつ、下部電極３に起因して生じる酸化物半導体層７の段切れを抑制できる。なお、本明細書では、ＴＦＴとしての移動度を「ＴＦＴ移動度」と呼び、酸化物半導体材料自体の移動度と区別する。
下部電極（遮光層）を有する従来のＴＦＴでは、下部電極に起因して酸化物半導体層に段差が生じ、酸化物半導体層の段切れの要因となり得るという問題があった。特に、酸化物半導体層のうちソース－ドレイン間に位置する部分に段切れが生じると、ＴＦＴの特性や信頼性が低下するおそれがあった。これを防ぐために、酸化物半導体層の厚さをある程度大きくする（例えば３０ｎｍ以上）ことが考えられる。しかしながら、本発明者が検討したところ、酸化物半導体層を単に厚くするだけでは、段切れ以外の理由によって、所望のＴＦＴ特性が得られなかったり、信頼性が低下したりする場合がある。例えば高い移動度を有する高移動度酸化物半導体層からなる単層構造の活性層を有するＴＦＴでは、高移動度酸化物半導体層を厚くすると、バックライト光による劣化（光劣化）に起因してＴＦＴの閾値電圧がマイナス側にシフトする可能性がある。
これに対し、本実施形態では、ＴＦＴ１０１の活性層は、上記（１）を満たす積層構造を有する。すなわち、
（Ｉ－１）高移動度層Ｌｍよりも基板１側に、相対的に厚い下層Ｌａを有し、かつ、
（Ｉ－２）高移動度層Ｌｍ上に、相対的に薄い（ここでは、下層Ｌａの１／３以下の厚さを有する）上層Ｌｂを有する。
（Ｉ－１）の構成により、高移動度層Ｌｍの厚さｔｍを増大させずに、酸化物半導体層７のトータル厚さを増加させることができる。酸化物半導体層７のトータル厚さを増加させることができるので、酸化物半導体層７の段切れを抑制できる。また、高移動度層Ｌｍの厚さを大幅に増加させる必要がないので、高移動度層Ｌｍの光劣化による閾値電圧のマイナスシフトを抑制できる。さらに、高移動度層Ｌｍは、相対的に厚い下層Ｌａよりもゲート絶縁層９側に位置するので、下層Ｌａを設けることによる移動度の低下を抑制できる。
また、（Ｉ－２）により、ゲート絶縁層９の成膜によって、高移動度層Ｌｍのチャネルとなる部分が受けるダメージを低減できる。また、ゲート絶縁層９のパターニング時に、酸化物半導体層７の低抵抗領域（第１領域７１および第２領域７２）の表面部分がオーバーエッチングされることがあるが、そのような場合でも、高移動度層Ｌｍを除去せずに残存させることが可能になる。高移動度層Ｌｍの低抵抗化によって生じる低抵抗領域は、低移動度層の低抵抗領域よりも比抵抗が小さいので、高移動度層Ｌｍを含む低抵抗領域を形成することで、低抵抗領域の抵抗をより小さくできる。この結果、ＴＦＴ１０１のオン抵抗を低減できる。なお、上層Ｌｂは薄いので、高移動度層Ｌｍとゲート絶縁層９との間に上層Ｌｂを設けてもＴＦＴ１０１の移動度を高く維持できる。
＜酸化物半導体層７の各層の厚さ＞
以下、酸化物半導体層７のチャネル領域７ｃにおける各層の厚さを説明する。酸化物半導体層７のうちチャネル領域７ｃの外側に位置する部分、例えばゲート絶縁層９の外側に位置する部分では、上層Ｌｂ、高移動度層Ｌｍまたは下層Ｌａが部分的に除去されて薄膜化されていたり、上層Ｌｂや高移動度層Ｌｍが全体的に除去されて存在していないことがある。
図２は、酸化物半導体層７のチャネル領域７ｃの拡大断面図である。チャネル領域７ｃにおける、上層Ｌｂ、高移動度層Ｌｍおよび下層Ｌａは、それぞれ、厚さｔｂ、厚さｔｍ、厚さｔａを有する。チャネル領域７ｃ全体の厚さ、すなわち下部絶縁層５上面からゲート絶縁層９下面までの厚さを「トータル厚さＴ」とする。この例では、トータル厚さＴは、上層Ｌｂ、高移動度層Ｌｍおよび下層Ｌａの合計厚さである。
酸化物半導体層７のチャネル領域７ｃのトータル厚さＴ（ここでは、３層の合計厚さ）は、下部電極３および下部絶縁層５の厚さにもよるが、例えば３０ｎｍ以上であってもよい。これにより、酸化物半導体層７の段切れをより効果的に抑制できる。酸化物半導体層７の厚さＴは、より好ましくは４０ｎｍ以上である。一方、トータル厚さＴが８０ｎｍ以下であれば、層間絶縁層１０などの上層に生じる段差を低減できる。また、下層Ｌａの厚さｔａの増大を抑えることができるので、下部電極３を下部ゲート電極として機能させることによってオン特性を高めることができる。
本実施形態では、下層Ｌａの厚さｔａは、上層Ｌｂおよび高移動度層Ｌｍの厚さｔｂ、ｔｍよりも大きい。下層Ｌａを厚くすることで、トータル厚さＴを所定の厚さまで増加させることにより、段切れを抑制することが可能になる。
上層Ｌｂの厚さｔｂは、例えば、下層Ｌａの厚さｔａの１／３以下である。これにより、トータル厚さＴを確保しつつ、上層Ｌｂを高移動度層Ｌｍのゲート絶縁層９側に配置することによるオン電流の低下をより確実に抑制できる。一方、上層Ｌｂの厚さｔｂは、下層Ｌａの厚さｔａの１／１０以上であってもよい。１／１０以上であれば、ゲート絶縁層９の成膜による高移動度層Ｌｍのダメージをより効果的に抑制できる。また、ゲート絶縁層９のパターニング時に、オーバーエッチングによって高移動度層Ｌｍが除去されることを抑制できるので、高移動度層Ｌｍを含む低抵抗領域（図１Ｂに示す第１領域７１および第２領域７２）を形成できる。従って、低抵抗領域の抵抗をより小さくできるので、ＴＦＴのオン特性を向上できる。より好ましくは、上層Ｌｂの厚さｔｂは、下層Ｌａの厚さｔａの１／７以上であってもよい。
高移動度層Ｌｍの厚さｔｍは、例えば、下層Ｌａの厚さｔａの１／２以下であり、好ましくは１／３以下である。これにより、トータル厚さＴを確保しつつ、高移動度層Ｌｍの光劣化による閾値電圧のマイナスシフトをより効果的に抑制できる。一例として、高移動度層Ｌｍを薄くすることで、閾値電圧を０Ｖ付近に設定できるので、エンハンスメント特性を有しつつ、オン電流の高いＴＦＴ１０１が得られる。一方、高移動度層Ｌｍの厚さｔｍは、下層Ｌａの厚さｔａの１／７以上であってもよい。１／７以上であれば、電流経路を確保できるので、オン電流をより効果的に高めることができる。
上層Ｌｂの厚さｔｂは、例えば、高移動度層Ｌｍの厚さｔｍの２／５以上であってもよい。これにより、ゲート絶縁層９のパターニングによる高移動度層Ｌｍのダメージやオーバーエッチングをより効果的に抑制できる。上層Ｌｂの厚さｔｂは、高移動度層Ｌｍの厚さｔｍよりも大きくてもよいし、小さくてもよい。あるいは同程度であってもよい。高移動度層Ｌｍをより確実にチャネルとして機能させて、高いＴＦＴ移動度を実現するためには、上層Ｌｂの厚さｔｂは、例えば、高移動度層Ｌｍの厚さｔｍの３／２以下であってもよい。
上層Ｌｂの厚さｔｂは、２ｎｍ以上１２ｎｍ以下であってもよい。２ｎｍ以上であれば、高移動度層Ｌｍのダメージやオーバーエッチングをより効果的に抑制できる。１２ｎｍ以下であれば、高移動度層Ｌｍをより確実にチャネルとして機能させることができるので、高いＴＦＴ移動度が得られる。
高移動度層Ｌｍの厚さｔｍは、４ｎｍ以上１２ｎｍ以下であってもよい。４ｎｍ以上であれば、より確実に、高移動度層Ｌｍ内に電流経路を確保できるので、オン電流をより効果的に高めることができる。１２ｎｍ以下であれば、光劣化による閾値電圧のマイナスシフトをより効果的に抑制できる。
下層Ｌａの厚さｔａは、酸化物半導体層７のトータル厚さＴが所望の値となるように設定され得る。下層Ｌａの厚さｔａは、例えば６ｎｍ以上５０ｎｍ以下であってもよい。６ｎｍ以上であれば、酸化物半導体層７の厚さＴの増加により、酸化物半導体層７の段切れをより確実に抑制できる。５０ｎｍ以下であれば、下部電極３を下部ゲートとして機能させる場合に、オン電流をさらに高めることができる。
酸化物半導体層７の各層の好適な厚さの関係および厚さ範囲をまとめると以下の通りである。なお、下記の関係を全て満足しなくてもよい。上述したように、少なくとも、上述した（１）を満たすことで、一定の効果が得られる。
Figure 2022191755000003
３０ｎｍ≦Ｔ≦８０ｎｍ
２ｎｍ≦ｔｂ≦１２ｎｍ
４ｎｍ≦ｔｍ≦１２ｎｍ
６ｎｍ≦ｔａ≦５０ｎｍ
例えば後述する方法でＴＦＴ１０１を製造する場合、酸化物半導体層７の低抵抗化処理やゲート絶縁層９のパターニングなどによって、酸化物半導体層７のうちゲート絶縁層９で覆われていない部分が薄膜化されることがある。この結果、図１Ｂに例示されるように、酸化物半導体層７は、ゲート絶縁層９で覆われていない部分（ここでは低抵抗領域）で、下部絶縁層５とゲート絶縁層９との間に位置する部分（ここでは、高抵抗領域）７０よりも薄くなることがある。その場合でも、低抵抗領域のうち第１コンタクト領域７ｓおよび第２コンタクト領域７ｄとチャネル領域７ｃとの間に位置する部分（低抵抗部分）は、少なくとも高移動度層Ｌｍおよび下層ｂを含むことが好ましい。高移動度層Ｌｍを含むことで、低抵抗領域の抵抗をより小さくできる。
図１Ｂに示す例では、酸化物半導体層７は、チャネル領域７ｃで３層構造を有するが、基板１の法線方向から見たとき、ゲート絶縁層９に重なっていない部分では上層Ｌｂが除去され、高移動度層Ｌｍが露出している。この構造は、例えば、ゲート絶縁層９のエッチング時に、酸化物半導体層７の上層Ｌｂも除去することで得られる。これにより、高移動度層Ｌｍの表面の一部または全体が低抵抗領域（第１領域７１および第２領域７２）の表面に露出するので、低抵抗領域の抵抗をより小さくできる。
第１領域７１および第２領域７２に上層Ｌｂが薄く残ったり、上層Ｌｂが部分的に残ってもよい。このとき、第１領域７１および第２領域７２における高移動度層Ｌｍの厚さは、チャネル領域７ｃにおける厚さｔｍと同程度でもよい。一方、第１領域７１および第２領域７２において、上層Ｌｂが除去され、その下方にある高移動度層Ｌｍの表面部分も除去される場合がある。この場合、第１領域７１および第２領域７２における高移動度層Ｌｍの厚さは、チャネル領域７ｃにおける厚さｔｍよりも小さくなる。
さらに、図１Ｂに例示するように、第１コンタクト領域７ｓおよび第２コンタクト領域７ｄでは、上層Ｌｂおよび高移動度層Ｌｍが除去されていてもよい。この構造は、層間絶縁層１０のエッチング時に高移動度層Ｌｍも除去されることで得られる。下層Ｌａの表面部分も除去されてもよい。ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、高移動度層Ｌｍのうち開口部ｐｓ、ｐｄの側面に露出した部分と、下層Ｌａのうち開口部ｐｓ、ｐｄの底面に露出した部分とに直接接してもよい。これにより、ソース電極ＳＥおよび／またはドレイン電極ＤＥと酸化物半導体層７との接触面積を増加させ、かつ、ソース電極ＳＥおよび／またはドレイン電極ＤＥを高移動度層Ｌｍに直接接触させることで、コンタクト抵抗をより効果的に低減できる。
なお、酸化物半導体層７の構造は、図１Ｂに示す構造に限定されない。酸化物半導体層７の低抵抗領域の表面は、上層Ｌｂの表面でもよいし、下層Ｌａの表面でもよい。また、第１コンタクト領域７ｓおよび第２コンタクト領域７ｄでは、開口部ｐｓ、ｐｄの底面に高移動度層Ｌｍが露出していてもよい。あるいは、開口部ｐｓ、ｐｄは、酸化物半導体層７を貫通しており、ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、開口部ｐｓ、ｐｄの側面のみで酸化物半導体層７に接していてもよい。
＜酸化物半導体層７の各層の組成＞
本実施形態では、上層Ｌｂ、高移動度層Ｌｍおよび下層Ｌａの組成は、それぞれ、高移動度層Ｌｍが上層Ｌｂおよび下層Ｌａよりも高い移動度を示し得るよう設定されている。
低移動度層である上層Ｌｂおよび下層Ｌａは、Ｉｎ、ＧａおよびＺｎを含んでもよい。例えば低移動度層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を主として含み得る。上層Ｌｂおよび下層Ｌａの組成は同じでもよいし、互いに異なっていてもよい。高移動度層である高移動度層Ｌｍは、Ｉｎ－Ｚｎ－Ｏ系半導体層を主として含んでもよい。あるいは、高移動度層Ｌｍは、Ｓｎを含む酸化物半導体を主として含んでもよい。Ｓｎを含む酸化物半導体として、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体などが挙げられる。
上層Ｌｂおよび下層ＬａがＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を主として含み、高移動度層ＬｍがＩｎ－Ｚｎ－Ｏ系半導体を主として含む場合、上層Ｌｂおよび下層ＬａのそれぞれのＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体におけるＩｎの比率は、例えば、１／３以上であってもよい。上層Ｌｂおよび下層ＬａのそれぞれのＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体におけるＩｎ、ＧａおよびＺｎの比率（原子数比）は、例えば１：１：１、４：２：４等であってもよい。
上層Ｌｂおよび下層ＬａがＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を主として含み、高移動度層ＬｍがＳｎを含む酸化物半導体を主として含む場合、上層Ｌｂおよび下層ＬａにおけるＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の組成は特に限定されない。上層Ｌｂおよび下層ＬａにおけるＩｎ、ＧａおよびＺｎの比率は、例えば１：１：１、４：２：４、１：３：２、１：３：６等であってもよい。
ここで、Ｉｎを「第１金属元素」、ＧａおよびＺｎを「第２金属元素」と呼ぶ。例えば、酸化物半導体における第１金属元素の比率が高いほど移動度が高くなり、第２金属元素の比率が高いほど、移動度は下がるが結晶性が高くなる傾向が知られている。従って、酸化物半導体が、第１金属元素と、第２金属元素のうちの少なくとも１つ（ＧａまたはＺｎ）とを含む場合、これらの金属元素の比率を調整することで、所望の移動度を有する酸化物半導体層を形成できる。
高移動度層Ｌｍに含まれる全金属元素に対するＩｎの原子数比は、下層Ｌａおよび下層Ｌａに含まれる全金属元素に対するＩｎの原子数比よりも大きくてもよい。一例として、高移動度層Ｌｍに含まれる全金属元素に対する第１金属元素の原子数比は、第２金属元素の原子数比以上であってもよい。好ましくは、第１金属元素の原子数比は第２金属元素の原子数比よりも大きくてもよい。一方、上層Ｌｂおよい下層Ｌａに含まれる全金属元素に対する第１金属元素の原子数比は、第２金属元素の原子数比以下であってもよい。
高移動度層Ｌｍ、下層Ｌａ、上層Ｌｂが上記の組成を有することで、高移動度層Ｌｍは、下層Ｌａおよび上層Ｌｂよりも高い移動度を有し、チャネル層として機能し得る。一方、上層Ｌｂおよび下層Ｌａは、高移動度層Ｌｍよりも高い結晶性を有する高結晶化層であり、エッチング耐性やバリア性に優れる。従って、例えばゲート絶縁層９およびゲート電極ＧＥのパターニング工程において、上層Ｌｂは、高移動度層Ｌｍの保護層および犠牲層として機能し得る。
なお、高移動度層Ｌｍと下層Ｌａおよび上層Ｌｂとは、同じ組成を有してもよい。この場合でも、例えば、各酸化物半導体層の形成条件や結晶構造を異ならせることで、高移動度層Ｌｍの移動度を、下層Ｌａおよび上層Ｌｂよりも高くすることも可能である。
＜ゲート接続部ＧＣ＞
ＴＦＴ１０１の下部電極３は、下部ゲートとして機能させてもよい。この場合、半導体装置の基板１上に、ＴＦＴ１０１のゲート電極ＧＥと下部電極３とを電気的に接続するゲート接続部ＧＣがさらに設けられていてもよい。
図３は、図１Ａに示すＩＩＩ－ＩＩＩ’における断面図であり、ゲート接続部ＧＣの断面構造を示す。
ゲート接続部ＧＣは、下部電極３に電気的に接続された下部接続部３ｇと、ゲート電極ＧＥに電気的に接続された上部接続部６ｇと、下部接続部３ｇおよび上部接続部６ｇを接続する接続電極８ｇとを備える。下部接続部３ｇは下部電極３と繋がっており、上部接続部６ｇはゲート電極ＧＥと繋がっていてもよい。下部電極３は、下部電極３の延設部または下部電極３と一体的に形成された配線の一部であってもよい。上部接続部６ｇは、ゲート電極ＧＥの延設部またはゲート電極ＧＥと一体的に形成された配線の一部であってもよい。接続電極８ｇは、ゲート電極ＧＥよりも上層に形成されていればよい。例えばソース電極ＳＥおよびドレイン電極ＤＥと同層であってもよいし、ソース電極ＳＥよりも上方に位置する層内に形成されていてもよい。
ゲート接続部ＧＣにおいて、上部接続部６ｇは、基板１の法線方向から見たとき、下部接続部３ｇに部分的に重なるように配置されている。下部接続部３ｇ上には、下部絶縁層５および層間絶縁層１０が延設されている。上部接続部６ｇと下部絶縁層５との間に、ゲート絶縁層９がさらに延設されていてもよい。下部絶縁層５、ゲート絶縁層９および層間絶縁層１０は、下部接続部３ｇのうち上部接続部６ｇに重なっていない領域の一部と、上部接続部６ｇの一部とを露出するコンタクトホールＣＨｇを有する。接続電極８ｇは、層間絶縁層１０上およびコンタクトホールＣＨｇ内に配置され、コンタクトホールＣＨｇ内で、上部接続部６ｇの露出部分および下部接続部３ｇの露出部分に接する。これにより、上部接続部６ｇと下部接続部３ｇとは、接続電極８ｇを介して電気的に接続される。
なお、ゲート接続部ＧＣの構造および配置は、図示する例に限定されない。上部接続部６ｇは直接下部接続部３ｇに接していてもよい。
＜ＴＦＴ１０１の製造方法＞
続いて、図４Ａ～図４Ｆを参照しながら、ＴＦＴ１０１の製造方法の一例を説明する。
図４Ａに示すように、基板１上に、下部電極３を含む下部メタル層を形成し、次いで、下部電極３を覆う下部絶縁層５を形成する。
具体的には、まず、基板（例えばガラス基板）１上に、スパッタ法などによって、図示しない下部導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、下部導電膜をパターニングすることにより、下部電極３を含む下部メタル層を得る。下部メタル層は、例えば図３に示す下部接続部３ｇを含んでもよい。
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
下部導電膜として、例えば、Ｔｉ膜（厚さ：３０ｎｍ）を下層、Ｃｕ膜（厚さ：３００ｎｍ）を上層とする積層膜を用いる。なお、下部導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
次いで、下部メタル層を覆うように下部絶縁層５を形成する。下部絶縁層５は、例えばＣＶＤ法等で形成される。ここでは、下部絶縁層５は、下部電極３の上面および側面の全体を覆うように配置される。前述したように、下部絶縁層５は、ゲート絶縁層９よりも厚くてもよい。下部絶縁層５の厚さは、例えば１５０ｎｍ以上５５０ｎｍ以下であってもよい。１５０ｎｍ以上であれば、下部電極３に起因して生じる酸化物半導体層７の段差をより効果的に低減できる。５５０ｎｍ以下であれば、特に下部電極３を下部ゲートとして機能させる場合に、下部ゲート絶縁層となる下部絶縁層５を薄くすることで、オン電流をより効果的に高めることができる。
下部絶縁層５としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層５は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、厚さ５０ｎｍのＳｉＯ２膜を上層、厚さ３００ｎｍのＳｉＮｘ膜を下層とする積層膜を用いる。このように、下部絶縁層５の最上層（すなわち酸化物半導体層と接する層）として、酸素を含む絶縁層（例えばＳｉＯ２などの酸化物層）を用いると、酸化物半導体層７に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層７の酸素欠損を低減できる。
次に、図４Ｂに示すように、下部絶縁層５上に、積層構造を有する酸化物半導体層７を形成する。
具体的には、まず、スパッタ法を用いて、下部絶縁層５側から下部酸化物半導体膜、中間酸化物半導体膜および上部酸化物半導体膜を形成することにより、積層膜を形成する。各酸化物半導体膜は、それぞれ、下層Ｌａ、高移動度層Ｌｍおよび上層Ｌｂに対応する組成および厚さを有する。各酸化物半導体膜は、結晶質酸化物半導体膜であってもよいし、非晶質酸化物半導体膜であってもよい。酸化物半導体の積層膜に対してアニール処理を行ってもよい。ここでは、大気雰囲気中、２００℃以上５００℃以下の温度で熱処理を行う。熱処理時間は、例えば３０分以上２時間以下である。この後、積層膜のパターニングを行う。積層膜のパターニングは、例えば、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液、あるいは、シュウ酸系エッチング液を用いたウェットエッチングで行ってもよい。これにより、下部絶縁層５側から、下層Ｌａ、酸化物半導体層７および上層Ｌｂをこの順で含む酸化物半導体層７を得る。酸化物半導体層７は、基板１の法線方向から見たとき、下部電極３を跨ぐように延びている。図示するように、酸化物半導体層７は、下部電極３のエッジに起因する段差ｓを有し得る。
次いで、図４Ｃに示すように、酸化物半導体層７の一部上に、ゲート絶縁層９およびゲート電極ＧＥを形成する。
まず、酸化物半導体層７を覆うように、不図示のゲート絶縁膜およびゲート用導電膜をこの順で形成する。
ゲート絶縁膜として、下部絶縁層５と同様の絶縁膜（下部絶縁層５として例示した絶縁膜）を用いることができる。ここでは、ゲート絶縁膜として、例えばＣＶＤ法により、酸化珪素（ＳｉＯ２）層を形成する。絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層７のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。ゲート絶縁膜の厚さ（すなわちゲート絶縁層９の厚さ）は、例えば８０ｎｍ以上２５０ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下であってもよい。ゲート絶縁層９を薄く（例えば２００ｎｍ以下）することで、高移動度層Ｌｍ上に上層Ｌｂが配置されることよるオン電流の低下を補償できるので、高いオン電流を維持できる。１００ｎｍ以上であれば、信頼性を高めることができる。
ゲート用導電膜として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ゲート用導電膜は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ゲート用導電膜として、Ｔｉ膜を下層、Ｃｕ膜を上層とするＣｕ／Ｔｉ積層膜、あるいは、Ｍｏ膜を下層、Ｃｕ膜を上層とするＣｕ／Ｍｏ積層膜を用いてもよい。ゲート用導電膜の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。
次いで、公知のフォトリソ工程により、ゲート用導電膜のパターニングを行う。ここでは、ゲート用導電膜上にレジスト層を形成する。このレジスト層をマスクとして、ゲート用導電膜のエッチング（例えばウェットエッチング）を行う。これにより、ＴＦＴのゲート電極ＧＥを含むゲートメタル層を得る。ゲートメタル層は、図３に示す上部接続部６ｇを含んでもよい。
この後、上記レジスト層をマスクとして、または、ゲートメタル層をマスクとして、ゲート絶縁膜のパターニングを行い、ゲート絶縁層９を形成する。この方法によると、ゲート電極ＧＥの側面とゲート絶縁層９の側面は整合し得る。前述したように、ゲート絶縁層９のパターニング時に、酸化物半導体層７の表層部（例えば上層Ｌｂの一部または全部）がオーバーエッチングされる場合がある。高移動度層Ｌｍの表層部もオーバーエッチングされてもよい。ゲート絶縁層９のエッチング条件は、特に限定しないが、高移動度層Ｌｍが厚さ方向に亘って完全に除去されないように調整される。
なお、ゲート絶縁膜およびゲート用導電膜のパターニングを別々に行ってもよい。具体的には、ゲート用導電膜を形成する前に、ゲート絶縁膜のパターニングを行い、ゲート絶縁層９を形成する。次いで、ゲート絶縁層９を覆うようにゲート用導電膜を形成し、ゲート用導電膜をパターニングしてゲートメタル層を形成してもよい。あるいは、ゲート絶縁膜の成膜後、ゲート用導電膜を成膜し、ゲート用導電膜のパターニングを行う。その後、ゲート絶縁膜のパターニングを行ってゲート絶縁層９を形成してもよい。
続いて、酸化物半導体層７の低抵抗化処理を行ってもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、図４Ｄに示すように、基板１の主面の法線方向から見たとき、酸化物半導体層７のうちゲート電極ＧＥともゲート絶縁層９とも重なっていない領域（露出領域）は、これらと重なっている領域（ここではチャネルとなる領域）よりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。酸化物半導体層７のうち、抵抗化されずに半導体領域として残った領域（高抵抗領域）７０は、チャネル領域７ｃを含む。低抵抗領域は、チャネル領域７ｃのソース側およびドレイン側に位置する第１領域７１および第２領域７２を含む。
低抵抗化処理（プラズマ処理）の方法は上記に限定されない。例えば、還元性プラズマまたはドーピング元素を含むプラズマ（例えばアルゴンプラズマ）によって、酸化物半導体層７の露出領域の低抵抗化を行ってもよい。低抵抗化処理の方法および条件などは、例えば特開２００８－４０３４３号公報に記載されている。参考のために、特開２００８－４０３４３号公報の開示内容の全てを本明細書に援用する。なお、低抵抗化処理を行う代わりに、層間絶縁層１０を利用して、酸化物半導体層７の露出領域を低抵抗化させてもよい。
次いで、図４Ｅに示すように、酸化物半導体層７、ゲート絶縁層９およびゲートメタル層を覆う層間絶縁層１０を形成する。この後、層間絶縁層１０上にレジスト層を形成し、レジスト層をマスクとして、層間絶縁層１０のパターニングを行う。これにより、層間絶縁層１０に、酸化物半導体層７の第１コンタクト領域７ｓの一部を露出する第１開口部ｐｓと、第２コンタクト領域７ｄの一部を露出する第２開口部ｐｄとを形成する。
図示していないが、図３に示すゲート接続部ＧＣを形成する領域では、本パターニング工程で、層間絶縁層１０および下部絶縁層５のパターニングを行い、下部接続部３ｇの一部を露出するコンタクトホールＣＨｇを形成してもよい。下部絶縁層５は、層間絶縁層１０上のレジスト層およびゲートメタル層をマスクとしてエッチングされてもよい。この場合、下部絶縁層５の側面の一部は層間絶縁層１０の側面に整合し、下部絶縁層５の側面の他の一部は上部接続部６ｇに整合し得る。
層間絶縁層１０として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。層間絶縁層１０を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層７のうち層間絶縁層１０と接する領域（ここでは低抵抗領域）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１０として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。
層間絶縁層１０として、酸化物半導体を還元し得る絶縁層（例えば、窒化シリコン層などの水素供与性の層）を用いる場合、上述した低抵抗化処理を行わなくても、酸化物半導体層７のうち層間絶縁層１０と接する部分を、接していない部分よりも低抵抗化できる。
次いで、図４Ｆに示すように、層間絶縁層１０上に、不図示のソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行う。これにより、ソース電極ＳＥおよびドレイン電極ＤＥを含むソースメタル層を形成する。
ソース電極ＳＥは、層間絶縁層１０上および第１開口部ｐｓ内に配置され、第１開口部ｐｓ内で、酸化物半導体層７の第１コンタクト領域７ｓに接続される。ドレイン電極ＤＥは、層間絶縁層１０上および第２開口部ｐｄ内に配置され、第２開口部ｐｄ内で酸化物半導体層７の第２コンタクト領域７ｄに接続される。このようにして、ＴＦＴ１０１が製造される。
図示していないが、図３に示すゲート接続部ＧＣを形成する領域では、ソース用導電膜のパターニングにより、接続電極８ｇが形成され得る。接続電極８ｇは、コンタクトホールＣＨｇ内で下部接続部３ｇおよび上部接続部６ｇに接続される。
ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：５０～４００ｎｍ）を上層とする積層膜を用いる。Ｔｉ膜などのオーミック導電膜を最下層とする積層膜を用いると、ソースコンタクト部のコンタクト抵抗をより効果的に低減できる。
＜実施例および比較例＞
本発明者は、本実施形態における積層チャネル構造の効果を確認するために、複数の測定用ＴＦＴを作製し、これらのＴＦＴ特性の評価を行った。
ここでは、酸化物半導体層における各層の組成および厚さを異ならせた複数の測定用ＴＦＴを用いた。測定用ＴＦＴにおける酸化物半導体層７の各層の組成を表１に示す。
Figure 2022191755000004
（ｉ）上層および下層の厚さとＴＦＴ特性との関係
・ＴＦＴ移動度
表１に示す測定用ＴＦＴ（Ａ）として、高移動度層の厚さｔｍが一定であり、かつ、下層および上層の厚さｔａ、ｔｂを異ならせた複数のトランジスタＡ１～Ａ９を用い、酸化物半導体層７における厚さ比（ｔｂ／ｔａ）とＴＦＴ移動度との関係を調べた。トランジスタＡ１～Ａ９の酸化物半導体層７の各層の厚さおよび厚さ比ｔｂ／ｔａ、移動度の測定結果を表２に示す。
Figure 2022191755000005
図５は、トランジスタＡ１～Ａ９における、厚さ比（ｔｂ／ｔａ）と移動度との関係を示す図である。図５の横軸は、下層の厚さｔａに対する上層の厚さｔｂの比（ｔｂ／ｔａ）、縦軸は、最大値で規格化した移動度を表している。
図５に示す結果から分かるように、高移動度層上に上層を設けることで、上層を設けない場合（トランジスタＡ１）よりも移動度を高めることができる。これは、上層により、ゲート絶縁膜の成膜時に高移動度層が受けるダメージを低減できるからと考えられる。
また、厚さ比（ｔｂ／ｔａ）が所定の値に達するまでは、上層が厚くなるほど、ＴＦＴ移動度が高くなることが分かる。言い換えると、上層が薄いと、ＴＦＴ移動度が低下している。これは、上層が薄いと、ゲート絶縁膜のエッチング時に、高移動度層のうち低抵抗領域となる部分もエッチングされる結果、低抵抗領域の抵抗が高くなり、ＴＦＴとしての移動度が低下するからと考えられる。上層の厚さｔａは、厚さ比（ｔｂ／ｔａ）が例えば１／１０以上となるように設定されていてもよい。あるいは、上層の厚さｔｂは、２ｎｍ以上、例えば３ｎｍ以上であってもよい。これにより、上層を有していないトランジスタＡ１よりも高い移動度が得られることが分かる。
一方、厚さ比（ｔｂ／ｔａ）が所定の値（０．１７近傍）を超えると、上層が厚くなるほど、ＴＦＴ移動度が低くなることが分かる。上層の厚さｔｂが相対的に大きくなると、ゲート電極ＧＥの電位がＨｉｇｈレベルのとき、ゲート電極ＧＥによる電界が主に上層に主にかかるので、高移動度層にかかる電界が弱くなり、高移動度層に蓄積されるキャリアが減少する。この結果、上層が主にチャネルとして機能する（つまり、上層に電子が流れる）ことで、ＴＦＴとしての移動度が低くなるからと考えられる。高移動度層をより確実にチャネルとして機能させることで、上層に起因する移動度の低下を抑制するためには、厚さ比（ｔｂ／ｔａ）が１／３以下であることが好ましい。あるいは、厚さｔｂが１２ｎｍ以下、例えば１０ｎｍ以下であることが好ましい。
なお、下層を薄くすると（例えばトランジスタＡ６）、下部ゲートである下部電極３の電位がＨｉｇｈレベルのときに、下部電極３による電界が主に高移動度層にかかり、高移動度層にチャネルが形成され得る。しかしながら、下部電極３と酸化物半導体層７との間の下部ゲート絶縁層（下部絶縁層５）の厚さは、酸化物半導体層７とゲート電極ＧＥとの間の上部ゲート絶縁層９の厚さよりも大きいことから、ＴＦＴとしての移動度を高める効果は、上層を薄くする場合よりも小さくなる。例えば、トランジスタＡ５およびＡ６を比較すると、上層の薄いトランジスタＡ５の方が、下層の薄いトランジスタＡ６よりも高い移動度を有することが分かる。従って、酸化物半導体層７全体の厚さを確保しつつ、移動度を高めるには、上層を薄くする方が効果的である（（１）すなわちｔｂ＜ｔａ）。
・ＰＢＴストレスによる閾値電圧のプラスシフト
次いで、トランジスタＡ１～Ａ９にＰＢＴストレス（正バイアス加熱ストレス）試験を行い、ＰＢＴストレスによる閾値電圧Ｖｔｈのプラス方向への変化量（プラスシフト量）ΔＶｔｈ（＋）を測定した。移動度およびΔＶｔｈ（＋）の測定結果を表２に併せて示す。ΔＶｔｈ（＋）は、ストレス試験初期の閾値電圧と、ＰＢＴストレスを２０００秒印加した後の閾値電圧との差である。例えば、チャネルとなる酸化物半導体層へのダメージが大きい（欠陥が多い）ほど、ΔＶｔｈ（＋）は増加する傾向がある。
図６Ａは、トランジスタＡ１～Ａ９における、上層の厚さｔｂと、閾値電圧のプラスシフト量ΔＶｔｈ（＋）との関係を示す図である。図６Ｂは、測定用ＴＦＴにおける厚さ比（ｔｍ／ｔａ）と、閾値電圧のプラスシフト量ΔＶｔｈ（＋）との関係を示す図である。図６の縦軸は、最大値で規格化したΔＶｔｈ（＋）を表している。
図６Ａおよび図６Ｂに示す結果から、高移動度層上に上層を設けることで、上層を設けない場合（トランジスタＡ１）よりもΔＶｔｈを低減できることが分かる。これは、上層により、ゲート絶縁膜の成膜時に高移動度層が受けるダメージを低減し得るからと考えられる。
また、上層の厚さｔｂが所定の厚さに達するまでは、上層が厚くなるほど、ＰＢＴストレスによる閾値電圧Ｖｔｈのプラスシフト量ΔＶｔｈ（＋）を小さくできることが分かる。言い換えると、上層が薄くなるほど、ΔＶｔｈ（＋）が増加する。これは、上層が薄くなると、ゲート絶縁膜のエッチング時に高移動度層がダメージを受けて、高移動度層に生じる欠陥が増加する結果、ＰＢＴストレスによる閾値電圧シフト（ΔＶｔｈ（＋））が大きくなるからと考えられる。上層の厚さｔｂは２ｎｍ以上（この例では３ｎｍ以上）であってもよい。あるいは、下層の厚さｔａに対する上層の厚さｔｂの比（ｔｂ／ｔａ）が１／１０以上であってもよい。これにより、上層によって高移動度層のダメージをより確実に抑制でき、トランジスタＡ１よりも閾値電圧シフトを抑制できる。
一方、上層の厚さｔｂが所定の厚さ（５ｎｍ近傍）を超えると、上層が厚くなるほど、ＰＢＴストレスによる閾値電圧Ｖｔｈのプラスシフト量ΔＶｔｈ（＋）を大きくなることが分かる。これは、上層が厚くなると、ゲート電極ＧＥの電界が上層に主にかかり、上層が主にチャネルとして機能する。上層は、酸化物半導体層７の形成時にダメージを受けているため、ＰＢＴストレスによって閾値電圧のプラスシフト量ΔＶｔｈ（＋）が大きくなるからと考えられる。相対的に欠陥の少ない高移動度層をより確実にチャネルとして機能させるには、上層の厚さｔｂが１２ｎｍ以下（例えば１０ｎｍ以下）であることが好ましい。あるいは、厚さ比（ｔｂ／ｔａ）が１／３以下であることが好ましい。
（ｉｉ）上層および高移動度層の厚さとＴＦＴ特性との関係
・光劣化による閾値電圧シフト
表１に示す測定用ＴＦＴ（Ａ）として、上層の厚さｔｂが一定であり、かつ、高移動度層および下層の厚さｔｍ、ｔａを異ならせた複数のトランジスタＡ１０～Ａ１５を用いた。トランジスタＡ１０～Ａ１５の酸化物半導体層７の各層の厚さおよび厚さ比ｔｍ／ｔａを表３に示す。
Figure 2022191755000006
酸化物半導体ＴＦＴでは、酸化物半導体層に光（例えばバックライト光）が入射することにより、酸化物半導体における酸素欠損が増加し、閾値電圧がマイナス方向にシフト（マイナスシフト）するという問題がある。閾値電圧のマイナスシフトが生じると、オフリーク電流が増大したり、デプレーション化（ノーマリオン状態）が生じたりするおそれがある。そこで、各ＴＦＴの光劣化による閾値電圧の変化を調べた。具体的には、トランジスタＡ１０～Ａ１５のそれぞれについて、バックライト光を照射しない状態で測定した閾値電圧Ｖｔｈと、バックライト光を照射した状態で測定した閾値電圧Ｖｔｈとの差（マイナスシフト量）ΔＶｔｈ（－）を測定した。
各トランジスタのΔＶｔｈ（－）の測定結果を表３に併せて示す。
図７Ａは、トランジスタＡ１０～Ａ１５における、高移動度層の厚さｔｍとΔＶｔｈ（－）との関係を示す図である。図７Ｂは、トランジスタＡ１０～Ａ１５における、厚さ比（ｔｍ／ｔａ）とΔＶｔｈ（－）との関係を示す図である。図７Ａ、図７Ｂの縦軸は、最大値で規格化したΔＶｔｈ（－）を表している。
図７Ａから分かるように、高移動度層が厚くなるほど、閾値電圧のマイナスシフト量ΔＶｔｈ（－）が大きくなる。これは、高移動度材料は、一般的に光に対する反応が大きいので、高移動度層が厚くなるほど、光による劣化が大きくなるからと考えられる。高移動度層の厚さｔｍは、１２ｎｍ以下（例えば１０ｎｍ以下）であることが好ましい。あるいは、図７Ｂから分かるように、高移動度層の厚さｔｍの下層の厚さｔａに対する比（ｔｍ／ｔａ）は、例えば１／２以下、好ましくは１／３以下であることが好ましい。
・ＴＦＴ移動度
次いで、トランジスタＡ１０～Ａ１５の移動度を測定した。結果を表３に併せて示す。
図８Ａは、トランジスタＡ１０～Ａ１５における、高移動度層の厚さｔｍとＴＦＴ移動度との関係を示す図である。図８Ｂは、トランジスタＡ１０～Ａ１５における、厚さ比（ｔｍ／ｔａ）とＴＦＴ移動度との関係を示す図である。図８Ａ、図８Ｂの横軸は高移動度層の厚さｔｍ、縦軸は、最大値で規格化した移動度を表している。
図８Ａから分かるように、高移動度層が薄すぎると、移動度が低下する。これは、高移動度層が薄いと、電流経路が小さくなるからと考えられる。電流経路を確保するためには、高移動度層の厚さｔｍは４ｎｍ以上（例えば５ｎｍ以上）であることが好ましい。あるいは、図８Ｂから分かるように、高移動度層の厚さｔｍの下層の厚さｔａに対する比（ｔｍ／ｔａ）が、例えば１／７以上であることが好ましい。
（ｉｉｉ）上層および高移動度層の厚さとＴＦＴ特性との関係
表１に示す測定用ＴＦＴ（Ａ）として、下層の厚さｔａが一定であり、かつ、高移動度層および上層の厚さｔｍ、ｔｂを異ならせた複数のトランジスタＡ１６～Ａ２５を用いて、ＴＦＴ移動度を調べた。トランジスタＡ１６～Ａ２５の酸化物半導体層７の各層の厚さ、厚さ比ｔｂ／ｔｍおよび移動度の測定結果を表４に示す。
Figure 2022191755000007
図９は、トランジスタＡ１６～Ａ２５における、厚さ比（ｔｂ／ｔｍ）と移動度との関係を示す図である。図９の横軸は、高移動度層の厚さｔｍに対する上層の厚さｔｂの比（ｔｔｂ／ｔｍ）、縦軸は、トランジスタＡ１８の移動度を１として規格化した移動度を表している。
図９から分かるように、高移動度層に対して上層が薄すぎると、ＴＦＴとしての移動度が低下する可能性がある。これは、上述したように、酸化物半導体層７の形成時に、上層のみでなく高移動度層の表層部分もエッチングされる結果、酸化物半導体層７の低抵抗領域の抵抗が高くなるからと考えられる。高移動度層のエッチングによる移動度の低下をより効果的に抑制するためには、厚さ比（ｔｂ／ｔｍ）は２／５以上であることが好ましい。
一方、高移動度層に対して上層が厚すぎても、移動度が低下することが分かる。これは、ゲート電極ＧＥの電位がｈｉｇｈレベルになったときの、ゲート電極ＧＥによる電界が上層に主にかかり、上層がチャネルとして機能するからと考えられる。高移動度層をより確実にチャネルとして機能させるためには、厚さ比ｔｂ／ｔｍは３／２以下であることが好ましい。
なお、上記では、表１に示す測定用ＴＦＴ（Ａ）についての測定結果を例に、酸化物半導体層７の各層の厚さとＴＦＴ特性との関係を説明したが、測定用ＴＦＴ（Ｂ）および（Ｃ）についても、各層の厚さを変えてＴＦＴ特性を評価したところ、測定用ＴＦＴ（Ａ）と同様の傾向が確認された。なお、酸化物半導体層７の各層の組成は、表１に示す組成に限定されない。例えば、下層および上層として、Ｉｎ比率が１／３よりも小さいＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層（例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：６など）を用い、高移動度層として、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体層、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体層、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体層などの、ＩｎおよびＳｎを含む酸化物半導体層を用いてもよい。
＜アクティブマトリクス基板の構造＞
本実施形態におけるＴＦＴ１０１は、種々の半導体装置に適用され得る。ＴＦＴ１０１は、例えば、アクティブマトリクス基板に適用されてもよい。
以下、図面を参照しながら、アクティブマトリクス基板１０００を例に本実施形態の装置の構造を説明する。本実施形態のアクティブマトリクス基板は、例えば、液晶表示装置、有機ＥＬ装置などの表示装置に使用される。
図１０は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
非表示領域ＦＲには、基板１上に、例えばゲートドライバ、デマルチプレクサ回路などがモノリシックに設けられている。ソースドライバは、例えば、アクティブマトリクス基板１０００に実装されている。
表示領域ＤＲには、行方向（ｘ方向）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向）に延びる複数のソースバスラインＳＬとが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバの各端子に接続されている。
各画素領域ＰＩＸは、薄膜トランジスタＴｐと、画素電極ＰＥとを有している。薄膜トランジスタＴｐは、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタＴｐのゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｂｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）が設けられる。
アクティブマトリクス基板１０００の非表示領域には、周辺回路を構成する複数の回路ＴＦＴが形成されている。回路ＴＦＴは、ゲートドライバを構成する駆動回路用ＴＦＴ、デマルチプレクサ回路を構成するＤＭＸ回路用ＴＦＴなどを含む。
図１に示すＴＦＴ１０１は、アクティブマトリクス基板１０００の回路ＴＦＴおよび／または画素ＴＦＴとして用いられ得る。ＴＦＴ１０１は高い移動度を有し得るので、駆動回路用ＴＦＴ、ＤＭＸ回路用ＴＦＴなどの回路ＴＦＴとしてＴＦＴ１０１を使用すると有利である。
（第２の実施形態）
本実施形態は、同一基板上に、互いに異なる活性層を有する第１酸化物半導体ＴＦＴおよび第２酸化物半導体ＴＦＴを備える点で、前述の実施形態と異なる。第１酸化物半導体ＴＦＴの活性層と第２酸化物半導体ＴＦＴの活性層とは別層である。第１酸化物半導体ＴＦＴは、第１の実施形態と同様の積層チャネル構造を有する。第２酸化物半導体ＴＦＴは、例えば、第１酸化物半導体ＴＦＴの活性層よりも移動度の低い酸化物半導体層を有する。
本実施形態の半導体装置は、例えばアクティブマトリクス基板１０００（図１０）であってもよい。以下では、アクティブマトリクス基板１０００を例に説明するが、本実施形態の半導体装置は、同一基板上に第１酸化物半導体ＴＦＴおよび第２酸化物半導体ＴＦＴを少なくとも１つずつ備えていればよく、アクティブマトリクス基板に限定されない。
＜ＴＦＴ構造＞
図１１は、本実施形態におけるＴＦＴ２０１およびＴＦＴ２０２を例示する断面図である。ＴＦＴ２０２は、第１の実施形態と同様の積層チャネル構造を有する。ＴＦＴ２０２は高移動度ＴＦＴであり、ＴＦＴ２０１は、ＴＦＴ２０２よりも低い移動度を有する低移動度ＴＦＴであってもよい。ＴＦＴ２０１は画素ＴＦＴであり、ＴＦＴ２０１は回路ＴＦＴ（例えば駆動回路用ＴＦＴ）であってもよい。アクティブマトリクス基板１０００は、複数のＴＦＴ２０１および複数のＴＦＴ２０２を有し得るが、ここでは単一のＴＦＴ２０１および単一のＴＦＴ２０２のみを図示し、説明を行う。
まず、アクティブマトリクス基板１０００の層構造を説明する。アクティブマトリクス基板１０００は、基板１側から、下部メタル層ＭＬ、下部絶縁層５、第１の酸化物半導体膜ＯＳ１、第１の絶縁膜Ｌ１、第２の酸化物半導体膜ＯＳ２、第２の絶縁膜Ｌ２、ゲートメタル層Ｍ１、層間絶縁層１０、および、ソースメタル層Ｍ２をこの順で含む。従って、第１の酸化物半導体膜ＯＳ１は、第２の酸化物半導体膜ＯＳ２よりも下層である。
下部メタル層ＭＬは、下部導電膜から形成された電極・配線などを含む層であり、例えば、各ＴＦＴの遮光層を含む。ゲートメタル層Ｍ１は、ゲート用導電膜から形成された電極・配線などを含む層であり、例えば、ゲートバスラインＧＬ、各ＴＦＴのゲート電極などを含む。ソースメタル層Ｍ２は、ソース用導電膜から形成された電極・配線などを含む層であり、例えば、ソースバスラインＳＬ、各ＴＦＴのソースおよびドレイン電極などを含む。
図面において、各構成要素の参照符号の後に、括弧書きで、メタル層、絶縁膜または半導体膜を示す符号を付すことがある。例えば、ゲートメタル層Ｍ１内に形成されている電極または配線には、その参照符号の後に「（Ｍ１）」と付すことがある。
ＴＦＴ２０１およびＴＦＴ２０２は、それぞれ、トップゲート構造、または、活性層の上下にそれぞれゲート電極を有するダブルゲート構造を有する酸化物半導体ＴＦＴである。
ＴＦＴ２０１は、第１の酸化物半導体膜ＯＳ１からなる酸化物半導体層１７と、酸化物半導体層１７の一部上にゲート絶縁層１９を介して配置されたゲート電極ＧＥ１と、酸化物半導体層１７に電気的に接続されたソース電極ＳＥ１およびドレイン電極ＤＥ１とを有する。
ゲート絶縁層１９は、第１の絶縁膜Ｌ１からなる下層１９Ａと、第１の絶縁膜Ｌ１上に配置された第２の絶縁膜Ｌ２からなる上層１９Ｂとを含む積層構造を有している。下層１９Ａの側面と上層１９Ｂの側面とは整合していてもよい。ここで、２層の「側面が整合する」とは、これらの２層が同じレジストマスクを用いてエッチングされた場合、あるいは一方をマスクとして他方のエッチングを行った場合に得られる構造を含む。
酸化物半導体層１７は、ゲート絶縁層１９を介してゲート電極ＧＥ１に覆われているチャネル領域１７ｃと、基板１の法線方向から見たときゲート電極ＧＥ１にもゲート絶縁層１９にも覆われていない低抵抗領域とを含む。低抵抗領域は、チャネル領域１７ｃよりも比抵抗の低い領域であり、チャネル領域１７ｃのソース側に位置する第１領域と、ドレイン側に位置する第２領域とを含む。低抵抗領域は、例えば、酸化物半導体層１７に対して、ゲート電極ＧＥ１をマスクとして低抵抗化処理を行うことで形成され得る。第１領域は、ソース電極ＳＥ１に電気的に接続される第１コンタクト領域１７ｓを含み、第２領域は、ドレイン電極ＤＥ１に電気的に接続される第２コンタクト領域１７ｄを含む。
ゲート絶縁層１９は、チャネル領域１７ｃを覆い、かつ、第１コンタクト領域１７ｓおよび第２コンタクト領域１７ｄを覆っていなくてもよい。図示する例では、ゲート絶縁層１９は、基板１の法線方向から見たときにゲート電極ＧＥ１に重なる領域にのみ形成されている。ゲート絶縁層１９の側面とゲート電極ＧＥ１の側面とは整合していてもよい。
ゲート電極ＧＥ１は、ゲート絶縁層１９上に、基板１の法線方向から見たとき、チャネル領域１７ｃに重なり、かつ、第１コンタクト領域１７ｓおよび第２コンタクト領域１７ｄに重ならないように配置されている。
ＴＦＴ２０１は、酸化物半導体層１７の基板１側に、遮光層として機能する下部電極１３を有していてもよい。下部電極１３は、下部絶縁層５で覆われている。酸化物半導体層１７は、下部絶縁層５上に配置されている。下部電極１３は、基板１の法線方向から見たとき、酸化物半導体層１７のうち少なくともチャネル領域１７ｃと重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層１７の特性劣化を抑制できる。下部電極１３は、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）に固定されていてもよい。あるいは、下部電極１３を、図示しないゲート接続部（図３参照）によってゲート電極ＧＥ１に電気的に接続することで、下部ゲート電極として機能させてもよい。
一方、ＴＦＴ２０２は、第２の酸化物半導体膜ＯＳ２からなる酸化物半導体層２７と、酸化物半導体層２７の一部上にゲート絶縁層２９を介して配置されたゲート電極ＧＥ２と、酸化物半導体層２７に電気的に接続されたソース電極ＳＥ２およびドレイン電極ＤＥ２とを有する。酸化物半導体層２７は、第１の実施形態における酸化物半導体層７と同様の積層構造を有する。すなわち、基板１側から、下層Ｌａ、高移動度層Ｌｍおよび上層Ｌｂをこの順で含む。各層の組成、厚さなどは、第１の実施形態における酸化物半導体層７と同様である。
ゲート絶縁層２９は、第２の絶縁膜Ｌ２を含むが、第１の絶縁膜Ｌ１を含んでいない。ゲート絶縁層２９の側面とゲート電極ＧＥ２の側面とは整合していてもよい。
酸化物半導体層２７と基板１との間には、絶縁層２５が配置されている。絶縁層２５は、第１の絶縁膜Ｌ１から形成されている。つまり、絶縁層２５は、ＴＦＴ２０１のゲート絶縁層１９における下層１９Ａと同層である。酸化物半導体層２７の側面と絶縁層２５の側面とは整合していてもよい。
酸化物半導体層２７は、酸化物半導体層１７と同様に、ゲート絶縁層２９を介してゲート電極ＧＥ２に覆われているチャネル領域２７ｃと、基板１の法線方向から見たときゲート電極ＧＥ２にもゲート絶縁層２９にも覆われていない低抵抗領域とを含む。低抵抗領域は、チャネル領域２７ｃよりも比抵抗の低い領域であり、チャネル領域２７ｃのソース側に位置する第１領域と、ドレイン側に位置する第２領域とを含む。低抵抗領域は、例えば、酸化物半導体層２７に対して、ゲート電極ＧＥ２をマスクとして低抵抗化処理を行うことで形成され得る。第１領域は、ソース電極ＳＥ２に電気的に接続される第１コンタクト領域２７ｓを含み、第２領域は、ドレイン電極ＤＥ２に電気的に接続される第２コンタクト領域２７ｄを含む。
ゲート絶縁層２９は、チャネル領域２７ｃを覆い、かつ、第１コンタクト領域２７ｓおよび第２コンタクト領域２７ｄを覆っていなくてもよい。図示する例では、ゲート絶縁層２９は、基板１の法線方向から見たときにゲート電極ＧＥ２に重なる領域にのみ形成されている。ゲート絶縁層２９の側面とゲート電極ＧＥ２の側面とは整合していてもよい。
ゲート電極ＧＥ２は、ゲート絶縁層２９上に、基板１の法線方向から見たとき、チャネル領域２７ｃに重なり、かつ、第１コンタクト領域２７ｓおよび第２コンタクト領域２７ｄに重ならないように配置されている。ゲート電極ＧＥ２は、例えば、ＴＦＴ２０１のゲート電極ＧＥ１と同じ導電膜（ゲート用導電膜）を用いて（すなわちゲートメタル層Ｍ１内に）形成されている。
ＴＦＴ２０２は、ＴＦＴ２０１と同様に、酸化物半導体層２７の基板１側に、遮光層として機能する下部電極２３を有していてもよい。下部電極２３は、例えば、ＴＦＴ２０１の下部電極１３と同じ導電膜（下部導電膜）を用いて（すなわち下部メタル層ＭＬ内に）形成されている。下部電極２３は、下部絶縁層５で覆われており、下部絶縁層５上に、絶縁層２５および酸化物半導体層２７がこの順で配置されている。下部電極２３は、基板１の法線方向から見たとき、酸化物半導体層２７のうち少なくともチャネル領域２７ｃと重なるように配置されていてもよい。下部電極２３は、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）に固定されていてもよい。あるいは、下部電極２３を、ゲート電極ＧＥ２に電気的に接続することで（図３参照）、下部ゲート電極として機能させてもよい。
層間絶縁層１０は、ＴＦＴ２０１の酸化物半導体層１７、ゲート絶縁層１９およびゲート電極ＧＥ１と、ＴＦＴ２０２の酸化物半導体層２７、ゲート絶縁層２９およびゲート電極ＧＥ２とを覆うように配置されている。層間絶縁層１０は、酸化物半導体層１７の低抵抗領域、および、酸化物半導体層２７の低抵抗領域に直接接していてもよい。
ＴＦＴ２０１のソース電極ＳＥ１、ドレイン電極ＤＥ１と、ＴＦＴ２０２のソース電極ＳＥ２およびドレイン電極ＤＥ２とは、例えば、層間絶縁層１０上に配置されている。これらの電極は、同じ導電膜（ソース用導電膜）を用いて（すなわちソースメタル層Ｍ２内に）形成されていてもよい。この例では、層間絶縁層１０には、酸化物半導体層１７および酸化物半導体層２７の第１コンタクト領域１７ｓ、２７ｓを露出する第１開口部ｐｓ１、ｐｓ２と、第２コンタクト領域１７ｄ、２７ｄを露出する第２開口部ｐｄ１、ｐｄ２とが設けられている。ソース電極ＳＥ１は、第１開口部ｐｓ１内で第１コンタクト領域１７ｓに接続されている。ドレイン電極ＤＥ１は、第２開口部ｐｄ１内で第２コンタクト領域１７ｄに接続されている。同様に、ソース電極ＳＥ２は、第１開口部ｐｓ２内で第１コンタクト領域２７ｓに接続されている。ドレイン電極ＤＥ２は、第２開口部ｐｄ２内で第２コンタクト領域２７ｄに接続されている。
本実施形態でも、ＴＦＴ２０２は、前述した積層構造（図２）を有するので、所望の特性を確保しつつ、信頼性を向上できる。本実施形態では、酸化物半導体層２７は、第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２のエッチングに晒されることになるが、酸化物半導体層２７が所定の積層構造および厚さを有することで、高移動度層Ｌｍへのダメージが抑制される。
上述のように、ＴＦＴ２０１およびＴＦＴ２０２の電極、絶縁層および半導体層は、以下の関係を有する。
（ＩＩ－１）酸化物半導体層１７と酸化物半導体層２７とは、互いに異なる酸化物半導体膜から形成されており、別層である。酸化物半導体層２７は、下層Ｌａ、高移動度層Ｌｍおよび上層Ｌｂを含む積層構造を有する。酸化物半導体層１７は、単層でもよいし、積層構造を有してもよい。
（ＩＩ－２）ゲート絶縁層１９の下層１９Ａと絶縁層２５とは、同じ絶縁膜（第１の絶縁膜）Ｌ１から形成されており、同層である。
（ＩＩ－３）ゲート絶縁層１９の上層１９Ｂとゲート絶縁層２９とは、同じ絶縁膜（第２の絶縁膜）Ｌ２から形成されており、同層である。
本実施形態によると、同一基板上に、移動度およびゲート絶縁層の厚さの異なる２種類のＴＦＴを作り分けることが可能である。ＴＦＴ２０１およびＴＦＴ２０２は、共通の導電膜および絶縁膜を利用しているので、共通のプロセスで製造され得る。
本実施形態では、ＴＦＴ２０１の活性層である酸化物半導体層１７と、ＴＦＴ２０２の活性層である酸化物半導体層２７とは、異なる酸化物半導体膜から形成される。これにより、各酸化物半導体膜の移動度および厚さを互いに独立して制御できる。従って、各ＴＦＴの閾値電圧を、求められる特性に応じて制御することが可能になる。例えば、ＴＦＴ２０２の高移動度層Ｌｍは、酸化物半導体層１７よりも高い移動度を有してもよい。これにより、ＴＦＴ２０２は、ＴＦＴ２０１よりも高いＴＦＴ移動度を有し得る。下層Ｌａおよび上層Ｌｂの移動度は、酸化物半導体層１７よりも高くても低くてもよいし、同程度であってもよい。
また、本実施形態によると、ＴＦＴ２０１のゲート絶縁層１９の厚さを、ＴＦＴ２０２のゲート絶縁層２９の厚さよりも大きくできる。ＴＦＴ２０２のゲート絶縁層２９の厚さは、第２の絶縁膜Ｌ２の厚さで決まり、ＴＦＴ２０１のゲート絶縁層１９の厚さは、第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２の合計厚さで決まる。従って、第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２の厚さによって、各ＴＦＴのゲート絶縁層の厚さを、求められる特性に応じて独立して制御できる。
ＴＦＴ２０２では、ゲート絶縁層２９を薄くできるので、電流駆動力をさらに高めることができる。また、ゲート絶縁層２９の薄膜化により、サブスレッショルド特性の傾きが急峻に（すなわちＳ値を小さく）できるので、スイッチング特性を向上できる。一方、ＴＦＴ２０１では、ゲート絶縁層１９を厚くすることで、高い耐圧（ゲート耐圧）性能を有し得る。また、閾値電圧を高くすることができる。これにより、異物等の影響を小さくできるので、面積の大きい画素に配置されるＴＦＴには有効である。さらに、Ｓ値が大きくなるので、例えば有機ＥＬ表示装置の画素回路に好適に用いられ得る。
液晶表示装置において、ＴＦＴ２０１は、オフリーク電流が小さいことから、画素ＴＦＴとして好適に用いられる。また、ＴＦＴ２０１がエンハンスメント特性を有する場合、駆動回路用ＴＦＴなどの一部の回路ＴＦＴに好適に用いられ得る。これにより、回路誤動作を抑制でき、歩留まりの低下を抑制できる。さらに、検査用ＴＦＴやＥＳＤ保護用のＴＦＴとしてＴＦＴ２０１を用いてもよい。
ＴＦＴ２０１を、図１に示す薄膜トランジスタＴｐ（画素ＴＦＴ）として用いる場合、ゲート電極ＧＥ１は、対応するゲートバスラインＧＬに電気的に接続される。ゲート電極ＧＥ１および対応するゲートバスラインＧＬは、ゲートメタル層Ｍ１内に（すなわちゲート用導電膜を用いて）一体的に形成されていてもよい。ソース電極ＳＥ１は、対応するソースバスラインＳＬに電気的に接続される。ソース電極ＳＥ１および対応するソースバスラインＳＬは、ソースメタル層Ｍ２内に（すなわちソース用導電膜を用いて）一体的に形成されていてもよい。ドレイン電極ＤＥ１は、対応する画素電極ＰＥに電気的に接続される。
ＴＦＴ２０２は、例えば、ＤＭＸ回路用ＴＦＴなどの一部の回路ＴＦＴに好適に用いられる。ＴＦＴ２０２は、ＴＦＴ２０１よりも高い移動度を有しており、電流駆動力（オン電流）に優れる。また、短チャネル化が可能であり、回路面積を低減できる。さらに、ＴＦＴ２０２では、ゲート絶縁層２９を薄くできるので、Ｓ値を小さくできる。従って、ＴＦＴ２０２は、スイッチング特性に優れ、高速動作が可能である。
駆動回路用ＴＦＴとして、ＴＦＴ２０１およびＴＦＴ２０２の両方を含んでもよい。例えばゲート駆動回路に含まれる複数のＴＦＴのうち少なくとも「出力トランジスタ」と呼ばれるＴＦＴは、移動度の高いＴＦＴ２０２であり、他のＴＦＴはＴＦＴ２０１であってもよい。
＜ＴＦＴ２０１、ＴＦＴ２０２の製造方法＞
図１２Ａ～図１２Ｇは、それぞれ、アクティブマトリクス基板１０００におけるＴＦＴ２０１およびＴＦＴ２０２の製造方法を説明するための工程断面図である。これらの図では、ＴＦＴ２０１が形成されるＴＦＴ形成領域Ｒ１と、ＴＦＴ２０２が形成されるＴＦＴ形成領域Ｒ２とを示す。ここでは、ＦＦＳモードの表示装置に適用されるアクティブマトリクス基板において、ＴＦＴ２０１を画素ＴＦＴ、ＴＦＴ２０２を回路ＴＦＴとして用いる場合を例に説明する。従って、ＴＦＴ形成領域Ｒ１は、各画素領域の一部であり、ＴＦＴ形成領域Ｒ２は、非表示領域の一部である。また、以下の説明において、各膜、各層の材料、厚さ、形成方法については、第１の実施形態と同様である場合には、説明を省略する。
・下部メタル層ＭＬの形成（図１２Ａ）
基板１上に、例えばスパッタリング法で、下部導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、下部導電膜のパターニングを行う。このようにして、図１２Ａに示すように、ＴＦＴ形成領域Ｒ１およびＴＦＴ形成領域Ｒ２に、それぞれ、ＴＦＴの下部電極１３および下部電極２３を形成する。基板１、下部導電膜の材料は、第１の実施形態と同様であってもよい。
・下部絶縁層５および酸化物半導体層１７の形成（図１２Ｂ）
次いで、図１２Ｂに示すように、下部電極１３および下部電極２３を覆うように、下部絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。この後、ＴＦＴ形成領域Ｒ１に、ＴＦＴ２０１の活性層となる酸化物半導体層１７を形成する。
酸化物半導体層１７は、下部絶縁層５上に第１の酸化物半導体膜ＯＳ１を形成し、パターニングを行うことで形成され得る。第１の酸化物半導体膜ＯＳ１は、例えばスパッタ法で形成される。ここでは、第１の酸化物半導体膜ＯＳ１として、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を形成する。この後、１の酸化物半導体膜ＯＳ１のパターニングを行い、酸化物半導体層１７を得る。第１の酸化物半導体膜ＯＳ１は、ＴＦＴ形成領域Ｒ２から除去される。第１の酸化物半導体膜ＯＳ１のパターニングには、例えば、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液、あるいは、シュウ酸系エッチング液を用いたウェットエッチングで行ってもよい。
・第１の絶縁膜Ｌ１および酸化物半導体層２７の形成（図１２Ｃ）
次いで、図１２Ｃに示すように、下部絶縁層５および酸化物半導体層１７を覆うように第１の絶縁膜Ｌ１を形成する。ここでは、第１の絶縁膜Ｌ１として、例えばＣＶＤ法で、酸化珪素膜を形成する。この後、ＴＦＴ形成領域Ｒ１において、第１の絶縁膜Ｌ１上に、ＴＦＴ２０２の活性層となる酸化物半導体層２７を形成する。
酸化物半導体層２７は、第１の絶縁膜Ｌ１上に、第２の酸化物半導体膜ＯＳ２を形成し、パターニングを行うことにより形成され得る。第２の酸化物半導体膜ＯＳ２は、例えばスパッタ法で形成され得る。第２の酸化物半導体膜ＯＳ２の材料、形成方法、パターニング方法は、第１の実施形態と同様である。ここでは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）、Ｉｎ－Ｚｎ－Ｏ系半導体膜およびＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）をこの順で積層し、パターニングすることで、下層Ｌａ、高移動度層Ｌｍおよび上層Ｌｂを含む積層半導体層を形成する。第２の酸化物半導体膜ＯＳ２のパターニングには、ＰＡＮ系エッチング液、あるいは、シュウ酸系エッチング液を用いることができる。
・ゲート絶縁層およびゲートメタル層Ｍ１の形成（図１２Ｄ）
次いで、第１の絶縁膜Ｌ１および酸化物半導体層２７を覆うように第２の絶縁膜Ｌ２を形成する。第２の絶縁膜Ｌ２の材料は、第１の絶縁膜Ｌ１と同様であってもよい。
この後、第２の絶縁膜Ｌ２上に、不図示のゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、公知のフォトリソ工程により、ゲート用導電膜のパターニングを行う。これにより、図１２Ｄに示すように、ＴＦＴ形成領域Ｒ１には、ＴＦＴ２０１のゲート電極ＧＥ１を形成し、ＴＦＴ形成領域Ｒ２には、ＴＦＴ２０２のゲート電極ＧＥ２を形成する。図示しないが、ゲート用導電膜を用いて、ゲートバスラインも形成される。ゲート用導電膜の材料は、第１の実施形態と同様であってもよい。
次いで、ゲート用導電膜のパターニングに用いたレジストマスク（不図示）と酸化物半導体層２７とをマスクとして、第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２のパターニングを行う。レジストマスクの代わりに、ゲート電極ＧＥ１、ＧＥ２を含むゲートメタル層をマスクとして用いてもよい。
これにより、図１２Ｄに示すように、ＴＦＴ形成領域Ｒ１では、レジストマスクまたはゲート電極ＧＥ１をマスクとして、第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２がエッチングされることで、ゲート電極ＧＥ１と酸化物半導体層１７との間にゲート絶縁層１９が形成される。ゲート絶縁層１９は、第１の絶縁膜Ｌ１からなる下層１９Ａと第２の絶縁膜Ｌ２からなる上層１９Ｂとを含む積層構造を有する
ＴＦＴ形成領域Ｒ２では、レジストマスクまたはゲート電極ＧＥ２をマスクとして第２の絶縁膜Ｌ２がパターニングされることで、ゲート電極ＧＥ２と酸化物半導体層２７との間に、第２の絶縁膜Ｌ２を含むゲート絶縁層２９が形成される。また、酸化物半導体層２７をマスクとして第１の絶縁膜Ｌ１がパターニングされることにより、酸化物半導体層２７と下部絶縁層５との間に、第１の絶縁膜Ｌ１を含む絶縁層２５が形成される。この例では、絶縁層２５は、ゲート絶縁層１９の下層１９Ａと同じ膜から形成されており、下層１９Ａと同じ組成および厚さを有する層である。
この方法によると、基板１の法線方向から見たとき、ゲート電極ＧＥ１、ＧＥ２の側面は、それぞれ、ゲート絶縁層１９、２９の側面と整合する。また、酸化物半導体層１７および酸化物半導体層２７のうち、基板１の法線方向から見たとき、ゲートメタル層Ｍ１に重ならない領域が露出する。
なお、本工程では、酸化物半導体層２７は、第１の絶縁膜L１および第２の絶縁膜L2のエッチングに晒されるが、酸化物半導体層２７が所定の厚さの上層Ｌｂを有するので、高移動度層Ｌｍへのダメージが抑制される。また、下層Ｌａによって十分なトータル厚さＴが確保されていることので、本工程でオーバーエッチングにより酸化物半導体層２７が薄膜化された場合でも、段切れの発生が抑制される。
この後、酸化物半導体層１７および酸化物半導体層２７の露出した領域に対して、低抵抗化処理を行ってもよい。低抵抗化処理の方法は、第１の実施形態と同様であってもよい。これにより、酸化物半導体層１７および酸化物半導体層２７のうちゲートメタル層Ｍ１にもゲート絶縁層１９、２９にも重なっていない領域（露出領域）は、これらと重なっている領域（チャネル領域を含む）１７ｃ、２７ｃよりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。
なお、第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２のパターニングを行った後で、ゲート用導電膜の形成およびパターニングを行ってもよい。
・層間絶縁層１０の形成（図１２Ｅ）
次いで、酸化物半導体層１７、酸化物半導体層２７、ゲート絶縁層１９、ゲート絶縁層２９およびゲートメタル層Ｍ１を覆う層間絶縁層１０を形成する。層間絶縁層１０の材料および形成方法は、第１の実施形態と同様である。この後、層間絶縁層１０のパターニングを行う。これにより、図１２Ｅに示すように、ＴＦＴ形成領域Ｒ１において、層間絶縁層１０に、酸化物半導体層１７の低抵抗領域の一部をそれぞれ露出する第１開口部ｐｓ１および第２開口部ｐｄ１を形成する。同様に、ＴＦＴ形成領域Ｒ２において、層間絶縁層１０に、酸化物半導体層２７の低抵抗領域の一部をそれぞれ露出する第１開口部ｐｓ２および第２開口部ｐｄ２を形成する。
・ソースメタル層Ｍ２の形成（図１２Ｆ）
次いで、層間絶縁層１０上に、不図示のソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行う。これにより、図１２Ｆに示すように、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ソース電極ＳＥ２およびドレイン電極ＤＥ２を含むソースメタル層Ｍ２を形成する。図示しないが、ソース用導電膜からソースバスラインも形成される。このようにして、ＴＦＴ２０１およびＴＦＴ２０２が製造される。
・共通電極および画素電極の形成（図１２Ｇ）
ＴＦＴ２０１を画素ＴＦＴとして用いる場合には、ＴＦＴ２０１の上方に、共通電極ＣＥおよび画素電極ＰＥを形成する。
まず、層間絶縁層１０およびソースメタル層Ｍ２を覆うように、無機絶縁層（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）３１および有機絶縁層（厚さ：例えば１～４μｍ、好ましくは２～３μｍ）３２をこの順で形成する。無機絶縁層３１として、例えば、層間絶縁層１０と同じ材料を用いてもよい。ここでは、無機絶縁層３１として、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。有機絶縁層３２は、例えば、感光性樹脂材料を含む有機絶縁膜（例えばアクリル系樹脂膜）であってもよい。
この後、有機絶縁層３２のパターニングを行う。これにより、各画素領域において、有機絶縁層３２に、無機絶縁層３１の一部を露出する開口部を形成する。このパターニングで、有機絶縁層３２のうち非表示領域（ＴＦＴ形成領域Ｒ２を含む）に位置する部分全体を除去してもよい。
続いて、有機絶縁層３２上に、不図示の第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成し、パターニングする。これにより、表示領域に共通電極ＣＥを形成する。第１の透明導電膜として、インジウム－亜鉛酸化物、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。
次いで、共通電極ＣＥを覆うように誘電体層（厚さ：５０～５００ｎｍ）３３を形成する。誘電体層３３の材料は、無機絶縁層３１の材料として例示した材料と同じであってもよい。ここでは、誘電体層３３として、例えばＣＶＤ法でＳｉＮ膜を形成する。
次いで、誘電体層３３および無機絶縁層３１のパターニングを行い、ＴＦＴ２０１のドレイン電極ＤＥ１を露出する画素コンタクトホールＣＨｐを形成する。この例では、画素コンタクトホールＣＨｐは、誘電体層３３の開口部、有機絶縁層３２の開口部および無機絶縁層３１の開口部から構成されている。
続いて、誘電体層３３上および画素コンタクトホールＣＨｐ内に、不図示の第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２の透明導電膜は、第１の透明導電膜と同様の材料を用いて形成され得る。この後、第２の透明導電膜のパターニングを行う。これにより、各画素領域に画素電極ＰＥを形成する。画素電極ＰＥは、画素コンタクトホールＣＨｐ内において、画素ＴＦＴとなるＴＦＴ２０１のドレイン電極ＤＥ１に接続される。このようにして、アクティブマトリクス基板１０００が製造される。
なお、画素電極ＰＥおよび共通電極ＣＥは、誘電体層３３を介して対向するように配置されればよい。ここでは、画素電極ＰＥの基板１側に共通電極ＣＥを配置した例を示したが、画素電極ＰＥ上に誘電体層３３を介して共通電極ＣＥを配置してもよい。
上記では、ＴＦＴ２０１を画素ＴＦＴとして用いる例を説明したが、回路ＴＦＴ（例えば駆動回路用ＴＦＴ）として用いてもよい。その場合、ＴＦＴ２０１のゲート電極ＧＥ１、ソース電極ＳＥ１およびドレイン電極ＤＥ１は、それぞれ、所定の配線に接続される。ＴＦＴ２０１の上方には、有機絶縁層３２や透明導電膜が配置されなくてもよい。
（ＴＦＴ構造および酸化物半導体について）
ＴＦＴ構造は、第１および第２の実施形態で例示した構造に限定されない。例えば、上記実施形態におけるＴＦＴは、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有しているが、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。また、ソースおよびドレイン電極の一方または両方が、活性層と基板との間に（例えば下部メタル層内に）形成されていてもよい。
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体（金属酸化物、または酸化物材料ともいう。）は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９１１号公報に記載されている。参考のために、特開２０１４－００７３９１１号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９１１号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９０６２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９０６２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
１ ：基板
３、１３、２３ ：下部電極
３ｇ ：下部接続部
５ ：下部絶縁層
６ｇ ：上部接続部
７、１７、２７ ：酸化物半導体層
７ｃ、１７ｃ、２７ｃ ：チャネル領域
７ｓ、１７ｓ、２７ｓ ：第１コンタクト領域
７ｄ、１７ｄ、２７ｄ ：第２コンタクト領域
８ｇ ：接続電極
９、１９、２９ ：ゲート絶縁層
１０ ：層間絶縁層
１９Ａ ：下層
１９Ｂ ：上層
２５ ：絶縁層
３１ ：無機絶縁層
３２ ：有機絶縁層
３３ ：誘電体層
７０ ：高抵抗領域
７１ ：第１領域
７２ ：第２領域
１０００ ：アクティブマトリクス基板
ＣＥ ：共通電極
ＣＨｇ ：コンタクトホール
ＣＨｐ ：画素コンタクトホール
ＤＥ、ＤＥ１、ＤＥ２ ：ドレイン電極
ＧＣ ：ゲート接続部
ＧＥ、ＧＥ１、ＧＥ２ ：ゲート電極
Ｌ１ ：第１の絶縁膜
Ｌ２ ：第２の絶縁膜
Ｌａ ：下層
Ｌｂ ：上層
Ｌｍ ：高移動度層
Ｍ１ ：ゲートメタル層
Ｍ２ ：ソースメタル層
ＭＬ ：下部メタル層
ＯＳ１ ：第１の酸化物半導体膜
ＯＳ２ ：第２の酸化物半導体膜
ＰＥ ：画素電極
Ｒ１、Ｒ２ ：ＴＦＴ形成領域
ＳＥ、ＳＥ１、ＳＥ２ ：ソース電極
ＴＦＴ１０１、２０１、２０２ ：酸化物半導体ＴＦＴ
ｐｓ、ｐｓ１、ｐｓ２ ：第１開口部
ｐｄ、ｐｄ１、ｐｄ２ ：第２開口部
ｓ ：段差
ｔａ ：下層の厚さ
ｔｂ ：上層の厚さ
ｔｍ ：高移動度層の厚さ

Claims (15)

  1. 基板と、前記基板に支持された少なくとも１つの第１薄膜トランジスタとを備え、
    各第１薄膜トランジスタは、
    前記基板上に形成された下部電極と、
    前記下部電極上に、下部絶縁層を介して配置された第１酸化物半導体層であって、前記基板の法線方向から見たとき、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１コンタクト領域および第２コンタクト領域とを含む、第１酸化物半導体層と、
    前記第１酸化物半導体層の前記チャネル領域上に、第１ゲート絶縁層を介して配置された第１ゲート電極と、
    前記第１コンタクト領域に電気的に接続された第１ソース電極と、
    前記第２コンタクト領域に電気的に接続された第１ドレイン電極と、を有し、
    前記基板の法線方向から見たとき、前記第１酸化物半導体層の前記チャネル領域の少なくとも一部は前記下部電極に重なり、前記第１コンタクト領域および前記第２コンタクト領域の少なくとも一方は、前記下部電極よりも外側に位置し、
    前記第１酸化物半導体層の前記チャネル領域は、下層と、前記下層と前記第１ゲート絶縁層との間に位置する上層と、前記下層および前記上層の間に配置され、前記下層および前記上層よりも高い移動度を有する高移動度層と、を含む積層構造を有し、
    前記チャネル領域において、前記上層の厚さｔｂは、前記下層の厚さｔａの１／３以下であり、前記高移動度層の厚さｔｍは、前記下層の厚さｔａの１／２以下である、半導体装置。
  2. 前記高移動度層の厚さｔｍは、４ｎｍ以上１２ｎｍ以下である、請求項１に記載の半導体装置。
  3. 前記上層の厚さｔｂは、前記下層の厚さｔａの１／１０以上である、請求項１または２に記載の半導体装置。
  4. 前記上層の厚さｔｂは、前記高移動度層の厚さｔｍの２／５以上３／２以下である、請求項１から３のいずれかに記載の半導体装置。
  5. 前記第１酸化物半導体層の前記チャネル領域の厚さは、３０ｎｍ以上である、請求項１から４のいずれかに記載の半導体装置。
  6. 前記上層の厚さｔｂは、２ｎｍ以上１２ｎｍ以下である、請求項１から５のいずれかに記載の半導体装置。
  7. 前記第１酸化物半導体層は、前記基板の法線方向から見たとき、
    前記チャネル領域と前記第１コンタクト領域および前記第２コンタクト領域との間に、前記チャネル領域よりも比抵抗の小さい低抵抗部分を含み、
    前記低抵抗部分は、少なくとも前記高移動度層および前記下層を含む、請求項１から６のいずれかに記載の半導体装置。
  8. 前記低抵抗部分の上面に、前記高移動度層が露出している、請求項７に記載の半導体装置。
  9. 前記第１ゲート絶縁層の厚さは、前記下部絶縁層の厚さよりも小さい、請求項１から８のいずれかに記載の半導体装置。
  10. 前記下部電極は、前記第１ゲート電極に電気的に接続されている、請求項１から９のいずれかに記載の半導体装置。
  11. 前記半導体装置は、前記基板に支持された少なくとも１つの第２薄膜トランジスタをさらに備え、
    前記各第２薄膜トランジスタは、
    前記第１酸化物半導体層とは別層の第２酸化物半導体層と、
    前記第２酸化物半導体層の一部上に第２ゲート絶縁層を介して配置された第２ゲート電極と、を有し、
    前記第２ゲート絶縁層は、第１の絶縁膜と、前記第１の絶縁膜上に配置された第２の絶縁膜とを含む積層構造を有しており、
    前記各第１薄膜トランジスタの前記第１ゲート絶縁層は、前記第２の絶縁膜を含み、かつ、前記第１の絶縁膜を含んでおらず、
    前記各第１薄膜トランジスタは、前記第１酸化物半導体層と前記下部絶縁層との間に、前記第１の絶縁膜からなる絶縁層をさらに備える、請求項１から１０のいずれかに記載の半導体装置。
  12. 前記第１酸化物半導体層の側面と前記絶縁層の側面とは整合している、請求項１１に記載の半導体装置。
  13. 前記第２酸化物半導体層は、前記第１酸化物半導体層の前記高移動度層よりも低い移動度を有する、請求項１１または１２に記載の半導体装置。
  14. 前記半導体装置は、アクティブマトリクス基板である、請求項１０から１３のいずれかに記載の半導体装置。
  15. 前記半導体装置は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置し、周辺回路を含む非表示領域とを有するアクティブマトリクス基板であり、前記アクティブマトリクス基板は、
    前記非表示領域に配置され、前記周辺回路を構成する複数の回路ＴＦＴと、
    それぞれが、前記複数の画素領域の対応する１つに配置された複数の画素ＴＦＴと、を備え、
    前記複数の回路ＴＦＴは、前記少なくとも１つの第１薄膜トランジスタを含み、
    前記複数の画素ＴＦＴは、前記少なくとも１つの第２薄膜トランジスタを含む、請求項１１から１３のいずれかに記載の半導体装置。
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