JP2023153641A - アクティブマトリクス基板およびその製造方法 - Google Patents

アクティブマトリクス基板およびその製造方法 Download PDF

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Tetsuro Kikuchi
輝幸 上田
Teruyuki Ueda
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達也 川崎
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義晴 平田
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Abstract

【課題】ＴＦＴ特性の変動が抑制された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板は、基板に支持された複数の酸化物半導体ＴＦＴを備え、各酸化物半導体ＴＦＴは、チャネル領域を含む酸化物半導体層と、酸化物半導体層と基板との間に位置する下部電極と、酸化物半導体層と下部電極との間に位置する絶縁層と、を有する。絶縁層は、下層と、下層と酸化物半導体層との間に位置する上層と、下層と上層との間に位置する中間層と、を含む積層構造を有している。上層は、酸化シリコン層であり、中間層は、少なくとも珪素および窒素を含み、下層は、少なくとも珪素、窒素および酸素を含む。下層の水素脱離量は、中間層の水素脱離量よりも大きい。下層の水素脱離量および中間層の水素脱離量は、ＴＤＳ分析による２５℃から６００℃の範囲における水素分子の単位厚さ当たりの脱離量である。【選択図】図２Ｂ

Description

本発明は、アクティブマトリクス基板およびその製造方法に関する。
液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、非晶質シリコン膜を活性層とするＴＦＴ（以下、「非晶質シリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装される場合がある。駆動回路などの周辺回路はＴＦＴを含んでいる。
本明細書では、表示領域の各画素に配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。なお、有機ＥＬ表示装置に用いられるアクティブマトリクス基板においては、１つの画素内に、複数のＴＦＴを含む画素回路が設けられる。この場合、１つの画素回路を構成する複数のＴＦＴ（例えば駆動用ＴＦＴ、選択用ＴＦＴなど）を「画素ＴＦＴ」と呼ぶ。
画素ＴＦＴの活性層の材料として、非晶質シリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、非晶質シリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、非晶質シリコンＴＦＴよりも高速で動作することが可能である。従って、酸化物半導体ＴＦＴは、画素ＴＦＴのみでなく、回路ＴＦＴとしても好適に用いられ得る。
例えば、特許文献１は、トップゲート構造およびボトムゲート構造を有する酸化物半導体ＴＦＴの構造を開示している。
特開２０１９－１６０８２９号公報
アクティブマトリクス基板では、活性層の基板側に、窒化シリコン膜などの比較的厚い絶縁膜（以下、「下部絶縁膜」と呼ぶ。）を形成することがある。下部絶縁膜は、材料（組成）、成膜方法、成膜条件などによっては、水素を多く含有する場合がある。本発明者が検討したところ、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板において、水素を多く含む下部絶縁膜を用いると、酸化物半導体層のチャネル部に水素が侵入することによって、ＴＦＴ特性が変動する場合がある。具体的には、水素の侵入によって酸化物半導体層が還元作用を受けると、閾値電圧Ｖｔｈがマイナス側にシフトし、オフリーク電流が増大したり、デプレッション化（ノーマリオン状態）が生じる可能性がある。
本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、水素に起因するＴＦＴ特性の変動が抑制された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板を提供することにある。
本明細書は、以下の項目に記載のアクティブマトリクス基板およびアクティブマトリクス基板の製造方法を開示している。
［項目１］
基板と、前記基板に支持された複数の酸化物半導体ＴＦＴと、を備え、
各酸化物半導体ＴＦＴは、
チャネル領域を含む酸化物半導体層と、
前記酸化物半導体層と前記基板との間に位置する下部電極と、
前記酸化物半導体層と前記下部電極との間に位置する絶縁層と、を有し、
前記絶縁層は、下層と、前記下層と前記酸化物半導体層との間に位置する上層と、前記下層と前記上層との間に位置する中間層と、を含む積層構造を有しており、
前記上層は、酸化シリコン層であり、
前記中間層は、少なくとも珪素および窒素を含み、
前記下層は、少なくとも珪素、窒素および酸素を含み、
前記下層の水素脱離量は、前記中間層の水素脱離量よりも大きく、前記下層の水素脱離量および前記中間層の水素脱離量は、ＴＤＳ分析による２５℃から６００℃の範囲における水素分子の単位厚さ当たりの脱離量である、アクティブマトリクス基板。
［項目２］
前記下層は、前記中間層よりも厚い、項目１に記載のアクティブマトリクス基板。
［項目３］
前記中間層は、前記下層よりも厚い、項目１に記載のアクティブマトリクス基板。
［項目４］
前記中間層は窒化シリコン層である、項目１から３のいずれかに記載のアクティブマトリクス基板。
［項目５］
前記下層における酸素濃度は、前記上層における酸素濃度未満であり、かつ、前記中間層における酸素濃度よりも高い、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目６］
前記下層は、酸素よりも高い比率で窒素を含む窒化酸化シリコン層である、項目５に記載のアクティブマトリクス基板。
［項目７］
前記下層は、酸素よりも低い比率で窒素を含む酸化窒化シリコン層である、項目５に記載のアクティブマトリクス基板。
［項目８］
前記下層は、前記基板よりも高く、かつ、前記中間層よりも低い屈折率を有する、項目１から７のいずれかに記載のアクティブマトリクス基板。
［項目９］
前記下層の厚さは、前記中間層の厚さの３倍以上である、項目１から８のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記各酸化物半導体ＴＦＴは、前記下部電極をゲート電極とするボトムゲート型ＴＦＴである、項目１から９のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記各酸化物半導体ＴＦＴは、前記酸化物半導体層の前記基板と反対側に位置するゲート電極と、前記酸化物半導体層と前記ゲート電極との間に位置するゲート絶縁層と、をさらに有する、項目１から９のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記各酸化物半導体ＴＦＴの前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１１のいずれかに記載のアクティブマトリクス基板。
［項目１３］
前記酸化物半導体層は結晶質部分を含む、項目１２に記載のアクティブマトリクス基板。
［項目１４］
項目１から１３のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記製造方法は、前記絶縁層を形成する工程を含み、
前記工程は、
前記下部電極上に、ＣＶＤ法を用いて、第１の堆積速度で前記下層を形成する工程と、
前記下層上に、ＣＶＤ法を用いて、前記第１の堆積速度よりも低い第２の堆積速度で前記中間層を形成する工程と、
を包含する、アクティブマトリクス基板の製造方法。
本発明の一実施形態によると、水素に起因するＴＦＴ特性の変動が抑制された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板が提供される。
第１の実施形態のアクティブマトリクス基板１００１の平面構造の一例を示す概略図である。 第１の実施形態のアクティブマトリクス基板１００１における１つの画素領域ＰＩＸを例示する平面図である。 図２ＡにおけるＩＩｂ－ＩＩｂ’線に沿った断面図である。 ＴＤＳ分析による、ＳｉＮｘ層およびＳｉＮｘＯｙ層からの脱離水素量を示す図である。 ＳｉＮ層およびＳｉＮＯ層からの積算脱離水素分子量を示す図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 実施例１の下部絶縁層５ａを示す断面図である。 比較例１の下部絶縁層５ｂを示す断面図である。 比較例２の下部絶縁層５ｃを示す断面図である。 第２の実施形態のアクティブマトリクス基板１００２における１つの画素領域ＰＩＸを例示する平面図である。 図７ＡにおけるＶＩＩｂ－ＶＩＩｂ’線に沿った断面図である。 参考例のアクティブマトリクス基板９０００を示す断面図である。
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。本実施形態のアクティブマトリクス基板は、例えばＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置に使用されるアクティブマトリクス基板である。なお、本実施形態のアクティブマトリクス基板は、複数の酸化物半導体ＴＦＴを基板上に有していればよく、有機ＥＬ表示装置などの各種表示装置や電子機器などに用いられるアクティブマトリクス基板を広く含むものとする。
＜アクティブマトリクス基板１００１の基本構成＞
図１は、本実施形態のアクティブマトリクス基板１００１の平面構造の一例を示す概略図である。
アクティブマトリクス基板１００１は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
表示領域ＤＲには、行方向に延びる複数のゲートバスラインＧＬと、列方向に延びる複数のソースバスラインＳＬとが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバの各端子に接続されている。
各画素領域ＰＩＸは、画素ＴＦＴである酸化物半導体ＴＦＴ（以下、「ＴＦＴ」と略す。）１０１と、画素電極ＰＥとを有している。本実施形態では、ＴＦＴ１０１は、ボトムゲート構造を有する。
ＴＦＴ１０１のゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１００１を、ＦＦＳモードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板１００１に、複数の画素に対して共通の電極（共通電極）ＣＥが設けられる。
非表示領域ＦＲには、基板１上に、例えばゲートドライバなどの駆動回路がモノリシックに設けられている。ソースドライバは、例えば、アクティブマトリクス基板１００１に実装されている。この例では、ゲートドライバに加えて、デマルチプレクサ回路がモノリシックに形成されている。デマルチプレクサ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソース配線へビデオデータを振り分けるソース切替回路として機能する。
アクティブマトリクス基板１００１の非表示領域には、周辺回路を構成する複数の回路ＴＦＴが形成されている。回路ＴＦＴは、ゲートドライバを構成する駆動回路用ＴＦＴ、デマルチプレクサ回路を構成するソース切替回路用ＴＦＴなどを含む。回路ＴＦＴの少なくとも一部は、ボトムゲート構造を有する酸化物半導体ＴＦＴであってもよい。回路ＴＦＴは、画素ＴＦＴであるＴＦＴ１０１と同じ半導体膜を用いて、共通のプロセスで形成されてもよい。
＜画素領域ＰＩＸおよび酸化物半導体ＴＦＴの構造＞
図面を参照しながら、アクティブマトリクス基板１００１における各画素領域ＰＩＸを説明する。また、画素ＴＦＴを例に、酸化物半導体ＴＦＴの構造を説明する。アクティブマトリクス基板１００１は、典型的には、複数の画素領域および複数の画素ＴＦＴを有するが、以下では、単一の画素領域およびその画素領域に配置された単一の画素ＴＦＴのみを図示し、説明を行う。
図２Ａは、アクティブマトリクス基板１００１における１つの画素領域ＰＩＸの一部を例示する平面図である。図２Ｂは、図２ＡにおけるＩＩｂ－ＩＩｂ’線に沿った断面図である。
まず、図２Ｂを参照して、アクティブマトリクス基板１００１の層構造を説明する。アクティブマトリクス基板１００１は、基板１側から、ゲートメタル層ＭＧ、下部絶縁層５、酸化物半導体層７、ソースメタル層ＭＳ、上部絶縁層１３、第１透明導電層Ｔ１、誘電体層１７および第２透明導電層Ｔ２をこの順で含む。
ゲートメタル層ＭＧは、第１の導電膜から形成された電極・配線などを含む層であり、例えば、複数のゲートバスラインＧＬ、各ＴＦＴのゲート電極ＧＥなどを含む。ソースメタル層ＭＳは、第２の導電膜から形成された電極・配線などを含む層であり、例えば、複数のソースバスラインＳＬ、各ＴＦＴのソース電極ＳＥおよびドレイン電極ＤＥなどを含む。第１透明導電層Ｔ１は、第１の透明導電膜を用いて形成された電極・配線を含む層であり、第２透明導電層Ｔ２は、第２の透明導電膜を用いて形成された電極・配線を含む層である。第１透明導電層Ｔ１および第２透明導電層Ｔ２の一方は共通電極ＣＥを含み、他方は画素電極ＰＥを含んでもよい。
図面において、各構成要素の参照符号の後に、括弧書きで、メタル層または絶縁膜を示す符号を付すことがある。例えば、ゲートメタル層ＭＧ内に形成されている電極または配線には、その参照符号の後に「（ＭＧ）」と付すことがある。
アクティブマトリクス基板１００１は、基板１と、基板１に支持された複数のソースバスラインＳＬおよび複数のゲートバスラインＧＬとを備える。図示する例では、複数のゲートバスラインＧＬを含むゲートメタル層ＭＧは、複数のソースバスラインＳＬを含むソースメタル層ＭＳよりも基板１側に配置されている。各画素領域ＰＩＸには、画素ＴＦＴとして、ボトムゲート構造を有するＴＦＴ１０１が設けられている。ＴＦＴ１０１は、その画素領域ＰＩＸに対応付けられていればよく、ＴＦＴ１０１の一部が、当該画素領域以外の画素領域に位置していてもよい。
ＴＦＴ１０１は、基板１に支持されている。ＴＦＴ１０１は、酸化物半導体層７と、酸化物半導体層７と基板１との間に位置するゲート電極（「下部電極」と呼ぶことがある。）ＧＥと、酸化物半導体層７とゲート電極ＧＥとの間に位置する下部絶縁層５と、ソース電極ＳＥと、ドレイン電極ＤＥとを有する。
ゲート電極ＧＥは、ゲートメタル層ＭＧ内に形成されている。基板１の法線方向から見たとき、ゲート電極ＧＥは、酸化物半導体層７の少なくとも一部に重なっている。ゲート電極ＧＥは、ゲートバスラインＧＬと繋がっていてもよいし、ゲートバスラインＧＬの一部であってもよい。このような場合、ゲートバスラインＧＬのうち、基板１の法線方向から見たときに酸化物半導体層７に重なる部分を「ゲート電極ＧＥ」と呼ぶ。
本実施形態では、下部絶縁層５は、ＴＦＴ１０１のゲート絶縁層として機能する。下部絶縁層５は、ゲート電極ＧＥを覆っていてもよい。下部絶縁層５は、表示領域全体に亘って、ゲートメタル層ＭＧを覆うように配置されていてもよい。
下部絶縁層５は、基板１側から、下層５Ｌ、中間層５ｍおよび上層５Ｕをこの順で含む積層構造を有する。上層５Ｕは、下層５Ｌと酸化物半導体層７との間に位置する。中間層５ｍは、下層５Ｌと上層５Ｕとの間に位置する。中間層５ｍは下層５Ｌの上面に接していてもよい。上層５Ｕは中間層５ｍの上面に接していてもよい。
上層５Ｕは、酸化シリコン層である。中間層５ｍおよび下層５Ｌのそれぞれは、少なくとも珪素および窒素を含む。下層５Ｌの水素脱離量は、前記中間層の水素脱離量よりも大きい。本明細書では、下層５Ｌの水素脱離量および中間層５ｍの水素脱離量は、昇温脱離ガス分析（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による２５℃から６００℃の範囲における水素分子の単位厚さ当たりの脱離量を指す。単位厚さ（ＴＤＳ分析に使用する膜厚）は、例えば３００ｎｍである。例えば、中間層５ｍは窒化シリコン層であり、下層５Ｌは、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）であってもよい。下部絶縁層５の詳細な構造は後述する。
酸化物半導体層７は、基板１の法線方向から見たとき、チャネル領域７ｃと、チャネル領域７ｃの両側にそれぞれ位置するソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄを含む。ソースコンタクト領域７ｓは、ソース電極ＳＥに電気的に接続される領域であり、ドレインコンタクト領域７ｄは、ドレイン電極ＤＥに電気的に接続される領域である。チャネル領域７ｃは、基板１の法線方向から見たとき、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの間に位置し、かつ、ゲート電極ＧＥに重なる領域である。ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄは、チャネル領域７ｃよりも比抵抗の低い低抵抗領域であってもよい。
ソース電極ＳＥおよびドレイン電極ＤＥは、例えば、ソースバスラインＳＬと同じ導電膜（第２の導電膜）から（すなわち、ソースメタル層ＭＳに）形成されている。この例では、ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの上面に直接接している。ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄのそれぞれは、例えば、ソース電極ＳＥおよびドレイン電極ＤＥに直接接することで還元され、チャネル領域７ｃよりも低い比抵抗を有し得る。
ソース電極ＳＥは、対応するソースバスラインＳＬに電気的に接続されている。ソース電極ＳＥは、ソースバスラインＳＬの一部であってもよい。このような場合、ソースバスラインＳＬのうち、酸化物半導体層７に接続されている部分を「ソース電極ＳＥ」と呼ぶ。
ＴＦＴ１０１は、上部絶縁層１３で覆われている。上部絶縁層１３は、例えば、無機絶縁層（パッシベーション膜）１１を含む。図示するように、上部絶縁層１３は、無機絶縁層１１と、無機絶縁層１１上に形成された有機絶縁層１２とを含む積層構造を有していてもよい。有機絶縁層１２は形成されていなくてもよい。あるいは、有機絶縁層１２は、表示領域にのみ形成されていてもよい。
アクティブマトリクス基板１００１は、複数の画素電極ＰＥと、共通電極ＣＥと、画素電極ＰＥと共通電極ＣＥとの間に位置する誘電体層１７とをさらに備える。各画素電極ＰＥは、対応する画素領域ＰＩＸに配置されている。
画素電極ＰＥおよび共通電極ＣＥは、上部絶縁層１３の上方に、誘電体層１７を介して部分的に重なるように配置される。この例では、共通電極ＣＥ上には、誘電体層１７を介して画素電極ＰＥが配置されている。共通電極ＣＥは、第１透明導電層Ｔ１内に形成され、画素電極ＰＥは、第２透明導電層Ｔ２内に形成されている。図示していないが、画素電極ＰＥ上に、誘電体層１７を介して共通電極ＣＥが配置されていてもよい。各画素領域ＰＩＸにおいて、画素電極ＰＥおよび共通電極ＣＥのうち第２透明導電層Ｔ２に形成された方の電極（ここでは画素電極ＰＥ）には、１つまたは複数のスリット（開口部）、あるいは切り欠き部が設けられている。
画素電極ＰＥは、画素領域ＰＩＸごとに配置されている。画素電極ＰＥは、画素コンタクト部において、ＴＦＴ１０１の酸化物半導体層７に電気的に接続されている。この例では、画素コンタクト部において、誘電体層１７および上部絶縁層１３に、ドレイン電極ＤＥを露出する画素コンタクトホールＣＨｐが形成されている。画素電極ＰＥは、画素コンタクトホールＣＨｐ内で、ドレイン電極ＤＥに電気的に接続されている。画素電極ＰＥは、ドレイン電極ＤＥに直接接していてもよい。なお、ＴＦＴ１０１は、ソースメタル層ＭＳにドレイン電極を有していなくてもよい。その場合、画素電極ＰＥは、画素コンタクトホールＣＨｐ内で酸化物半導体層７のドレインコンタクト領域７ｄに直接接してもよい。つまり、画素電極ＰＥの一部をＴＦＴ１０１のドレイン電極として機能させてもよい。
共通電極ＣＥは、画素領域ＰＩＸごとに分離されていなくても構わない。例えば、共通電極ＣＥは、画素コンタクト部が形成される領域に開口部１５ｐを有し、画素コンタクト部を除いて画素領域ＰＩＸ全体に亘って形成されていてもよい。
なお、上記では画素ＴＦＴを例に説明したが、回路ＴＦＴもＴＦＴ１０１と同様の構造を有し得る。ただし、回路ＴＦＴでは、酸化物半導体層７のソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄは、例えば、ソースメタル層ＭＳ内またはゲートメタル層ＭＧ内の配線に接続される。
（効果）
本実施形態のアクティブマトリクス基板１００１は、上述した下層５Ｌ、中間層５ｍおよび上層５Ｕを含む積層構造を有する下部絶縁層５を備えるので、以下の効果を奏する。
下部絶縁層５は、上層５Ｕとして、酸化シリコン層を含む。酸化シリコン層は、酸化物半導体層７に酸素を供給可能な酸素供与性の膜である。酸化シリコン層は、酸化物半導体層７に近接して、好ましくは酸化物半導体層７に接するように配置される。これにより、酸化物半導体層７のチャネル領域７ｃに生じた酸素欠損を低減し、チャネル領域の低抵抗化を抑制できる。下部絶縁層５は、また、酸化シリコン層の基板１側に、中間層５ｍおよび下層５Ｌとして、少なくとも窒素および珪素を含む層（例えば、少なくとも窒素を含むシリコン層）を有するので、高い耐圧およびＥＳＤ耐性を確保できる。また、基板１側から酸化物半導体層７への不純物の拡散を抑制できる。さらに、相対的に水素脱離量の大きい下層５Ｌと酸化物半導体層７との間に、相対的に水素脱離量の小さい中間層５ｍを設けることで、下層５Ｌから酸化物半導体層７への水素の侵入を遮ることができる。以下、中間層５ｍによる効果をより詳細に説明する。
図８は、参考例のアクティブマトリクス基板９０００を示す断面図である。アクティブマトリクス基板９０００の下部絶縁層９５は、中間層を有していない。下部絶縁層９５は、上層９５Ｕおよび下層９５Ｌからなる２層構造を有する。上層９５Ｕは酸化シリコン層であり、下層９５Ｌは窒化シリコン層である。アクティブマトリクス基板９０００は、画素ＴＦＴとして、下部絶縁層９５をゲート絶縁層とするボトムゲート型のＴＦＴ９００を備える。ＴＦＴ９００における、下部絶縁層９５以外の構造は、図２Ａおよび図２Ｂに示すＴＦＴ１０１と同様である。
下層９５Ｌである窒化シリコン層は、材料（組成）、成膜方法、成膜速度や成膜温度などの成膜条件などによって、水素を多く含有することがある。例えば、アクティブマトリクス基板を製造する際のスループットを高めるために、高い成膜速度で下層５Ｌを形成すると、下層９５Ｌに含まれる水素量が多くなる。そうすると、製造プロセス中に、下層９５Ｌから脱離した水素が酸化物半導体層７に到達し、酸化物半導体を還元することにより、酸化物半導体層７の低抵抗化が生じやすくなる。この結果、ＴＦＴ９００の閾値電圧Ｖｔｈが、マイナス方向にシフトし、所望のＴＦＴ特性が得られなくなる可能性がある。例えば、ＴＦＴ９００の閾値電圧Ｖｔｈが負となるデプレッション化が生じ得る。これは、生産性の低下（歩留りの低下）の要因となり得る。
これに対し、本実施形態の下部絶縁層５は、下層５Ｌの酸化物半導体層７側に、下層５Ｌよりも水素脱離量の小さい中間層５ｍを備える。これにより、下層５Ｌに含まれる水素が酸化物半導体層７に侵入することを中間層５ｍによって遮ることが可能になる。この結果、水素に起因するＴＦＴ１０１の特性変動、すなわち、ＴＦＴ１０１の閾値電圧Ｖｔｈのマイナス方向へのシフトを抑制できる。従って、ＴＦＴ１０１のオフリーク電流を低減でき、安定したＴＦＴ特性を実現できる。ＴＦＴ１０１は、例えば、正の閾値電圧Ｖｔｈを有するエンハンスメント特性を有してもよい。
下層５Ｌは、上層５Ｕよりも高い堆積速度で形成された、膜密度の低い膜であってもよい。これにより、下層５Ｌによって高いスループットを維持しつつ、中間層５ｍによってＴＦＴ１０１のデプレッション化を抑制できる。
ＴＦＴ１０１は、下層５Ｌ中の水素に起因するオフリーク電流が低減されているので、画素ＴＦＴとして好適に用いられ得る。アクティブマトリクス基板１００１は、ＴＦＴ１０１と同様の構造を有する回路ＴＦＴをさらに備えてもよい。回路ＴＦＴにおいても、下層５Ｌ中の水素に起因する閾値電圧Ｖｔｈのマイナスシフトが低減されることで、消費電力の増大や、駆動回路の動作不良、誤動作などを抑制できる。回路ＴＦＴ（特に駆動回路に用いられる一部のＴＦＴ）は、閾値電圧Ｖｔｈが正であるエンハンスメント特性を有することが好ましい。これにより、回路誤動作をより確実に抑制でき、歩留まりの低下をさらに抑制できる。
本実施形態は、有機ＥＬ表示装置に用いられるアクティブマトリクス基板にも好適に適用され得る。有機ＥＬ表示装置に用いられるアクティブマトリクス基板では、１つの画素内に、駆動用ＴＦＴおよび選択用ＴＦＴを少なくとも含む画素回路が設けられる。上記積層構造を有する下部絶縁層５上に、駆動用ＴＦＴおよび選択用ＴＦＴの酸化物半導体層を配置することで、安定したＴＦＴ特性を実現できる。駆動用ＴＦＴのデプレッション化を抑制できる点で特に有利である。
＜下部絶縁層５における各層の材料および厚さ＞
上層５Ｕは、酸化シリコンを主に含む酸化シリコン層である。本明細書では、「酸化シリコン」は、ＳｉＯｘ（１≦ｘ≦２）で表される化合物を含む。上層５Ｕは、酸化物半導体層７に直接接していることが好ましい。上層５Ｕの厚さは特に限定しないが、例えば１５ｎｍ以上１００ｎｍ以下（例えば５０ｎｍ）であってもよい。１５ｎｍ以上であれば、酸化物半導体層７のチャネル領域７ｃに生じた酸素欠損をより効果的に低減できる。１００ｎｍ以下であれば、ゲート絶縁層として機能する下部絶縁層５の容量を小さくできるので、ＴＦＴ１０１のオン特性を向上できる。また、製造時のスループットを高めることができる。
中間層５ｍは、珪素および窒素を含む絶縁層であり、好ましくは窒化シリコン層である。なお、本明細書では、「窒化シリコン」は、ＳｉＮｘ（０．５≦ｘ≦１．５）で表される化合物を含む。中間層５ｍの厚さは特に限定しないが、例えば２０ｎｍ以上１００ｎｍ以下（例えば５０ｎｍ）であってもよい。２０ｎｍ以上であれば、下層５Ｌから酸化物半導体層７への水素の侵入をより効果的に抑制できるので、信頼性を向上できる。１００ｎｍ以下であれば、製造時のスループットの低下を抑制できる。
下層５Ｌは、少なくとも珪素、窒素および酸素を含む。下層５Ｌの酸素濃度は、上層５Ｕにおける酸素濃度未満であり、かつ、中間層５ｍにおける酸素濃度よりも高くてもよい。例えば、下層５Ｌは、酸素よりも高い濃度で窒素を含む窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ＞０）であってもよいし、酸素よりも低い濃度で窒素を含む酸化窒化シリコン（ＳｉＯｙＮｘ；ｙ＞ｘ＞０）層であってもよい。一例として、下層５Ｌが窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ＞０）層であれば、下層５Ｌと中間層５ｍとの屈折率差を小さくできるので好ましい場合がある。
中間層５ｍおよび下層５Ｌにおける酸素および窒素の比率は、下層５Ｌの屈折率ｎＬが、基板１の屈折率ｎ１よりも高く、かつ、中間層５ｍの屈折率ｎｍよりも低くなるように設定されることが好ましい（ｎ１＜ｎＬ＜ｎｍ）。これにより、下部絶縁層５と基板１との界面における屈折率差を小さくできるので、基板１と下部絶縁層５との界面に生じる光学干渉を低減できる。このため、アクティブマトリクス基板１００１を表示装置に適用したときの色味のばらつき（例えば、屈折率差が大きいと赤味掛かったりすることがある）が抑制される。また、界面の光学干渉に起因する光透過率のロスを低減できる。一例として、基板１としてガラス基板を用いる場合、ガラス基板の屈折率ｎ１は約１．５である。中間層５ｍである窒化シリコン層の屈折率ｎｍは約１．９である。下層５Ｌとして、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ＞０）層または酸化窒化シリコン（ＳｉＯｙＮｘ；ｙ＞ｘ＞０）層を用いると、下層５Ｌの屈折率ｎＬは、１．５よりも大きく、１．９未満となり得る。この場合、窒素濃度が高いほど、屈折率ｎＬは、窒化シリコン層の屈折率ｎｍに近くなる。屈折率ｎＬは、例えば１．７以上１．９未満であってもよい。
上層５Ｕの屈折率ｎＵは、中間層５ｍおよび下層５Ｌの屈折率ｎｍ、ｎＬよりも小さくてもよい。例えば、ｎＵ＜ｎＬ＜ｎｍであってもよい。上層５Ｕである酸化シリコン層の屈折率ｎＬは例えば約１．５である。
下層５Ｌの単位厚さ当たりの水素脱離量は、中間層５ｍの単位厚さ当たりの水素脱離量よりも大きい。なお、水素脱離量は、各層の材料、形成方法および形成条件によって異なり得る。例えば、成膜速度（以下、「堆積速度」）が大きいほど、膜中の水素原子濃度が高くなり、水素脱離量も大きくなる傾向がある。また、成膜時の基板温度（以下、「堆積温度」）が低いほど、膜中の水素原子濃度が高くなり、水素脱離量も大きくなる傾向がある。
下層５Ｌおよび中間層５ｍは、いずれも、ＣＶＤ法で形成されており、かつ、下層５Ｌの堆積速度は、中間層５ｍの堆積速度よりも大きくてもよい。その場合、下層５Ｌにおける水素脱離量は、中間層５ｍの水素脱離量よりも高くなり得る。また、下層５Ｌの膜密度は、中間層５ｍの膜密度よりも低くなり得る。
下層５Ｌは、中間層５ｍよりも厚くてもよい。下層５Ｌは、さらに上層５Ｕよりも厚くてもよい。下層５Ｌの成膜速度が他の層よりも大きい場合、下層５Ｌを厚くすることにより、製造時のスループットを高めることが可能になる。下層５Ｌの厚さは、中間層５ｍの厚さの例えば３倍以上である。一方、下層５Ｌが厚すぎると、下層５Ｌに含まれる水素量が多くなり、水素に起因するＴＦＴ特性の変動を中間層５ｍで十分に抑制できない場合がある。このため、下層５Ｌの厚さは、中間層５ｍの厚さの例えば１０倍以下であってもよい。
あるいは、中間層５ｍは、下層５Ｌよりも厚くてもよい。中間層５ｍは、さらに上層５Ｕよりも厚くてもよい。中間層５ｍを厚くすることにより、下部絶縁層５の誘電率が大きくなるので、下部絶縁層５をゲート絶縁層とするＴＦＴ１０１のオン特性を高めることができる。また、水素脱離量の大きい下層５Ｌが相対的に薄くなるので、下部絶縁層５全体における水素脱離量を低減でき、より安定したＴＦＴ特性が得られる。一例として、中間層５ｍの厚さを３００ｎｍ、上層５Ｕおよび下層５Ｌの厚さを５０ｎｍとしてもよい。
＜窒化シリコン層および窒化酸化シリコン層の分析＞
窒化シリコン層および窒化酸化シリコン層における水素脱離量は、例えば、昇温脱離ガス分析（ＴＤＳ分析）によって測定できる。また、各層の水素含有量は、フーリエ変換赤外分光法（ＦＴ－ＩＲ：Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、飛行時間型二次イオン質量分析法（ＴＯＦ－ＳＩＭＳ：Ｔｉｍｅ－ｏｆ－Ｆｌｉｇｈｔ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｅｒ）等によって測定できる。このうちＴＯＦ－ＳＩＭＳ分析は、製品（例えばアクティブマトリクス基板）に含まれる窒化シリコン層および／または窒化酸化シリコン層の水素濃度の測定に用いることができる。
ここでは、ＴＤＳ分析およびＦＴ－ＩＲ分析によって、窒化シリコン層および窒化酸化シリコン層のそれぞれの単膜の水素脱離量および水素結合量を測定した。
まず、測定用試料として、プラズマＣＶＤ法によって窒化シリコン（ＳｉＮｘ）層の単膜を形成したガラス基板と、プラズマＣＶＤ法によって窒化酸化シリコン（ＳｉＮｘＯｙ）層の単膜を形成したガラス基板とを準備した。ＳｉＮｘ層およびＳｉＮｘＯｙ層のそれぞれの厚さ、形成方法および形成条件を表１に示す。また、ＳｉＮｘ層およびＳｉＮｘＯｙ層の組成を表１に併せて示す。
次いで、エリプソメータを用いて、ＳｉＮｘ層およびＳｉＮｘＯｙ層における、波長６３３ｎｍのときの屈折率を測定した。測定温度は２５℃とした。結果を表１に併せて示す。この結果から、ＳｉＮｘＯｙ層の屈折率は、ＳｉＮｘ層よりも小さく、かつ、酸化シリコン（例えば１．５０程度）よりも大きいことが確認された。
続いて、ＦＴ－ＩＲ分析により、ＳｉＮｘ層およびＳｉＮｘＯｙ層のそれぞれにおけるＳｉ－Ｈ結合およびＮ－Ｈ結合の密度（個／ｃｍ３）を測定した。結果を表１に併せて示す。
続いて、ＴＤＳ分析により、ＳｉＮｘ層およびＳｉＮｘＯｙ層のそれぞれから脱離した水素量を測定した。結果を図３に示す。ＴＤＳ分析は、各試料を２５℃から７００℃まで昇温して行った。図３に示すグラフの横軸は測定温度である。縦軸は、ガラス基板の重さ：１００ｍｇ、測定対象の層（ＳｉＮｘ層またはＳｉＮｘＯｙ層）の厚さ：３００ｎｍあたりの水素の脱離分子数（個）である。
また、２５℃～６００℃の温度範囲において、ＳｉＮｘ層およびＳｉＮｘＯｙ層のそれぞれからの水素の脱離量を積算することにより、上記温度範囲における水素脱離量として、測定対象の層（ＳｉＮｘ層またはＳｉＮｘＯｙ層）の単位厚さ（ここでは３００ｎｍ）当たりの積算脱離水素分子数（個／ｃｍ２）を求めた。結果を表１および図４に示す。
Figure 2023153641000002
表１に示す結果から、本測定に使用した試料では、ＳｉＮｘＯｙ層（厚さ：３００ｎｍ）の単位面積当たりの水素脱離量が、ＳｉＮｘ層（厚さ：３００ｎｍ）の水素脱離量よりも多いことが確認された。
上記結果では、ＳｉＮｘＯｙ層の水素結合量はＳｉＮｘ層のよりも少ないが、ＳｉｘＯｙ層の水素脱離量はＳｉＮｘ層よりも多い。これは、ＳｉＮｘＯｙ層では、結合した水素のうち脱離した割合が高かったからと考えられる。なお、水素結合量の大小関係は、特に限定されない。酸化物半導体層の劣化は、各絶縁層から脱離した水素によって引き起こされ得る。このため、水素結合量にかかわらず、水素脱離量の小さい層（ここではＳｉＮｘ層）を、水素脱離量の大きい層（ここではＳｉＮｘＯｙ層）よりも、酸化物半導体層７側に配置することで、酸化物半導体層への水素の侵入を抑えて、酸化物半導体層の劣化（酸化物半導体の還元）を抑制できる。
なお、ＳｉＮｘ層およびＳｉＮｘＯｙ層における水素脱離量、水素結合量、屈折率などの値は、表１に示した値に限定されず、各層の組成、形成方法・条件等により異なり得る。
表１、図３および図４に示す結果は、ＳｉＮｘＯｙ層またはＳｉＮｘ層の単膜に対する測定結果であるが、製品（ＴＦＴまたはアクティブマトリクス基板）の解析によって、下部絶縁層における各層の水素濃度を測定することも可能である。製品の解析には、例えば、ＴＯＦ－ＳＩＭＳを用いることができる。
＜アクティブマトリクス基板１００１の製造方法＞
アクティブマトリクス基板１００１を例に、本実施形態のアクティブマトリクス基板の製造方法を説明する。
図５Ａ～図５Ｇは、それぞれ、アクティブマトリクス基板１００１の製造方法を説明するための工程断面図である。以下では、アクティブマトリクス基板１００１における複数の単位領域のうちの１つの単位領域について製造方法の説明を行う。なお、非表示領域に形成される回路ＴＦＴの少なくとも１つは、以下に説明する画素ＴＦＴと同様の方法で製造され得る。
・ＳＴＥＰ１：ゲートメタル層ＭＧの形成（図５Ａ）
基板１上に、例えばスパッタリング法で、第１の導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、第１の導電膜のパターニングを行う。これにより、図５Ａに示すように、ゲートバスラインＧＬ、および、各ＴＦＴのゲート電極ＧＥを含むゲートメタル層ＭＧを形成する。
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
第１の導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、第１の導電膜として、Ｔｉを下層とし、Ｃｕを上層とする積層膜を用いる。
・ＳＴＥＰ２：下部絶縁層５の形成（図５Ｂ）
次いで、図５Ｂに示すように、ゲートメタル層ＭＧを覆うように、下部絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。
下部絶縁層５は、例えばプラズマＣＶＤ装置を用いて、３００℃～４００℃の温度（例えば３５０℃）で形成され得る。この例では、下層５Ｌ、中間層５ｍおよび上層５Ｕをこの順で形成することにより、３層構造の下部絶縁層５を得る。なお、下部絶縁層５は、下層５Ｌ、中間層５ｍおよび上層５Ｕをこの順で含んでいればよく、４層以上の積層構造を有していてもよい。
この例では、下層５Ｌとして、第１の堆積速度で窒化酸化シリコン層を形成する。中間層５ｍとして、第１の堆積速度よりも低い第２の堆積速度で、窒化シリコン層を形成する。上層５Ｕとして、酸化シリコン層を形成する。中間層５ｍおよび上層５Ｕは、下層５Ｌよりも薄いことが好ましい。第１の堆積速度は、第２の堆積速度の約１．１～１．５倍（例えば１．３倍）であってもよい。なお、下層５Ｌおよび中間層５ｍとして、窒化シリコン層を形成してもよい。この場合、中間層５ｍを、下層５Ｌよりも低い堆積速度で形成することで、中間層５ｍの水素脱離量を下層５Ｌの水素脱離量よりも小さくしてもよい。
・ＳＴＥＰ３：酸化物半導体層７の形成（図５Ｃ）
次いで、下部絶縁層５の上に酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。これにより、図５Ｃに示すように、ＴＦＴ１０１の活性層となる酸化物半導体層７を得る。酸化物半導体層７のうち少なくともチャネル領域となる部分は、基板１の法線方向から見たとき、ゲート電極ＧＥに重なるように配置される。
酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）を形成する。酸化物半導体膜のパターニングは、例えば、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液によるウェットエッチングで行ってもよい。
・ＳＴＥＰ４：ソースメタル層の形成（図５Ｄ）
次いで、酸化物半導体層７を覆うように、第２の導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、第２の導電膜のパターニングを行う。これにより、図５Ｄに示すように、画素ＴＦＴのソース電極ＳＥおよびドレイン電極ＤＥと、ソースバスラインＳＬとを含むソースメタル層ＭＳを形成する。ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、酸化物半導体層７の上面に接するように配置されてもよい。このようにして、ＴＦＴ１０１を得る。
ここでは、第２の導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。Ｔｉ膜、ＴｉＮ膜またはＭｏ膜を上層および下層として用い、Ａｌ膜またはＣｕ膜を主層とする３層構造を有してもよい。例えば、チタン膜－アルミニウム膜－チタン膜、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。なお、第２の導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。
・ＳＴＥＰ５（上部絶縁層１３の形成：図５Ｅ）
次いで、図５Ｅに示すように、ソースメタル層ＭＳを覆う上部絶縁層１３を形成する。ここでは、上部絶縁層１３として、無機絶縁層１１および有機絶縁層１２を含む積層膜を形成する。
無機絶縁層１１として、例えばＣＶＤ法で、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などの絶縁膜、または、これらの絶縁膜の積層膜を形成することができる。無機絶縁層１１の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。この例では、無機絶縁層１１はチャネル領域７ｃに接する。この場合、無機絶縁層１１として、酸化シリコン膜などの酸化物膜を用いると、チャネル領域７ｃの酸素欠損による低抵抗化を抑制できるので好ましい。ここでは、無機絶縁層１１として、例えば、厚さが３００ｎｍの酸化シリコン層を用いる。
有機絶縁層１２の厚さは、例えば１～４μｍ、好ましくは２～３μｍである。ここでは、有機絶縁層１２として、厚さが２μｍの感光性樹脂材料を含む有機絶縁膜（例えばアクリル系透明樹脂膜）を用いる。
この後、有機絶縁層１２のパターニングを行う。これにより、各画素領域において、有機絶縁層１２に、無機絶縁層１１の一部を露出する開口部１２ｐを形成する。開口部１２ｐは、基板１の法線方向から見たとき、ドレイン電極ＤＥの一部上に位置する。
・ＳＴＥＰ６（共通電極ＣＥの形成：図５Ｆ）
続いて、図５Ｆに示すように、有機絶縁層１２上に、不図示の第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成し、パターニングすることにより、共通電極ＣＥを形成する。共通電極ＣＥは、開口部１２ｐを露出する開口部１５ｐを有する。
第１の透明導電膜として、インジウム－亜鉛酸化物、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。ここでは、厚さが７０ｎｍであるインジウム－錫酸化物（ＩＴＯ）膜を用いる。
・ＳＴＥＰ６（誘電体層１７および画素コンタクトホールＣＨｐの形成：図５Ｇ）
次いで、図５Ｇに示すように、共通電極ＣＥを覆うように誘電体層（厚さ：５０～５００ｎｍ）１７を形成する。誘電体層１７の材料は、無機絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜（厚さ：３００ｎｍ）を形成する。
続いて、誘電体層１７上にレジスト層（不図示）を設けて、誘電体層１７および無機絶縁層１１のパターニングを行う。これにより、図示するように、各画素領域において、誘電体層１７に開口部１７ｐを形成するとともに、無機絶縁層１１に、ドレイン電極ＤＥの一部を露出する開口部１１ｐが形成される。無機絶縁層１１は、レジスト層および有機絶縁層１２をマスクとしてエッチングされる。基板１の法線方向から見たとき、開口部１７ｐ、１２ｐ、１１ｐは少なくとも部分的に重なる。このようにして、これらの開口部１７ｐ、１２ｐ、１１ｐから構成される画素コンタクトホールＣＨｐを得る。
なお、ここでは、無機絶縁層１１のパターニングを誘電体層１７と同時に行う方法を説明したが、代わりに、有機絶縁層１２を形成した後、誘電体層１７を形成する前に、有機絶縁層１２をマスクとして無機絶縁層１１のパターニングを行ってもよい。
・ＳＴＥＰ７（画素電極ＰＥの形成：図２Ａ、図２Ｂ）
次いで、誘電体層１７上に、不図示の第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２の透明導電膜は、第１の透明導電膜と同様の材料を用いて形成され得る。ここでは、厚さが７０ｎｍであるインジウム－錫酸化物（ＩＴＯ）膜を用いる。この後、第２の透明導電膜のパターニングを行う。これにより、各画素領域に画素電極ＰＥを形成する。このようにして、図２Ａおよび図２Ｂに示すアクティブマトリクス基板１００１が製造される。
図２Ａおよび図２Ｂに示す例では、ＴＦＴ１０１はチャネルエッチ構造を有するが、代わりに、エッチストップ構造を有してもよい。「エッチストップ型ＴＦＴ」では、酸化物半導体層のチャネル領域上にエッチストップ層が形成される。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
（実施例および比較例）
次いで、基板上に積層構造を有する下部絶縁層を形成した測定用サンプルを準備し、下部絶縁層における各層の組成を調べた。
図６Ａ、図６Ｂおよび図６Ｃは、それぞれ、実施例１および比較例１、２の下部絶縁層５ａ～５ｃを備えた基板を示す断面図である。実施例１の下部絶縁層５ａは、図２Ｂと同様の３層構造を有する。比較例１、２の下部絶縁層５ｂ、５ｃのそれぞれは、上層および下層からなる２層構造を有する。
図６Ａに示す実施例１の下部絶縁層５ａは、ＳｉＮｘＯｙ層を下層５Ｌ、ＳｉＮｘ層を中間層５ｍ、ＳｉＯｘ層を上層５Ｕとする３層構造を有する。ここでは、下部絶縁層５を、プラズマＣＶＤ法を用いて３５０℃の温度で形成した。また、下層５Ｌを、中間層５ｍよりも高い堆積速度で形成した。下層５Ｌの水素脱離量ｃ１は、中間層５ｍの水素脱離量ｃ２よりも大きい（図３および図４参照）。
図６Ｂに示す比較例１の下部絶縁層５ｂは、ＳｉＮｘ層を下層７５Ｌ、ＳｉＯｘ層を上層７５Ｕとする２層構造を有する。上層７５Ｕおよび下層７５Ｌの形成方法および形成条件（堆積速度、堆積温度）は、それぞれ、実施例１の下部絶縁層５ａの上層５Ｕおよび中間層５ｍと同じとした。従って、下層７５Ｌの水素脱離量は、実施例１における中間層５ｍの水素脱離量ｃ２と同程度であり、相対的に低いと考えられる。
図６Ｃに示す比較例２の下部絶縁層５ｃは、ＳｉＮｘＯｙ層を下層８５Ｌ、ＳｉＯｘ層を上層８５Ｕとする２層構造を有する。上層８５Ｕおよび下層８５Ｌの形成方法および形成条件（堆積速度、堆積温度）は、それぞれ、実施例１の下部絶縁層５ａの上層５Ｕおよび下層５Ｌと同じとした。従って、下層８５Ｌの水素脱離量は、実施例１における下層５Ｌの水素脱離量ｃ１と同程度であり、相対的に高いと考えられる。
実施例１および比較例１、２における下部絶縁層５ａ～５ｃ構造および各層の厚さを表２に示す。
Figure 2023153641000003
また、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて、実施例１および比較例１、２における下部絶縁層５ａ～５ｃの組成分析を行った。結果を表３に示す。
Figure 2023153641000004
次いで、実施例１および比較例１、２の下部絶縁層５ａ～５ｃをゲート絶縁層として用いたボトムゲート型のＴＦＴの特性を比較した。比較例２の下部絶縁層５ｃを用いたＴＦＴの閾値電圧Ｖｔｈは１．３Ｖであり、実施例１および比較例１の下部絶縁層５ａ、５ｂを用いたＴＦＴの閾値電圧Ｖｔｈ（いずれも約２Ｖ）よりも、閾値電圧Ｖｔｈのマイナス方向へのシフトが大きいことが分かった。これは、製造プロセス中に、水素脱離量の大きい下層８５Ｌから酸化物半導体層のチャネル部に水素が侵入し、酸化物半導体の一部に還元が生じたためと考えられる。これに対し、実施例１の下部絶縁層５ａを用いたＴＦＴでは、下層５Ｌと酸化物半導体層との間に、水素脱離量の小さい（つまり、水素が脱離しにくい）中間層５ｍを介在させることで、酸化物半導体層への水素の侵入を抑制し、安定したＴＦＴ特性が得られることが分かる。実施例１の下部絶縁層５ａを用いたＴＦＴでは、例えば、水素脱離量が相対的に大きい層を形成しない場合（比較例１）と同程度のＴＦＴ特性を実現することも可能である。
比較例１の下部絶縁層５ｂを用いたアクティブマトリクス基板では、閾値電圧Ｖｔｈのマイナスシフトを抑制できるものの、下部絶縁層５ｂの下層７５Ｌの成膜に時間がかかり、スループットが低下する可能性がある。また、基板１と下層７５Ｌ（ＳｉＮｘ層）との界面における屈折率差が大きいので、光学干渉によって色味にばらつきが生じやすい。これに対し、実施例１では、下部絶縁層５ａの成膜時間を短縮できるので、スループットを向上できる。また、ＳｉＮｘ層と基板１との間に、両者の中間の屈折率を有するＳｉＮｘＯｙ層が配置されているので、屈折率差に起因する表示特性の低下を抑制できる。
（第２の実施形態）
図７Ａは、アクティブマトリクス基板１００２における１つの画素領域ＰＩＸを例示する平面図である。図７Ｂは、図７ＡにおけるＶＩＩｂ－ＶＩＩｂ’線に沿った断面図であり、画素領域ＰＩＸに形成されたＴＦＴ（画素ＴＦＴ）１０２の断面構造を示す。
アクティブマトリクス基板１００２は、ＴＦＴ１０２がトップゲート構造を有する点、および、ソースバスラインＳＬをゲートバスラインＧＬおよび酸化物半導体層７よりも下層（基板１側）に配置する点で、図２Ａおよび図２Ｂに示すアクティブマトリクス基板１００１と異なる。以下では、アクティブマトリクス基板１００１と異なる点のみを説明し、同様の構造については説明を省略する。
まず、アクティブマトリクス基板１００２の層構造を説明する。アクティブマトリクス基板１００２は、基板１側から、第１メタル層Ｍ１、下部絶縁層５、酸化物半導体層７、ゲート絶縁層９、第２メタル層Ｍ２、無機絶縁層１１、有機絶縁層１２、第１透明導電層Ｔ１、誘電体層１７および第２透明導電層Ｔ２をこの順で含む。本実施形態では、第１メタル層Ｍ１は、複数のソースバスラインＳＬと、各画素ＴＦＴ１０２のソース電極ＳＥおよび遮光層とを含む。第２メタル層Ｍ２は、複数のゲートバスラインＧＬおよび各画素ＴＦＴ１０２のゲート電極ＧＥを含む。
ＴＦＴ１０２は、酸化物半導体層７と、酸化物半導体層７の一部上にゲート絶縁層９を介して配置されたゲート電極ＧＥと、ソース電極ＳＥとを備える。この例では、画素電極ＰＥの一部がＴＦＴ１０２のドレイン電極として機能しているが、ＴＦＴ１０２は、画素電極ＰＥとは異なるメタル層内にドレイン電極を有してもよい。
各ＴＦＴ１０２のソース電極ＳＥは、対応するソースバスラインＳＬに電気的に接続されている。図示するように、ソース電極ＳＥは、対応するソースバスラインＳＬの一部であってもよい。
下部絶縁層５は、ソース電極ＳＥおよびソースバスラインＳＬを覆っている。下部絶縁層５は、図２Ａおよび図２Ｂを参照しながら前述した実施形態の下部絶縁層５と同様の積層構造を有する。ただし、本実施形態では、下部絶縁層５は、各ＴＦＴ１０２のソース電極ＳＥ（ソースバスラインＳＬ）の一部を露出する開口部５ｐを有する。
酸化物半導体層７は、基板１の法線方向から見たとき、チャネル領域７ｃと、チャネル領域７ｃの両側にそれぞれ位置する第１領域７１および第２領域７２とを含む。第１領域７１および第２領域７２は、チャネル領域７ｃよりも比抵抗の低い低抵抗領域である。低抵抗領域は、導電体領域であってもよい。第１領域７１は、ソース電極ＳＥに電気的に接続されるソースコンタクト領域７ｓを含み、第２領域７２は、ドレイン電極ＤＥに電気的に接続されるドレインコンタクト領域７ｄを含む。チャネル領域７ｃは、酸化物半導体層７のうち、基板１の法線方向から見たとき、第１領域７１および第２領域７２の間に位置し、かつ、ゲート電極ＧＥに重なる領域である。この例では、酸化物半導体層７は、下部絶縁層５上および開口部５ｐ内に配置されており、酸化物半導体層７のソースコンタクト領域７ｓは、開口部５ｐ内でソース電極ＳＥに接続されて（ここでは直接接して）いる。
ゲート絶縁層９は、チャネル領域７ｃ上に配置されている。ゲート絶縁層９は、基板１の法線方向から見たとき、チャネル領域７ｃに重なり、かつ、第１領域７１および第２領域７２に重なっていなくてもよい。この例では、各ＴＦＴ１０２のゲート絶縁層９は、そのＴＦＴ１０２のチャネル領域７ｃとゲート電極ＧＥとの間のみに島状に配置され、他のＴＦＴのゲート絶縁層とは離隔している。なお、ゲート絶縁層９は、複数のＴＦＴ１０２の酸化物半導体層７の上面および側面を覆うように連続して配置され、各ＴＦＴ１０２の酸化物半導体層７の一部（少なくともドレインコンタクト領域７ｄ）を露出する開口部を有してもよい。
第１領域７１、第２領域７２は、例えば、酸化物半導体層７に対し、ゲート絶縁層９（およびゲート電極ＧＥ）をマスクとして、プラズマ処理等の低抵抗化処理を行うことで形成される。この場合、基板１の法線方向から見たとき、第１領域７１、第２領域７２とチャネル領域７ｃとの境界と、ゲート絶縁層９の周縁とは、略整合していてもよい。
ゲート電極ＧＥは、第２メタル層Ｍ２内に形成され、対応するゲートバスラインＧＬに電気的に接続されている。ゲート電極ＧＥは、ゲート絶縁層９上に、基板１の法線方向から見たとき、チャネル領域７ｃの少なくとも一部に重なり、かつ、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄに重ならないように配置されている。
ＴＦＴ１０２は、酸化物半導体層７の基板１側に、遮光層として機能する導電層３を有していてもよい。導電層３は、例えば、ソースバスラインＳＬと同じ第１メタル層Ｍ１内に、ソースバスラインＳＬおよびソース電極ＳＥから離隔している。導電層３は、基板１の法線方向から見たとき、酸化物半導体層７のうち少なくともチャネル領域７ｃに重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層７の特性劣化を抑制できる。導電層３は、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）等に固定されていてもよい。あるいは、導電層３を、図示しない接続部によってゲート電極ＧＥに電気的に接続することで、下部ゲート電極として機能させてもよい。
酸化物半導体層７、ゲート絶縁層９およびゲート電極ＧＥは、無機絶縁層（パッシベーション膜）１１で覆われている。無機絶縁層１１は、第１領域７１および第２領域７２に直接接していてもよい。その場合、無機絶縁層１１は、酸化物半導体を還元し得る絶縁層（例えば、ＳｉＮｘ層などの水素供与性の層）であることが好ましい。図示するように、無機絶縁層１１上に有機絶縁層１２が設けられてもよい。
有機絶縁層１２上には、前述の実施形態と同様に、画素電極ＰＥおよび共通電極ＣＥが、誘電体層１７を介して設けられている。この例では、共通電極ＣＥが、画素電極ＰＥよりも下層（基板１側）に配置されている。画素コンタクト部において、誘電体層１７、有機絶縁層１２および無機絶縁層１１に、酸化物半導体層７のドレインコンタクト領域７ｄを露出する画素コンタクトホールＣＨｐが形成されている。画素電極ＰＥは、画素コンタクトホールＣＨｐ内で、酸化物半導体層７のドレインコンタクト領域７ｄに電気的に接続されている。画素電極ＰＥは、酸化物半導体層７に直接接していてもよい。つまり、画素電極ＰＥのうち酸化物半導体層７に接する部分は、ドレイン電極としても機能してもよい。
なお、ＴＦＴ１０２は、画素電極ＰＥと酸化物半導体層７との間にドレイン電極を有し、酸化物半導体層７と画素電極ＰＥとは、ドレイン電極を介して電気的に接続されていてもよい。例えば、無機絶縁層１１および有機絶縁層１２の間に、各画素ＴＦＴ１０２のドレイン電極を含む他のメタル層（第３メタル層）を設けてもよい。また、酸化物半導体層７と、第１メタル層Ｍ１内のソース電極SＥまたはソースバスラインＳＬとは、酸化物半導体層７よりも上層にある接続電極によって電気的に接続されてもよい。
アクティブマトリクス基板１００２は、酸化物半導体層７およびゲートバスラインＧＬよりも基板１側にソースバスラインＳＬを有するが（下部ソース構造）、ソースバスラインＳＬは、ゲートバスラインＧＬよりも上層に配置されていてもよい。例えば、無機絶縁層１１と有機絶縁層１２との間に、ソースバスラインＳＬおよび各画素ＴＦＴのソース電極ＳＥを含む他のメタル層（第３メタル層）が形成されていてもよい。このような構造は、例えば特許文献１に開示されている。参考のために、特許文献１（特開２０１９－１６０８２９号公報）の開示内容の全てを本明細書に援用する。
本実施形態においても、下部絶縁層５は、前述した下層５Ｌと上層５Ｕとの間に、水素脱離量が下層５Ｌよりも小さい中間層５ｍを有するので、下部絶縁層５から酸化物半導体層７に水素が侵入することによるＴＦＴ特性の変化を抑制できる。
アクティブマトリクス基板１００２は、例えば以下のような方法で製造され得る。なお、以下では、図５Ａ～図５Ｇを参照しながら前述したアクティブマトリクス基板１００１の製造方法と異なる点を主に説明し、同様の工程については説明を省略する。各層の材料、厚さ、形成方法、形成条件等は、アクティブマトリクス基板１００１と同様であってもよい。
まず、基板１上に、第３の導電膜を用いて、ソースバスラインＳＬおよび各ＴＦＴ１０２のソース電極ＳＥおよび導電層３を含む第１メタル層Ｍ１を形成する。第３の導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、第３の導電膜として、Ｔｉを下層とし、Ｃｕを上層とする積層膜を用いる。
次いで、図５Bを参照して前述した方法と同様に、第１メタル層Ｍ１を覆う下部絶縁層５を形成する。導電層３を下部ゲート電極として機能させる場合、下部絶縁層５は、下部ゲート絶縁層として機能する。この後、下部絶縁層５のパターニングを行い、ソースバスラインＳＬ（ソース電極ＳＥ）の一部を露出する開口部５ｐを形成する。
続いて、下部絶縁層５上および開口部５ｐ内に酸化物半導体層７を形成する。酸化物半導体層７は、開口部５ｐ内で、ソース電極ＳＥに接続される。酸化物半導体層７は、ソース電極ＳＥに直接接してもよい。
次いで、酸化物半導体層７を覆うように、ゲート絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）および第４の導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）をこの順で形成する。
ゲート絶縁膜として、例えば、酸化シリコン層を形成する。第４の導電膜として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ここでは、Ｔｉ膜を下層、Ｃｕ膜を上層とする積層膜を用いる。
次いで、第４の導電膜のパターニング（例えばウェットエッチング）を行うことで、ゲートバスラインＧＬおよびゲート電極ＧＥを含む第２メタル層Ｍ２を形成する。この後、第４の導電膜のパターニングと同じレジストマスクを用いてゲート絶縁膜のパターニング（例えばドライエッチング）を行い、ゲート絶縁層９を形成する。この方法によると、基板１の法線方向から見たとき、第２メタル層Ｍ２の側面とゲート絶縁層９の側面は整合する。
この後、酸化物半導体層７の低抵抗化処理（例えばプラズマ処理）を行ってもよい。これにより、基板１の主面の法線方向から見たとき、酸化物半導体層７のうちゲート電極ＧＥともゲート絶縁層９とも重なっていない第１領域７１および第２領域７２の比抵抗を、これらと重なっているチャネル領域７ｃの比抵抗よりも低くすることが可能である。
次いで、酸化物半導体層７、ゲート絶縁層９およびゲート電極ＧＥを覆う無機絶縁層（厚さ：例えば１００ｎｍ以上１０００ｎｍ以下）１１を形成する。無機絶縁層１１として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などの絶縁膜を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上１０００ｎｍ以下でもよい。ここでは、無機絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：例えば３００ｎｍ）をＣＶＤ法で形成する。ＳｉＮｘ膜などの水素供与性の膜を用いる場合には、酸化物半導体層７の露出部分に接するようにＳｉＮｘ膜を形成することで、酸化物半導体層７の露出部分の低抵抗化を行うことが可能である。従って、上述した低抵抗化処理を行わなくてもよい場合がある。
この後、無機絶縁層１１上に、開口部１２ｐを有する有機絶縁層１２を形成する。次いで、有機絶縁層１２上に、共通電極ＣＥおよび誘電体層１７を形成する。誘電体層１７および無機絶縁層１１のエッチングにより、誘電体層１７、有機絶縁層１２および無機絶縁層１１に、酸化物半導体層７の第２領域７２の一部を露出する画素コンタクトホールＣＨｐを得る。この後、誘電体層１７上および画素コンタクトホールＣＨｐ内に画素電極ＰＥを形成する。このようにして、アクティブマトリクス基板１００２を得る。
＜酸化物半導体＞
酸化物半導体層７に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層７は、２層以上の積層構造を有していてもよい。酸化物半導体層７が積層構造を有する場合には、酸化物半導体層７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層７は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
本発明の実施形態は、アクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
１ ：基板
３ ：導電層
５ ：下部絶縁層
５Ｕ ：上層
５Ｌ ：下層
５ｍ ：中間層
５ｐ ：開口部
７ ：酸化物半導体層
７ｃ ：チャネル領域
７ｄ ：ドレインコンタクト領域
７ｓ ：ソースコンタクト領域
１０ ：層間絶縁層
１１ ：無機絶縁層
１２ ：有機絶縁層
１３ ：上部絶縁層
１７ ：誘電体層
７１ ：第１領域
７２ ：第２領域
１００１、１００２ ：アクティブマトリクス基板
ＣＥ ：共通電極
ＣＨｐ ：画素コンタクトホール
ＤＥ ：ドレイン電極
ＧＥ ：ゲート電極
ＧＬ ：ゲートバスライン
Ｍ１ ：第１メタル層
Ｍ２ ：第２メタル層
ＭＧ ：ゲートメタル層
ＭＳ ：ソースメタル層
ＰＥ ：画素電極
ＰＩＸ ：画素領域
ＳＥ ：ソース電極
ＳＬ ：ソースバスライン
Ｔ１ ：第１透明導電層
Ｔ２ ：第２透明導電層

Claims (14)

  1. 基板と、前記基板に支持された複数の酸化物半導体ＴＦＴと、を備え、
    各酸化物半導体ＴＦＴは、
    チャネル領域を含む酸化物半導体層と、
    前記酸化物半導体層と前記基板との間に位置する下部電極と、
    前記酸化物半導体層と前記下部電極との間に位置する絶縁層と、を有し、
    前記絶縁層は、下層と、前記下層と前記酸化物半導体層との間に位置する上層と、前記下層と前記上層との間に位置する中間層と、を含む積層構造を有しており、
    前記上層は、酸化シリコン層であり、
    前記中間層は、少なくとも珪素および窒素を含み、
    前記下層は、少なくとも珪素、窒素および酸素を含み、
    前記下層の水素脱離量は、前記中間層の水素脱離量よりも大きく、前記下層の水素脱離量および前記中間層の水素脱離量は、ＴＤＳ分析による２５℃から６００℃の範囲における水素分子の単位厚さ当たりの脱離量である、アクティブマトリクス基板。
  2. 前記下層は、前記中間層よりも厚い、請求項１に記載のアクティブマトリクス基板。
  3. 前記中間層は、前記下層よりも厚い、請求項１に記載のアクティブマトリクス基板。
  4. 前記中間層は窒化シリコン層である、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 前記下層における酸素濃度は、前記上層における酸素濃度未満であり、かつ、前記中間層における酸素濃度よりも高い、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  6. 前記下層は、酸素よりも高い比率で窒素を含む窒化酸化シリコン層である、請求項５に記載のアクティブマトリクス基板。
  7. 前記下層は、酸素よりも低い比率で窒素を含む酸化窒化シリコン層である、請求項５に記載のアクティブマトリクス基板。
  8. 前記下層は、前記基板よりも高く、かつ、前記中間層よりも低い屈折率を有する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  9. 前記下層の厚さは、前記中間層の厚さの３倍以上である、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  10. 前記各酸化物半導体ＴＦＴは、前記下部電極をゲート電極とするボトムゲート型ＴＦＴである、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  11. 前記各酸化物半導体ＴＦＴは、前記酸化物半導体層の前記基板と反対側に位置するゲート電極と、前記酸化物半導体層と前記ゲート電極との間に位置するゲート絶縁層と、をさらに有する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  12. 前記各酸化物半導体ＴＦＴの前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  13. 前記酸化物半導体層は結晶質部分を含む、請求項１２に記載のアクティブマトリクス基板。
  14. 請求項１から３のいずれかに記載のアクティブマトリクス基板の製造方法であって、
    前記製造方法は、前記絶縁層を形成する工程を含み、
    前記工程は、
    前記下部電極上に、ＣＶＤ法を用いて、第１の堆積速度で前記下層を形成する工程と、
    前記下層上に、ＣＶＤ法を用いて、前記第１の堆積速度よりも低い第２の堆積速度で前記中間層を形成する工程と、
    を包含する、アクティブマトリクス基板の製造方法。
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