JP6218923B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、薄膜トランジスタを備える半導体装置およびその製造方法に関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
酸化物半導体ＴＦＴとしては、酸化物半導体層上にソースおよびドレイン電極を有する（トップコンタクト）、ボトムゲート構造のＴＦＴが提案されている。このような構造では、ソースおよびドレイン電極は、酸化物半導体層上に形成された導電膜をエッチングすることによって形成される。このエッチングによって、酸化物半導体層の表面部分もエッチングされる構造は、チャネルエッチング型と呼ばれる。一方、ソースおよびドレイン電極を形成するためのエッチング工程において、チャネルがエッチングされないように、酸化物半導体層のチャネル上に、エッチストップとして機能する絶縁膜（エッチストップ膜）を形成する構造も提案されている。エッチストップ膜をチャネル上に設けた構造は、エッチングストップ型と呼ばれる。本明細書では、チャネルエッチング型のＴＦＴを「ＣＥ型ＴＦＴ」、エッチングストップ型のＴＦＴを「ＥＳ型ＴＦＴ」と略す。
ＥＳ型ＴＦＴは、例えば特許文献１および２に開示されている。特許文献１は、酸化物半導体層とエッチストップ膜とを、同一のマスクを用いたパターニングによって形成することを開示している。エッチストップ膜には、ソースおよびドレイン電極と酸化物半導体層とを接続するためのソース開口部およびドレイン開口部がそれぞれ設けられる。特許文献２は、酸化物半導体層を覆うように層間絶縁膜（エッチストップ膜）を形成し、エッチストップ膜にソース開口部およびドレイン開口部を形成することを開示している。
図８は、特許文献２に開示されたＥＳ型ＴＦＴを示す断面図である。ＥＳ型ＴＦＴは、基板１と、基板１の上に設けられたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層７と、酸化物半導体層７を覆う層間絶縁膜（エッチストップ膜）９０と、酸化物半導体層７上に設けられたソース電極１１およびドレイン電極１３とを備えている。ソース電極１１およびドレイン電極１３は、それぞれ、エッチストップ膜９０に設けられたソース開口部９１およびドレイン開口部９２内で酸化物半導体層７に電気的に接続されている。
特開２０１１−００９３９３号公報 国際公開第２００９／０３４９５３号
近年、ＴＦＴの小型化および低容量化を図るために、酸化物半導体ＴＦＴのチャネル長をより短縮することが要求されている。
本発明者が検討したところ、従来のＣＥ型ＴＦＴでは、チャネル長を小さくするほど（すなわち、ソース電極とドレイン電極との距離を短くするほど）、ＴＦＴのオフ特性が低下するという問題があることを見出した。これは、ソース電極およびドレイン電極を形成する際のエッチング工程などにおいて、その下方にある酸化物半導体層がダメージを受けるためと考えられた。本発明者がさらに検討を重ねた結果、オフ特性の低下は、酸化物半導体層の主にエッジ部分が受けるダメージに起因することが分かった。詳細は後述する。
同様の理由から、例えば特許文献１に開示されたＥＳ型ＴＦＴでも、酸化物半導体層のエッジ部分（側面を含む）がエッチストップ膜から露出しているため、プロセス中に酸化物半導体層が受けるダメージを十分に低減できない可能性がある。なお、特許文献１には、酸化物半導体層の側面における酸素侵入などに起因する酸化物半導体ＴＦＴの特性変動を抑制するために、チャネル領域と、酸化物半導体層の側面との距離を大きくすることが提案されている。しかしながら、そのような構成では、酸化物半導体層の受けるダメージを十分に抑制できない可能性がある。また、ＴＦＴのサイズが増大するという問題もある。
これに対し、例えば特許文献２に開示されているＥＳ型ＴＦＴでは、図８に示すように、酸化物半導体層７の側面もエッチストップ膜９０で保護されるため、プロセス中に酸化物半導体層７の側面がダメージを受けることを抑制できる。しかしながら、エッチストップ膜９０にソース開口部９１およびドレイン開口部９２を形成する必要がある。このような構成によると、ＣＥ型ＴＦＴよりもチャネル長が大きくなる。ＣＥ型ＴＦＴでは、チャネル長はソース電極とドレイン電極との距離によって決まる。これに対し、図８に示すＥＳ型ＴＦＴでは、実質的なチャネル長ＣＬは、ソース開口部９１とドレイン開口部９２との距離によって規定され、ソース電極１１とドレイン電極１３との距離Ｌよりも大きくなるからである。このため、チャネル長ＣＬを短縮することは困難である。
本発明の一実施形態は、上記課題を解決するためになされたものであり、その主な目的は、酸化物半導体層に対するプロセスダメージを抑えるとともに、チャネル長を短くすることの可能な新規な酸化物半導体ＴＦＴを備えた半導体装置を提供することにある。
本発明の一実施形態の半導体装置は、薄膜トランジスタを備える半導体装置であって、前記薄膜トランジスタは、基板と、前記基板上に設けられたゲート電極と、前記ゲート電極上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成された島状の酸化物半導体層と、前記酸化物半導体層の上面および側面全体を覆うように設けられ、かつ、前記酸化物半導体層の前記上面の一部のみを露出する単一の開口部を有する保護層と、それぞれが前記単一の開口部内で前記酸化物半導体層と接するソース電極およびドレイン電極とを備える。
ある実施形態において、前記酸化物半導体層のチャネル領域の少なくとも一部は、前記単一の開口部によって露出されている。
ある実施形態において、前記薄膜トランジスタのチャネル長ＣＬは、前記酸化物半導体層の前記上面における前記ソース電極と前記ドレイン電極との間隔Ｌと等しい。
ある実施形態において、前記酸化物半導体層のチャネル幅方向に沿った幅は、前記開口部のチャネル幅方向に沿った幅よりも大きく、前記ソース電極および前記ドレイン電極のチャネル幅方向に沿った幅よりも小さい。
ある実施形態において、前記基板の表面の法線方向から見たとき、前記酸化物半導体層の全体は、前記ゲート電極と重なっている。
ある実施形態において、前記基板の表面の法線方向から見たとき、前記単一の開口部は矩形である。
ある実施形態において、前記基板の表面の法線方向から見たとき、前記単一の開口部は楕円形である。
ある実施形態において、前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含む。
ある実施形態において、前記酸化物半導体層は結晶質部分を含む。
本発明の一実施形態の半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極の上面および側面を覆うようにゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層上に、島状の酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、前記酸化物半導体層の上面および側面を覆うように保護層を形成する工程と、（Ｅ）前記保護層に、前記酸化物半導体層の上面の一部のみを露出する単一の開口部を形成する工程と、（Ｆ）前記単一の開口部内で前記酸化物半導体層と接するソース電極およびドレイン電極をそれぞれ形成する工程とを包含する。
本発明の一実施形態によると、酸化物半導体層に対するプロセスダメージを抑えて信頼性を高めるとともに、チャネル長を短くすることの可能な新規な酸化物半導体ＴＦＴを備えた半導体装置を提供できる。
（ａ）〜（ｃ）は、本発明による実施形態の半導体装置における薄膜トランジスタ１００を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、参考例のチャネルエッチ型ＴＦＴ４００およびエッチストップ型ＴＦＴ５００を示す平面図である。 （ａ）および（ｂ）は、それぞれ、実施形態の半導体装置における他の薄膜トランジスタ１０１を例示する平面図及びチャネル長方向に沿った断面図である。 （ａ）および（ｂ）は、それぞれ、実施形態の半導体装置におけるさらに他の薄膜トランジスタ１０２を例示する平面図及びチャネル長方向に沿った断面図である。 （ａ）〜（ｄ）は、それぞれ、薄膜トランジスタ１０１の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、薄膜トランジスタ１０１を備えたアクティブマトリクス基板の一部を示す平面図および断面図である。 （ａ）は、実施例のＴＦＴを示す平面図であり、（ｂ）は、実施例および比較例のＴＦＴのしきい値電圧を測定した結果を示す図である。 特許文献２に開示されたエッチストップ型ＴＦＴを示す断面図である。
上述したように、本発明者は、従来のＣＥ型ＴＦＴでは、チャネル長ＣＬを小さくするほどオフ特性が低下することを見出した。また、この問題は、ソース電極およびドレイン電極を形成する際のエッチング工程で、酸化物半導体層の主にエッジ部分が受けるダメージに起因することを見出した。具体的には、エッチング工程等の製造プロセス中、酸化物半導体層７の主に側面に、酸化還元反応によって酸素欠陥が形成される。この結果、酸化物半導体層のエッジ部分が低抵抗化されてオフリーク電流が大きくなると考えられる。なお、「エッジ部分」は、酸化物半導体層の側面と、酸化物半導体層の上面における外縁近傍に位置する部分とを含む。
一方、酸化物半導体層のエッジ部分以外（例えば酸化物半導体層のチャネル領域）がソースおよびドレイン電極を形成する際にプロセスダメージを受けても、それによるＴＦＴの特性変動は、酸化物半導体層のエッジ部分がダメージを受けた場合よりも十分に小さいことも分かった。酸化物半導体層のエッジ部分以外の部分は、酸化物半導体膜のパターニングの際にレジストで保護されていたので、エッジ部分と比べて、酸化物半導体膜のパターニングによるダメージを受けていない。このため、その後の工程（例えばソースおよびドレイン電極を形成する際のエッチング工程）でダメージを受けても、それによる特性の変化が、エッジ部分がダメージを受けた場合よりも小さく抑えられるからと考えられる。
上記の検討結果に基づいて、本発明者は、エッチング工程において酸化物半導体層の上面が露出されていても、側面さえ保護されていれば、プロセスダメージに起因するＴＦＴのオフ特性の低下を十分に抑制できるという知見を得た。この知見は、酸化物半導体層のチャネル領域を保護する必要があるという従来の技術常識に囚われずに検討を重ねた結果得られたものである。
本発明の実施形態は、上記知見に基づいてなされたものであり、酸化物半導体層へのプロセスダメージを抑制し得る保護層を有し、かつ、チャネル長をより短くすることの可能な新規な酸化物半導体ＴＦＴを備える半導体装置を提供する。
以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。
本発明による一実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えている。本実施形態の半導体装置は、少なくとも１つの酸化物半導体ＴＦＴを備えていればよく、そのようなＴＦＴを備える基板、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
図１は、本実施形態における薄膜トランジスタ１００を模式的に示す図である。図１（ａ）は薄膜トランジスタ１００の平面図であり、図１（ｂ）および（ｃ）は、それぞれ、図１（ａ）に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
薄膜トランジスタ１００は、基板１と、基板１の上に設けられたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された島状の酸化物半導体層７と、酸化物半導体層７の上面７ｕおよび側面７ｅ全体を覆うように設けられた保護層９と、酸化物半導体層７上に設けられ、酸化物半導体層７と電気的に接続されたソース電極１１およびドレイン電極１３とを備えている。酸化物半導体層７の少なくとも一部は、ゲート絶縁層５を介してゲート電極３と重なっている。図示するように、酸化物半導体層７の全体が、ゲート電極（ゲート配線）３と重なっていてもよい。
保護層９は、酸化物半導体層７の上面７ｕの一部のみを露出する単一の開口部９ｐを有している。ソース電極１１およびドレイン電極１３は、それぞれ、開口部９ｐ内で酸化物半導体層７の上面７ｕと接している。なお、本明細書では、酸化物半導体層７のうちソース電極１１と接する領域７ｓを「第１コンタクト領域」、ドレイン電極１３と接する領域７ｄを「第２コンタクト領域」という。また、酸化物半導体層７のうちゲート電極３とオーバーラップし、かつ、第１コンタクト領域と第２コンタクト領域との間に位置する領域７ｃを「チャネル領域」という。
本実施形態の半導体装置は、上記構成を有する薄膜トランジスタ１００を備えるので、次のようなメリットを有する。
酸化物半導体層７の側面７ｅが保護層９により保護されているので、プロセスダメージを抑えて信頼性を高めることができる。また、薄膜トランジスタ１００のチャネル長ＣＬは、酸化物半導体層７の上面７ｕにおけるソース電極１１とドレイン電極１３との間隔Ｌと等しい。従って、チャネル長ＣＬを、フォトレジストの形成精度によって決まる最小値（例えば３μｍ）まで小さくすることが可能となる。従って、ＴＦＴの小型化や低容量化も可能となる。以下、図面を参照して詳しく説明する。
図２（ａ）および（ｂ）は、参考例のＴＦＴを示す平面図である。図２（ａ）は、エッチストップ膜や保護層を有していない参考例のＣＥ型ＴＦＴ４００を示す。図２（ｂ）は、２個の開口部を有するエッチストップ膜を備えた参考例のＥＳ型ＴＦＴ５００を示す。
図２（ａ）に示す参考例のＣＥ型ＴＦＴ４００では、チャネル長ＣＬは、ソースおよびドレイン電極１１、１３間の距離Ｌと等しくなる。従って、チャネル長ＣＬは、ソース電極１１とドレイン電極１３とを分離するためのエッチング工程において、フォトレジストの形成精度によって決まるエッチング幅の最小値（例えば３μｍ）まで小さくできる。しかしながら、酸化物半導体層７上に直接ソースおよびドレイン電極１１、１３が形成されるので、ソースおよびドレイン電極１１、１３を形成するためのエッチング工程において、酸化物半導体層７の主に側面がダメージを受けるおそれがある。このため、所望のＴＦＴ特性が得られない可能性がある。特に、チャネル長ＣＬを小さくすると、しきい値電圧がシフトする場合がある。
一方、図２（ｂ）に示す参考例のＥＳ型ＴＦＴ５００では、ソースおよびドレイン電極１１、１３は、それぞれ、エッチストップ膜に設けられた開口部９１、９２を介して、酸化物半導体層７と電気的に接続される。ＥＳ型ＴＦＴ５００では、酸化物半導体層７がエッチストップ膜で保護されているので、プロセスダメージに起因するＴＦＴ特性の変動を抑制できる。しかしながら、２個の開口部９１、９２を酸化物半導体層７上に配置する必要があるため、ＴＦＴ５００の微細化は困難である。また、ＥＳ型ＴＦＴ５００では、開口部９１と開口部９２との距離ＣＬがチャネル長となる。チャネル長ＣＬは、ソース電極１１とドレイン電極１３との距離Ｌよりも大きい。具体的には、チャネル長ＣＬは、基板１の法線方向から見たとき、距離Ｌに、開口部９１のエッジとソース電極１１のエッジとの距離ｌ１と、開口部９２のエッジとドレイン電極１３のエッジとの距離ｌ２とを加えた距離（Ｌ＋ｌ１＋ｌ２）となり、フォトレジストの形成精度によって決まるエッチング幅の最小値（例えば３μｍ）よりも大きくなる。チャネル長ＣＬが大きいと、オン電流を大きくすることが困難となる。また、ＴＦＴサイズや容量を低減することが困難となり、各画素における可視光の透過率を低下させる場合がある。
これに対し、本実施形態では、ソースおよびドレイン電極１１、１３を形成する際に酸化物半導体層７の側面７ｅが保護されているので、参考例のＥＳ型ＴＦＴ５００と同様に、プロセスダメージに起因するＴＦＴ特性の変動が抑制される。また、保護層９に、ソースおよびドレイン電極１１、１３のコンタクト用に、共通の１個の開口部９ｐが設けられている。このため、ソース電極１１のコンタクト用およびドレイン電極１３のコンタクト用の開口部を保護層９に別個に設ける参考例のＥＳ型ＴＦＴ５００（図２（ｂ））よりも、薄膜トランジスタ１００を微細化できる。また、酸化物半導体層７上におけるソース電極１１とドレイン電極１３との距離Ｌがチャネル長ＣＬとなるので、ＥＳ型ＴＦＴ５００よりもチャネル長ＣＬを小さくできる。チャネル長ＣＬは特に限定されないが、例えば５μｍ以下、好ましくは４μｍ以下である。
図１に示す例では、保護層９の開口部９ｐは、酸化物半導体層７のチャネル領域７ｃの一部を露出するように配置されているが、開口部９ｐの配置はこれに限定されない。開口部９ｐは、酸化物半導体層７の上面７ｕの一部のみを露出し、かつ、側面７ｅを露出しないように配置されていればよい。開口部９ｐは、チャネル領域７ｃの一部または全体を露出するように配置されていてもよい。
開口部９ｐのチャネル幅方向およびチャネル長方向の長さは、それぞれ、酸化物半導体層７のチャネル幅方向およびチャネル長方向の長さよりも小さくてもよい。これにより、酸化物半導体層７の上面７ｕのうち側面７ｅ近傍（外縁近傍）の部分も保護され得る。従って、酸化物半導体層７のエッジ部分のダメージに起因するオフ特性の低下をより効果的に抑制できる。
ソース電極１１およびドレイン電極１３のチャネル幅方向に沿った幅は、酸化物半導体層７のチャネル幅方向に沿った幅よりも大きくてもよい。また、基板１の表面の法線方向から見たとき、酸化物半導体層７の全体は、ゲート電極３と重なっていてもよい。これにより、基板１側から酸化物半導体層７に向かう光をゲート電極３で遮ることができるので、酸化物半導体層７に光が入射することによる特性変動を抑制できる。
本実施形態における酸化物半導体層７は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１つの金属元素を含んでいてもよい。例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と略する。）を含んでもよい。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
保護層９は絶縁層であればよい。保護層９として、例えば酸化物膜を用いてもよい。酸化物膜を用いると、酸化物半導体層７に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層７の酸化欠損をより効果的に低減できる。酸化物膜として、ＳｉＯ膜またはＳｉＯ2膜を用いてもよい。
保護層９の厚さは５０ｎｍ以上４００ｎｍであることが好ましい。５０ｎｍ以上であれば、ソース・ドレイン電極のパターニング工程などにおいて、酸化物半導体層７の側面７ｅをより確実に保護できる。一方、４００ｎｍを超えると、ソース電極１１やドレイン電極１３により大きい段差が生じるので、断線などを引き起こすおそれがある。
ソースおよびドレイン電極１１、１３は、同一の導電膜から形成されていてもよい。導電膜の材料としては、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。導電膜は単層膜であってもよいし、積層膜であってもよい。積層膜を用いる場合、酸化物半導体層７と接する最下層として、例えばＴｉ、ＷあるいはＭｏなどの高融点金属膜を用いてもよい。ＴｉやＭｏは、他の金属（Ａｌ、Ｃｕ等）よりも酸化物半導体に作用（拡散など）しにくいので、酸化物半導体層７に金属が作用することによるＴＦＴ特性の低下を抑制できる。上層としては、例えばＡｌ膜またはＣｕ膜を用いてもよい。Ａｌ膜やＣｕ膜は、比較的低抵抗で、加工性に優れるという利点を有する。積層膜は、例えば酸化物半導体層７側から、Ｔｉ膜およびＡｌ膜をこの順で有する２層構造、Ｔｉ膜、Ａｌ膜およびＴｉ膜をこの順で有する３層構造を有していてもよい。また、ソース電極１１はソース配線と一体的に形成されていてもよい。
図３（ａ）および（ｂ）は、それぞれ、本実施形態における他の薄膜トランジスタ１０１の平面図および断面図である。この例では、ソースおよびドレイン電極１１、１３は、同一の積層膜から形成されている。また、ソース電極１１は、ソース配線Ｓと一体的に形成されている。ソース電極１１およびソース配線Ｓ（これらをまとめてソース配線と称することもある。）は、例えば、Ｔｉ膜を下層１１Ｌとし、Ａｌ膜を上層１１Ｕとする２層構造を有している。ドレイン電極１３は、Ｔｉ膜を下層１３Ｌとし、Ａｌ膜を上層１３Ｕとする２層構造を有している。その他の構成は、図１に示す薄膜トランジスタ１００と同様である。
図４（ａ）および（ｂ）は、それぞれ、本実施形態におけるさらに他の薄膜トランジスタ１０２の平面図および断面図である。この例では、保護層９の開口部９ｐの形状が楕円形である点で、図３に示す薄膜トランジスタ１０１と異なっている。なお、開口部９ｐは、酸化物半導体層７の上面の一部のみを露出し、かつ、露出した部分とソースおよびドレイン電極１１、１３との十分な接続面積を確保できるように設けられていればよく、その形状は矩形（図１、図３）や楕円形（図４）に限定されない。
次に、図面を参照しながら、本実施形態における薄膜トランジスタの製造方法の一例を説明する。図５（ａ）〜（ｄ）は、それぞれ、薄膜トランジスタ１０１の製造方法を説明するための工程断面図である。ここでは、図３に示す薄膜トランジスタ１０１の製造方法を例に説明するが、図１および図４に示す薄膜トランジスタ１００、１０２も、同様の方法で製造され得る。
まず、図５（ａ）に示すように、ガラス基板などの基板１上に、ゲート電極（ゲート配線）３およびゲート絶縁層５をこの順に設ける。この後、ゲート絶縁層５上に、島状の酸化物半導体層７を形成する。
ゲート電極３は、スパッタ法などにより基板１上に導電膜を形成した後、フォトリソグラフィにより導電膜（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）をパターニングすることによって形成できる。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。図示するように、ゲート電極３は、ゲート配線と一体的に形成されていてもよい。
ゲート絶縁層５は、ゲート電極３を覆うように形成される。ゲート絶縁層５は、例えばＣＶＤ法を用いて形成され得る。ここでは、ゲート絶縁層５として、例えば厚さが２００ｎｍ以上５００ｎｍ以下のＳｉＯ2膜もしくはＳｉＮｘ膜とＳｉＯ2膜との積層膜を形成する。
酸化物半導体層７は以下のようにして形成できる。まず、スパッタ法を用いて、例えば厚さが４０ｎｍ以上１００ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜をゲート絶縁層５の上に形成する。この後、フォトリソグラフィにより、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜の所定の領域を覆うレジストマスクを形成する。次いで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜のうちレジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層７を得る。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７を形成してもよい。
次いで、図５（ｂ）に示すように、酸化物半導体層７の側面全体および上面の一部を覆う保護層９を形成する。本実施形態では、まず、ＣＶＤ法を用いて、厚さが５０ｎｍ以上４００ｎｍの酸化物膜（例えばＳｉＯ2膜）をゲート絶縁層５および酸化物半導体層７の上に形成する。この後、公知のフォトリソグラフィにより、酸化物膜に、酸化物半導体層７の上面の一部のみを露出する開口部９ｐを形成する。これにより、保護層９を得る。ここでは、開口部９ｐは、１つの島状の酸化物半導体層７上に１個のみ設けられる。
続いて、図５（ｃ）に示すように、例えばスパッタ法により、開口部９ｐ内および保護層９上に導電膜１０を形成する。ここでは、導電膜１０として、例えばＴｉ膜を下層１０Ｌ、Ａｌ膜を上層１０Ｕとする積層膜を用いる。下層１０Ｌの厚さは例えば２０ｎｍ以上１５０ｎｍ以下、上層１０Ｕの厚さは例えば１００ｎｍ以上５００ｎｍ以下である。なお、導電膜１０は、例えばＴｉ膜などの高融点金属膜を最下層とする積層膜であればよく、３層以上の積層構造を有していても良い。
次に、図５（ｄ）に示すように、導電膜１０のエッチングを行い、ソース電極１１およびドレイン電極１３を形成する。ソース電極１１およびドレイン電極１３は、それぞれ、開口部９ｐ内で、酸化物半導体層７のうちチャネル領域となる領域の両側に位置する領域とそれぞれ接するように配置される。
導電膜１０のエッチングは、例えば、フォトリソグラフィによりレジストマスクを形成した後、まず、ウェットエッチングにより、下層１０ＬであるＴｉ膜の上方の金属膜（ここでは上層１０Ｕ）のパターニングを行う。エッチング条件は、下層１０Ｌがエッチングされないように設定され得る。次いで、ドライエッチングにより、下層１０ＬのＴｉ膜のパターニングを行う。このドライエッチング工程では、酸化物半導体層７の側面が保護層９で保護されているので、側面の受けるダメージが低減される。なお、図示するように、酸化物半導体層７の側面のみでなく、上面のうち側面近傍に位置する部分も保護されていると、より確実にダメージを低減できる。
なお、下層１０Ｌの材料として、上層１０Ｕの材料よりも、上層１０Ｕをエッチングする際のエッチングレートの低いものを用いると、上層１０Ｕのみを容易にパターニングすることができる。また、下層１０Ｌを上層１０Ｕよりも薄くすると、下層１０Ｌのドライエッチングの際に酸化物半導体層７が受けるダメージをさらに低減できる。
また、上記のドライエッチングの際に、酸化物半導体層７のうち開口部９ｐによって露出された表面の一部もエッチングされる（チャネルエッチ）。従って、酸化物半導体層７の上面のうち開口部９ｐで露出され、かつ、ソース電極１１およびドレイン電極１３の何れとも接していない部分は、他の部分よりも低くなる。
このようにして、薄膜トランジスタ（酸化物半導体ＴＦＴ）１０１を得る。薄膜トランジスタ１０１のチャネル長ＣＬは、酸化物半導体層７上におけるソース電極１１とドレイン電極１３との間隔Ｌと等しくなる。チャネル長ＣＬは、例えば５μｍ以下、好ましくは３μｍ以上４μｍ以下である。
薄膜トランジスタ１０１は、例えば液晶表示装置のアクティブマトリクス基板のスイッチング素子として用いられ得る。薄膜トランジスタ１０１をスイッチング素子として用いる場合には、以下に説明するように、薄膜トランジスタ１０１のドレイン電極１３に電気的に接続された画素電極を形成する。
図６（ａ）および（ｂ）は、薄膜トランジスタ１０１を備えたアクティブマトリクス基板の一例を示す平面図および断面図である。
アクティブマトリクス基板では、薄膜トランジスタ１０１を覆うように、層間絶縁層１５が形成されている。層間絶縁層１５は、ドレイン電極１３に達する開口部１５ｐを有している。層間絶縁層１５上には、画素電極１９が設けられている。画素電極１９は、層間絶縁層１５の開口部１５ｐ内でドレイン電極１３と接している。ここでは、層間絶縁層１５は、例えばＳｉＯ2膜を下層とし、有機絶縁膜を上層とする積層膜である。画素電極１９は、例えばＩＴＯ膜（厚さ：５０〜２００ｎｍ）から形成されている。
なお、図６では、簡単のため、画素電極１９および薄膜トランジスタ１０１を１個ずつ示している。アクティブマトリクス基板は、通常、２次元に配列された複数の画素を有しており、複数の画素のそれぞれに画素電極１９および薄膜トランジスタ１０１が配置される。
上記方法によると、ソース電極１１およびドレイン電極１３を形成するためのパターニングの際や層間絶縁層１５を形成する際に、酸化物半導体層７の側面７ｅが保護層９によって保護されている。このため、酸化物半導体層７の側面７ｅに対するプロセスダメージを抑えることができる。したがって、酸化物半導体層７に酸素欠損が生じてキャリアが発生することによる抵抗の低下を抑制できる。この結果、薄膜トランジスタ１０１のオフリーク電流を低減でき、かつ、ＴＦＴ特性のヒステリシスを低減できる。また、ソースおよびドレイン電極１１、１３の間隔Ｌがチャネル長ＣＬと等しくなるので、チャネル長ＣＬを、アライメント精度を考慮した最小値まで小さくすることが可能である。よって、薄膜トランジスタ１０１の小型化、低容量化を実現できる。また、薄膜トランジスタ１０１をアクティブマトリクス基板に適用する場合には、画素開口率を高めることが可能になる。
なお、本実施形態における薄膜トランジスタの構成および製造方法は、図１および図３〜図５を参照しながら前述した構成および方法に限定されない。保護層９は、基板の略全体を覆っていなくてもよい。例えば、保護層９は、基板上のＴＦＴ形成領域において、開口部９ｐを有する島状のパターンを有していてもよい。
（実施例および比較例）
実施例および比較例の酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」という。）を作製し、チャネル長ＣＬを異ならせた場合の特性の変化を測定したので、その方法および結果を説明する。
実施例のＴＦＴとして、図７（ａ）に示すように、保護層９が、酸化物半導体層７の上面の一部を露出する開口部９ｐを有するＴＦＴを作製した。開口部９ｐの形状は楕円形とした。
また、比較例のＴＦＴとして、保護層９を有していない従来のＣＥ型の酸化物半導体ＴＦＴを作製した。なお、比較例のＴＦＴは、保護層９を設けないこと以外の構成（各層の材料、厚さ、サイズ等）は実施例のＴＦＴと同じとした。
実施例および比較例のＴＦＴにおけるソースおよびドレイン電極１１、１３の間隔Ｌを変化させることにより、チャネル長ＣＬを異ならせて、しきい値電圧Ｖｔｈの変化を調べた。測定では、ゲート電圧Ｖｇｓを−２０Ｖ〜＋３５Ｖとした。測定結果を図７（ｂ）に示す。
図７（ｂ）に示す結果から分かるように、比較例のＴＦＴでは、チャネル長ＣＬが小さくなるほど（例えば５μｍ未満）、しきい値電圧Ｖｔｈが低くなる。これに対し、実施例のＴＦＴでは、チャネル長ＣＬを小さくしても、しきい値電圧Ｖｔｈは略一定である。この結果から、保護層９を設けることにより、チャネル長ＣＬを小さくすることに伴うしきい値シフトを低減できることが分かった。従って、本実施形態の構成により、プロセスダメージに起因するしきい値シフトを抑えつつ、ＣＥ型ＴＦＴと同程度までチャネル長ＣＬを短縮できることが確認された。
本実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板に好適に適用される。アクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。アクティブマトリクス基板では、図１、図３、図４などに例示する薄膜トランジスタ１００、１０１、１０２は、各画素に設けられるスイッチング素子として使用されるだけでなく、ドライバなどの周辺回路の回路用素子として用いることもできる（モノリシック化）。このような場合、本実施形態における酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ2／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、回路用素子としても好適に用いられる。
本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
１ 基板
３ ゲート電極
５ ゲート絶縁層
７ 酸化物半導体層
７ｓ 第１コンタクト領域
７ｄ 第２コンタクト領域
７ｃ チャネル領域
７ｅ 酸化物半導体層の側面
７ｕ 酸化物半導体層の上面
９ 保護層
９ｐ 開口部
１１ ソース電極
１３ ドレイン電極
１００、１０１、１０２ 薄膜トランジスタ

Claims (10)

  1. 薄膜トランジスタを備える半導体装置であって、前記薄膜トランジスタは、
    基板と、
    前記基板上に設けられたゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁層と、
    前記ゲート絶縁層上に形成された島状の酸化物半導体層と、
    前記酸化物半導体層の上面および側面全体を覆うように設けられ、かつ、前記酸化物半導体層の前記上面の一部のみを露出する単一の開口部を有する保護層と
    それぞれが前記単一の開口部内で前記酸化物半導体層と接するソース電極およびドレイン電極と
    を備える半導体装置。
  2. 前記酸化物半導体層のチャネル領域の少なくとも一部は、前記単一の開口部によって露出されている請求項１に記載の半導体装置。
  3. 前記薄膜トランジスタのチャネル長ＣＬは、前記酸化物半導体層の前記上面における前記ソース電極と前記ドレイン電極との間隔Ｌと等しい請求項１または２に記載の半導体装置。
  4. 前記酸化物半導体層のチャネル幅方向に沿った幅は、前記開口部のチャネル幅方向に沿った幅よりも大きく、前記ソース電極および前記ドレイン電極のチャネル幅方向に沿った幅よりも小さい請求項１から３のいずれかに記載の半導体装置。
  5. 前記基板の表面の法線方向から見たとき、前記酸化物半導体層の全体は、前記ゲート電極と重なっている請求項１から４のいずれかに記載の半導体装置。
  6. 前記基板の表面の法線方向から見たとき、前記単一の開口部は矩形である請求項１から５のいずれかに記載の半導体装置。
  7. 前記基板の表面の法線方向から見たとき、前記単一の開口部は楕円形である請求項１から５のいずれかに記載の半導体装置。
  8. 前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含む請求項１から７のいずれかに記載の半導体装置。
  9. 前記酸化物半導体層は結晶質部分を含む、請求項８に記載の半導体装置。
  10. （Ａ）基板上にゲート電極を形成する工程と、
    （Ｂ）前記ゲート電極の上面および側面を覆うようにゲート絶縁層を形成する工程と、
    （Ｃ）前記ゲート絶縁層上に、島状の酸化物半導体層を形成する工程と、
    （Ｄ）前記酸化物半導体層の上に、前記酸化物半導体層の上面および側面を覆うように保護層を形成する工程と、
    （Ｅ）前記保護層に、前記酸化物半導体層の上面の一部のみを露出する単一の開口部を形成する工程と、
    （Ｆ）前記単一の開口部内で前記酸化物半導体層と接するソース電極およびドレイン電極をそれぞれ形成する工程と
    を包含する半導体装置の製造方法。
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