JP7437359B2 - アクティブマトリクス基板およびその製造方法 - Google Patents

アクティブマトリクス基板およびその製造方法 Download PDF

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Description

本発明は、アクティブマトリクス基板およびその製造方法に関する。
液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、非晶質シリコン膜を活性層とするＴＦＴ（以下、「非晶質シリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
ＴＦＴの活性層の材料として、非晶質シリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、非晶質シリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、非晶質シリコンＴＦＴよりも高速で動作することが可能である。
ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多いが、トップゲート構造を用いることも提案されている（例えば特許文献１）。トップゲート構造では、ゲート絶縁層を薄くできるので、高い電流供給性能が得られる。
アクティブマトリクス基板の非表示領域に、ＴＦＴを含む周辺回路がモノリシック（一体的）に形成される場合がある。例えば、駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。非表示領域において、ゲート駆動回路がモノリシックに形成され、ソース駆動回路がＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装されてもよい。スマートフォンなどの狭額縁化の要求の高いデバイスでは、ソース切替（Ｓｏｕｒｃｅ Ｓｈａｒｅｄ Ｄｒｉｖｉｎｇ：ＳＳＤ）回路とも呼ばれるデマルチプレクサ回路をモノリシックに形成することもある。
本明細書では、表示領域の各画素に配置されるＴＦＴ（有機ＥＬ表示装置に用いられるアクティブマトリクス基板においては、画素回路を構成する複数のＴＦＴ）を「画素ＴＦＴ」と呼ぶ。また、非表示領域に設けられる周辺回路を構成するＴＦＴを「周辺回路ＴＦＴ」と呼ぶ。
アクティブマトリクス基板では、製造プロセスの観点から、周辺回路ＴＦＴも、画素ＴＦＴと同じ酸化物半導体膜を用い、かつ、共通のプロセスを利用して形成されることが好ましい。このため、周辺回路ＴＦＴおよび画素ＴＦＴは、通常、同じ構造を有する。これらのＴＦＴの特性もほぼ同じであり得る。
特開２０１５－１０９３１５号公報
しかしながら、周辺回路ＴＦＴおよび画素ＴＦＴに求められる特性はそれぞれ異なっている。また、周辺回路ＴＦＴのなかでも、用途に応じて求められる特性は異なる。
さらに、有機ＥＬ表示装置に用いられるアクティブマトリクス基板では、１つの画素内に、少なくとも２種類の画素ＴＦＴ（「駆動用画素ＴＦＴ」および「選択用画素ＴＦＴ」と呼ぶ。）を含む画素回路が設けられる。選択用画素ＴＦＴは、駆動用画素ＴＦＴへの印加電圧を変化させて画素を選択する機能を有する。駆動用画素ＴＦＴは、発光に必要な電流を供給する機能を有する。選択用画素ＴＦＴと駆動用画素ＴＦＴとは異なる機能を担うので、それぞれに求められる特性も異なり得る。
このように、用途の異なる複数のＴＦＴを備えたアクティブマトリクス基板においては、各ＴＦＴが用途に応じて要求される特性を有することができるように、異なる特性を有する複数の酸化物半導体ＴＦＴを作り分けることが求められている。
本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、互いに特性の異なる複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することにある。
本明細書は、以下の項目に記載のアクティブマトリクス基板およびアクティブマトリクス基板の製造方法を開示している。
［項目１］
基板と、前記基板に支持された、第１ＴＦＴおよび第２ＴＦＴを含む複数の酸化物半導体ＴＦＴとを備え、
前記第１ＴＦＴは、
第１チャネル領域を含む第１酸化物半導体層と、
前記第１酸化物半導体層の前記基板側に、下部絶縁層を介して配置された第１ゲート電極であって、前記基板の法線方向から見たとき、前記第１チャネル領域に重なる、第１ゲート電極と、
前記第１酸化物半導体層の前記基板と反対側に配置され、前記第１チャネル領域を少なくとも覆うチャネル保護層と、
前記チャネル保護層よりも上層に配置され、前記第１酸化物半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、を有し、
前記第２ＴＦＴは、
第２チャネル領域を含む第２酸化物半導体層と、
前記第２酸化物半導体層の前記基板と反対側に、ゲート絶縁層を介して配置された第２ゲート電極であって、前記基板の法線方向から見たとき、前記第２チャネル領域に重なる、第２ゲート電極と、
前記第２ゲート電極を覆う層間絶縁層上に配置され、かつ、前記第２酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、を有し、
前記第１酸化物半導体層および前記第２酸化物半導体層は、同じ積層酸化物半導体膜から形成されており、前記積層酸化物半導体膜は、相対的に高い移動度を有する高移動度酸化物半導体膜と、前記高移動度酸化物半導体膜の前記基板側に配置され、前記高移動度酸化物半導体膜よりも低い移動度を有する低移動度酸化物半導体膜とを含む積層構造を有し、
前記第１ＴＦＴの前記チャネル保護層と前記第２ＴＦＴの前記ゲート絶縁層とは同じ絶縁膜から形成されている、アクティブマトリクス基板。
［項目２］
前記下部絶縁層の厚さは、前記ゲート絶縁層の厚さよりも大きい、項目１に記載のアクティブマトリクス基板。
［項目３］
前記第２ＴＦＴは、前記第１ＴＦＴの前記第１ゲート電極と同じ導電膜から形成された下部導電層をさらに含み、前記下部導電層は、前記基板の法線方向から見たとき、前記第２酸化物半導体層の少なくとも一部に重なっている、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記下部導電層は、前記第２ゲート電極と電気的に接続されており、前記第２ＴＦＴの下部ゲート電極として機能する、項目３に記載のアクティブマトリクス基板。
［項目５］
前記第１ＴＦＴの前記第１ソース電極および前記第１ドレイン電極のうちの少なくとも一方は、前記第２ＴＦＴの前記第２ゲート電極と同じ導電膜から形成されている、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目６］
前記第１ＴＦＴの前記第１ソース電極および前記第１ドレイン電極のうちの少なくとも一方と、前記第２ＴＦＴの前記第２ソース電極および前記第２ドレイン電極とは、同じ導電膜から形成されている、項目１から５のいずれかに記載のアクティブマトリクス基板。
［項目７］
前記第１ＴＦＴの前記第１ソース電極および前記第１ドレイン電極のうち少なくとも一方は、前記第２ＴＦＴの前記第２ゲート電極と同じ導電膜から形成された電極であり、前記電極は、前記第２ＴＦＴの前記第２ソース電極および前記第２ドレイン電極と同じ導電膜から形成された上部電極に電気的に接続されている、項目１から６のいずれかに記載のアクティブマトリクス基板。
［項目８］
前記第１ＴＦＴの前記チャネル保護層および前記第２ＴＦＴの前記ゲート絶縁層は、互いに分離している、項目１から７のいずれかに記載のアクティブマトリクス基板。
［項目９］
前記第１ＴＦＴの前記チャネル保護層および前記第２ＴＦＴの前記ゲート絶縁層は、互いに繋がっている、項目１から７のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記絶縁膜は、前記基板の法線方向から見たとき、前記ゲート絶縁層の両側に位置し、かつ、前記第２酸化物半導体層の一部を露出するソース側開口部およびドレイン側開口部を有する、項目９に記載のアクティブマトリクス基板。
［項目１１］
前記第１酸化物半導体層は、前記基板の法線方向から見たとき、前記第１チャネル領域の両側に位置する第１ソースコンタクト領域および第１ドレインコンタクト領域をさらに含み、前記第１ソースコンタクト領域は前記第１ソース電極に電気的に接続され、前記第１ドレインコンタクト領域は前記第１ドレイン電極に電気的に接続されており、
前記チャネル保護層は、前記第１酸化物半導体層のうち前記第１チャネル領域を覆い、かつ、前記第１ソースコンタクト領域および前記第１ドレインコンタクト領域を露出し、
前記第２酸化物半導体層は、前記基板の法線方向から見たとき、前記第２チャネル領域の両側に位置する第２ソースコンタクト領域および第２ドレインコンタクト領域を含み、前記第２ソースコンタクト領域は前記第２ソース電極に電気的に接続され、前記第２ドレインコンタクト領域は前記第２ドレイン電極に電気的に接続されており、
前記ゲート絶縁層は、前記第２酸化物半導体層のうち前記第２チャネル領域を含む第１領域を覆い、かつ、前記第２ソースコンタクト領域および前記第２ドレインコンタクト領域を含む第２領域を露出している、項目１から１０のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記第２酸化物半導体層において、前記第２領域は、前記第１領域よりも比抵抗の低い領域であり、
前記第１酸化物半導体層において、前記第１ソースコンタクト領域および前記第１ドレインコンタクト領域は、前記チャネル保護層で覆われた部分よりも比抵抗の低い領域である、項目１１に記載のアクティブマトリクス基板。
［項目１３］
前記第１領域は、前記基板の法線方向から見たとき、前記第２ゲート電極に重なる前記第２チャネル領域と、前記ゲート絶縁層に重なるが前記第２ゲート電極に重ならないサイド領域とを有し、前記サイド領域は、前記第２チャネル領域と、前記第２ソースコンタクト領域および前記第２ドレインコンタクト領域との間に位置し、
前記第２チャネル領域の比抵抗は、前記サイド領域の比抵抗および前記第１チャネル領域の比抵抗よりも高い、項目１２に記載のアクティブマトリクス基板。
［項目１４］
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
前記複数の画素領域のそれぞれは、選択用画素ＴＦＴと、駆動用画素ＴＦＴと、容量素子とを含む画素回路を有し、
前記駆動用画素ＴＦＴは、前記第１ＴＦＴであり、
前記選択用画素ＴＦＴは、前記第２ＴＦＴである、項目１から１３のいずれかに記載のアクティブマトリクス基板。
［項目１５］
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
前記複数の画素領域のそれぞれに配置された画素ＴＦＴと、
前記非表示領域に配置され、かつ、複数の回路ＴＦＴを含む周辺回路と、をさらに備え、
前記画素ＴＦＴは、前記第１ＴＦＴであり、
前記複数の回路ＴＦＴは、前記第２ＴＦＴを含む、項目１から１３のいずれかに記載のアクティブマトリクス基板。
［項目１６］
前記低移動度酸化物半導体膜および前記高移動度酸化物半導体膜は、いずれも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含み、
前記高移動度酸化物半導体膜における全金属元素に対するＩｎの原子数比は、前記低移動度酸化物半導体膜における全金属元素に対するＩｎの原子数比よりも高い、項目１から１５のいずれかに記載のアクティブマトリクス基板。
［項目１７］
前記高移動度酸化物半導体膜はＳｎを含み、前記低移動度酸化物半導体膜はＳｎを含まないか、または、前記高移動度酸化物半導体膜よりも低い濃度でＳｎを含む、項目１から１５のいずれかに記載のアクティブマトリクス基板。
［項目１８］
前記低移動度酸化物半導体膜および／または前記高移動度酸化物半導体膜はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含み、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む、項目１から１５のいずれかに記載のアクティブマトリクス基板。
［項目１９］
項目１から１８のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記第１酸化物半導体層の少なくとも一部を前記チャネル保護層で覆い、かつ、前記第２酸化物半導体層の一部を前記ゲート絶縁層で覆った状態で、前記積層酸化物半導体膜を低抵抗化させる低抵抗化処理を行うことにより、前記第２酸化物半導体層のうち前記ゲート絶縁層で覆われていない部分の比抵抗を、前記第１酸化物半導体層のうち前記チャネル保護層で覆われた部分および前記第２酸化物半導体層のうち前記ゲート絶縁層で覆われた部分の比抵抗よりも小さくする工程を包含する、アクティブマトリクス基板の製造方法。
本発明の一実施形態によると、特性の異なる複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板が提供される。
アクティブマトリクス基板における第１ＴＦＴ１００および第２ＴＦＴ２００を例示する平面図である。 図１Ａに示すＩｂ－Ｉｂ線における断面図である。 第１ＴＦＴ１００および第２ＴＦＴ２００のＶｇ－Ｉｄ特性を例示する図である。 アクティブマトリクス基板における第１ＴＦＴ１００および第２ＴＦＴ２００の他の例を示す平面図である。 図３Ａに示すＩＩＩｂ－ＩＩＩｂ線における断面図である。 第１ＴＦＴ１００および第２ＴＦＴ２００のさらに他の例を示す平面図である。 第１ＴＦＴ１００および第２ＴＦＴ２００のさらに他の例を示す平面図である。 図５Ａに示すＶｂ－Ｖｂ線における断面図である。 アクティブマトリクス基板の製造方法を示す工程断面図である。 アクティブマトリクス基板の製造方法を示す工程断面図である。 アクティブマトリクス基板の製造方法を示す工程断面図である。 アクティブマトリクス基板の製造方法を示す工程断面図である。 アクティブマトリクス基板の製造方法を示す工程断面図である。 アクティブマトリクス基板の製造方法を示す工程断面図である。 アクティブマトリクス基板の製造方法を示す工程断面図である。 アクティブマトリクス基板の他の製造方法を示す工程断面図である。 アクティブマトリクス基板の他の製造方法を示す工程断面図である。 アクティブマトリクス基板の他の製造方法を示す工程断面図である。 アクティブマトリクス基板の他の製造方法を示す工程断面図である。 アクティブマトリクス基板のさらに他の製造方法を示す工程断面図である。 アクティブマトリクス基板のさらに他の製造方法を示す工程断面図である。 アクティブマトリクス基板のさらに他の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の平面構造の一例を示す概略図である。 アクティブマトリクス基板１００１における画素ＴＦＴ１０１を示す断面図である。 アクティブマトリクス基板１００１における画素ＴＦＴ１０１の他の例を示す断面図である。 アクティブマトリクス基板１００２の平面構造の一例を示す概略図である。 画素回路３００を例示する図である。 アクティブマトリクス基板１００２における駆動用画素ＴＦＴ１０２および選択用画素ＴＦＴ２０２を示す断面図である。 アクティブマトリクス基板のさらに他の製造方法を示す工程断面図である。
アクティブマトリクス基板に設けられたＴＦＴには、その用途ごとに求められる特性が異なっている。以下、好適なＴＦＴ特性の例を説明する。なお、ＴＦＴの用途および求められる特性は、以下の例に限定されず、多様化している。
前述したように、有機ＥＬ表示装置に用いられるアクティブマトリクス基板においては、１つの画素内に、駆動用画素ＴＦＴおよび選択用画素ＴＦＴを少なくとも含む画素回路が設けられる。駆動用画素ＴＦＴは、電流制御の観点から、また、多階調表示を好適に行うためには、駆動用画素ＴＦＴのＶｇ（ゲート電圧）－Ｉｄ（ドレイン電流）特性がある程度なだらかである（つまり急峻でない）ことが好ましい。このため、駆動用画素ＴＦＴには、サブスレッショルド係数（Ｓ値）が大きいことが求められる。駆動用画素ＴＦＴは、また、正の閾値電圧を有するエンハンスメント特性を有してもよい。一方、選択用画素ＴＦＴは、高い移動度を有する（すなわちオン電流が大きい）ことが好ましい。選択用画素ＴＦＴでは、Ｓ値は大きくなくてもよい。むしろＳ値が小さく（つまり、Ｖｇ－Ｉｄ特性が急峻であり）、スイッチング速度が高いことが求められる。選択用画素ＴＦＴは、負の閾値電圧を有するデプレッション特性を有してもよい。
周辺回路ＴＦＴにおいても、用途および機能により、ＴＦＴに求められる特性が異なる。例えば、周辺回路ＴＦＴのうち、デマルチプレクサ回路に使用されるＴＦＴ（以下、「ＤＭＸ回路用ＴＦＴ」）や、駆動回路を構成する一部のＴＦＴ（出力トランジスタなど）には、比較的大きいオン電流を流す必要があり、高い電流駆動力が求められる。
上記知見に基づいて、本発明者が検討した結果、同じ酸化物半導体膜を活性層として用いつつ、ＴＦＴ構造を異ならせることで、互いに特性の異なる複数のＴＦＴを作り分ける方法を見出し、本願発明に想到した。具体的には、ボトムゲート型ＴＦＴとトップゲート型ＴＦＴとを作り分けるとともに、酸化物半導体膜として高移動度酸化物半導体膜と低移動度酸化物半導体膜との積層膜を用いる。これにより、ボトムゲート型ＴＦＴとトップゲート型ＴＦＴとで、チャネルとして主に寄与する酸化物半導体膜を互いに異ならせることができるので、各ＴＦＴを所望の特性に制御できる。
（第１の実施形態）
本実施形態のアクティブマトリクス基板は、基板と、基板に支持された複数の酸化物半導体ＴＦＴとを備える。複数の酸化物半導体ＴＦＴは、少なくとも１つの第１ＴＦＴと、少なくとも１つの第２ＴＦＴとを含む。以下、図面を参照しながら、各ＴＦＴの構造を説明する。
図１Ａおよび図１Ｂは、それぞれ、アクティブマトリクス基板１０００に形成された第１ＴＦＴ１００および第２ＴＦＴ２００を例示する平面図および断面図である。アクティブマトリクス基板１０００は、複数の第１ＴＦＴ１００および複数の第２ＴＦＴ２００を有し得る。ここでは、簡単のため、単一の第１ＴＦＴ１００および単一の第２ＴＦＴ２００のみを図示し、説明を行う。
まず、アクティブマトリクス基板１０００の層構造を説明する。アクティブマトリクス基板１０００は、基板１側から、第１メタル層Ｍ１、下部絶縁層３、積層酸化物半導体膜ＯＳ、第１の絶縁膜Ｌ１、第２メタル層Ｍ２、層間絶縁層１０、および、第３メタル層Ｍ３をこの順で含む。
積層酸化物半導体膜ＯＳは、低移動度酸化物半導体膜Ｓ１と、その上に配置された高移動度酸化物半導体膜Ｓ２とを含む積層膜である。なお、積層酸化物半導体膜ＯＳは、少なくとも、低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２をこの順で含んでいればよく、３層以上の積層構造を有してもよい。
各メタル層は、同じ導電膜から形成された電極・配線などを含む層である。アクティブマトリクス基板１０００に形成されるソースバスラインは、第１メタル層Ｍ１～第３メタル層Ｍ３のいずれかに形成され、ゲートバスラインは、第１メタル層Ｍ１～第３メタル層Ｍ３のうちソースバスラインと異なるメタル層に形成され得る。例えば、第１メタル層Ｍ１にゲートバスライン、第２メタル層Ｍ２にソースバスラインが形成されてもよい。あるいは、第２メタル層Ｍ２にゲートバスライン、第３メタル層Ｍ３にソースバスラインが形成されてもよい。
図面において、各構成要素の参照符号の後に、括弧書きで、メタル層または絶縁膜を示す符号を付すことがある。例えば、第１メタル層Ｍ１内に形成されている電極または配線には、その参照符号の後に「（Ｍ１）」と付すことがある。
本実施形態では、第１ＴＦＴ１００はボトムゲート型ＴＦＴであり、第２ＴＦＴ２００はトップゲート型ＴＦＴである。第１ＴＦＴ１００は、例えば、画素回路の駆動用画素ＴＦＴであり、第２ＴＦＴ２００は、例えば、選択用画素ＴＦＴであってもよい。
第１ＴＦＴ１００は、ゲート電極２１と、ゲート電極２１上に下部絶縁層３を介して配置された酸化物半導体層４１と、酸化物半導体層４１の少なくとも一部を覆うチャネル保護層（エッチストップ層）６１と、ソース電極７１およびドレイン電極７２とを備える。第１ＴＦＴ１００におけるゲート電極、酸化物半導体層、ソース電極およびドレイン電極を、それぞれ、「第１ゲート電極」、「第１酸化物半導体層」、「第１ソース電極」、「第１ドレイン電極」と呼ぶことがある。
ゲート電極２１は、第１メタル層Ｍ１内に形成されている。第１ＴＦＴ１００では、下部絶縁層３は、ゲート電極２１と酸化物半導体層４１との間に位置し、ゲート絶縁層として機能する。
酸化物半導体層４１は、低移動度酸化物半導体膜Ｓ１と、低移動度酸化物半導体膜Ｓ１の上に配置された高移動度酸化物半導体膜Ｓ２とを含む積層酸化物半導体膜ＯＳから形成されている。
酸化物半導体層４１は、基板１の法線方向から見たとき、チャネル領域４１ｃと、チャネル領域４１ｃの両側に位置するソースコンタクト領域４１ｓおよびドレインコンタクト領域４１ｄとを有する。ソースコンタクト領域４１ｓは、ソース電極７１に電気的に接続される領域であり、ドレインコンタクト領域４１ｄは、ドレイン電極７２に電気的に接続される領域である。チャネル領域４１ｃは、基板１の法線方向から見たとき、ソースコンタクト領域４１ｓとドレインコンタクト領域４１ｄとの間に位置し、かつ、ゲート電極２１に重なる領域である。
チャネル保護層６１は、第１の絶縁膜Ｌ１から形成されている。チャネル保護層６１は、酸化物半導体層４１のうち少なくともチャネル領域４１ｃの上面を覆うことが好ましい。チャネル保護層６１は、チャネル領域４１ｃに直接接していてもよい。図示する例では、チャネル保護層６１は、ソースコンタクト領域４１ｓおよびドレインコンタクト領域４１ｄを露出する開口部５１、５２を有している。チャネル保護層６１は、酸化物半導体層４１の上面のうちソースコンタクト領域４１ｓおよびドレインコンタクト領域４１ｄ以外の部分の全体を覆っていてもよい。また、チャネル保護層６１は、酸化物半導体層４１の側面全体を覆っていてもよい。これにより、第２メタル層Ｍ２のパターニングに起因する酸化物半導体層４１へのダメージをより効果的に低減できる。図１Ａに示すように、チャネル保護層６１は、酸化物半導体層４１よりも一回り大きい島状のパターンを有し、基板１の法線方向から見たとき、チャネル保護層６１の内部に酸化物半導体層４１が位置してもよい。
ソース電極７１およびドレイン電極７２は、第２メタル層Ｍ２に形成されている。この例では、ソース電極７１は、チャネル保護層６１上および開口部５１内に配置され、開口部５１内でソースコンタクト領域４１ｓに接続されている。ドレイン電極７２は、チャネル保護層６１上および開口部５２内に配置され、開口部５２内でドレインコンタクト領域４１ｄに接続されている。
酸化物半導体層４１におけるソースコンタクト領域４１ｓおよびドレインコンタクト領域４２ｄは、第２メタル層Ｍ２内の電極に直接接することで還元され、チャネル領域４１ｃよりも低い比抵抗を有し得る。本明細書では、基板１の法線方向から見たとき、酸化物半導体層４１のうちチャネル保護層６１に重なる領域（少なくともチャネル領域４１ｃを含む）ａ１を「第１領域」、ソースコンタクト領域４１ｓおよびドレインコンタクト領域４２ｄを含み、第１領域ａ１よりも比抵抗の低い領域ａ２を「第２領域」と呼ぶ。
チャネル保護層６１、ソース電極７１およびドレイン電極７２は、層間絶縁層１０で覆われている。酸化物半導体層４１の少なくとも第１領域ａ１は、チャネル保護層６１で覆われているため、層間絶縁層１０に直接接していない。これにより、例えば層間絶縁層１０が、酸化物半導体を還元し得る還元性の絶縁膜（例えばＳｉＮ膜）である場合でも、酸化物半導体層４１の少なくともチャネル領域４１ｃを含む第１領域ａ１が、層間絶縁層１０によって還元されて低抵抗化されることを抑制できる。図示するように、酸化物半導体層４１は、全体に亘って層間絶縁層１０に直接接していなくてもよい。また、後述する低抵抗化処理工程（プラズマ処理など）において、チャネル保護層６１がマスクとして機能するので、第１領域ａ１の低抵抗化が抑制され得る。
一方、第２ＴＦＴ２００は、酸化物半導体層４２と、酸化物半導体層４２の一部上に配置されたゲート絶縁層６２と、ゲート絶縁層６２上に配置されたゲート電極７３と、ソース電極８３およびドレイン電極８４とを備える。第２ＴＦＴ２００におけるゲート電極、酸化物半導体層、ソース電極およびドレイン電極を、それぞれ、「第２ゲート電極」、「第２酸化物半導体層」、「第２ソース電極」、「第２ドレイン電極」と呼ぶことがある。
酸化物半導体層４２は、第１ＴＦＴ１００と同じ積層酸化物半導体膜から形成されている。すなわち、酸化物半導体層４２は、低移動度酸化物半導体膜Ｓ１と、低移動度酸化物半導体膜Ｓ１の上に配置された高移動度酸化物半導体膜Ｓ２とを含む積層酸化物半導体膜ＯＳから形成されている。
酸化物半導体層４２は、基板１の法線方向から見たとき、チャネル領域４２ｃと、チャネル領域４２ｃの両側にそれぞれ配置された、ソースコンタクト領域４２ｓおよびドレインコンタクト領域４２ｄを含む。ソースコンタクト領域４２ｓは、ソース電極８３に電気的に接続される領域であり、ドレインコンタクト領域４２ｄは、ドレイン電極８４に電気的に接続される領域である。チャネル領域４２ｃは、基板１の法線方向から見たとき、ソースコンタクト領域４２ｓとドレインコンタクト領域４２ｄとの間に位置し、かつ、ゲート電極７３に重なる領域である。
酸化物半導体層４２は、また、ゲート絶縁層６２で覆われた第１領域ｂ１と、ゲート絶縁層６２で覆われていない第２領域ｂ２とを含む。第１領域ｂ１は、チャネル領域４２ｃを含む。第２領域ｂ２は、第１領域ｂ１よりも比抵抗の低い低抵抗領域であり、ソースコンタクト領域４２ｓおよびドレインコンタクト領域４２ｄを含む。第２ＴＦＴ２００における第２領域ｂ２は、例えば、ゲート絶縁層６２およびゲート電極７３をマスクとして、酸化物半導体層４２に対してプラズマ処理などの低抵抗化処理を行うことで低抵抗化された領域である。
ゲート絶縁層６２は、第１ＴＦＴ１００のチャネル保護層６１と同じ第１の絶縁膜Ｌ１から形成されている。ゲート電極７３は、第１ＴＦＴ１００のソース電極７１およびドレイン電極７２と同じ第２メタル層Ｍ２に形成されている（つまり、同じ導電膜を用いて形成されている）。この例では、ゲート絶縁層６２のエッジは、ゲート電極７３のエッジと整合しているが、第２ＴＦＴ２００のチャネル長方向の断面において、ゲート電極７３のエッジは、ゲート絶縁層６２のエッジよりも内側に位置してもよい。後述するように、第１の絶縁膜Ｌ１のパターニング後に、第２メタル層Ｍ２のパターニングを行う場合には、ゲート電極７３のチャネル長方向の幅は、ゲート絶縁層６２のチャネル幅方向の幅よりも小さくなるように設定され得る。
酸化物半導体層４２、ゲート絶縁層６２およびゲート電極７３は、層間絶縁層１０で覆われている。層間絶縁層１０は、酸化物半導体層４２の第２領域ｂ２の上面の一部に接していてもよい。
ソース電極８３およびドレイン電極８４は、第３メタル層Ｍ３内に形成されている。この例では、層間絶縁層１０には、酸化物半導体層４２のソースコンタクト領域４２ｓを露出する開口部９３と、ドレインコンタクト領域４２ｄの一部を露出する開口部９４とが設けられている。ソース電極８３は、層間絶縁層１０上および開口部９３内に配置され、開口部９３内でソースコンタクト領域４２ｓに接続されている。ドレイン電極８４は、層間絶縁層１０上および開口部９４内に配置され、開口部９４内でドレインコンタクト領域４２ｄに接続されている。
第２ＴＦＴ２００は、酸化物半導体層４２の基板１側に、遮光層として機能する下部導電層２２を有してもよい。下部導電層２２は、第１ＴＦＴ１００のゲート電極２１と同じ第１メタル層Ｍ１内に形成されている。下部導電層２２は、下部絶縁層３で覆われている。酸化物半導体層４２は、下部絶縁層３上に配置されている。下部導電層２２は、基板１の法線方向から見たとき、酸化物半導体層４２のうち少なくともチャネル領域４２ｃと重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層４２の特性劣化を抑制できる。
下部導電層２２は、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）に固定されていてもよい。または、下部導電層２２を、図示しない接続部（以下、「ゲート接続部」）によってゲート電極７３に電気的に接続することで、下部ゲート電極として機能させてもよい（ダブルゲート構造）。これにより、第２ＴＦＴ２００のオン電流をさらに高めることができる。
本実施形態では、第２ＴＦＴ２００のゲート絶縁層６２となる第１の絶縁膜Ｌ１を利用して、第１ＴＦＴ１００のチャネル保護層６１を形成している。チャネル保護層６１は、第２メタル層Ｍ２のエッチング工程（この例では、ソース・ドレイン分離工程）において、酸化物半導体層４１のエッチングダメージを低減するエッチストップ層として機能し得る。また、第２ＴＦＴ２００の酸化物半導体層４２に低抵抗領域を形成するための低抵抗処理工程（例えばプラズマ処理）において、チャネル保護層６１は、酸化物半導体層４１のチャネル領域４１ｃの低抵抗化を抑制するためのマスクとして機能する。これにより、第２ＴＦＴ２００の低抵抗処理工程に起因する第１ＴＦＴ１００のＴＦＴ特性の低下を抑制できる。さらに、例えば層間絶縁層１０が、酸化物半導体を還元し得る還元性の絶縁膜（例えばＳｉＮ膜）である場合でも、層間絶縁層１０と酸化物半導体層４１の少なくともチャネル領域４１ｃとの間にチャネル保護層（例えばＳｉＯ２膜などの酸化物膜）６１が介在することで、チャネル領域４１ｃが層間絶縁層１０によって低抵抗化されることを抑制できる。
＜ＴＦＴ特性＞
本実施形態によると、共通の酸化物半導体膜（ここでは低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２を含む積層酸化物半導体膜ＯＳ）を用いつつ、互いに特性の異なる、ボトムゲート構造の第１ＴＦＴ１００と、トップゲートまたはダブルゲート構造の第２ＴＦＴ２００とを作り分けることが可能である。
ボトムゲート構造を有する第１ＴＦＴ１００においては、ゲート絶縁層である下部絶縁層３側に位置する低移動度酸化物半導体膜Ｓ１が高移動度酸化物半導体膜Ｓ２よりもチャネルとして大きく寄与する。つまり、第１ＴＦＴ１００のチャネルは主に低移動度酸化物半導体膜Ｓ１に形成され得る。一方、トップゲート構造を有する第２ＴＦＴ２００においては、ゲート絶縁層６２側に位置する高移動度酸化物半導体膜Ｓ２がチャネルとして大きく寄与する。つまり、第２ＴＦＴ２００のチャネルは主に高移動度酸化物半導体膜Ｓ２に形成され得る。このため、第２ＴＦＴ２００のＴＦＴとしての移動度（ＴＦＴ移動度）は、第１ＴＦＴ１００よりも高くなる。つまり、第２ＴＦＴ２００の方が高い電流駆動力を有し得る。また、第１ＴＦＴ１００のＶｇ－Ｉｄ特性は相対的になだらかになり、第２ＴＦＴ２００のＶｇ－Ｉｄ特性は、第１ＴＦＴ１００よりも急峻になる。
第１ＴＦＴ１００のゲート絶縁層となる下部絶縁層３の厚さｔ１は、第２ＴＦＴ２００のゲート絶縁層６２の厚さｔ２よりも大きくてもよい。これにより、第１ＴＦＴ１００のＶｇ－Ｉｄ特性をさらに寝かせ、かつ、第２ＴＦＴ２００のＶｇ－Ｉｄ特性をさらに立たせることが可能になる。例えば、下部絶縁層３およびゲート絶縁層６２がいずれもＳｉＯ２膜であれば、下部絶縁層３の厚さｔ１は、２００ｎｍ以上４５０ｎｍ以下（例えば３００ｎｍ程度）であり、ゲート絶縁層６２の厚さｔ２は、１００ｎｍ以上２００ｎｍ以下であってもよい。
図２は、第１ＴＦＴ１００および第２ＴＦＴ２００のＶｇ－Ｉｄ特性を例示する図である。グラフの横軸は、ドレイン電極の電位を基準としたゲート電極の電位（ゲートードレイン間電圧）Ｖｇを表し、グラフの縦軸はドレイン電流Ｉｄを表す。第２ＴＦＴ２００の方が、第１ＴＦＴ１００よりも高いＴＦＴ移動度を有するので、第２ＴＦＴ２００の閾値電圧は、第１ＴＦＴ１００よりもマイナス方向にシフトしている。また、第１ＴＦＴ１００のＶｇ－Ｉｄ特性は、第２ＴＦＴ２００よりもなだらかである。つまり、第１ＴＦＴ１００のＳ値は、第２ＴＦＴ２００よりも小さい。なお、各ＴＦＴの閾値電圧の正負やその大きさ、Ｖｇ－Ｉｄ特性の傾き等は、図示する例に限定されない。
第１ＴＦＴ１００は、Ｓ値が大きいことから、有機ＥＬ表示装置に用いられるアクティブマトリクス基板において、各画素に設けられる画素回路の駆動用画素ＴＦＴとして好適に用いられる。これにより、多階調表示を好適に行うことができる。また、図示するように、第１ＴＦＴ１００がエンハンスメント特性を有する場合、駆動回路などの周辺回路を構成する一部のＴＦＴに好適に用いられ得る。これにより、回路誤動作を抑制でき、歩留まりの低下を抑制できる。
一方、第２ＴＦＴ２００は高い電流駆動力（オン電流）を有し、かつ、高いスイッチング速度を有する。第２ＴＦＴ２００は、例えば、画素回路の選択用画素ＴＦＴとして好適に用いられる。これにより、高周波や高精細機種への適用が可能となる。また、第２ＴＦＴ２００を、周辺回路に用いられる一部のＴＦＴ、例えばデマルチプレクサ回路用のＴＦＴや、ゲート駆動回路の出力トランジスタとして用いてもよい。
（変形例）
第１ＴＦＴ１００および第２ＴＦＴ２００のＴＦＴ構造は、図１Ａおよび図１Ｂに示した構造に限定されない。以下、本実施形態のＴＦＴ構造の変形例を説明する。以下の説明では、図１Ａおよび図１Ｂと同様の構造については適宜説明を省略する。
図３Ａおよび図３Ｂは、それぞれ、第１ＴＦＴ１００および第２ＴＦＴ２００の他の例を示す平面図および断面図である。図示するように、第３メタル層Ｍ３内に、ソース電極７１に電気的に接続される上部ソース電極８１と、ドレイン電極７２に電気的に接続される上部ドレイン電極８２とを形成してもよい。この例では、層間絶縁層１０は、ソース電極７１（またはソース電極７１を含む配線）の一部を露出する開口部９１と、ドレイン電極７２（またはドレイン電極７２を含む配線）の一部を露出する開口部９２とを有している。上部ソース電極８１は、層間絶縁層１０上および開口部９１内に配置され、開口部９１内でソース電極７１に電気的に接続されている。上部ドレイン電極８２は、層間絶縁層１０上および開口部９２内に配置され、開口部９２内でドレイン電極７２に電気的に接続されている。基板１の法線方向から見たとき、開口部９１、９２は、それぞれ、チャネル保護層６１に形成された開口部５１、５２に少なくとも部分的に重なっていてもよいし、開口部５１、５２に重なっていなくてもよい。例えば、ソース電極７１およびドレイン電極７２は、基板１の法線方向から見て酸化物半導体層４１とは重ならない領域まで延設されており、ソース電極７１の延設部およびドレイン電極７２の延設部と、上部ソース電極８１および上部ドレイン電極８２とが、それぞれ、層間絶縁層１０に設けられた開口部９１、９２内で接続されていてもよい。
図４は、第１ＴＦＴ１００のさらに他の例を示す断面図である。図４に示す例では、第３メタル層Ｍ３内にソース電極８１ａおよびドレイン電極８２ａが形成されている。層間絶縁層１０には、酸化物半導体層４１のソースコンタクト領域４１ｓおよびドレインコンタクト領域４１ｄを露出する開口部９１ａ、９２ａが形成されている。ソース電極８１ａは、層間絶縁層１０に形成された開口部９１ａ内で、酸化物半導体層４１のソースコンタクト領域４１ｓに電気的に接続されている。ドレイン電極８２ａは、層間絶縁層１０に形成された開口部９２ａ内で、酸化物半導体層４１のドレインコンタクト領域４１ｄに電気的に接続されている。
このように、本実施形態では、第１ＴＦＴ１００のソース電極およびドレイン電極を、それぞれ、回路の構成やレイアウトを考慮して、第２メタル層Ｍ２、第３メタル層Ｍ３および他のメタル層（例えば画素電極を含む透明導電層など）のいずれかに形成することが可能である。これにより、第１ＴＦＴ１００を回路内の他の素子や配線により容易に接続させることや、回路面積を低減することが可能になる。図示していないが、ソース電極およびドレイン電極の一方のみを第２メタル層Ｍ２に形成したり、ソース電極およびドレイン電極の一方のみを第３メタル層Ｍ３に形成したりしてもよい。例えば、ソース電極およびドレイン電極の一方を第２メタル層Ｍ２に形成し、他方を第３メタル層Ｍ３に形成してもよい。
図１Ａおよび図１Ｂに示す例では、基板１の法線方向から見たとき、チャネル保護層６１およびゲート絶縁層６２は、互いに分離した島状のパターンを有するが、チャネル保護層６１およびゲート絶縁層６２は、互いに繋がっていてもよい。つまり、チャネル保護層６１およびゲート絶縁層６２は、それぞれ、第１の絶縁膜Ｌ１から形成された連続した膜の一部であってもよい。
図５Ａおよび図５Ｂは、それぞれ、アクティブマトリクス基板の他の例を示す平面図および断面図である。図示するように、アクティブマトリクス基板１０００ａは、第１の絶縁膜Ｌ１から形成され、かつ、チャネル保護層６１およびゲート絶縁層６２を含む連続した絶縁層６０を備える。第１ＴＦＴ１００において、絶縁層６０は、酸化物半導体層４１のソースコンタクト領域４１ｓおよびドレインコンタクト領域４１ｄをそれぞれ露出する開口部５１、５２を有する。また、第２ＴＦＴ２００において、絶縁層６０は、酸化物半導体層４２の一部を露出する開口部５３、５４を有している。酸化物半導体層４２のうち開口部５３、５４によって露出された領域（第２領域）ｂ２は、絶縁層６０で覆われた領域（第１領域）ｂ１よりも比抵抗の低い低抵抗領域である。基板１の法線方向から見たとき、層間絶縁層１０の開口部９３、９４は、それぞれ、開口部５３、５４の内部に位置してもよい。これにより、低抵抗領域である第２領域ｂ２に、ソースコンタクト領域４２ｓおよびドレインコンタクト領域４２ｄを形成できるので、酸化物半導体層４２とソース電極８３およびドレイン電極８４とのコンタクト抵抗をより小さくできる。
アクティブマトリクス基板１０００ａが複数の第１ＴＦＴ１００および複数の第２ＴＦＴ２００を備える場合、複数のチャネル保護層６１および複数のゲート絶縁層６２は互いに繋がっていてもよい。これにより、例えば層間絶縁層１０を形成する際に、第１の絶縁膜Ｌ１による段差が低減されるので、層間絶縁層１０のうち、例えば、第１ＴＦＴ１００のソース電極７１やドレイン電極７２の近傍に位置する部分のカバレッジを向上できる。一方、図１Ａおよび図１Ｂに図示したように、チャネル保護層６１およびゲート絶縁層６２を互いに離して配置する場合には、層間絶縁層１０のうち、例えば、第２ＴＦＴ２００のソース電極８３やドレイン電極８４の近傍に位置する部分のカバレッジを向上できる。
また、図５Ａおよび図５Ｂに示すように、アクティブマトリクス基板１０００ａは、第２ＴＦＴ２００の下部導電層２２をゲート電極７３に電気的に接続するゲート接続部ＧＣをさらに備えてもよい。この例では、ゲート電極７３から延設された上部接続部７３ｇと、下部導電層２２から延設された下部接続部２２ｇとが、下部絶縁層３および第１の絶縁膜Ｌ１に設けられたコンタクトホールＣＨｇ内で互いに電気的に接続されている。ゲート電極７３および下部導電層２２を電気的に接続することで、ダブルゲート構造を有する第２ＴＦＴ２００が得られる。ダブルゲート構造を有する第２ＴＦＴ２００では、下部導電層２２は、第２ＴＦＴ２００の「下部ゲート電極」として機能し、下部絶縁層３は、第２ＴＦＴ２００の「下部ゲート絶縁層」として機能する。この場合、第２ＴＦＴ２００のゲート電極７３を「上部ゲート電極」、ゲート絶縁層６２を「上部ゲート絶縁層」と呼ぶことがある。
図示していないが、例えば図１Ａおよび図１Ｂに示すアクティブマトリクス基板１０００も、ゲート接続部ＧＣを有し得る。アクティブマトリクス基板１０００では、ゲート接続部を形成する領域に第１の絶縁膜Ｌ１が存在していなくてもよい。この場合、ゲート接続部ＧＣでは、下部絶縁層３に形成された開口部を介して、第２メタル層Ｍ２内の上部接続部７３ｇと、第１メタル層Ｍ１内の下部接続部２２ｇとが接続されてもよい。
＜低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２＞
各酸化物半導体膜の組成、厚さ、結晶構造、形成方法などは特に限定されない。高移動度酸化物半導体膜Ｓ２および低移動度酸化物半導体膜Ｓ１は、それぞれ、単層膜でもよいし、複数の酸化物半導体膜を含む積層膜であってもよい。高移動度酸化物半導体膜Ｓ２の移動度（高移動度酸化物半導体膜Ｓ２が積層膜である場合には、その積層膜全体の移動度）が低移動度酸化物半導体膜Ｓ１の移動度よりも高ければよい。
高移動度酸化物半導体膜Ｓ２および低移動度酸化物半導体膜Ｓ１の組成は互いに異なっていてもよい。「組成が異なる」とは、各層に含まれる金属元素の種類または組成比が異なることをいう。一例として、高移動度酸化物半導体膜Ｓ２および低移動度酸化物半導体膜Ｓ１は、それぞれ、Ｉｎおよび／またはＳｎを含み、高移動度酸化物半導体膜Ｓ２における全金属元素に対するＩｎおよびＳｎの原子数比の合計は、低移動度酸化物半導体膜Ｓ１における全金属元素に対するＩｎおよびＳｎの原子数比の合計よりも大きくてもよい。
例えば、高移動度酸化物半導体膜Ｓ２および低移動度酸化物半導体膜Ｓ１は、いずれもＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層であり、低移動度酸化物半導体膜Ｓ１におけるＩｎの原子数比は、高移動度酸化物半導体膜Ｓ２におけるＩｎの原子数比よりも小さくてもよい。または、低移動度酸化物半導体膜Ｓ１におけるＧａの原子数比は、高移動度酸化物半導体膜Ｓ２におけるＧａの原子数比よりも大きくてもよい。
また、高移動度酸化物半導体膜Ｓ２はＳｎを含み、低移動度酸化物半導体膜Ｓ１はＳｎを含んでいなくてもよい。または、低移動度酸化物半導体膜Ｓ１は、高移動度酸化物半導体膜Ｓ２よりも低い濃度でＳｎを含んでいてもよい。つまり、低移動度酸化物半導体膜Ｓ１における全金属元素に対するＳｎの原子数比は、高移動度酸化物半導体膜Ｓ２におけるＳｎの原子数比よりも小さくてもよい。
低移動度酸化物半導体膜Ｓ１として、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１等）を用いることができる。高移動度酸化物半導体膜Ｓ２として、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝５：１：４等）、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｓｎ－Ｏ系半導体膜、Ｉｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体膜、Ｉｎ－Ｓｎ－Ｔｉ―Ｚｎ―Ｏ系半導体膜などを用いることができる。
また、低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２は、互いに異なる結晶構造を有してもよい。例えば、これらの酸化物半導体膜の一方が非晶質酸化物半導体膜、他方が、結晶質部分を含む結晶質酸化物半導体膜であってもよい。
さらに、各金属元素の比率が同じ場合でも、成膜方法または成膜条件を異ならせることで、酸化物半導体膜の移動度を異ならせることが可能である。例えば、酸化物半導体膜をスパッタ法で形成する際のチャンバー内の雰囲気（例えばチャンバーに供給する酸素およびＡｒの流量比）を異ならせてもよい。具体的には、低移動度酸化物半導体膜Ｓ１の形成時には、Ａｒに対する酸素の流量比を大きく（例えば８０％）設定し、高移動度酸化物半導体膜Ｓ２の形成時には、Ａｒに対する酸素の流量比を低移動度酸化物半導体膜Ｓ１よりも小さく（例えば２０％）設定してもよい。
低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２の厚さは、略同じでもよいし、異なっていてもよい。高移動度酸化物半導体膜Ｓ２は、低移動度酸化物半導体膜Ｓ１よりも薄くてもよい。高移動度酸化物半導体膜Ｓ２の厚さは、例えば３ｎｍ以上１５ｎｍ以下であってもよい。低移動度酸化物半導体膜Ｓ１の厚さは、例えば、１０ｎｍ以上４０ｎｍ以下であってもよい。
＜アクティブマトリクス基板の製造方法＞
以下、図５Ａおよび図５Ｂに示すアクティブマトリクス基板１０００ａを例に、本実施形態のアクティブマトリクス基板の製造方法を説明する。図６Ａ～図６Ｇは、それぞれ、アクティブマトリクス基板１０００ａの製造方法を説明するための工程断面図である。各工程断面図は、第１ＴＦＴ１００が形成されるＴＦＴ形成領域Ｒ１と、第２ＴＦＴ２００が形成されるＴＦＴ形成領域Ｒ２と、ゲート接続部ＧＣが形成される接続部形成領域Ｒｇとを左側から順に示している。これらの断面図には、簡単のため、第１ＴＦＴ１００、第２ＴＦＴ２００およびゲート接続部ＧＣを１つずつ示しているが、アクティブマトリクス基板１０００には、第１ＴＦＴ１００、第２ＴＦＴ２００およびゲート接続部ＧＣが、それぞれ複数個形成され得る。なお、図１Ａ、図１Ｂ、図３Ａ、図３Ｂおよび図４を参照しながら上述した種々の構造も、第１の絶縁膜Ｌ１、第２メタル層Ｍ２、第３メタル層Ｍ３等のパターンを変えることで、以下と同様の方法で製造され得る。
・ＳＴＥＰ１：第１メタル層Ｍ１の形成（図６Ａ）
基板１上に、例えばスパッタリング法で、第１導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、第１導電膜のパターニングを行う。このようにして、図６Ａに示すように、ＴＦＴ形成領域Ｒ１にゲート電極２１、ＴＦＴ形成領域Ｒ２に下部導電層２２、接続部形成領域Ｒｇに下部接続部２２ｇを形成する。下部接続部２２ｇは、下部導電層２２と電気的に接続されている。この例では、下部接続部２２ｇは、下部導電層２２の延設部である。
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
第１導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
ここでは、第１導電膜として、ＣｕまたはＡｌを含む金属膜（合金膜を含む）の単層膜を用いる。または、ＣｕまたはＡｌを含む金属膜を最上層とする積層膜を用いてもよい。
・ＳＴＥＰ２：下部絶縁層３の形成（図６Ｂ）
次いで、図６Ｂに示すように、ゲート電極２１および下部導電層２２を覆うように、下部絶縁層（厚さ：例えば３００ｎｍ）３を形成する。
下部絶縁層３は例えばＣＶＤ法で形成される。下部絶縁層３としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層３は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ２）層、酸化窒化珪素層等を形成してもよい。
本実施形態では、下部絶縁層３は第１ＴＦＴのゲート絶縁層および第２ＴＦＴの下部ゲート絶縁層としても機能する。この観点から、下部絶縁層３の厚さは、第２ＴＦＴの上部ゲート絶縁層となる第１の絶縁膜Ｌ１よりも厚いことが好ましい。また、下部絶縁層３が酸化珪素層の場合、下部絶縁層３の厚さが例えば２００ｎｍ以上４５０ｎｍ以下であってもよい。これにより、第１ＴＦＴにおいては、所望のオン電流を確保しつつ、第１ＴＦＴのＶｇ－Ｉｄ特性をより寝かせることができる。また、第２ＴＦＴにおいては、オン電流をさらに高めることができる。
・ＳＴＥＰ３：酸化物半導体層４１、４２の形成（図６Ｃ）
次いで、下部絶縁層３上に、低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２をこの順で形成することにより、積層酸化物半導体膜を得る。
低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２は、例えばスパッタ法で形成され得る。ここでは、低移動度酸化物半導体膜Ｓ１として、厚さが３０ｎｍのＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１）を形成する。高移動度酸化物半導体膜Ｓ２として、厚さが７ｎｍのＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ：Ｇａ：Ｚｎ＝５：１：４）を形成する。
この後、積層酸化物半導体膜のパターニングを行う。これにより、図６Ｃに示すように、ＴＦＴ形成領域Ｒ１に、第１ＴＦＴの活性層となる酸化物半導体層４１を形成し、ＴＦＴ形成領域Ｒ２に第２ＴＦＴの活性層となる酸化物半導体層４２を形成する。積層酸化物半導体膜のパターニングは、ドライエッチングで行ってもよいし、ウェットエッチングで行ってもよい。ウェットエッチングの場合、低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２がいずれもＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であれば、ＰＡＮ系エッチング液またはシュウ酸系エッチング液を用いることができる。低移動度酸化物半導体膜Ｓ１がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜、高移動度酸化物半導体膜Ｓ２がＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜であれば、シュウ酸系エッチング液を用いることができる。積層酸化物半導体膜のパターニングの前または後に、低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２のアニール処理を行ってもよい。
なお、ここでは、低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２を同時に（一括して）パターニングする例を示したが、低移動度酸化物半導体膜Ｓ１および高移動度酸化物半導体膜Ｓ２を別々にパターニングしてもよい。例えば、低移動度酸化物半導体膜Ｓ１のパターニングによって酸化物半導体層４１を形成した後に、高移動度酸化物半導体膜Ｓ２の形成およびパターニングを行ってもよい。
・ＳＴＥＰ４：第１の絶縁膜Ｌ１の形成（図６Ｄ）
次いで、図６Ｄに示すように、下部絶縁層３、酸化物半導体層４１および酸化物半導体層４２の上に、第１の絶縁膜Ｌ１を形成し、第１の絶縁膜Ｌ１のパターニングを行うことにより、チャネル保護層６１およびゲート絶縁層６２（として機能する部分）を含む絶縁層６０を形成する。この例では、第１の絶縁膜Ｌ１のパターニングにより、ＴＦＴ形成領域Ｒ１に酸化物半導体層４１の一部を露出する開口部５１、５２を形成し、ＴＦＴ形成領域Ｒ２に酸化物半導体層４２の一部を露出する開口部５３、５４を形成する。また、接続部形成領域Ｒｇにおいては、第１の絶縁膜Ｌ１および下部絶縁層３を同時にエッチングすることにより、下部接続部２２ｇの一部を露出するコンタクトホールＣＨｇを形成する。
なお、図１Ａおよび図１Ｂに示したように、第１の絶縁膜Ｌ１のパターニングにより、互いに分離したチャネル保護層６１およびゲート絶縁層６２を形成してもよい。この場合、チャネル保護層６１は、開口部５１、５２を有し、かつ、酸化物半導体層４１を覆う島状のパターンを有する。チャネル保護層６１は、下部絶縁層３のうち、酸化物半導体層４１のエッジの近傍に位置する部分も覆っていてもよい。ゲート絶縁層６２は、例えば、酸化物半導体層４２の一部上に位置する島状のパターンを有する。
第１の絶縁膜Ｌ１として、例えば、下部絶縁層３と同様の絶縁膜（下部絶縁層３として例示した絶縁膜）を用いることができる。ここでは、第１の絶縁膜Ｌ１として、酸化珪素（ＳｉＯ２）膜を形成する。ゲート絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層４１、４２のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
第１の絶縁膜Ｌ１の厚さは、例えば１００ｎｍ以上２００ｎｍ以下であってもよい。第１の絶縁膜Ｌ１の厚さが１００ｎｍ以上であれば、第１ＴＦＴの酸化物半導体層４１のうちチャネル領域となる部分が、層間絶縁層１０によって還元され低抵抗化されるのをより効果的に抑制できる。また、酸化物半導体層４２を部分的に低抵抗化する低抵抗化処理工程（後述）において、第１ＴＦＴの酸化物半導体層４１のうち第１の絶縁膜Ｌ１で覆われた部分（チャネル領域となる部分を含む）の低抵抗化を抑制できる。一方、第１の絶縁膜Ｌ１の厚さが１５０ｎｍ以下であれば、第２ＴＦＴのゲート絶縁層６２を薄くできるので、第２ＴＦＴのＶｇ－Ｉｄ特性をより立たせることができ、かつ、高いオン特性（ＴＦＴ移動度）を実現できる。
・ＳＴＥＰ５：第２メタル層Ｍ２の形成（図６Ｅ）
第１の絶縁膜Ｌ１上に第２導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、第２導電膜のパターニングを行う。これにより、図６Ｅに示すように、ＴＦＴ形成領域Ｒ１にソース電極７１およびドレイン電極７２を形成し、ＴＦＴ形成領域Ｒ２にゲート電極７３を形成する。このようにして、ＴＦＴ形成領域Ｒ１に第１ＴＦＴ１００が得られる。
ソース電極７１およびドレイン電極７２は、それぞれ、開口部５１、５２内で酸化物半導体層４１の露出部分（ソースコンタクト領域４１ｓおよびドレインコンタクト領域４１ｄ）に接する。ソースコンタクト領域４１ｓおよびドレインコンタクト領域４１ｄは、例えば金属膜から形成されたソース電極７１およびドレイン電極７２に接することで、酸化物半導体層４１の他の部分（第１領域）ａ１よりも比抵抗の低い低抵抗化領域（第２領域）ａ２となる。
ゲート電極７３は、例えばゲート絶縁層６２上に形成される。図６Ｅでは、第２ＴＦＴ２００のチャネル長方向の断面において、ゲート電極７３およびゲート絶縁層６２のエッジ（側面）は整合しているが、図１４に例示するように、第２ＴＦＴ２００の酸化物半導体層４２をチャネル長方向に横切る断面において、ゲート電極７３のエッジは、ゲート絶縁層６２のエッジよりも内側に位置してもよい。この場合、基板１の法線方向から見たとき、酸化物半導体層４２のうちゲート電極７３に重なる部分がチャネル領域４２ｃとなる。チャネル領域４２ｃの両側には、ゲート絶縁層６２には重なるがゲート電極７３には重ならない領域（以下、「サイド領域」、オフセット領域ともいう。）４２ｆが形成される。
一方、接続部形成領域Ｒｇには、第２導電膜のパターニングにより、コンタクトホールＣＨｇ内で下部接続部２２ｇに接する上部接続部７３ｇを形成する。上部接続部７３ｇは、ゲート電極７３と電気的に接続されている。この例では、上部接続部７３ｇは、ゲート電極７３の延設部である。このようにして、ゲート接続部ＧＣが得られる。
第２導電膜として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第２導電膜は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ここでは、第２導電膜として、Ｃｕ合金膜を下層、Ｃｕ膜を上層とするＣｕ／Ｃｕ合金積層膜を用いる。代わりに、Ｃｕ／Ｔｉ積層膜、あるいは、Ｃｕ／Ｍｏ積層膜を用いてもよい。
この後、第１の絶縁膜Ｌ１および第２メタル層Ｍ２をマスクとして、積層酸化物半導体膜の低抵抗化処理を行ってもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。本実施形態では、チャネル保護層６１によって酸化物半導体層４１の低抵抗化を抑制しつつ、酸化物半導体層４２の所望の領域を低抵抗化することが可能である。基板１の主面の法線方向から見たとき、酸化物半導体層４２のうち第１の絶縁膜Ｌ１（ゲート絶縁層６２を含む）に重ならない領域（第２領域）ｂ２は、酸化物半導体層４１、４２のうち第１の絶縁膜Ｌ１に重なる領域（以下、「高抵抗領域」と呼ぶことがある。）ａ１、ｂ１よりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。この例では、酸化物半導体層４２のうち第１の絶縁膜Ｌ１の開口部５３、５４によって露出した領域が低抵抗化され、第２領域ｂ２となる。この場合、基板１の法線方向から見たとき、第２領域ｂ２は、第１領域ｂ１に包囲されていてもよい。
なお、図１４に示す例では、低抵抗化処理において、酸化物半導体層４１、４２のうち第１の絶縁膜Ｌ１および第２メタル層Ｍ２の両方に覆われた部分では、第２メタル層Ｍ２もマスクとして機能するので、酸化物半導体層４１、４２のうち第１の絶縁膜Ｌ１のみで覆われた部分よりも高い比抵抗を維持し得る。従って、基板１の法線方向から見たとき、酸化物半導体層４２のうちゲート絶縁層６２およびゲート電極７３の両方に重なるチャネル領域４２ｃの比抵抗は、ゲート絶縁層６２のみに重なるサイド領域４２ｆの比抵抗、および、酸化物半導体層４１のうちチャネル保護層６１に重なる第１領域ａ１の比抵抗よりも高くなり得る。これにより、Ｉｄ－Ｖｄカーブの飽和領域の特性がより安定化するというメリットが得られる。
プラズマ処理は、第２メタル層Ｍ２を形成する前に、第１の絶縁膜Ｌ１をマスクとして行ってもよい。これにより、酸化物半導体層４１、４２のうち絶縁層６０の開口部５１～５４によって露出した領域を全て低抵抗化できる。
低抵抗化処理の方法はプラズマ処理に限定されない。例えば、酸化物半導体層４２の露出領域を、金属膜などの導電膜、または、酸化物半導体を還元し得る還元性の絶縁膜に接触させることで、低抵抗化することも可能である。
・ＳＴＥＰ６：層間絶縁層１０の形成（図６Ｆ）
次いで、酸化物半導体層４１、４２、第２メタル層Ｍ２を覆う層間絶縁層１０を形成する。層間絶縁層１０は、酸化物半導体層４２の第２領域（第１の絶縁膜Ｌ１から露出した領域）ｂ２に接してもよい。
層間絶縁層１０として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。ここでは、層間絶縁層１０として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。
この例では、層間絶縁層１０として、窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いる。この場合、層間絶縁層１０を酸化物半導体層４２の第２領域ｂ２に直接接するように配置することで、第２領域ｂ２の比抵抗を低く維持できる。
・ＳＴＥＰ７：層間絶縁層１０のパターニング（図６Ｇ）
この後、公知のフォトリソ工程により、層間絶縁層１０のパターニングを行う。これにより、図６Ｇに示すように、ＴＦＴ形成領域Ｒ１において、層間絶縁層１０に、ソース電極７１の一部を露出する開口部９１と、ドレイン電極７２の一部を露出する開口部９２とを形成する。ＴＦＴ形成領域Ｒ２には、層間絶縁層１０に、酸化物半導体層４２の第２領域ｂ２の一部を露出する開口部９３および開口部９４を形成する。基板１の法線方向から見たとき、開口部９３、９４は、第１の絶縁膜Ｌ１に形成された開口部５３、５４の内側に位置していてもよい。
・ＳＴＥＰ８：第３メタル層Ｍ３の形成（図５Ａおよび図５Ｂ）
次いで、層間絶縁層１０上に、不図示の第３導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、第３導電膜のパターニングを行う。これにより、図５Ａおよび図５Ｂに示したように、ＴＦＴ形成領域Ｒ１に、上部ソース電極８１および上部ドレイン電極８２を形成し、ＴＦＴ形成領域Ｒ２にソース電極８３およびドレイン電極８４を形成する。上部ソース電極８１および上部ドレイン電極８２は、それぞれ、開口部９１、９２内で、ソース電極７１およびドレイン電極７２に接していてもよい。ソース電極８３およびドレイン電極８４は、それぞれ、開口部９３、９４内で酸化物半導体層４２の第２領域ｂ２の一部に接続される。これにより、ＴＦＴ形成領域Ｒ２に第２ＴＦＴ２００が得られる。このようにして、アクティブマトリクス基板１０００ａが製造され得る。
ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：５０～４００ｎｍ）を上層とする積層膜を用いる。
以下、アクティブマトリクス基板の製造方法の変形例を説明する。以下では、上記方法と異なる点を主に説明し、同様の工程については説明を省略する。
図７Ａ～図７Ｄは、それぞれ、アクティブマトリクス基板の他の製造方法を説明する工程断面図である。
まず、上記方法と同様に、第１メタル層Ｍ１、下部絶縁層３および酸化物半導体層４１、酸化物半導体層４２を形成する。次いで、図７Ａに示すように、第１の絶縁膜Ｌ１を形成し、パターニングすることで、チャネル保護層６１およびゲート絶縁層６２を含む絶縁層を得る。この例では、接続部形成領域Ｒｇにおいて、第１の絶縁膜Ｌ１および下部絶縁層３にコンタクトホールを形成しない点で、図６Ｄに示した工程と異なる。
次いで、第１の絶縁膜Ｌ１を覆うように第２導電膜を形成し、パターニングすることにより、図７Ｂに示すように、ソース電極７１、ドレイン電極７２、ゲート電極７３および上部接続部７３ｇを含む第２メタル層Ｍ２を形成する。上部接続部７３ｇは、ゲート電極７３と繋がって（一体的に形成されて）いてもよい。
この後、図７Ｃに示すように、第２メタル層Ｍ２を覆うように層間絶縁層１０を形成し、パターニングを行う。このとき、接続部形成領域Ｒｇにおいて、層間絶縁層１０に、上部接続部７３ｇの一部を露出する開口部ＣＨｇ１を形成するとともに、層間絶縁層１０、第１の絶縁膜Ｌ１および下部絶縁層３を同時に（一括して）エッチングすることにより、下部接続部２２ｇの一部を露出する開口部ＣＨｇ２を形成する。
次いで、第３導電膜を形成し、パターニングすることにより、図７Ｄに示すように、上部ソース電極８１、上部ドレイン電極８２、ソース電極８３、ドレイン電極８４および接続電極８５を含む第３メタル層Ｍ３を形成する。接続電極８５は、開口部ＣＨｇ１内で上部接続部７３ｇに接続され、かつ、開口部ＣＨｇ２内で下部接続部２２ｇに接続される。これにより、ゲート接続部ＧＣが得られる。ゲート接続部ＧＣでは、上部接続部７３ｇは、接続電極８５を介して、下部接続部２２ｇに電気的に接続される。なお、接続電極８５は、第２メタル層Ｍ２よりも上層にある導電膜から形成されればよく、第３メタル層Ｍ３内に形成されていなくてもよい。例えば画素電極を形成するための透明導電膜を用いて接続電極を形成してもよい。
図８Ａ～図８Ｃは、それぞれ、アクティブマトリクス基板のさらに他の製造方法を説明する工程断面図である。
まず、上記方法と同様の方法で第１メタル層Ｍ１を形成した後、図８Ａに示すように、下部絶縁層３を形成する。この例では、下部絶縁層３のパターニングを行い、接続部形成領域Ｒｇにおいて、下部接続部２２ｇの一部を露出する開口部３１ｇを設ける。
次いで、図８Ｂに示すように、第１の絶縁膜Ｌ１を形成する。この後、第１の絶縁膜Ｌ１上に不図示のレジスト層を形成し、これをマスクとして第１の絶縁膜Ｌ１のパターニングを行い、チャネル保護層６１、ゲート絶縁層６２を含む絶縁層を得る。また、接続部形成領域Ｒｇにおいては、第１の絶縁膜Ｌ１および下部絶縁層３に、下部接続部２２ｇの一部を露出するコンタクトホールＣＨｇを形成する。コンタクトホールＣＨｇは、開口部３１ｇよりも大きいサイズを有してもよい。この例では、レジスト層（不図示）は、接続部形成領域Ｒｇにおいて、基板１の法線方向から見たとき、開口部３１ｇに少なくとも部分的に重なる開口領域を有してもよい。基板１の法線方向から見たとき、レジスト層の開口領域の内部に開口部３１ｇが位置することが好ましい。
本変形例によると、コンタクトホールＣＨｇを２段階のエッチングによって形成するので、図６Ｄを参照しながら前述した方法よりも、第１の絶縁膜Ｌ１のエッチング時間を短くできる。従って、酸化物半導体層４１、４２へのダメージを抑えつつ、第１の絶縁膜Ｌ１および下部絶縁層３を貫通するコンタクトホールＣＨｇが得られる。
続いて、図６Ｅを参照しながら前述した方法と同様に、第１の絶縁膜Ｌ１を覆う第２導電膜を形成し、パターニングすることにより、図８Ｃに示すように、ソース電極７１、ドレイン電極７２、ゲート電極７３および上部接続部７３ｇを含む第２メタル層Ｍ２を形成する。上部接続部７３ｇは、コンタクトホールＣＨｇ内で下部接続部２２ｇに接続される。
この後の工程は、図６Ｆ～図６Ｇを参照しながら前述した方法と同様であるため、説明を省略する。
（アクティブマトリクス基板の構造１）
図面を参照しながら、液晶表示装置に用いられるアクティブマトリクス基板の構造を説明する。
図９は、本実施形態のアクティブマトリクス基板１００１の平面構造の一例を示す概略図である。
アクティブマトリクス基板１００１は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
非表示領域ＦＲには、例えばゲートドライバ、デマルチプレクサ回路などが一体的（モノリシック）に設けられている。ソースドライバは、例えば、アクティブマトリクス基板１００１に実装されている。
表示領域ＤＲには、行方向（ｘ方向）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向）に延びる複数のソースバスラインＳＬとが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバの各端子に接続されている。
各画素領域ＰＩＸは、画素ＴＦＴ１０１と、画素電極ＰＥとを有している。画素ＴＦＴ１０１のゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１００１を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１００１に、複数の画素に対して共通の電極（共通電極）が設けられる。
アクティブマトリクス基板１００１の非表示領域には、駆動回路やデマルチプレクサ回路などの周辺回路を構成する複数の周辺回路ＴＦＴが形成されている。周辺回路ＴＦＴは、ゲートドライバを構成する駆動回路用ＴＦＴ、デマルチプレクサ回路を構成するＤＭＸ回路用ＴＦＴなどを含む。
アクティブマトリクス基板１００１は、上述した第１ＴＦＴおよび第２ＴＦＴを含む。オフリークが小さいことが求められる画素ＴＦＴ１０１として、ボトムゲート構造を有する第１ＴＦＴを用い、一部の周辺回路ＴＦＴ（例えばＤＭＸ回路用ＴＦＴ、ゲートドライバにおける出力トランジスタなど）に、トップゲート構造を有する第２ＴＦＴを用いてもよい。
図１０Ａは、画素ＴＦＴ１０１の一例を示す断面図である。
画素領域ＰＩＸは、第３メタル層Ｍ３上に上部絶縁層１３を介して配置された画素電極ＰＥを含む。上部絶縁層１３は、例えば、無機絶縁層と、その上に配置された有機絶縁層とを含んでもよい。画素電極ＰＥは、例えば、インジウム－亜鉛酸化物、インジウム－錫酸化物（ＩＴＯ）、ＺｎＯ等の金属酸化物などの透明導電膜から形成されている。また、ソースバスラインＳＬは、例えば第３メタル層Ｍ３内に形成されている。
画素領域ＰＩＸには、画素ＴＦＴ１０１が配置されている。画素ＴＦＴ１０１は、前述した第１ＴＦＴである。画素ＴＦＴ１０１のソース電極７１は、ソースバスラインＳＬに電気的に接続されている。ソース電極７１は、第３メタル層Ｍ３内のソースバスラインＳＬと繋がっていてもよい。ドレイン電極７２は、例えば、第３メタル層Ｍ３内の上部ドレイン電極８２に接続されている。上部ドレイン電極８２は、上部絶縁層１３に形成されたコンタクトホールＣＨｐ内で画素電極ＰＥに電気的に接続されている。なお、画素電極ＰＥは、直接ドレイン電極７２に接続されてもよい。あるいは、ソース電極およびドレイン電極は、第３メタル層Ｍ３内に形成されていてもよい（図４参照）。
なお、図１０Ｂに例示するように、画素ＴＦＴ１０１の酸化物半導体層４１は、チャネル保護層６１、層間絶縁層１０および上部絶縁層１３に形成されたコンタクトホールＣＨｐ内で、画素電極ＰＥに直接接していてもよい。
（アクティブマトリクス基板の構造２）
図面を参照しながら、有機ＥＬ表示装置に用いられるアクティブマトリクス基板の構造を説明する。
図１１は、本実施形態のアクティブマトリクス基板１００２の平面構造の一例を示す概略図である。
アクティブマトリクス基板１００２は、各画素領域ＰＩＸに、複数の画素ＴＦＴを含む点で、アクティブマトリクス基板１００１と異なる。以下、アクティブマトリクス基板１００１と異なる点を主に説明し、同様の構造については、説明を省略する。
アクティブマトリクス基板１００２は、マトリクス状に配列された複数の画素領域ＰＩＸを有する。複数の画素領域ＰＩＸは、典型的には、赤を表示する赤画素、緑を表示する緑画素および青を表示する青画素に対応する画素領域を含む。
複数の画素領域ＰＩＸのそれぞれは、基板１と、基板１に設けられた画素回路とを備える。図１２に、画素回路の例を示す。
図１２に示す画素回路３００は、駆動用画素ＴＦＴ１０２と、選択用画素ＴＦＴ２０２と、容量素子（保持容量）３０２とを含む。駆動用画素ＴＦＴ１０２は第１ＴＦＴであり、選択用画素ＴＦＴ２０２は第２ＴＦＴである。
選択用画素ＴＦＴ２０２のゲート電極は、ゲートバスラインＧＬに接続されている。選択用画素ＴＦＴ２０２のソース電極は、ソースバスラインＳＬに接続されている。選択用画素ＴＦＴ２０２のドレイン電極は、駆動用画素ＴＦＴ１０２のゲート電極と容量素子３０２とに接続されている。駆動用画素ＴＦＴ１０２のソース電極は、電流供給線ＣＬに接続されている。駆動用画素ＴＦＴ１０２のドレイン電極は、アクティブマトリクス基板１００２上に形成されたＯＬＥＤ（有機発光ダイオード）３１０に接続されている。
ゲートバスラインＧＬから選択用画素ＴＦＴ２０２のゲート電極にオン信号が供給されると、選択用画素ＴＦＴ２０２がオン状態となるので、ソースバスラインＳＬからの信号電圧（ＯＬＥＤ８０の所望の発光輝度に対応している）が選択用画素ＴＦＴ２０２を介して容量素子３０２および駆動用画素ＴＦＴ１０２のゲート電極に印加される。信号電圧によって駆動用画素ＴＦＴ１０２がオン状態になると、電流供給線ＣＬからの電流が駆動用画素ＴＦＴ１０２を介してＯＬＥＤ３１０に流れ、ＯＬＥＤ３１０が発光する。
本実施形態によると、画素回路３００内に、要求される特性が異なる複数の酸化物半導体ＴＦＴ（ここでは駆動用画素ＴＦＴ１０２と選択用画素ＴＦＴ２０２）を作り分けることができる。具体的には、駆動用画素ＴＦＴ１０２として、電流をより確実に制御するために、Ｖｇ－Ｉｄ特性のよりなだらかな（Ｓ値がより大きい）第１ＴＦＴを用い、選択用画素ＴＦＴ２０２として、電流駆動力の大きい第２ＴＦＴを用いる。選択用画素ＴＦＴ２０２は、ダブルゲート構造を有することが好ましい（図５Ａおよび図５Ｂ等参照）。
図１３は、アクティブマトリクス基板１００２における駆動用画素ＴＦＴ１０２および選択用画素ＴＦＴ２０２を示す断面図である。
駆動用画素ＴＦＴ１０２および選択用画素ＴＦＴ２０２は、それぞれ、第１ＴＦＴおよび第２ＴＦＴと同様の構造を有する。
駆動用画素ＴＦＴ１０２および選択用画素ＴＦＴ２０２上には、平坦化層３２０が設けられている。平坦化層３２０の上には、画素電極ＰＥが設けられている。駆動用画素ＴＦＴ１０２のドレイン電極７２は、画素電極ＰＥに電気的に接続されている。なお、カラーフィルター方式の有機ＥＬ表示装置に適用する場合には、平坦化層３２０の上にカラーフィルター層（不図示）がさらに設けられる。隣接する画素領域間には、平坦化層３２０および画素電極ＰＥの上に、絶縁性材料から形成されたバンク（不図示）が設けられている。また、図示しないが、画素電極ＰＥ上には、有機ＥＬ層が配置され、有機ＥＬ層上には上層電極が設けられる。例えば、画素電極ＰＥは陽極、上層電極は陰極として機能する。
なお、画素回路の構成は、図１２に例示した構成に限定されない。各画素回路は３以上のＴＦＴを有していてもよい。その場合でも、少なくとも駆動用画素ＴＦＴ１０２として第１ＴＦＴを用い、他のＴＦＴについては、用途に応じて、第１ＴＦＴまたは第２ＴＦＴを用いてもよい。
有機ＥＬ表示装置における画素回路の駆動用画素ＴＦＴおよび選択用画素ＴＦＴと、駆動回路用ＴＦＴとの好適な特性を表１に例示する。表１に記載の特性および数値範囲は例示であり、各ＴＦＴの特性を限定するものではない。
Figure 0007437359000001
＜酸化物半導体＞
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
本開示の実施形態のアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
１ ：基板
３ ：下部絶縁層
１０ ：層間絶縁層
１３ ：上部絶縁層
２１ ：ゲート電極
２２ ：下部導電層
２２ｇ ：下部接続部
３１ｇ ：開口部
４１ ：酸化物半導体層
４１ｃ ：チャネル領域
４１ｄ ：ドレインコンタクト領域
４１ｓ ：ソースコンタクト領域
４２ ：酸化物半導体層
４２ｃ ：チャネル領域
４２ｄ ：ドレインコンタクト領域
４２ｓ ：ソースコンタクト領域
５１～５４ ：開口部
６１ ：チャネル保護層
６２ ：ゲート絶縁層
７１、８１ａ、８３ ：ソース電極
７２、８２ａ、８４ ：ドレイン電極
７３ ：ゲート電極
７３ｇ ：上部接続部
８１ ：上部ソース電極
８２ ：上部ドレイン電極
８５ ：接続電極
９１、９１ａ、９２、９２ａ、９３、９４、ＣＨｇ１、ＣＨｇ２ ：開口部
３００ ：画素回路
３０２ ：容量素子
３２０ ：平坦化層
１０００、１０００ａ、１００１、１００２ ：アクティブマトリクス基板
ＣＨｇ、ＣＨｐ ：コンタクトホール
ＣＬ ：電流供給線
ＤＲ ：表示領域
ＦＲ ：非表示領域
ＧＣ ：ゲート接続部
ＧＬ ：ゲートバスライン
Ｌ１ ：第１の絶縁膜
Ｍ１ ：第１メタル層
Ｍ２ ：第２メタル層
Ｍ３ ：第３メタル層
ＯＳ ：積層酸化物半導体膜
ＰＥ ：画素電極
ＰＩＸ ：画素領域
Ｒ１、Ｒ２ ：ＴＦＴ形成領域
Ｒｇ ：接続部形成領域
Ｓ１ ：低移動度酸化物半導体膜
Ｓ２ ：高移動度酸化物半導体膜
ＳＬ ：ソースバスライン
ａ１、ｂ１ ：第１領域
ａ２、ｂ２ ：第２領域（低抵抗領域）

Claims (19)

  1. 基板と、前記基板に支持された、第１ＴＦＴおよび第２ＴＦＴを含む複数の酸化物半導体ＴＦＴとを備え、
    前記第１ＴＦＴは、
    第１チャネル領域を含む第１酸化物半導体層と、
    前記第１酸化物半導体層の前記基板側に、下部絶縁層を介して配置された第１ゲート電極であって、前記基板の法線方向から見たとき、前記第１チャネル領域に重なる、第１ゲート電極と、
    前記第１酸化物半導体層の前記基板と反対側に配置され、前記第１チャネル領域を少なくとも覆うチャネル保護層と、
    前記チャネル保護層よりも上層に配置され、前記第１酸化物半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、
    を有するボトムゲート型ＴＦＴであり、
    前記第２ＴＦＴは、
    第２チャネル領域を含む第２酸化物半導体層と、
    前記第２酸化物半導体層の前記基板と反対側に、ゲート絶縁層を介して配置された第２ゲート電極であって、前記基板の法線方向から見たとき、前記第２チャネル領域に重なる、第２ゲート電極と、
    前記第２ゲート電極を覆う層間絶縁層上に配置され、かつ、前記第２酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、を有し、
    前記第１酸化物半導体層および前記第２酸化物半導体層は、同じ積層酸化物半導体膜から形成されており、前記積層酸化物半導体膜は、相対的に高い移動度を有する高移動度酸化物半導体膜と、前記高移動度酸化物半導体膜の前記基板側に配置され、前記高移動度酸化物半導体膜よりも低い移動度を有する低移動度酸化物半導体膜とを含む積層構造を有し、
    前記第１ＴＦＴの前記チャネル保護層と前記第２ＴＦＴの前記ゲート絶縁層とは同じ絶縁膜から形成されている、アクティブマトリクス基板。
  2. 前記下部絶縁層の厚さは、前記ゲート絶縁層の厚さよりも大きい、請求項１に記載のアクティブマトリクス基板。
  3. 前記第２ＴＦＴは、前記第１ＴＦＴの前記第１ゲート電極と同じ導電膜から形成された下部導電層をさらに含み、前記下部導電層は、前記基板の法線方向から見たとき、前記第２酸化物半導体層の少なくとも一部に重なっている、請求項１または２に記載のアクティブマトリクス基板。
  4. 前記下部導電層は、前記第２ゲート電極と電気的に接続されており、前記第２ＴＦＴの下部ゲート電極として機能する、請求項３に記載のアクティブマトリクス基板。
  5. 前記第１ＴＦＴの前記第１ソース電極および前記第１ドレイン電極のうちの少なくとも一方は、前記第２ＴＦＴの前記第２ゲート電極と同じ導電膜から形成されている、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 前記第１ＴＦＴの前記第１ソース電極および前記第１ドレイン電極のうちの少なくとも一方と、前記第２ＴＦＴの前記第２ソース電極および前記第２ドレイン電極とは、同じ導電膜から形成されている、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 前記第１ＴＦＴの前記第１ソース電極および前記第１ドレイン電極のうち少なくとも一方は、前記第２ＴＦＴの前記第２ゲート電極と同じ導電膜から形成された電極であり、前記電極は、前記第２ＴＦＴの前記第２ソース電極および前記第２ドレイン電極と同じ導電膜から形成された上部電極に電気的に接続されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 前記第１ＴＦＴの前記チャネル保護層および前記第２ＴＦＴの前記ゲート絶縁層は、互いに分離している、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 前記第１ＴＦＴの前記チャネル保護層および前記第２ＴＦＴの前記ゲート絶縁層は、互いに繋がっている、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  10. 前記絶縁膜は、前記基板の法線方向から見たとき、前記ゲート絶縁層の両側に位置し、かつ、前記第２酸化物半導体層の一部を露出するソース側開口部およびドレイン側開口部を有する、請求項９に記載のアクティブマトリクス基板。
  11. 前記第１酸化物半導体層は、前記基板の法線方向から見たとき、前記第１チャネル領域の両側に位置する第１ソースコンタクト領域および第１ドレインコンタクト領域をさらに含み、前記第１ソースコンタクト領域は前記第１ソース電極に電気的に接続され、前記第１ドレインコンタクト領域は前記第１ドレイン電極に電気的に接続されており、
    前記チャネル保護層は、前記第１酸化物半導体層のうち前記第１チャネル領域を覆い、かつ、前記第１ソースコンタクト領域および前記第１ドレインコンタクト領域を露出し、
    前記第２酸化物半導体層は、前記基板の法線方向から見たとき、前記第２チャネル領域の両側に位置する第２ソースコンタクト領域および第２ドレインコンタクト領域を含み、前記第２ソースコンタクト領域は前記第２ソース電極に電気的に接続され、前記第２ドレインコンタクト領域は前記第２ドレイン電極に電気的に接続されており、
    前記ゲート絶縁層は、前記第２酸化物半導体層のうち前記第２チャネル領域を含む第１領域を覆い、かつ、前記第２ソースコンタクト領域および前記第２ドレインコンタクト領域を含む第２領域を露出している、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
  12. 前記第２酸化物半導体層において、前記第２領域は、前記第１領域よりも比抵抗の低い領域であり、
    前記第１酸化物半導体層において、前記第１ソースコンタクト領域および前記第１ドレインコンタクト領域は、前記チャネル保護層で覆われた部分よりも比抵抗の低い領域である、請求項１１に記載のアクティブマトリクス基板。
  13. 前記第１領域は、前記基板の法線方向から見たとき、前記第２ゲート電極に重なる前記第２チャネル領域と、前記ゲート絶縁層に重なるが前記第２ゲート電極に重ならないサイド領域とを有し、前記サイド領域は、前記第２チャネル領域と、前記第２ソースコンタクト領域および前記第２ドレインコンタクト領域との間に位置し、
    前記第２チャネル領域の比抵抗は、前記サイド領域の比抵抗および前記第１チャネル領域の比抵抗よりも高い、請求項１２に記載のアクティブマトリクス基板。
  14. 前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
    前記複数の画素領域のそれぞれは、選択用画素ＴＦＴと、駆動用画素ＴＦＴと、容量素子とを含む画素回路を有し、
    前記駆動用画素ＴＦＴは、前記第１ＴＦＴであり、
    前記選択用画素ＴＦＴは、前記第２ＴＦＴである、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
    前記複数の画素領域のそれぞれに配置された画素ＴＦＴと、
    前記非表示領域に配置され、かつ、複数の回路ＴＦＴを含む周辺回路と、をさらに備え、
    前記画素ＴＦＴは、前記第１ＴＦＴであり、
    前記複数の回路ＴＦＴは、前記第２ＴＦＴを含む、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  16. 前記低移動度酸化物半導体膜および前記高移動度酸化物半導体膜は、いずれも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含み、
    前記高移動度酸化物半導体膜における全金属元素に対するＩｎの原子数比は、前記低移動度酸化物半導体膜における全金属元素に対するＩｎの原子数比よりも高い、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
  17. 前記高移動度酸化物半導体膜はＳｎを含み、前記低移動度酸化物半導体膜はＳｎを含まないか、または、前記高移動度酸化物半導体膜よりも低い濃度でＳｎを含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
  18. 前記低移動度酸化物半導体膜および／または前記高移動度酸化物半導体膜はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含み、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
  19. 請求項１から１８のいずれかに記載のアクティブマトリクス基板の製造方法であって、
    前記第１酸化物半導体層の少なくとも一部を前記チャネル保護層で覆い、かつ、前記第２酸化物半導体層の一部を前記ゲート絶縁層で覆った状態で、前記積層酸化物半導体膜を低抵抗化させる低抵抗化処理を行うことにより、前記第２酸化物半導体層のうち前記ゲート絶縁層で覆われていない部分の比抵抗を、前記第１酸化物半導体層のうち前記チャネル保護層で覆われた部分および前記第２酸化物半導体層のうち前記ゲート絶縁層で覆われた部分の比抵抗よりも小さくする工程を包含する、アクティブマトリクス基板の製造方法。
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