WO2017065199A1 - 半導体装置およびその製造方法 - Google Patents

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一篤 伊東
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • the active matrix substrate includes, for example, a thin film transistor (hereinafter, “TFT”) as a switching element for each pixel.
  • TFT thin film transistor
  • pixel TFT a thin film transistor
  • an amorphous silicon TFT using an amorphous silicon film as an active layer and a crystalline silicon TFT using a crystalline silicon film such as a polycrystalline silicon film as an active layer have been widely used.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the pixel TFT and the TFT (drive TFT) constituting the drive circuit can be formed using the same semiconductor film.
  • this semiconductor film for example, a polycrystalline silicon film having a high field effect mobility is used.
  • an oxide semiconductor instead of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • an oxide semiconductor for example, it has been proposed to use an In—Ga—Zn—O-based semiconductor containing indium, gallium, zinc, and oxygen as main components. Such a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the oxide semiconductor TFT when viewed from the normal direction of the substrate, if the gate electrode and the source or drain electrode overlap, there is a parasitic capacitance between the gate and source and between the gate and drain depending on the overlapping area. It is formed. If the parasitic capacitance is large, the operation speed of the oxide semiconductor TFT may be reduced.
  • a TFT having an offset structure has a region (offset region) that does not overlap with a gate electrode and a gate insulating film in a portion where the channel of an oxide semiconductor layer is formed (hereinafter referred to as a “channel formation region”).
  • a region that does not overlap with any of the source electrode, the drain electrode, and the gate electrode in the channel formation region of the oxide semiconductor layer is an “offset region”.
  • a “channel formation region” refers to a region of an oxide semiconductor layer that is located between a source contact region connected to a source electrode and a drain contact region connected to a drain electrode.
  • the offset region is a region that is not opposed to the gate electrode and is not reduced in resistance by voltage application to the gate electrode.
  • a TFT having an offset structure such an offset region is disposed in a channel formation region of the oxide semiconductor layer, which causes a problem that on-current is reduced.
  • the oxide semiconductor TFT has excellent off-leakage characteristics, but the resistance of the oxide semiconductor layer is often high. Therefore, if the distance between the gate electrode and the drain electrode is long, sufficient on-characteristics cannot be obtained. There was a case.
  • Patent Document 1 discloses providing an auxiliary gate electrode so as to correspond to the offset region in order to improve the electrical characteristics of the oxide semiconductor TFT having the offset structure.
  • an auxiliary gate electrode is disposed on the protective layer covering the TFT at a position corresponding to the offset region of the oxide semiconductor layer.
  • One embodiment of the present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device including an oxide semiconductor TFT and excellent in TFT characteristics and reliability, and a method for manufacturing the same. .
  • a semiconductor device is a semiconductor device including a substrate and a first thin film transistor provided on the substrate, wherein the first thin film transistor includes at least one sub gate electrode and the sub thin film transistor.
  • a first insulating layer covering the gate electrode; a main gate electrode formed on the first insulating layer; a second insulating layer covering the main gate electrode; and the main gate electrode via the second insulating layer.
  • An oxide semiconductor layer disposed so as to partially overlap, a stacked structure including a first layer and a second layer provided on the first layer and having a band gap larger than that of the first layer An oxide semiconductor layer, and a first source electrode and a first drain electrode electrically connected to the oxide semiconductor layer, and the oxide semiconductor layer is viewed from a substrate normal direction.
  • An offset region provided in at least one of the drain contact regions, and at least a part of the offset region overlaps with the sub-gate electrode through the first insulating layer and the second insulating layer.
  • the offset region when viewed from the normal direction of the substrate, is provided adjacent to the gate facing region, and the main gate electrode, the first source electrode, and the first drain It does not overlap with any of the electrodes.
  • the offset region includes a source side offset region disposed between the gate facing region and the source contact region, and a drain side disposed between the gate facing region and the drain contact region.
  • a source-side sub-gate electrode that overlaps at least a part of the source-side offset region via the first insulating layer and the second insulating layer, and the drain-side offset region.
  • a drain side subgate electrode overlapping at least a portion of the source side subgate electrode and the drain side subgate electrode when viewed from the normal direction of the substrate, below the main gate electrode. They are spaced apart.
  • the sub-gate electrode when viewed from the normal direction of the substrate, overlaps one of the first source electrode and the first drain electrode, and of the sub-gate electrodes,
  • the length in the channel length direction of the portion overlapping with the first source electrode or the first drain electrode is not less than 0 ⁇ m and not more than 1 ⁇ m.
  • the sub-gate electrode when viewed from the normal direction of the substrate, is one of an end on the first source electrode side and an end on the first drain electrode side of the main gate electrode.
  • the length in the channel length direction of the portion of the sub-gate electrode that overlaps the end on the first source electrode side or the end on the first drain electrode side of the main gate electrode is 0 ⁇ m or more. 1 ⁇ m or less.
  • the semiconductor device further includes a second thin film transistor supported by the substrate, and the second thin film transistor covers a crystalline silicon semiconductor layer mainly including crystalline silicon and the crystalline silicon semiconductor layer.
  • the second gate electrode of the second thin film transistor and the sub-gate electrode of the first thin film transistor are formed in the same layer, and the first insulating layer is formed of the second thin film transistor. It extends to the second gate electrode.
  • the second source electrode and the second drain electrode of the second thin film transistor are formed in the same layer as the main gate electrode of the first thin film transistor, and the second source electrode and the second source electrode The two drain electrodes are in contact with the crystalline silicon semiconductor layer in contact holes formed in the first insulating layer and the third insulating layer.
  • the second source electrode and the second drain electrode of the second thin film transistor are formed in the same layer as the first source electrode and the second source electrode of the first thin film transistor, The second source electrode and the second drain electrode are in contact with the crystalline silicon semiconductor layer in contact holes formed in the second insulating layer, the first insulating layer, and the third insulating layer.
  • the semiconductor device further includes a display region having a plurality of pixels, and a drive circuit region provided in a region other than the display region and having a drive circuit, and the first thin film transistor includes the display region.
  • the second thin film transistor constitutes the drive circuit in the drive circuit region.
  • the first thin film transistor has a channel etch structure.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer includes a crystalline part.
  • a manufacturing method of a semiconductor device is a manufacturing method of a semiconductor device including a first thin film transistor having an oxide semiconductor layer as an active layer and a second thin film transistor having a crystalline silicon semiconductor layer as an active layer.
  • a source contact hole and a drain contact hole exposing a part of the semiconductor layer; and forming a main gate conductive film on the first insulating layer in the source contact hole and in the drain contact hole Patterning the source and drain electrodes of the second thin film transistor and the main gate electrode of the first thin film transistor, wherein the source and drain electrodes of the second thin film transistor are A step of contacting the crystalline silicon semiconductor layer in the source contact hole and the drain contact hole; and a second insulating layer covering the source and drain electrodes of the second thin film transistor and the main gate electrode of the first thin film transistor.
  • Step (F) having a stacked structure including one layer and a second layer disposed on the first layer and having a larger band gap than the first layer, and in contact with a part of the oxide semiconductor layer Forming a source electrode of the first thin film transistor and forming a drain electrode of the first thin film transistor so as to be in contact with the other part of the oxide semiconductor layer.
  • the oxide semiconductor layer When viewed from the line direction, a portion of the oxide semiconductor layer that overlaps the main gate electrode is a gate facing region, a portion that is in contact with the source electrode is a source contact region, and a portion that is in contact with the drain electrode is a drain contact region. Then, the oxide semiconductor layer includes an offset region provided in at least one between the gate facing region and the source contact region and between the gate facing region and the drain contact region, and the offset At least a part of the region overlaps with the sub-gate electrode through the first insulating layer and the second insulating layer.
  • a method of manufacturing a semiconductor device includes a first thin film transistor having an oxide semiconductor layer as an active layer and a second thin film transistor having a crystalline silicon semiconductor layer as an active layer.
  • Forming a main gate electrode of the first thin film transistor patterning the step, forming a second insulating layer covering the main gate electrode of the first thin film transistor, and (F) forming a source contact hole and a drain contact hole exposing a part of the crystalline silicon semiconductor layer in the three insulating layers, the first insulating layer, and the second insulating layer; and the second insulating layer.
  • the oxide semiconductor layer includes: A step (G) having a stacked structure including a first layer and a second layer disposed on the first layer and having a band gap larger than that of the first layer; and on the second insulating layer A source conductive film is formed on the oxide semiconductor layer, in the source contact hole and in the drain contact hole, and patterned to form a source of the first thin film transistor in contact with a part of the oxide semiconductor layer.
  • An electrode, a drain electrode of the first thin film transistor in contact with another part of the oxide semiconductor layer, a source electrode of the second thin film transistor in contact with a part of the crystalline silicon semiconductor layer in the source contact hole, and the drain contact A step (H) of forming a drain electrode of the second thin film transistor in contact with another part of the crystalline silicon semiconductor layer in a hole, and when viewed from the normal direction of the substrate, the oxide semiconductor layer Of which the portion overlapping with the main gate electrode is in contact with the gate facing region and the source electrode When the portion is a source contact region and the portion in contact with the drain electrode is a drain contact region, the oxide semiconductor layer is between the gate facing region and the source contact region, and between the gate facing region and the drain contact region. Including at least one offset region, and at least a part of the offset region overlaps the sub-gate electrode through the first insulating layer and the second insulating layer.
  • the first thin film transistor has a channel etch structure.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor layer includes a crystalline part.
  • a semiconductor device having an oxide semiconductor TFT and excellent in TFT characteristics and reliability and a method for manufacturing the same are provided.
  • FIG. 1 is a schematic plan view illustrating a semiconductor device 1001 according to a second embodiment.
  • 2 is a cross-sectional view showing an oxide semiconductor TFT 201 and a crystalline silicon TFT 202 in a semiconductor device 1001.
  • FIG. 1 is a schematic plan view illustrating a semiconductor device 1001 according to a second embodiment.
  • FIG. 2 is a plan view of a crystalline silicon TFT 202.
  • FIG. 5 is a plan view illustrating a pixel region including an oxide semiconductor TFT 201.
  • FIG. FIG. 7 is a diagram for explaining a connection structure between a sub-gate electrode 12 and a gate wiring G, and is an enlarged view showing a cross section along the line A-A ′ in FIG.
  • (A) is sectional drawing which shows the oxide semiconductor TF and crystalline silicon semiconductor TFT in the semiconductor device 3000 of a comparative example
  • (b) is the wiring area
  • (c) is 2nd implementation.
  • 2 is a cross-sectional view schematically illustrating a wiring region of a semiconductor device 1001 of a configuration.
  • FIGS. 9A to 9C are schematic process cross-sectional views illustrating a method for manufacturing the semiconductor device 1001.
  • FIGS. 9A to 9C are schematic process cross-sectional views illustrating a method for manufacturing the semiconductor device 1001.
  • (A) And (b) is sectional drawing and the top view which illustrate the oxide semiconductor TFT203 which does not have an offset structure, respectively.
  • FIG. 6 is a schematic cross-sectional view of a semiconductor device 1002 of a third embodiment.
  • 9A to 9C are schematic process cross-sectional views illustrating a method for manufacturing the semiconductor device 1002. It is sectional drawing which shows the conventional oxide semiconductor TFT2000.
  • FIG. 13 is a cross-sectional view showing a bottom-gate oxide semiconductor TFT 2000 disclosed in Patent Document 1. As shown in FIG. 13
  • the oxide semiconductor TFT 2000 covers the substrate 120, the source electrode 122b and the drain electrode 122c formed on the substrate 120, the gate electrode 122a formed between the source electrode 122b and the drain electrode 122c, and the gate electrode 122a.
  • Auxiliary gate electrodes 126a and 126b provided above are provided.
  • the auxiliary gate electrode 126a is disposed so as to correspond to an offset region located between the source electrode 122b and the gate electrode 122a in the oxide semiconductor layer 124.
  • the auxiliary gate electrode 126b is disposed so as to correspond to the offset region located between the drain electrode 122c and the gate electrode 122a.
  • the auxiliary gate electrodes 126a and 126b are arranged on the opposite side (back channel side) to the gate electrode 122a with the oxide semiconductor layer 124 interposed therebetween.
  • an oxide semiconductor layer having a stacked structure As an oxide semiconductor layer (Japanese Patent Laid-Open Nos. 2013-038399 and 2014-033194).
  • a stacked semiconductor layer having a first layer and a second layer having a larger energy gap than the first layer in this order on the gate insulating film can be used as the oxide semiconductor layer of the bottom gate structure TFT.
  • the channel is formed in the first layer having a small band gap. Since current does not easily flow through the second layer on the back channel side, it is possible to suppress deterioration of TFT characteristics due to electron traps or the like.
  • the second layer can function as a buffer layer in the source / drain separation step, and damage to the first layer, which is a channel formation region, can be suppressed.
  • the auxiliary gate electrode disposed on the back channel side causes the back channel side (second channel) of the laminated semiconductor layer. Current also flows to the layer side. As a result, there is a possibility that the TFT characteristics deteriorate or the hysteresis increases.
  • the protective layer 125 of the oxide semiconductor TFT 2000 is a gate insulating film for an auxiliary gate electrode (hereinafter referred to as “auxiliary gate insulating film”). For this reason, it is difficult to optimize the conditions of the auxiliary gate insulating film. For example, the auxiliary gate insulating film cannot be made sufficiently thin and the on-characteristics of the TFT may not be improved. In some cases, an insulating film having optimal properties cannot be used as the auxiliary gate insulating film. In general, an insulating film having a low hydrogen content is used as a gate insulating film of an oxide semiconductor TFT. This is because when impurities such as moisture are diffused in the oxide semiconductor layer, impurity levels are formed and the carrier concentration is increased.
  • an insulating film suitable as the protective layer 125 that is a planarization film may not have the properties (for example, low hydrogen content) required for the auxiliary gate insulating film.
  • the conditions of the auxiliary gate insulating film cannot be selected with a high degree of freedom, and as a result, the reliability of the TFT may be lowered.
  • the present inventor can improve on-state characteristics while ensuring reliability in a TFT having an oxide semiconductor layer having a stacked structure as an active layer and having an offset structure.
  • the structure was found and the present invention was conceived.
  • the semiconductor device of this embodiment includes an oxide semiconductor TFT (hereinafter simply referred to as “TFT”).
  • TFT oxide semiconductor TFT
  • the semiconductor device of the present embodiment may be a device provided with at least one TFT on a substrate, such as a circuit substrate such as an active matrix substrate, various display devices such as a liquid crystal display device and an organic EL display device, an image sensor, and an electronic device. Widely includes equipment.
  • the TFT in the semiconductor device of this embodiment has an offset structure.
  • two kinds of gate electrodes are provided in different layers so as to face the oxide semiconductor layer.
  • a gate electrode provided in a layer closer to the oxide semiconductor layer that is, a gate insulating film having a smaller thickness
  • the oxide semiconductor A gate electrode provided in a layer far from the layer (that is, a gate insulating film having a larger thickness) is referred to as a “sub-gate electrode”.
  • the main gate electrode is connected to, for example, a gate bus line.
  • the main gate electrode may be provided in the same layer as the gate bus line.
  • the sub-gate electrode is provided in a different layer from the gate bus line.
  • the sub-gate electrode may be electrically connected to the gate bus line. For example, a connection portion that electrically connects the sub-gate electrode and the gate electrode or the gate bus line (or the main gate electrode) may be provided.
  • 1A and 1B are a cross-sectional view and a plan view showing the TFT 101 in the semiconductor device of this embodiment. 1A and 1B show only one TFT 101, a plurality of TFTs may be provided on the substrate.
  • the TFT 101 is a TFT having a channel etch structure.
  • the TFT 101 includes sub-gate electrodes 12s and 12d provided on the substrate 10, a first insulating layer 14 covering the sub-gate electrodes 12s and 12d, a main gate electrode 16 provided on the first insulating layer 14, A second insulating layer 18 covering the gate electrode 16 and a typically island-shaped oxide semiconductor layer 20 provided on the second insulating layer 18 are provided.
  • the oxide semiconductor layer 20 is a layer mainly including an oxide semiconductor.
  • the “oxide semiconductor layer 20” includes a case where a part of the oxide semiconductor layer 20 is reduced by contact with, for example, a metal layer to form a low resistance region (or a conductor region).
  • the second insulating layer 18 is disposed between the main gate electrode 16 and the oxide semiconductor layer 20 and functions as a gate insulating layer for the main gate electrode (hereinafter referred to as “main gate insulating layer”).
  • the first insulating layer 14 and the second insulating layer 18 are disposed between the sub-gate electrodes 12s and 12d and the oxide semiconductor layer 20, and these insulating layers serve as a gate insulating layer for the sub-gate electrode. (Hereinafter referred to as “sub-gate insulating layer”).
  • the oxide semiconductor layer 20 When viewed from the normal direction of the substrate 10, the oxide semiconductor layer 20 is located on the gate facing region 20 g that overlaps with the main gate electrode 16 and on both outer sides (source side and drain side) of the gate facing region 20 g.
  • the source electrode 22 and the drain electrode 24 are connected to each other.
  • the source electrode 22 and the drain electrode 24 are provided apart from the main gate electrode 16 when viewed from the normal direction of the substrate.
  • a region overlapping (contacting) the source electrode 22 is referred to as a source contact region 20s
  • a region overlapping (contacting) the drain electrode 24 is referred to as a drain contact region 20d.
  • a region 30s that does not overlap the main gate electrode 16 and the source electrode 22 is formed between the gate facing region 20g and the source contact region 20s.
  • a region 30d that does not overlap the gate electrode 16 or the drain electrode 24 is formed between the gate facing region 20g and the drain contact region 20d.
  • these regions may be referred to as a source-side offset region 30s and a drain-side offset region 30d (collectively, the offset region 30).
  • a region 20c that is located between the source electrode 22 (source contact region 20s) and the drain electrode 24 (drain contact region 20d) and in which a channel is formed is defined as a channel formation region. Called.
  • the channel formation region includes a gate facing region 20 g and an offset region 30.
  • the sub-gate electrodes 12s and 12d are referred to as a source-side sub-gate electrode 12s and a drain-side sub-gate electrode 12d (collectively, the sub-gate electrode 12), respectively.
  • the source side sub-gate electrode 12 s and the drain side sub-gate electrode 12 d are spaced apart below the main gate electrode 16.
  • the source side sub-gate electrode 12s and the drain side sub-gate electrode 12d may be electrically connected.
  • the oxide semiconductor layer 20 in this embodiment has a stacked structure.
  • the oxide semiconductor layer 20 includes a first layer 20A in contact with the second insulating layer 18, and a second layer 20B stacked on the first layer 20A.
  • the channel of the TFT 101 can be formed in the first layer 20A.
  • the first layer 20A may have a smaller band gap than the second layer 20B.
  • the first layer 20A may be thicker than the second layer 20B.
  • the oxide semiconductor layer 20 is not limited to a two-layer structure, and may have a stacked structure of three or more layers.
  • a third layer may be further provided on the substrate 10 side of the first layer 20A. In this case, if the band gap of the first layer 20A is smaller than those of the second layer 20B and the third layer, a channel is formed in the first layer 20A.
  • the oxide semiconductor layer 20, the source electrode 22 and the drain electrode 24 are covered with a protective layer (passivation film) 26.
  • An upper insulating layer 28 may be further provided on the protective layer 26.
  • the upper insulating layer 28 may be a planarizing film.
  • the gate facing region 20g and the offset region 30 may have substantially the same carrier concentration.
  • the carrier concentration in the offset region 30 may be higher. This is because hydrogen diffused from the source electrode 22 and the drain electrode 24 causes a reducing action in the offset region 30.
  • substantially May have the same carrier concentration.
  • the distance between the main gate electrode 16 and the source electrode 22 and the drain electrode 24 is large when viewed from the normal direction of the substrate 10 (offset structure), the source-gate parasitic capacitance and The drain-gate parasitic capacitance can be reduced. Therefore, the operation speed of the TFT 101 can be increased.
  • the resistance in the vicinity of the surface of the first layer 20A of the oxide semiconductor layer 20 can be reduced in the gate facing region 20g.
  • the sub-gate electrodes 12s and 12d are provided on the same side as the main gate electrode 16 with respect to the oxide semiconductor layer 20, that is, on the substrate 10 side of the oxide semiconductor layer 20, a predetermined voltage is applied to the sub-gate electrode 12.
  • the resistance in the vicinity of the surface of the first layer 20 ⁇ / b> A of the oxide semiconductor layer 20 can be reduced. Therefore, the on-resistance can be reduced as compared with the case where only the main gate electrode 16 is provided.
  • the thickness, material, and other conditions of the first insulating layer 14 and the second insulating layer 18 that function as the gate insulating layer are different from those of the other layers such as the protective layer 26, respectively.
  • the protective layer functions as a sub-gate insulating layer (Patent Document 1)
  • the sub-gate insulating layer can be made thinner, so that the on-characteristics of the TFT 101 can be improved more effectively.
  • a conventional bottom gate type TFT having an offset structure for example, TFT 2000 shown in FIG. 13
  • TFT 2000 shown in FIG. 13 there is a possibility that the TFT characteristics may be deteriorated when backlight light enters the offset region of the oxide semiconductor layer from the substrate side.
  • the sub-gate electrode 12 can block the backlight light from entering the offset region 30 of the oxide semiconductor layer 20, so that deterioration of TFT characteristics can be suppressed. Therefore, it is not necessary to provide a separate light shielding layer in order to stabilize the TFT characteristics.
  • the offset regions 30s and 30d and the sub-gate electrodes 12s and 12d are arranged on both the source side and the drain side of the gate facing region 20g, but they may be arranged only on either one.
  • the offset region and the sub gate electrode may be disposed only on the drain side.
  • the sub-gate electrodes 12s and 12d are provided in the offset regions 30s and 30d, respectively.
  • the sub-gate electrode may be arranged only in any one of the offset regions. .
  • the on-characteristic can be improved more effectively.
  • the sub-gate electrodes 12 s and 12 d may partially overlap the main gate electrode 16. Further, the source side sub-gate electrode 12 s may partially overlap with the source electrode 22, and the drain side sub-gate electrode 12 d may partially overlap with the drain electrode 24.
  • FIG. 2 is an enlarged cross-sectional view showing a part of the TFT 101.
  • the end of the sub-gate electrode 12 on the main gate electrode 16 side may overlap with the main gate electrode 16, and the other end may overlap with the source electrode 22 or the drain electrode 24. .
  • the sub-gate electrode 12 can be more reliably disposed so as to overlap the entire corresponding offset region 30. Therefore, the resistance of the offset region 30 can be further reduced, and the on-current can be further increased.
  • the channel length of the TFT 101 is not particularly limited, but may be, for example, 2 ⁇ m or more and 20 ⁇ m or less.
  • the width of the offset region 30 in the channel length direction is smaller than the channel length, and may be, for example, not less than 0.5 ⁇ m and not more than 2 ⁇ m.
  • the width (overlap length) L2 in the channel length direction of the portion overlapping the sub-gate electrode 12 and the source electrode 22 or drain electrode 24 is, for example, 0 ⁇ m or more and 1 ⁇ m or less. If it is 0 ⁇ m or more, the resistance of the offset region 30 can be further reduced as described above. If it is 1 ⁇ m or less, the parasitic capacitance formed by the overlap of the source electrode 22 or the drain electrode 24 and the sub-gate electrode 12 can be reduced.
  • the width (overlap length) L1 in the channel length direction of the portion where the sub-gate electrode 12 and the main gate electrode 16 overlap is, for example, 0 ⁇ m or more and 1 ⁇ m or less. If it is 0 ⁇ m or more, as described above, the backlight 91 incident on the oxide semiconductor layer 20 can be more effectively blocked. If the thickness is 1 ⁇ m or less, the parasitic capacitance formed by the overlap of the main gate electrode 16 and the sub-gate electrode 12 can be reduced.
  • the sub-gate electrode 12 may not be separated below the main gate electrode 16.
  • one sub-gate electrode 12 extending so as to overlap both the source-side offset region 30s and the drain-side offset region 30d may be disposed.
  • the sub-gate electrode 12 is preferably separated below the main gate electrode 16 or has an opening. Thereby, since at least a part of the main gate electrode 16 does not overlap with the sub-gate electrode 12, the overlapping capacity between the sub-gate electrode 12 and the main gate electrode 16 can be reduced.
  • the oxide semiconductor included in the oxide semiconductor layer 20 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 20 has a stacked structure of two or more layers having different band gaps.
  • the oxide semiconductor layer 20 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • An oxide semiconductor layer having a stacked structure is disclosed in, for example, Japanese Unexamined Patent Application Publication Nos. 2013-038399 and 2014-033194.
  • the entire contents disclosed in Japanese Patent Application Laid-Open Nos. 2013-038399 and 2014-033194 are incorporated herein by reference.
  • the oxide semiconductor layer 20 may include at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer 20 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 20 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an oxide semiconductor such as an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-OS-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 20 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 20 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor
  • a Zr—In—Zn—O based semiconductor an Hf—In—Zn—O based semiconductor, or the like may be included.
  • the TFT 101 illustrated in FIG. 1 is a channel etch type TFT.
  • the etch stop layer is not formed on the channel region, and the lower surfaces of the end portions on the channel side of the source and drain electrodes 22 and 24 are formed on the oxide semiconductor layer. It arrange
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the TFT in this embodiment may not be a channel etch type.
  • an etch stop structure having an etch stop covering the channel region may be provided.
  • the etch stop layer for example, an insulating layer containing oxygen such as a SiO 2 layer can be used.
  • the end portions on the channel side of the source / drain electrodes are located on, for example, the etch stop layer.
  • a conductive film for source / drain electrodes is formed on the semiconductor layer and the etch stop layer, and the source Formed by performing drain isolation.
  • the TFT in this embodiment may have a top contact structure in which the source / drain electrodes are in contact with the upper surface of the semiconductor layer, or may have a bottom contact structure in contact with the lower surface of the semiconductor layer.
  • FIGS. 3A to 3E and FIGS. 4A to 4C are process cross-sectional views for explaining an example of the manufacturing method of the TFT 101, respectively.
  • a subgate conductive film is formed on a transparent insulating substrate 10 such as a glass substrate or a plastic substrate.
  • the subgate electrodes 12s and 12d are obtained by patterning the subgate conductive film.
  • the sub-gate conductive film examples include metals such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), and alloys thereof.
  • a film containing can be used as appropriate.
  • the thickness of the subgate conductive film is, for example, 100 nm to 500 nm.
  • the subgate conductive film may be a single layer or a laminated film. Here, a laminated film in which a Ti film, an Al film, and a Ti film are stacked in this order from the substrate 10 side is used.
  • the first insulating layer 14 is formed so as to cover the sub-gate electrodes 12s and 12s.
  • the first insulating layer 14 for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is used as appropriate. be able to.
  • the first insulating layer 14 is manufactured using, for example, a plasma CVD apparatus.
  • the thickness of the first insulating layer 14 is, for example, not less than 50 nm and not more than 200 nm.
  • a main gate conductive film is formed on the first insulating layer 14 and patterned to obtain the main gate electrode 16.
  • the material and thickness of the conductive film for main gate may be the same as the material and thickness of the conductive film for subgate described above.
  • a laminated film in which a Ti film, an Al film, and a Ti film are stacked in this order from the substrate 10 side is used.
  • a second insulating layer 18 is formed so as to cover the main gate electrode 16.
  • the second insulating layer 18 for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a laminated film thereof can be used.
  • the thickness of the second insulating layer 18 is, for example, not less than 200 nm and not more than 500 nm.
  • the second insulating layer 18 is manufactured using, for example, a plasma CVD apparatus.
  • the second insulating layer 18 a laminated film having a SiO 2 film (thickness: 50 nm, for example) as a lower layer and a SiNx film (thickness: 300 nm, for example) as an upper layer is used.
  • the thickness of the second insulating layer 18 is the thickness of the gate insulating layer for the main gate electrode (main gate insulating layer).
  • the thickness of the gate insulating layer (sub-gate insulating layer) for the sub-gate electrode is the total thickness of the first insulating layer 14 and the second insulating layer 18 and is, for example, not less than 250 nm and not more than 700 nm.
  • an island-shaped oxide semiconductor layer 20 is obtained by forming an oxide semiconductor film on the second insulating layer 18 by, for example, a sputtering method and patterning the oxide semiconductor film. .
  • the oxide semiconductor layer 20 partially overlaps with the main gate electrode 16 with the second insulating layer 18 interposed therebetween, and at least a part of the oxide semiconductor layer 20 that does not overlap with the main gate electrode 16 has first and
  • the second gate electrode 12 is disposed so as to overlap the second insulating layers 14 and 18.
  • the oxide semiconductor film may be a stacked film in which the first layer 20A and the second layer 20B are stacked in this order from the substrate 10 side.
  • Each of the first layer 20A and the second layer 20B may be, for example, an In—Ga—Zn—O-based semiconductor film or other various oxide semiconductor films.
  • the first layer 20A an In—Ga—Zn—O-based semiconductor film (thickness: for example, 30 nm to 100 nm)
  • the composition ratio of each layer is not particularly limited, but is set so that the lower first layer 20A has a smaller band gap than the second layer 20B.
  • a source conductive film for forming source / drain electrodes is formed so as to cover the oxide semiconductor layer 20, and the source conductive film is patterned, whereby the source Electrode 22 and drain electrode 24 are obtained (source / drain separation).
  • a source conductive film a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof. It can be used as appropriate.
  • the source conductive film has a thickness of, for example, 100 nm to 500 nm.
  • the source conductive film may be a single layer film or a laminated film. Here, a laminated film in which a Ti film, an Al film, and a Ti film are stacked in this order from the substrate 10 side is used.
  • the source electrode 22 and the drain electrode 24 are formed so as to be in contact with a part (end) of the oxide semiconductor layer 20 that does not overlap with the main gate electrode 16.
  • the source electrode 22 and the drain electrode 24 are provided at positions separated from the main gate electrode 16 by a predetermined distance.
  • the source-side offset region 30 s that does not overlap the main gate electrode 16 and the source electrode 22, the main gate electrode 16, and the drain electrode 24 on both sides of the gate facing region 20 g that overlaps the main gate electrode 16 in the oxide semiconductor layer 20.
  • the drain side offset region 30d that does not overlap with the drain side offset region 30d is formed. In this manner, the TFT 101 using the oxide semiconductor layer 20 as an active layer is manufactured.
  • a protective layer (passivation film) 26 is provided so as to cover the TFT 101.
  • the thickness of the protective layer 26 is, for example, not less than 200 nm and not more than 500 nm.
  • a silicon oxide film (SiO 2 ), a silicon nitride film (SiN x ), or a laminated film thereof can be used.
  • oxygen deficiency of the oxide semiconductor layer 20 can be prevented by disposing the SiO 2 film on the lower layer side in contact with the oxide semiconductor layer 20.
  • a heat treatment step of, for example, 200 ° C. to 400 ° C. for 1 to 2 hours may be performed in dry air or air.
  • an upper insulating layer 28 is provided on the protective layer 26.
  • the upper insulating layer 28 may be a planarization film, for example.
  • the upper insulating layer 28 is formed on the protective layer 26 by, for example, coating.
  • the upper insulating layer 28 may be an organic insulating layer, for example, an acrylic transparent resin layer having positive photosensitivity. In this way, the semiconductor device of this embodiment is manufactured.
  • the semiconductor device of the present embodiment only needs to include an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate, such as a circuit substrate such as an active matrix substrate, a liquid crystal display device, an organic EL display device, or the like. Widely includes various display devices, image sensors, electronic devices and the like.
  • an active matrix substrate will be described as an example.
  • the active matrix substrate is used in, for example, a liquid crystal display device that performs display in a VA (Vertical Alignment) mode.
  • VA Very Alignment
  • liquid crystal display device that performs display in a horizontal electric field mode such as IPS (In-Plane Switching) or FFS (Fringe Field Switching).
  • IPS In-Plane Switching
  • FFS Frringe Field Switching
  • organic EL display device including a selection transistor.
  • FIG. 5 is a schematic plan view illustrating the semiconductor device (active matrix substrate) 1001 of this embodiment.
  • the semiconductor device 1001 has a display area (or active area) 800 and a non-display area 900 located around the display area 800.
  • the display area 800 is provided with a plurality of pixel areas arranged in a matrix, a plurality of gate lines extending in the first direction, and a plurality of source lines extending in the second direction.
  • the “pixel region” here is a region corresponding to a pixel of the display device.
  • the non-display area 900 is provided with a driving circuit 70 such as a source driver circuit and a gate driver circuit, and a terminal portion for connecting signal lines such as a source bus line and a gate bus line to the driving circuit 70.
  • a driving circuit 70 such as a source driver circuit and a gate driver circuit
  • a terminal portion for connecting signal lines such as a source bus line and a gate bus line to the driving circuit 70.
  • the region 910 in which the drive circuit 70 and the terminal portion are provided is referred to as a “drive circuit region”.
  • a region 920 that is disposed between the display region 800 and the drive circuit region 920 and in which a plurality of wirings L extending from the display region 800 to the drive circuit region 920 is disposed is referred to as a “wiring region”.
  • an oxide semiconductor TFT having an offset structure is used as a pixel TFT disposed in each pixel region in the display region 800.
  • a crystalline silicon TFT is used as a drive TFT constituting the drive circuit 70.
  • 6A is a cross-sectional view showing an oxide semiconductor TFT 201 (hereinafter “OS-TFT”) and a crystalline silicon TFT (hereinafter “PS-TFT”) 202 in the semiconductor device 1001 of this embodiment.
  • OS-TFT oxide semiconductor TFT
  • PS-TFT crystalline silicon TFT
  • 6B is a plan view of the PS-TFT 202
  • FIG. 6C is a plan view illustrating a pixel region including the OS-TFT 201.
  • FIG. 6D is an enlarged view showing a cross section taken along line A-A ′ in FIG. 6C.
  • each of the plurality of pixel regions includes a source line S, a gate line G, an OS-TFT 201 that is a pixel TFT, and a pixel electrode connected to the drain electrode 24 of the OS-TFT 201. 44.
  • the OS-TFT 201 has the offset structure described above with reference to FIG. However, the sub-gate electrodes 12 s and 12 d are different from the configuration shown in FIG. 1 in that they are arranged on an insulating layer 34 provided on the substrate 10.
  • the insulating layer 34 functions as a gate insulating layer of the PS-TFT 201.
  • a base layer (base coat) 11 may be provided on the surface of the substrate 10.
  • the source electrode 22 of the OS-TFT 201 is electrically connected to the source wiring S.
  • the main gate electrode 16 and the sub gate electrode 12 are electrically connected to the gate wiring G.
  • the sub-gate electrodes 12s and 12d extend below the gate wiring G.
  • the gate wiring G is in contact with each of the sub-gate electrodes 12 s and 12 d in the opening provided in the first insulating layer 14.
  • the structure and arrangement of the contact portion between the gate wiring G and the sub-gate electrode 12 are not limited to the example shown in FIG. 6D.
  • the sub-gate electrodes 12s and 12d may be connected below the gate line G.
  • one OS-TFT 201 may have one opening for connecting the gate line G and the sub-gate electrode 12.
  • a common electrode 40, a pixel electrode 44, and a dielectric layer 42 disposed between these electrodes are provided on the upper insulating layer 28, a common electrode 40, a pixel electrode 44, and a dielectric layer 42 disposed between these electrodes are provided.
  • the pixel electrode 44 is separated for each pixel region.
  • the pixel electrode 44 is connected to the drain electrode 24 of the OS-TFT 201 in a pixel contact hole formed in the dielectric layer 42, the upper insulating layer 28 and the protective layer 26.
  • the PS-TFT 202 is, for example, a top gate type TFT.
  • the PS-TFT 202 includes a crystalline silicon semiconductor layer (for example, a low temperature polysilicon layer) 32 formed on the substrate 10, an insulating layer 34 covering the crystalline silicon semiconductor layer 32, and a gate electrode provided on the insulating layer 34. 36, a source electrode 38, and a drain electrode 39.
  • a portion of the insulating layer 34 located between the crystalline silicon semiconductor layer 32 and the gate electrode 36 functions as a gate insulating layer of the PS-TFT 202.
  • the insulating layer 34 may be referred to as a “PS-TFT gate insulating layer”.
  • the crystalline silicon semiconductor layer 32 has a channel region 32c and a source region 32s and a drain region 32d located on both sides of the active region, respectively.
  • the portion of the crystalline silicon semiconductor layer 32 that overlaps the gate electrode 36 via the PS-TFT gate insulating layer 34 becomes the channel region 32c.
  • An LDD (Lightly Doped Drain) region 32a may be provided between the channel region 32c, the source region 32s, and the drain region 32d.
  • the LDD region 32 a does not overlap the gate electrode 36, but a part or the whole thereof may overlap the gate electrode 36 with the PS-TFT gate insulating layer 34 interposed therebetween.
  • the gate electrode 36 is formed using the same conductive film (sub-gate conductive film) as the sub-gate electrodes 12 s and 12 d of the OS-TFT 201.
  • the first insulating layer 14 which is a sub-gate insulating layer of the OS-TFT 201 is extended.
  • the first insulating layer 14 is a part of the sub-gate insulating layer of the OS-TFT 201 and is an interlayer insulating layer of the PS-TFT 202.
  • the “interlayer insulating layer” here is an insulating layer disposed in contact with the gate electrode 36 between the gate electrode 36 and the source and drain electrodes 38 and 39 in the top-gate PS-TFT 202. Point to.
  • the source electrode 38 and the drain electrode 39 are formed on the first insulating layer 14 by using the same conductive film (main gate conductive film) as the main gate electrode 16 of the OS-TFT 201.
  • the source electrode 38 and the drain electrode 39 are connected to the source region 32 s and the drain region 32 d in the contact holes 14 s and 14 d formed in the first insulating layer 14, respectively.
  • the second insulating layer 18, the protective layer 26, and the upper insulating layer 28 are extended so as to cover the PS-TFT 202.
  • the OS-TFT 201 may be referred to as a “first thin film transistor”, and the source electrode 22 and the drain electrode of the OS-TFT 201 may be referred to as a “first source electrode” and a “first drain electrode”, respectively.
  • the PS-TFT 202 is the “second thin film transistor”, and the source electrode 38, the drain electrode 39, and the gate electrode 36 of the PS-TFT 202 are the “second source electrode”, “second drain electrode”, and “second gate”, respectively.
  • the sub-gate electrodes 12s and 12d of the OS-TFT 201 and the gate electrode 36 of the PS-TFT 202 are formed in the same layer. Therefore, the first insulating layer 14 that is a part of the sub-gate insulating layer of the OS-TFT 201 functions as an interlayer insulating layer in the PS-TFT 202.
  • “formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • the sub-gate electrodes 12s and 12d are arranged so as to correspond to the offset regions 30s and 30d of the OS-TFT 201, it is possible to suppress a decrease in on-current due to the offset structure. Further, by forming the sub-gate electrodes 12s and 12d and the gate electrode 36 of the PS-TFT 202 in the same layer, the manufacturing process can be simplified.
  • FIG. 7A is a cross-sectional view showing a semiconductor device 3000 of a comparative example provided with an oxide semiconductor TFT 901 and a crystalline silicon TFT 902 on the same substrate.
  • the oxide semiconductor TFT 901 is a bottom gate type TFT having an offset structure and is different from the OS-TFT 201 shown in FIG. 6 in that it does not have a sub-gate electrode.
  • the crystalline silicon TFT 902 is a top gate type TFT having the same configuration as the PS-TFT 202 shown in FIG. In FIG. 7A, for the sake of simplicity, the same components as those in FIG.
  • the gate electrodes 16 and 36 of the oxide semiconductor TFT 901 and the crystalline silicon TFT 902 are formed in the same layer (gate wiring layer).
  • the source and drain electrodes 22, 24, 38, 39 of the oxide semiconductor TFT 901 and the crystalline silicon TFT 902 are formed in the same layer (source wiring layer).
  • the structure in which the gate electrodes of the crystalline silicon TFT and the oxide semiconductor TFT are formed in the same layer, and the source / drain electrodes of the crystalline silicon TFT and the oxide semiconductor TFT are formed in the same layer For example, it is disclosed in Japanese Patent Application Laid-Open No. 2010-3910.
  • the second insulating layer 18 functions as a gate insulating layer of the oxide semiconductor TFT 901 (corresponding to the main gate insulating layer of this embodiment) and also functions as an interlayer insulating layer of the crystalline silicon TFT 902.
  • the interlayer insulating layer of the crystalline silicon TFT 902 is required to be thick in order to reduce the parasitic capacitance between the gate and the source, but the oxide semiconductor TFT 901 is driven in the gate insulating layer of the oxide semiconductor TFT 901. Thinning is required to improve performance. Therefore, it is difficult to set the thickness of the second insulating layer 18 so that both TFTs can have desired characteristics.
  • an insulating film having a low hydrogen content for the gate insulating layer it is preferable to use an insulating film having a low hydrogen content for the gate insulating layer, but this is different from the properties required for the interlayer insulating layer of the crystalline silicon TFT 902. ing.
  • the first insulating layer 14 serving as the interlayer insulating layer of the PS-TFT 202 and the second insulating layer 18 serving as the main gate insulating layer of the OS-TFT 201 are separate layers. Formed inside. Accordingly, conditions such as the thickness and material of the interlayer insulating layer of the PS-TFT 202 and the main gate insulating layer of the OS-TFT 201 can be optimized independently according to the use of each TFT. As a result, both the reliability and characteristics of the OS-TFT 201 and the PS-TFT 202 can be achieved.
  • a hydrogen donating layer capable of supplying hydrogen may be used as an interlayer insulating layer of the PS-TFT 202. Accordingly, in the heat treatment performed after the formation of the interlayer insulating layer, hydrogen can be supplied from the hydrogen donating layer to the crystalline silicon semiconductor layer, so that crystal defects generated in the crystalline silicon semiconductor layer can be reduced.
  • the interlayer insulating layer is, for example, a silicon nitride (SiNx) layer mainly containing silicon nitride, a silicon nitride oxide (SiNxOy: x> y) layer, and a SiO 2 film formed by a CVD method using TEOS (Tetra Ethyl Ortho Silicate) as a raw material. It may be a TEOS film) or a laminated film thereof.
  • a suitable thickness of the interlayer insulating layer of the PS-TFT 202 is, for example, not less than 50 nm and not more than 200 nm.
  • an oxygen-donating layer capable of supplying oxygen may be used as the main gate insulating layer of the OS-TFT 201.
  • a silicon oxide (SiOx) layer mainly containing silicon oxide, a silicon oxynitride (SiOxNy: x> y) layer, or the like may be used. Accordingly, oxygen is supplied from the oxygen donating layer to the oxide semiconductor layer 20, so that oxygen vacancies generated in the oxide semiconductor layer 20 can be reduced. Therefore, the reliability of the OS-TFT 201 can be improved.
  • a SiOx layer is used as the oxygen donating layer, a favorable channel interface can be formed at the interface with the oxide semiconductor layer 20, so that the reliability of the OS-TFT 201 can be further improved.
  • a suitable thickness of the main gate insulating layer of the OS-TFT 201 is, for example, not less than 200 nm and not more than 500 nm.
  • FIG. 7B is a cross-sectional view schematically showing a part of the wiring region 910 in the semiconductor device 1001 of this embodiment.
  • FIG. 7C is a wiring region in the semiconductor device 3000 of the comparative example.
  • FIG. 7B and FIG. 7C correspond to a cross section taken along the line A-A ′ shown in FIG. 5.
  • the wiring layer (metal layer) used as the signal line is two layers of the gate wiring layer and the source wiring layer. Accordingly, in the wiring region 910, as can be seen from FIG. 7B, the wiring Ls in the source wiring layer and the wiring Lg in the gate wiring layer are alternately arranged as viewed from the normal direction of the substrate 10. (2-layer wiring). On the other hand, in the present embodiment, as shown in FIG. 7C, the wiring Lg1 in the same layer (subgate wiring layer) as the subgate electrode 12 of the OS-TFT 201 when viewed from the normal direction of the substrate 10.
  • a wiring Lg2 in the same layer (main gate wiring layer) as the main gate electrode 16 of the OS-TFT 201 and a wiring Ls in the same layer (source wiring layer) as the source electrode 22 of the OS-TFT 201 are alternately arranged.
  • the OS-TFT 201 and the PS-TFT 202 are only required to be formed on the same substrate, and the use of each TFT is not particularly limited.
  • the use of the OS-TFT 201 as a pixel TFT and the PS-TFT 202 as a driving TFT has the following advantages.
  • the off-leakage current of the OS-TFT 201 is as small as (1/1000) of the polycrystalline silicon TFT, for example. Therefore, when the OS-TFT 201 functions as a pixel TFT, power consumption can be reduced.
  • the oxide semiconductor layer 20 can be connected to the source electrode 22 and the drain electrode 24 without using a contact hole. Accordingly, for example, the area of the contact hole portion can be reduced as compared with the case where a crystalline silicon TFT is used as the pixel TFT, so that the aperture ratio can be increased.
  • the PS-TFT 202 since the PS-TFT 202 has high mobility, the circuit area can be reduced.
  • FIGS. 8A to 8D and FIGS. 9A to 9C are process cross-sectional views for explaining an example of a method for manufacturing the semiconductor device 1001.
  • the base layer 11 is formed on the substrate 10.
  • an island-like crystalline silicon semiconductor layer (here, a polysilicon layer) 32 is formed on the base layer 11 in the drive circuit region 920.
  • the thickness of the crystalline silicon semiconductor layer 32 may be, for example, 30 nm or more and 70 nm or less.
  • the substrate 10 various substrates such as a glass substrate, a resin plate, or a resin film can be used.
  • the underlayer 11 is not particularly limited.
  • a laminated film having a silicon nitride (SiNx) film as a lower layer and a silicon oxide (SiOx) film as an upper layer may be formed.
  • the crystalline silicon semiconductor layer 32 is formed, for example, by forming an amorphous silicon (a-Si) film and crystallizing it, and patterning the obtained crystalline silicon film.
  • the a-Si film can be formed by a known method such as a plasma CVD (Chemical Vapor Deposition) method or a sputtering method.
  • the a-Si film may be crystallized by, for example, excimer laser annealing on the a-Si film.
  • a PS-TFT gate insulating layer (thickness: for example, 50 nm or more and 130 nm or less) 34 is formed so as to cover the crystalline silicon semiconductor layer 32.
  • the PS-TFT gate insulating layer 34 is not particularly limited, but is, for example, a SiNx film.
  • the PS-TFT gate insulating layer 34 is also extended to the display region 800.
  • the gate electrode 36 is provided so as to overlap a part of the crystalline silicon semiconductor layer 32 via the PS-TFT gate insulating layer 34, and in the display region 800, the sub-gate electrode 12s, 12d is provided.
  • the material, thickness, and the like of the subgate conductive film may be the same as those in the above-described embodiment.
  • a laminated film Ti / Al / Ti in which a Ti film, an Al film, and a Ti film are laminated in this order is used.
  • an impurity is implanted into the crystalline silicon semiconductor layer 32 using the gate electrode 36 as a doping mask to form a first impurity implantation region (first impurity doping process).
  • a resist mask (not shown) is formed, and by using this as a doping mask, an impurity is further implanted into a part of the first impurity implantation region to form a source region 32s and a drain region 32d (second impurity doping). Process).
  • a region where no impurity is implanted in the second impurity doping step is an LDD region 32a.
  • a region of the crystalline silicon semiconductor layer 32 where no impurity is implanted in the two impurity doping steps becomes an active region (channel region) 32c. Note that only the first impurity doping step described above is performed, and the LDD region may not be formed.
  • the first insulating layer 14 covering the gate electrode 36 and the sub-gate electrodes 12s and 12d is formed.
  • the material and thickness of the first insulating layer 14 may be the same as those in the above-described embodiment.
  • a SiNx film may be formed as the first insulating layer 14.
  • a SiO 2 film TEOS film
  • TEOS Tetra Ethyl Ortho Silicate
  • a stacked film of a SiNx film and a TEOS film may be formed.
  • the first insulating layer 14 functions as an interlayer insulating layer of the PS-TFT and a part of the sub-gate insulating layer of the OS-TFT. Note that since the first insulating layer 14 is not in contact with the oxide semiconductor layer of the OS-TFT, the first insulating layer 14 may be a layer having a relatively high hydrogen content.
  • contact holes 14 s and 14 s reaching the source region 32 s and the drain region 32 d of the crystalline silicon semiconductor layer 32 are formed in the PS-TFT gate insulating layer 34 and the first insulating layer 14.
  • a conductive film (main gate conductive film) is formed on the first insulating layer 14 and in the contact hole, and is patterned.
  • the source electrode 38 in contact with the source region 32s in the contact hole 14s and the drain electrode 39 in contact with the drain region 32d in the contact hole 14d are formed in the drive circuit region 920, and the gate electrode 16 is formed in the display region 800.
  • the PS-TFT 202 which is a driving TFT is manufactured.
  • the material, thickness, etc. of the main gate conductive film may be the same as those in the above-described embodiment.
  • a laminated film Ti / Al / Ti in which a Ti film, an Al film, and a Ti film are laminated in this order is used.
  • the second insulating layer 18 is formed so as to cover the source electrode 38 and the drain electrode 39 of the PS-TFT 202 and the gate electrode 16 of the OS-TFT.
  • the second insulating layer 18 functions as a main gate insulating layer of the OS-TFT.
  • the formation method, material, thickness, and the like of the second insulating layer 18 may be the same as those in the above-described embodiment.
  • the island-shaped oxide semiconductor layer 20 is formed on the second insulating layer 18, and then the source electrode 22 and the drain electrode are in contact with the oxide semiconductor layer 20. 24 is formed.
  • the formation method, material, thickness, and the like of the oxide semiconductor layer 20, the source electrode 22, and the drain electrode 24 are the same as those in the above-described embodiment. In this way, the OS-TFT 201 which is a pixel TFT is manufactured.
  • a protective layer 26 and an upper insulating layer 28 that cover the PE-TFT 202 and the OS-TFT 201 are formed. These forming methods, materials, thicknesses, and the like are the same as those in the above-described embodiment.
  • the common electrode 40 is formed on the upper insulating layer 28.
  • the common electrode 40 can be formed using a transparent conductive film such as an ITO (indium / tin oxide) film, an IZO film, or a ZnO film (zinc oxide film).
  • the common electrode 40 may be formed on substantially the entire display area 800 except for an area located on the OS-TFT 201, for example.
  • a dielectric layer 42 is formed on the upper insulating layer 28 so as to cover the common electrode 40.
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is appropriately used. it can.
  • an opening (pixel contact hole) for exposing the drain electrode 24 of the OS-TFT 201 is formed in the dielectric layer 42, the protective layer 26, and the upper insulating layer 28 by photolithography.
  • a pixel electrode 44 that contacts the drain electrode 24 in the pixel contact hole is formed on the upper insulating layer 28 and in the pixel contact hole.
  • the pixel electrode 44 can be formed using a transparent conductive film such as an ITO film, an IZO film, or a ZnO film.
  • the display device can be adapted to the FFS mode or the IPS mode. In this way, the semiconductor device 1001 of this embodiment is obtained.
  • At least a part of the pixel electrode 44 may be disposed so as to overlap the common electrode 40 with the dielectric layer 42 interposed therebetween. As a result, a capacitor is formed in a portion where the pixel electrode 44 and the common electrode 40 overlap with each other via the dielectric layer 42.
  • This capacity functions as an auxiliary capacity.
  • an auxiliary capacitor having a desired capacity can be obtained. For this reason, it is not necessary to separately form an auxiliary capacitor in the pixel using, for example, the same metal film as the source wiring. Accordingly, it is possible to suppress a decrease in the aperture ratio due to the formation of the auxiliary capacitor using the metal film.
  • the pixel electrode 44 may be formed on the upper insulating layer 28 without providing the common electrode 40 and the dielectric layer 42. Such a semiconductor device can also be applied to a VA mode display device.
  • the semiconductor device 1001 of this embodiment may further include another OS-TFT that does not have an offset structure.
  • Other OS-TFTs may have the same configuration as the OS-TFT 201 except that they do not have an offset structure and do not have a sub-gate electrode.
  • FIGS. 10A and 10B are a cross-sectional view and a plan view illustrating the OS-TFT 203 having no offset structure.
  • the OS-TFT 203 is, for example, a pixel TFT
  • the OS-TFT 201 and the PE-TFT 202 are, for example, circuit TFTs.
  • the gate electrode 16 is disposed so as to overlap the entire channel formation region of the oxide semiconductor layer 20 with the second insulating layer 18 interposed therebetween.
  • a light shielding layer 46 formed using the same conductive film as the gate electrode 36 of the PS-TFT 202 is disposed between the OS-TFT 203 and the substrate 10.
  • the width of the gate electrode 16 in the channel length direction can be made smaller than when the gate electrode 16 of the OS-TFT 203 functions as a light shielding layer. Therefore, the parasitic capacitance generated between the source and drain electrodes 22 and 24 and the light shielding layer can be reduced while suppressing the influence of the backlight light on the oxide semiconductor layer 20.
  • the light shielding layer 46 shields it from light.
  • the light-blocking layer 46 may be disposed so as to cover a region of the oxide semiconductor layer 20 that is not shielded by the gate electrode 16, and may not cover the entire oxide semiconductor layer 20.
  • FIG. 11 is a cross-sectional view showing the OS-TFT 301 and the PS-TT 302 in the semiconductor device 1002 of this embodiment.
  • the source and drain electrodes 38 and 39 of the PS-TFT 202 are formed in the same layer (main gate wiring layer) as the main gate electrode 16 of the OS-TFT 201.
  • the OS-TFT 301 is used.
  • the source and drain electrodes 22 and 24 are formed in the same layer (source wiring layer).
  • Other configurations are the same as those of the semiconductor device 1001 described above with reference to FIG. Constituent elements similar to those in FIG.
  • the first insulating layer 14 serving as the interlayer insulating layer of the PS-TFT 302 and the second insulating layer 18 serving as the main gate insulating layer of the OS-TFT 301 are formed in different layers. Since formed, the material, thickness, etc. of these layers can be independently optimized. Therefore, high reliability and good TFT characteristics can be realized.
  • the semiconductor device 1002 can be formed by a method similar to the method for manufacturing the semiconductor device 1001 described above with reference to FIGS. A method for manufacturing the semiconductor device 1002 will be described with reference to FIGS. In the following description, the same steps as those of the semiconductor device 1001 are omitted. Further, since the formation method, material, thickness, and the like of each component of the semiconductor device 1002 are the same as those of the semiconductor device 1001, description thereof is omitted.
  • the base layer 11, the crystalline silicon semiconductor layer 32, the insulating layer 34, the gate electrode 16, the sub-gate electrodes 12s and 12d, and the first insulating layer 14 are formed on the substrate 10 by the same method as in the above-described embodiment. To do.
  • the gate electrode 16 is formed on the first insulating layer 14 in the display region 800.
  • a second insulating layer 18 is formed so as to cover the first insulating layer 14 and the gate electrode 16. Thereafter, the oxide semiconductor layer 20 is formed in the display region 800. In the drive circuit region 920, contact holes 18s and 18d reaching the source region 32s and the drain region 32d of the crystalline silicon semiconductor layer 32 are formed.
  • a source conductive film is formed and patterned to form a source electrode 22 and a drain electrode 24 in contact with the oxide semiconductor layer 20, and a contact hole 18s. , 18d, a source electrode 38 and a drain electrode 39 in contact with the crystalline silicon semiconductor layer 32 are formed.
  • the protective layer 26, the upper insulating layer 28, the common electrode 40, the dielectric layer 42, and the pixel electrode 44 are formed, and the semiconductor device 1002 is obtained.
  • the embodiments of the semiconductor device of the present invention are not limited to the first to third embodiments described above.
  • the PS-TFTs 202 and 302 both have an LDD structure, but may have a GOLD (Gate-Overlapped LDD) structure in which the LDD region overlaps the gate electrode.
  • the LDD region may not be provided (single drain structure). If necessary, channel doping for controlling the threshold voltage may be performed on the crystalline silicon semiconductor layer 32.
  • the uses and regions of the OS-TFT and PS-TFT in the above embodiment are not limited to the above uses and regions.
  • two types of TFTs having different active layers may be properly used according to the characteristics required for each TFT.
  • the OS-TFTs 201 and 301 are not only used as pixel TFTs, but may be used as circuit elements constituting a driving circuit.
  • Embodiments of the present invention can be widely applied to devices and electronic devices including a plurality of thin film transistors.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as radiation detectors and image sensors, image input devices,
  • EL organic electroluminescence
  • the present invention can be applied to an electronic device such as a fingerprint reading device.

Abstract

半導体装置は、副ゲート電極（１２）と、副ゲート電極を覆う第１絶縁層（１４）と、第１絶縁層上に形成された主ゲート電極（１６）と、主ゲート電極を覆う第２絶縁層（１８と、第１層（２０Ａ）と、第１層上に設けられ、第１層よりもバンドギャップの大きい第２層（２０Ｂ）とを含む積層構造を有する酸化物半導体層（２０）と、第１ソース電極（２２）および第１ドレイン電極（２４）とを有する第１薄膜トランジスタ（１０１）を基板（１０）上に備え、酸化物半導体層（２０）は、基板法線方向から見たときに、主ゲート電極と重なるゲート対向領域（２０ｇ）と、第１ソース電極（２２）と接するソースコンタクト領域と、第１ドレイン電極と接するドレインコンタクト領域と、ゲート対向領域とソースコンタクト領域との間、および、ゲート対向領域とドレインコンタクト領域との間の少なくとも一方に設けられたオフセット領域（３０ｓ、３０ｄ）とを含み、オフセット領域の少なくとも一部は、第１絶縁層（１４）および第２絶縁層（１８）を介して副ゲート電極（１２）と重なっている。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　アクティブマトリクス基板は、画素毎にスイッチング素子として、例えば薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備えている。本明細書では、このようなＴＦＴを「画素ＴＦＴ」と称する。画素ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするアモルファスシリコンＴＦＴや、多結晶シリコン膜などの結晶質シリコン膜を活性層とする結晶質シリコンＴＦＴが広く用いられている。
　画素ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。画素ＴＦＴと、駆動回路を構成するＴＦＴ（駆動ＴＦＴ）とは、同じ半導体膜を用いて形成され得る。この半導体膜としては、例えば、電界効果移動度の高い多結晶シリコン膜が用いられる。
　また、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体として、例えば、インジウム、ガリウム、亜鉛および酸素を主成分とするＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いることも提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　酸化物半導体ＴＦＴでは、基板の法線方向から見たとき、ゲート電極とソースまたはドレイン電極とが重なっていると、その重なり面積に応じて、ゲート・ソース間およびゲート・ドレイン間において寄生容量が形成される。寄生容量が大きいと、酸化物半導体ＴＦＴの動作速度が低下する恐れがある。
　そこで、ゲート電極とソース／ドレイン電極とが離して配置された、いわゆるオフセット構造を有するＴＦＴが提案されている。オフセット構造を有するＴＦＴは、酸化物半導体層のチャネルが形成される部分（以下、「チャネル形成領域」と呼ぶ。）に、ゲート電極とゲート絶縁膜を介して重ならない領域（オフセット領域）を有する。チャネルエッチ型のＴＦＴでは、酸化物半導体層のチャネル形成領域のうちソース電極、ドレイン電極およびゲート電極のいずれとも重ならない領域が「オフセット領域」になる。なお、「チャネル形成領域」は、酸化物半導体層のうちソース電極に接続されたソースコンタクト領域と、ドレイン電極に接続されたドレインコンタクト領域との間に位置する領域をいう。
　オフセット領域は、ゲート電極と対向しておらず、ゲート電極への電圧印加によって低抵抗化されない領域である。オフセット構造を有するＴＦＴでは、このようなオフセット領域が酸化物半導体層のチャネル形成領域に配置されるため、オン電流が低下するという問題がある。特に、酸化物半導体ＴＦＴでは、オフリーク特性が優れている一方で、酸化物半導体層の抵抗が高いことが多いので、ゲート電極とドレイン電極との距離が遠いと、十分なオン特性が得られない場合があった。
　これに対し、例えば特許文献１は、オフセット構造を有する酸化物半導体ＴＦＴの電気的特性を向上する目的で、オフセット領域に対応するように補助ゲート電極を設けることを開示している。特許文献１に開示されたボトムゲート型の酸化物半導体ＴＦＴでは、ＴＦＴを覆う保護層上に、酸化物半導体層のオフセット領域に対応する位置に補助ゲート電極が配置されている。
特開２０１１－８２４８６号公報
　本発明者が検討したところ、特許文献１に開示されたＴＦＴ構造では、十分な信頼性が得られない場合があることが分かった。詳細は後述する。
　本発明の一実施形態は、上記事情に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備え、ＴＦＴ特性および信頼性に優れた半導体装置およびその製造方法を提供することにある。
　本発明の一実施形態の半導体装置は、基板と、前記基板上に設けられた第１薄膜トランジスタとを備えた半導体装置であって、前記第１薄膜トランジスタは、少なくとも１つの副ゲート電極と、前記副ゲート電極を覆う第１絶縁層と、前記第１絶縁層上に形成された主ゲート電極と、前記主ゲート電極を覆う第２絶縁層と、前記第２絶縁層を介して前記主ゲート電極に部分的に重なるように配置された酸化物半導体層であって、第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップの大きい第２層とを含む積層構造を有する、酸化物半導体層と、前記酸化物半導体層に電気的に接続された第１ソース電極および第１ドレイン電極とを有し、前記酸化物半導体層は、基板法線方向から見たときに、前記主ゲート電極と重なるゲート対向領域と、前記第１ソース電極と接するソースコンタクト領域と、前記第１ドレイン電極と接するドレインコンタクト領域と、前記ゲート対向領域と前記ソースコンタクト領域との間、および、前記ゲート対向領域と前記ドレインコンタクト領域との間の少なくとも一方に設けられたオフセット領域とを含み、前記オフセット領域の少なくとも一部は、前記第１絶縁層および前記第２絶縁層を介して前記副ゲート電極と重なっている。
　ある実施形態において、前記基板の法線方向から見たときに、前記オフセット領域は、前記ゲート対向領域に隣接して設けられ、かつ、前記主ゲート電極、前記第１ソース電極および前記第１ドレイン電極のいずれとも重なっていない。
　ある実施形態において、前記オフセット領域は、前記ゲート対向領域と前記ソースコンタクト領域との間に配置されたソース側オフセット領域と、前記ゲート対向領域と前記ドレインコンタクト領域との間に配置されたドレイン側オフセット領域とを含み、前記副ゲート電極は、前記第１絶縁層および前記第２絶縁層を介して、前記ソース側オフセット領域の少なくとも一部と重なるソース側副ゲート電極と、前記ドレイン側オフセット領域の少なくとも一部と重なるドレイン側副ゲート電極とを含み、前記基板の法線方向から見たときに、前記ソース側副ゲート電極と前記ドレイン側副ゲート電極とは、前記主ゲート電極の下方において離間して配置されている。
　ある実施形態において、前記基板の法線方向から見たときに、前記副ゲート電極は、前記第１ソース電極および前記第１ドレイン電極のいずれか一方と重なっており、前記副ゲート電極のうち前記第１ソース電極または前記第１ドレイン電極と重なる部分のチャネル長方向の長さは０μｍ以上１μｍ以下である。
　ある実施形態において、前記基板の法線方向から見たときに、前記副ゲート電極は、前記主ゲート電極の前記第１ソース電極側の端部および前記第１ドレイン電極側の端部のいずれか一方と重なっており、前記副ゲート電極のうち、前記主ゲート電極の前記第１ソース電極側の端部または前記第１ドレイン電極側の端部と重なる部分のチャネル長方向の長さは０μｍ以上１μｍ以下である。
　ある実施形態において、上記半導体装置は、前記基板に支持された第２薄膜トランジスタをさらに備え、前記第２薄膜トランジスタは、結晶質シリコンを主として含む結晶質シリコン半導体層と、前記結晶質シリコン半導体層を覆う第３絶縁層と、前記第３絶縁層上に、前記第３絶縁層を介して前記結晶質シリコン半導体層の少なくとも一部と重なるように配置された第２ゲート電極と、前記結晶質シリコン半導体層と電気的に接続された第２ソース電極および第２ドレイン電極とを有し、前記第１薄膜トランジスタの前記主ゲート電極と前記第２薄膜トランジスタの前記第２ゲート電極とは異なる層に設けられている。
　ある実施形態において、前記第２薄膜トランジスタの前記第２ゲート電極と、前記第１薄膜トランジスタの前記副ゲート電極とは同じ層内に形成されており、前記第１絶縁層は、前記第２薄膜トランジスタの前記第２ゲート電極上まで延設されている。
　ある実施形態において、前記第２薄膜トランジスタの前記第２ソース電極および前記第２ドレイン電極は、前記第１薄膜トランジスタの前記主ゲート電極と同じ層内に形成されており、前記第２ソース電極および前記第２ドレイン電極は、前記第１絶縁層および前記第３絶縁層に形成されたコンタクトホール内で、前記結晶質シリコン半導体層と接している。
　ある実施形態において、前記第２薄膜トランジスタの前記第２ソース電極および前記第２ドレイン電極は、前記第１薄膜トランジスタの前記第１ソース電極および前記第２ソース電極と同じ層内に形成されており、前記第２ソース電極および前記第２ドレイン電極は、前記第２絶縁層、前記第１絶縁層および前記第３絶縁層に形成されたコンタクトホール内で、前記結晶質シリコン半導体層と接している。
　ある実施形態において、上記半導体装置は、複数の画素を有する表示領域と、前記表示領域以外の領域に設けられ、駆動回路を有する駆動回路領域とをさらに備え、前記第１薄膜トランジスタは、前記表示領域の各画素に配置されており、前記第２薄膜トランジスタは、前記駆動回路領域において、前記駆動回路を構成している。
　ある実施形態において、前記第１薄膜トランジスタはチャネルエッチ構造を有する。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記酸化物半導体層は結晶質部分を含む。
　本発明の一実施形態の半導体装置の製造方法は、酸化物半導体層を活性層とする第１薄膜トランジスタと、結晶質シリコン半導体層を活性層とする第２薄膜トランジスタとを備える半導体装置の製造方法であって、基板上に、結晶質シリコン半導体層を形成する工程（Ａ）と、前記結晶質シリコン半導体層の上に、第３絶縁層を形成する工程（Ｂ）と、前記第３絶縁層上に副ゲート用導電膜を形成し、これをパターニングすることにより、前記第２薄膜トランジスタのゲート電極および前記第１薄膜トランジスタの副ゲート電極を形成する工程（Ｃ）と、前記第２薄膜トランジスタの前記ゲート電極および前記第１薄膜トランジスタの前記副ゲート電極を覆う第１絶縁層を形成し、前記第３絶縁層および前記第１絶縁層に前記結晶質シリコン半導体層の一部を露出するソースコンタクトホールおよびドレインコンタクトホールを形成する工程（Ｄ）と、前記第１絶縁層上、前記ソースコンタクトホール内および前記ドレインコンタクトホール内に主ゲート用導電膜を形成し、これをパターニングすることにより、前記第２薄膜トランジスタのソースおよびドレイン電極と前記第１薄膜トランジスタの主ゲート電極とを形成する工程であって、前記第２薄膜トランジスタのソースおよびドレイン電極は、それぞれ、前記ソースコンタクトホールおよび前記ドレインコンタクトホール内で前記結晶質シリコン半導体層と接する、工程と、前記第２薄膜トランジスタの前記ソースおよびドレイン電極と前記第１薄膜トランジスタの前記主ゲート電極とを覆う第２絶縁層を形成する工程（Ｅ）と、前記第２絶縁層上に、前記第２絶縁層を介して前記主ゲート電極と部分的に重なるように酸化物半導体層を形成する工程であって、前記酸化物半導体層は、第１層と、前記第１層上に配置され、前記第１層よりもバンドギャップの大きい第２層とを含む積層構造を有する、工程（Ｆ）と、前記酸化物半導体層の一部と接するように、前記第１薄膜トランジスタのソース電極を形成し、前記酸化物半導体層の他の一部と接するように、前記第１薄膜トランジスタのドレイン電極を形成する工程（Ｇ）とを包含し、基板法線方向から見たときに、前記酸化物半導体層のうち前記主ゲート電極と重なる部分をゲート対向領域、前記ソース電極と接する部分をソースコンタクト領域、前記ドレイン電極と接する部分をドレインコンタクト領域とすると、前記酸化物半導体層は、前記ゲート対向領域と前記ソースコンタクト領域との間、および、前記ゲート対向領域と前記ドレインコンタクト領域との間の少なくとも一方に設けられたオフセット領域を含み、前記オフセット領域の少なくとも一部は、前記第１絶縁層および前記第２絶縁層を介して前記副ゲート電極と重なっている。
　本発明の他の実施形態の半導体装置の製造方法は、酸化物半導体層を活性層とする第１薄膜トランジスタと、結晶質シリコン半導体層を活性層とする第２薄膜トランジスタとを備える半導体装置の製造方法であって、基板上に、結晶質シリコン半導体層を形成する工程（Ａ）と、前記結晶質シリコン半導体層の上に、第３絶縁層を形成する工程（Ｂ）と、前記第３絶縁層上に副ゲート用導電膜を形成し、これをパターニングすることにより、前記第２薄膜トランジスタのゲート電極および前記第１薄膜トランジスタの副ゲート電極を形成する工程（Ｃ）と、前記第２薄膜トランジスタの前記ゲート電極および前記第１薄膜トランジスタの前記副ゲート電極を覆う第１絶縁層を形成する工程（Ｄ）と、前記第１絶縁層上に主ゲート用導電膜を形成し、これをパターニングすることにより、前記第１薄膜トランジスタの主ゲート電極を形成する工程と、前記第１薄膜トランジスタの前記主ゲート電極を覆う第２絶縁層を形成する工程（Ｅ）と、前記第３絶縁層、前記第１絶縁層および前記第２絶縁層に、前記結晶質シリコン半導体層の一部を露出するソースコンタクトホールおよびドレインコンタクトホールを形成する工程（Ｆ）と、前記第２絶縁層上に、前記第２絶縁層を介して前記主ゲート電極と部分的に重なるように、前記第１薄膜トランジスタの活性層となる酸化物半導体層を形成する工程であって、前記酸化物半導体層は、第１層と、前記第１層上に配置され、前記第１層よりもバンドギャップの大きい第２層とを含む積層構造を有する、工程（Ｇ）と、前記第２絶縁層上、前記酸化物半導体層上、前記ソースコンタクトホール内および前記ドレインコンタクトホール内にソース用導電膜を形成し、これをパターニングすることにより、前記酸化物半導体層の一部と接する前記第１薄膜トランジスタのソース電極、前記酸化物半導体層の他の一部と接する前記第１薄膜トランジスタのドレイン電極、前記ソースコンタクトホール内で前記結晶質シリコン半導体層の一部と接する前記第２薄膜トランジスタのソース電極、前記ドレインコンタクトホール内で前記結晶質シリコン半導体層の他の一部と接する前記第２薄膜トランジスタのドレイン電極を形成する工程（Ｈ）とを包含し、基板法線方向から見たときに、前記酸化物半導体層のうち前記主ゲート電極と重なる部分をゲート対向領域、前記ソース電極と接する部分をソースコンタクト領域、前記ドレイン電極と接する部分をドレインコンタクト領域とすると、前記酸化物半導体層は、前記ゲート対向領域と前記ソースコンタクト領域との間、および、前記ゲート対向領域と前記ドレインコンタクト領域との間の少なくとも一方に設けられたオフセット領域を含み、前記オフセット領域の少なくとも一部は、前記第１絶縁層および前記第２絶縁層を介して前記副ゲート電極と重なっている。
　ある実施形態において、前記第１薄膜トランジスタはチャネルエッチ構造を有する。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記酸化物半導体層は結晶質部分を含む。
　本発明の一実施形態によると、酸化物半導体ＴＦＴを備え、ＴＦＴ特性および信頼性に優れた半導体装置およびその製造方法を提供する。
（ａ）および（ｂ）は、第１の実施形態の半導体装置における酸化物半導体ＴＦＴ１０１を例示する断面図および平面図である 酸化物半導体ＴＦＴ１０１の部分拡大図である。 （ａ）～（ｅ）は、それぞれ、酸化物半導体ＴＦＴ１０１の製造方法の一例を説明するための工程断面図である。 （ａ）～（ｃ）は、それぞれ、酸化物半導体ＴＦＴ１０１の製造方法の一例を説明するための工程断面図である。 第２の実施形態の半導体装置１００１を例示する模式的な平面図である。 半導体装置１００１における酸化物半導体ＴＦＴ２０１および結晶質シリコンＴＦＴ２０２を示す断面図である。 結晶質シリコンＴＦＴ２０２の平面図である。 酸化物半導体ＴＦＴ２０１を含む画素領域を例示する平面図である。 副ゲート電極１２とゲート配線Ｇとの接続構造を説明するための図であり、図６ＣにおけるＡ－Ａ’線に沿った断面を示す拡大図である。 （ａ）は比較例の半導体装置３０００における酸化物半導体ＴＦおよび結晶質シリコン半導体ＴＦＴを示す断面図であり、（ｂ）は比較例の半導体装置３０００の配線領域、（ｃ）は第２の実施形態の半導体装置１００１の配線領域を模式的に例示する断面図である。 （ａ）～（ｄ）は、それぞれ、半導体装置１００１の製造方法を説明する模式的な工程断面図である。 （ａ）～（ｃ）は、それぞれ、半導体装置１００１の製造方法を説明する模式的な工程断面図である。 （ａ）および（ｂ）は、それぞれ、オフセット構造を有していない酸化物半導体ＴＦＴ２０３を例示する断面図および平面図である。 第３の実施形態の半導体装置１００２の模式的な断面図である。 （ａ）～（ｃ）は、それぞれ、半導体装置１００２の製造方法を説明する模式的な工程断面図である。 従来の酸化物半導体ＴＦＴ２０００を示す断面図である。
　オフセット構造を有する従来の酸化物半導体ＴＦＴについて、本発明者が検討を重ねた結果、次のような問題が生じ得ることを見出した。以下、図面を参照しながら説明する。
　図１３は、特許文献１に開示されたボトムゲート型の酸化物半導体ＴＦＴ２０００を示す断面図である。
　酸化物半導体ＴＦＴ２０００は、基板１２０と、基板１２０上に形成されたソース電極１２２ｂ及びドレイン電極１２２ｃと、ソース電極１２２ｂとドレイン電極１２２ｃとの間に形成されたゲート電極１２２ａと、ゲート電極１２２ａを覆うゲート絶縁膜１２３と、ゲート絶縁膜１２３の上に、ソース電極１２２ｂ及びドレイン電極１２２ｃと接するように形成された酸化物半導体層１２４と、酸化物半導体層１２４を覆う保護層１２５と、保護層１２５上に設けられた補助ゲート電極１２６ａ、１２６ｂとを備える。補助ゲート電極１２６ａは、酸化物半導体層１２４のうちソース電極１２２ｂとゲート電極１２２ａとの間に位置するオフセット領域に対応するように配置されている。同様に、補助ゲート電極１２６ｂは、ドレイン電極１２２ｃとゲート電極１２２ａとの間に位置するオフセット領域に対応するように配置されている。
　特許文献１に開示されたＴＦＴ構造では、補助ゲート電極１２６ａ、１２６ｂは、酸化物半導体層１２４を挟んでゲート電極１２２ａと反対側（バックチャネル側）に配置されている。
　一方、近年、酸化物半導体層として、積層構造を有する酸化物半導体層を用いることが提案されている（特開２０１３－０３８３９９号公報、特開２０１４－０３３１９４号公報など）。例えば、ボトムゲート構造ＴＦＴの酸化物半導体層として、ゲート絶縁膜上に、第１層と、第１よりもエネルギーギャップの大きい第２層とをこの順で有する積層半導体層が用いられ得る。このＴＦＴでは、チャネルはバンドギャップの小さい第１層に形成される。バックチャネル側である第２層に電流が流れにくいため、電子トラップ等によるＴＦＴの特性劣化を抑制できる。さらに、チャネルエッチ構造を有するＴＦＴでは、ソース・ドレイン分離工程において、第２層をバッファ層として機能させ、チャネル形成領域である第１層へのダメージを抑制することも可能である。
　特許文献１に開示されたＴＦＴ２０００において、酸化物半導体層１２４として、上記のような積層半導体層を適用すると、バックチャネル側に配置された補助ゲート電極によって、積層半導体層のバックチャネル側（第２層側）にも電流が流れてしまう。この結果、ＴＦＴ特性が劣化したり、ヒステリシスが増大するおそれがある。
　また、特許文献１のＴＦＴ構造では、酸化物半導体ＴＦＴ２０００の保護層１２５が補助ゲート電極用のゲート絶縁膜（以下、「補助ゲート絶縁膜」）となる。このため、補助ゲート絶縁膜の条件を最適化することが困難である。例えば、補助ゲート絶縁膜を十分に薄くできず、ＴＦＴのオン特性を向上できないおそれがある。また、補助ゲート絶縁膜として最適な性質を有する絶縁膜を使用できない場合もある。一般に、酸化物半導体ＴＦＴのゲート絶縁膜には、水素含有率の低い絶縁膜が用いられる。酸化物半導体層に水分などの不純物が拡散すると、不純物準位が形成されてキャリア濃度が高くなる結果、ＴＦＴ特性が変動し、信頼性を低下させ得るからである。しかしながら、例えば平坦化膜である保護層１２５として好適な絶縁膜は、補助ゲート絶縁膜に求められる性質（例えば低い水素含有率）を有しない可能性がある。このように、補助ゲート絶縁膜の条件を、高い自由度で選択できず、その結果、ＴＦＴの信頼性が低くなる可能性がある。
　本発明者は、上記の知見に基づいて、積層構造を有する酸化物半導体層を活性層として備え、かつ、オフセット構造を有するＴＦＴにおいて、信頼性を確保しつつ、オン特性を高めることの可能な構造を見出し、本願発明に想到した。
　（第１の実施形態）
　以下、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と略す。）を備える。本実施形態の半導体装置は、基板上に少なくとも１つのＴＦＴを備えた装置であればよく、アクティブマトリクス基板などの回路基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、イメージセンサ、電子機器などを広く含む。
　本実施形態の半導体装置におけるＴＦＴは、オフセット構造を有する。また、酸化物半導体層と対向するように、互いに異なる層内に配置された２種類のゲート電極を有している。本明細書では、これらのゲート電極のうち、酸化物半導体層に近い方の層に設けられた（すなわちゲート絶縁膜の厚さが小さい方の）ゲート電極を「主ゲート電極」、酸化物半導体層から遠い方の層に設けられた（すなわちゲート絶縁膜の厚さが大きい方の）ゲート電極を「副ゲート電極」と称する。
　本実施形態の半導体装置がアクティブマトリクス基板の場合には、主ゲート電極は、例えばゲートバスラインに接続されている。主ゲート電極は、ゲートバスラインと同じ層内に設けられてもよい。副ゲート電極は、ゲートバスラインと異なる層に設けられる。副ゲート電極は、ゲートバスラインと電気的に接続されていてもよい。例えば、副ゲート電極と、ゲート電極またはゲートバスライン（または主ゲート電極）とを電気的に接続する接続部が設けられていてもよい。
　図１（ａ）および（ｂ）は、本実施形態の半導体装置におけるＴＦＴ１０１を示す断面図および平面図である。なお、図１（ａ）および（ｂ）には、１つのＴＦＴ１０１だけを示しているが、基板上に複数のＴＦＴが設けられていてもよい。
　ＴＦＴ１０１は、チャネルエッチ構造を有するＴＦＴである。ＴＦＴ１０１は、基板１０上に設けられた副ゲート電極１２ｓ、１２ｄと、副ゲート電極１２ｓ、１２ｄを覆う第１絶縁層１４と、第１絶縁層１４上に設けられた主ゲート電極１６と、主ゲート電極１６を覆う第２絶縁層１８と、第２絶縁層１８の上に設けられた典型的には島状の酸化物半導体層２０とを有している。酸化物半導体層２０は、酸化物半導体を主として含む層である。本明細書では、「酸化物半導体層２０」は、その一部が例えば金属層と接触することによって還元され、低抵抗化領域（あるいは導電体領域）となっている場合も含む。
　第２絶縁層１８は、主ゲート電極１６と酸化物半導体層２０との間に配置され、主ゲート電極用のゲート絶縁層（以下、「主ゲート絶縁層」と呼ぶ。）として機能する。一方、副ゲート電極１２ｓ、１２ｄと酸化物半導体層２０との間には、第１絶縁層１４および第２絶縁層１８が配置されており、これらの絶縁層が副ゲート電極用のゲート絶縁層（以下、「副ゲート絶縁層」と呼ぶ）として機能する。
　酸化物半導体層２０は、基板１０の法線方向から見たときに、主ゲート電極１６と重なる領域であるゲート対向領域２０ｇと、このゲート対向領域２０ｇの両外側（ソース側およびドレイン側）に、ソース電極２２とドレイン電極２４とがそれぞれ接続されている。ソース電極２２およびドレイン電極２４は、基板法線方向から見たときに主ゲート電極１６から離間して設けられている。ここで、酸化物半導体層２０のうち、ソース電極２２と重なる（接する）領域をソースコンタクト領域２０ｓと呼び、ドレイン電極２４と重なる（接する）領域をドレインコンタクト領域２０ｄと呼ぶ。
　酸化物半導体層２０において、ゲート対向領域２０ｇとソースコンタクト領域２０ｓとの間には、主ゲート電極１６にもソース電極２２にも重ならない領域３０ｓが形成されている。また、ゲート対向領域２０ｇとドレインコンタクト領域２０ｄとの間には、ゲート電極１６にもドレイン電極２４にも重ならない領域３０ｄが形成されている。以下、これらの領域を、ソース側オフセット領域３０ｓおよびドレイン側オフセット領域３０ｄ（まとめて、オフセット領域３０）と呼ぶことがある。本明細書では、酸化物半導体層２０のうち、ソース電極２２（ソースコンタクト領域２０ｓ）とドレイン電極２４（ドレインコンタクト領域２０ｄ）との間に位置し、チャネルが形成される領域２０ｃをチャネル形成領域と称する。この例では、チャネル形成領域は、ゲート対向領域２０ｇおよびオフセット領域３０を含む。
　ソース側オフセット領域３０ｓの少なくとも一部は、基板１０の法線方向から見たとき、副ゲート電極１２ｓと重なっている。ドレイン側オフセット領域３０ｄの少なくとも一部は、基板１０の法線方向から見たとき、副ゲート電極１２ｄと重なっている。以下、副ゲート電極１２ｓ、１２ｄを、それぞれ、ソース側副ゲート電極１２ｓおよびドレイン側副ゲート電極１２ｄ（まとめて、副ゲート電極１２）と呼ぶ。図１に示す例では、ソース側副ゲート電極１２ｓおよびドレイン側副ゲート電極１２ｄは、主ゲート電極１６の下方において、離間して配置されている。なお、ソース側副ゲート電極１２ｓおよびドレイン側副ゲート電極１２ｄは、電気的に接続されていてもよい。
　本実施形態における酸化物半導体層２０は、積層構造を有している。ここでは、酸化物半導体層２０は、第２絶縁層１８と接する第１層２０Ａと、第１層２０Ａの上に積み重ねられた第２層２０Ｂとを含む。ＴＦＴ１０１のチャネルは第１層２０Ａに形成され得る。第１層２０Ａは、第２層２０Ｂよりも小さいバンドギャップを有していてもよい。第１層２０Ａは、第２層２０Ｂよりも厚くてもよい。なお、酸化物半導体層２０は２層構造に限定されず、３層以上の積層構造を有していてもよい。例えば、第１層２０Ａの基板１０側に、さらに第３層を有していてもよい。この場合、第１層２０Ａのバンドギャップが、第２層２０Ｂおよび第３層よりも小さいと、第１層２０Ａにチャネルが形成される。
　酸化物半導体層２０、ソース電極２２およびドレイン電極２４は、保護層（パッシベーション膜）２６で覆われている。保護層２６上に、上部絶縁層２８がさらに設けられていてもよい。上部絶縁層２８は平坦化膜であってもよい。
　酸化物半導体層２０のうちの、少なくともゲート対向領域２０ｇおよびオフセット領域３０のキャリア濃度は実質的に同じであってもよい。なお、ソース電極２２やドレイン電極２４として用いる金属材料によっては、オフセット領域３０のキャリア濃度がより高くなる場合がある。これは、ソース電極２２やドレイン電極２４から拡散した水素が、オフセット領域３０において還元作用を生じさせるからである。ただし、本明細書では、オフセット領域３０のキャリア濃度が完全に均一ではないときも含めて、同じ酸化物半導体膜から形成され、かつ、同様のキャリア濃度制御プロセスが施された領域については「実質的に同じキャリア濃度を有する」と表現する場合がある。
　本実施形態によると、基板１０の法線方向から見たとき、主ゲート電極１６と、ソース電極２２およびドレイン電極２４との距離が離れているので（オフセット構造）、ソース・ゲート間寄生容量およびドレイン・ゲート間寄生容量を低減できる。したがって、ＴＦＴ１０１の動作速度を高めることが可能である。
　また、本実施形態では、主ゲート電極１６に所定の電圧を印加することによって、ゲート対向領域２０ｇにおいて、酸化物半導体層２０の第１層２０Ａの表面近傍を低抵抗化できる。また、副ゲート電極１２ｓ、１２ｄを、酸化物半導体層２０に対して主ゲート電極１６と同じ側、すなわち酸化物半導体層２０の基板１０側に設けているので、副ゲート電極１２に所定の電圧を印加することによって、オフセット領域３０においても、酸化物半導体層２０の第１層２０Ａの表面近傍を低抵抗化できる。従って、主ゲート電極１６のみを備える場合と比べて、オン抵抗を低減できる。
　さらに、本実施形態の半導体装置によると、ゲート絶縁層として機能する第１絶縁層１４および第２絶縁層１８の厚さ、材料などの条件を、それぞれ、保護層２６などの他の層とは独立して最適化できる。具体的には、第１絶縁層１４および第２絶縁層１８として水分含有率の低い絶縁膜を用いることができるので、ＴＦＴ１０１の信頼性を高めることができる。また、例えば保護層を副ゲート絶縁層として機能させる場合（特許文献１）と比べて、副ゲート絶縁層を薄くできるので、ＴＦＴ１０１のオン特性をより効果的に高めることが可能になる。
　また、オフセット構造を有する従来のボトムゲート型ＴＦＴ（例えば図１３に示すＴＦＴ２０００）では、基板側から酸化物半導体層のオフセット領域にバックライト光が入射することによって、ＴＦＴ特性が劣化するおそれがある。これを防ぐためには、別途遮光層を設ける必要がある。これに対し、本実施形態では、副ゲート電極１２によって、酸化物半導体層２０のオフセット領域３０にバックライト光が入射するのを遮ることができるので、ＴＦＴ特性の劣化を抑制できる。従って、ＴＦＴ特性を安定させるために遮光層を別途に設ける必要がない。
　図１に示す例では、ゲート対向領域２０ｇのソース側およびドレイン側の両方にオフセット領域３０ｓ、３０ｄおよび副ゲート電極１２ｓ、１２ｄを配置しているが、何れか一方にのみ配置してもよい。例えば、ドレイン側のみにオフセット領域および副ゲート電極を配置してもよい。
　また、図１に示す例では、オフセット領域３０ｓ、３０ｄのそれぞれに副ゲート電極１２ｓ、１２ｄが設けられているが、何れか一方のオフセット領域に対してのみ副ゲート電極が配置されていてもよい。また、基板１０の法線方向から見たときに、副ゲート電極１２は、対応するオフセット領域３０の少なくとも一部と重なっていればよい。ただし、副ゲート電極１２が対応するオフセット領域３０全体と重なっていると、オン特性をより効果的に向上できる。
　基板１０の法線方向から見て、副ゲート電極１２ｓ、１２ｄは主ゲート電極１６と部分的に重なっていてもよい。また、ソース側副ゲート電極１２ｓはソース電極２２と部分的に重なり、ドレイン側副ゲート電極１２ｄはドレイン電極２４と部分的に重なっていてもよい。
　図２は、ＴＦＴ１０１の一部を示す拡大断面図である。
　基板１０の法線方向から見たとき、副ゲート電極１２の主ゲート電極１６側の端部は主ゲート電極１６と重なり、他方の端部はソース電極２２またはドレイン電極２４と重なっていてもよい。これにより、より確実に、副ゲート電極１２を、対応するオフセット領域３０の全体と重なるように配置できる。従って、オフセット領域３０の抵抗をより低減できるので、オン電流をさらに高めることができる。また、基板１０の裏面側からバックライト光９１がオフセット領域３０に入射することによるＴＦＴ特性の劣化をより効果的に抑制できる。
　ＴＦＴ１０１のチャネル長は、特に限定しないが、例えば２μｍ以上２０μｍ以下であり得る。この場合、オフセット領域３０のチャネル長方向の幅は、チャネル長よりも小さく、例えば０．５μｍ以上２μｍ以下であってもよい。
　副ゲート電極１２とソース電極２２またはドレイン電極２４と重なる部分のチャネル長方向の幅（重なり長）Ｌ２は、例えば０μｍ以上１μｍ以下である。０μｍ以上であれば、上述のように、オフセット領域３０をより低抵抗化できる。１μｍ以下であれば、ソース電極２２またはドレイン電極２４と副ゲート電極１２とが重なることによって形成される寄生容量を低減できる。
　副ゲート電極１２と主ゲート電極１６とが重なる部分のチャネル長方向の幅（重なり長）Ｌ１は、例えば０μｍ以上１μｍ以下である。０μｍ以上であれば、上述のように、酸化物半導体層２０に入射するバックライト光９１をより効果的に遮ることができる。１μｍ以下であれば、主ゲート電極１６と副ゲート電極１２とが重なることによって形成される寄生容量を低減できる。
　なお、副ゲート電極１２は、主ゲート電極１６の下方で分離されていなくてもよい。例えば、ソース側オフセット領域３０ｓおよびドレイン側オフセット領域３０ｄの両方と重なるように延びる、１つの副ゲート電極１２を配置してもよい。ただし、副ゲート電極１２は、主ゲート電極１６の下方で分離されているか、あるいは、開口を有していることが好ましい。これにより、主ゲート電極１６の少なくとも一部は副ゲート電極１２と重ならないので、副ゲート電極１２と主ゲート電極１６との重なり容量を低減できる。
　酸化物半導体層２０に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　本実施形態では、酸化物半導体層２０は、バンドギャップの異なる２層以上の積層構造を有している。酸化物半導体層２０が積層構造を有する場合には、酸化物半導体層２０は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層２０が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。積層構造を有する酸化物半導体層は、例えば特開２０１３－０３８３９９号公報、特開２０１４－０３３１９４号公報に開示されている。参考のために、特開２０１３－０３８３９９号公報および特開２０１４－０３３１９４号公報の開示内容の全てを本明細書に援用する。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層２０は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層２０は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層２０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体等、酸化物半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＯＳ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層２０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層２０は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　図１に例示したＴＦＴ１０１は、チャネルエッチ型のＴＦＴである。チャネルエッチ型のＴＦＴでは、例えば図１に示されるように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極２２、２４のチャネル側の端部下面は、酸化物半導体層２０の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　本実施形態におけるＴＦＴは、チャネルエッチ型でなくてもよい。例えば、チャネル領域を覆うエッチストップを有するエッチストップ構造を有していてもよい。エッチストップ層として、例えば、ＳｉＯ2層などの酸素を含む絶縁層を用いることができる。エッチストップ構造を有するＴＦＴでは、ソース・ドレイン電極のチャネル側の端部は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば半導体層の上面のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　また、本実施形態におけるＴＦＴは、ソース・ドレイン電極が半導体層の上面と接するトップコンタクト構造であってもよいし、半導体層の下面と接するボトムコンタクト構造であってもよい。
　＜ＴＦＴ１０１の製造方法＞
　次に、ＴＦＴ１０１の製造方法を説明する。
　図３（ａ）～（ｅ）および図４（ａ）～（ｃ）は、それぞれ、ＴＦＴ１０１の製造方法の一例を説明するための工程断面図である。
　まず、図３（ａ）に示すように、ガラス基板やプラスチック基板などの透明絶縁性の基板１０上に副ゲート用導電膜を形成する。次いで、副ゲート用導電膜をパターニングすることにより、副ゲート電極１２ｓ、１２ｄを得る。
　副ゲート用導電膜としては、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。副ゲート用導電膜の厚さは、例えば１００ｎｍ～５００ｎｍである。副ゲート用導電膜は単層でもよいし、積層膜でもよい。ここでは、基板１０側からＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で積み重ねた積層膜を用いる。
　次に、図３（ｂ）に示すように、副ゲート電極１２ｓ、１２ｓを覆うように第１絶縁層１４を形成する。第１絶縁層１４として、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。第１絶縁層１４は、例えばプラズマＣＶＤ装置を用いて製造される。第１絶縁層１４の厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。
　続いて、図３（ｃ）に示すように、第１絶縁層１４上に、主ゲート用導電膜を形成し、これをパターニングすることにより、主ゲート電極１６を得る。主ゲート用導電膜の材料および厚さは、上述した副ゲート用導電膜の材料および厚さと同様であってもよい。ここでは、基板１０側からＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で積み重ねた積層膜を用いる。
　次に、図３（ｄ）に示すように、主ゲート電極１６を覆うように第２絶縁層１８を形成する。第２絶縁層１８として、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、またはこれらの積層膜を用いることができる。第２絶縁層１８の厚さは、例えば２００ｎｍ以上５００ｎｍ以下である。第２絶縁層１８は、例えばプラズマＣＶＤ装置を用いて製造される。ここでは、第２絶縁層１８として、ＳｉＯ2膜（厚さ：例えば５０ｎｍ）を下層とし、ＳｉＮｘ膜（厚さ：例えば３００ｎｍ）を上層とする積層膜を用いる。
　なお、第２絶縁層１８の厚さは、主ゲート電極用のゲート絶縁層（主ゲート絶縁層）の厚さとなる。一方、副ゲート電極用のゲート絶縁層（副ゲート絶縁層）の厚さは、第１絶縁層１４と第２絶縁層１８との合計厚さとなり、例えば２５０ｎｍ以上７００ｎｍ以下である。
　次いで、図３（ｅ）に示すように、第２絶縁層１８の上に、例えばスパッタリング法により酸化物半導体膜を形成し、これをパターニングすることにより、島状の酸化物半導体層２０を得る。酸化物半導体層２０は、第２絶縁層１８を介して、部分的に主ゲート電極１６と重なり、酸化物半導体層２０のうち主ゲート電極１６と重ならない部分の少なくとも一部が、第１および第２絶縁層１４、１８を介して副ゲート電極１２と重なるように配置される。
　酸化物半導体膜は、基板１０側から、第１層２０Ａおよび第２層２０Ｂをこの順で積み重ねた積層膜であってもよい。第１層２０Ａおよび第２層２０Ｂのそれぞれは、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であってよいし、他の種々の酸化物半導体膜であってもよい。ここでは、一例として、第１層２０Ａとして、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：例えば３０ｎｍ以上１００ｎｍ以下）、第２層２０Ｂとして、第１層２０Ａとは組成比の異なるＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜厚さ：例えば１０ｎｍ以上５０ｎｍ以下）を形成する。各層の組成比は特に限定しないが、下層である第１層２０Ａが第２層２０Ｂよりもバンドギャップが小さくなるように設定される。
　その後、図４（ａ）に示すように、酸化物半導体層２０を覆うように、ソース・ドレイン電極を形成するためのソース用導電膜を形成し、ソース用導電膜をパターニングすることにより、ソース電極２２およびドレイン電極２４を得る（ソース・ドレイン分離）。
　ソース用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。ソース用導電膜の厚さは、例えば１００ｎｍ～５００ｎｍである。ソース用導電膜は単層膜でもよいし、積層膜でもよい。ここでは、基板１０側からＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で積み重ねた積層膜を用いる。
　上記のパターニング工程において、ソース電極２２およびドレイン電極２４は、酸化物半導体層２０のうちの主ゲート電極１６と重ならない領域の一部（端部）と接するように形成される。ソース電極２２およびドレイン電極２４は、主ゲート電極１６から所定の距離だけ離れた位置に設けられる。この構成において、酸化物半導体層２０における主ゲート電極１６と重なるゲート対向領域２０ｇの両側に、主ゲート電極１６およびソース電極２２に重ならないソース側オフセット領域３０ｓと、主ゲート電極１６およびドレイン電極２４に重ならないドレイン側オフセット領域３０ｄとが形成される。このようにして、酸化物半導体層２０を活性層とするＴＦＴ１０１が作製される。
　その後、図４（ｂ）に示すように、ＴＦＴ１０１を覆うように、保護層（パッシベーション膜）２６を設ける。保護層２６の厚さは、例えば２００ｎｍ以上５００ｎｍ以下である。保護層２６として、例えば、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮx）、あるいはそれらの積層膜を用いることができる。積層膜を用いる場合には、酸化物半導体層２０と接する下層側にＳｉＯ2膜を配置すれば、酸化物半導体層２０の酸素欠乏を防止し得る。この後、ＴＦＴ１０１の特性（閾値電圧Ｖｔｈなど）を安定化させるために、ドライエアあるいは大気中で、例えば、２００℃～４００℃の温度で１～２時間の熱処理工程を行ってもよい。
　続いて、図４（ｃ）に示すように、保護層２６の上に、上部絶縁層２８を設ける。上部絶縁層２８は、例えば、平坦化膜であってもよい。上部絶縁層２８は、保護層２６上に、例えば塗布により形成される。上部絶縁層２８は、有機絶縁層であってもよく、例えばポジ型の感光性を有するアクリル系透明樹脂層であってもよい。このようにして、本実施形態の半導体装置が製造される。
　（第２の実施形態）
　以下、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えていればよく、アクティブマトリクス基板などの回路基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、イメージセンサ、電子機器などを広く含む。ここでは、アクティブマトリクス基板を例に説明する。アクティブマトリクス基板は、例えば、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードで表示を行う液晶表示装置に用いられる。あるいは、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）などの横電界モードで表示を行う液晶表示装置に用いられる。さらに、選択トランジスタを備える有機ＥＬ表示装置に用いられてもよい。
　図５は、本実施形態の半導体装置（アクティブマトリクス基板）１００１を例示する模式的な平面図である。
　半導体装置１００１は、表示領域（またはアクティブエリア）８００と、表示領域８００の周辺に位置する非表示領域９００とを有している。
　表示領域８００には、マトリクス状に配列された複数の画素領域と、第１の方向に延びる複数のゲート配線と、第２の方向に延びる複数のソース配線とが設けられている。ここでいう「画素領域」は、表示装置の画素に対応する領域である。
　非表示領域９００には、ソースドライバ回路、ゲートドライバ回路などの駆動回路７０、ソースバスラインおよびゲートバスラインなどの信号線を駆動回路７０に接続する端子部などが設けられる。本明細書では、駆動回路７０および端子部が設けられる領域９１０を「駆動回路領域」と呼ぶ。また、表示領域８００と駆動回路領域９２０との間に配置され、表示領域８００から駆動回路領域９２０まで延びる複数の配線Ｌが配置されている領域９２０を「配線領域」と呼ぶ。
　本実施形態では、表示領域８００において、各画素領域に配置される画素ＴＦＴとして、オフセット構造を有する酸化物半導体ＴＦＴを用いる。また、駆動回路領域９２０において、駆動回路７０を構成する駆動ＴＦＴとして、結晶質シリコンＴＦＴを用いる。
　図６Ａは、本実施形態の半導体装置１００１における酸化物半導体ＴＦＴ２０１（以下、「ＯＳ－ＴＦＴ」）と、結晶質シリコンＴＦＴ（以下、「ＰＳ－ＴＦＴ」）２０２とを示す断面図である。ここでは、図１と同様の構成要素に同じ参照符号を付し、詳しい説明を省略する。また、図６Ｂは、ＰＳ－ＴＦＴ２０２の平面図、図６Ｃは、ＯＳ－ＴＦＴ２０１を含む画素領域を例示する平面図である。また、図６Ｄは、図６ＣにおけるＡ－Ａ’線に沿った断面を示す拡大図である。
　図６Ａおよび図６Ｃに示すように、複数の画素領域のそれぞれは、ソース配線Ｓと、ゲート配線Ｇと、画素ＴＦＴであるＯＳ－ＴＦＴ２０１と、ＯＳ－ＴＦＴ２０１のドレイン電極２４に接続された画素電極４４とを備える。
　ＯＳ－ＴＦＴ２０１は、図１を参照しながら前述したオフセット構造を有している。ただし、副ゲート電極１２ｓ、１２ｄは、基板１０上に設けられた絶縁層３４上に配置されている点で、図１に示す構成と異なっている。絶縁層３４は、ＰＳ－ＴＦＴ２０１のゲート絶縁層として機能する。なお、基板１０の表面に下地層（ベースコート）１１が設けられていてもよい。
　ＯＳ－ＴＦＴ２０１のソース電極２２はソース配線Ｓに電気的に接続されている。主ゲート電極１６および副ゲート電極１２はゲート配線Ｇに電気的に接続されている。この例では、図６Ｄに示すように、副ゲート電極１２ｓ、１２ｄはゲート配線Ｇの下方まで延びており、基板１０の法線方向から見たとき、副ゲート電極１２ｓ、１２ｄとゲート配線Ｇとが重なる領域において、ゲート配線Ｇは、第１絶縁層１４に設けられた開口部内で副ゲート電極１２ｓ、１２ｄのそれぞれと接している。なお、ゲート配線Ｇと副ゲート電極１２とのコンタクト部の構造および配置は、図６Ｄに示す例に限定されない。例えば、副ゲート電極１２ｓ、１２ｄは、ゲート配線Ｇの下方で繋がっていてもよい。この場合には、１つのＯＳ－ＴＦＴ２０１に対し、ゲート配線Ｇと副ゲート電極１２とを接続するための開口部は１個でもよい。
　上部絶縁層２８上には、共通電極４０と、画素電極４４と、これらの電極の間に配置された誘電体層４２とが設けられている。画素電極４４は、画素領域ごとに分離している。画素電極４４は、誘電体層４２、上部絶縁層２８および保護層２６に形成された画素コンタクトホール内で、ＯＳ－ＴＦＴ２０１のドレイン電極２４に接続されている。
　図６Ａおよび図６Ｂに示すように、ＰＳ－ＴＦＴ２０２は、例えばトップゲート型のＴＦＴである。ＰＳ－ＴＦＴ２０２は、基板１０上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）３２と、結晶質シリコン半導体層３２を覆う絶縁層３４と、絶縁層３４上に設けられたゲート電極３６と、ソース電極３８と、ドレイン電極３９とを有している。絶縁層３４のうち結晶質シリコン半導体層３２とゲート電極３６との間に位置する部分は、ＰＳ－ＴＦＴ２０２のゲート絶縁層として機能する。本明細書では、絶縁層３４を「ＰＳ－ＴＦＴ用ゲート絶縁層」と呼ぶことがある。
　結晶質シリコン半導体層３２は、チャネル領域３２ｃと、活性領域の両側にそれぞれ位置するソース領域３２ｓおよびドレイン領域３２ｄとを有している。この例では、結晶質シリコン半導体層３２のうち、ＰＳ－ＴＦＴ用ゲート絶縁層３４を介してゲート電極３６と重なる部分がチャネル領域３２ｃとなる。チャネル領域３２ｃとソース領域３２ｓおよびドレイン領域３２ｄとの間に、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域３２ａを有していてもよい。ここでは、ＬＤＤ領域３２ａは、ゲート電極３６と重なっていないが、その一部または全体がＰＳ－ＴＦＴ用ゲート絶縁層３４を介してゲート電極３６と重なっていてもよい。
　ゲート電極３６は、ＯＳ－ＴＦＴ２０１の副ゲート電極１２ｓ、１２ｄと同一の導電膜（副ゲート用導電膜）を用いて形成されている。結晶質シリコン半導体層３２およびゲート電極３６の上には、ＯＳ－ＴＦＴ２０１の副ゲート絶縁層である第１絶縁層１４が延設されている。第１絶縁層１４は、ＯＳ－ＴＦＴ２０１の副ゲート絶縁層の一部であるとともに、ＰＳ－ＴＦＴ２０２の層間絶縁層である。なお、ここでいう「層間絶縁層」は、トップゲート型のＰＳ－ＴＦＴ２０２において、ゲート電極３６とソースおよびドレイン電極３８、３９との間に、ゲート電極３６と接するように配置された絶縁層を指す。
　ソース電極３８およびドレイン電極３９は、第１絶縁層１４上に、ＯＳ－ＴＦＴ２０１の主ゲート電極１６と同一の導電膜（主ゲート用導電膜）を用いて形成されている。ソース電極３８およびドレイン電極３９は、それぞれ、第１絶縁層１４に形成されたコンタクトホール１４ｓ、１４ｄ内で、ソース領域３２ｓおよびドレイン領域３２ｄに接続されている。
　ＰＳ－ＴＦＴ２０２の上には、ＰＳ－ＴＦＴ２０２を覆うように、第２絶縁層１８、保護層２６および上部絶縁層２８が延設されている。
　なお、本明細書では、ＯＳ－ＴＦＴ２０１を「第１薄膜トランジスタ」、ＯＳ－ＴＦＴ２０１のソース電極２２、ドレイン電極を、それぞれ、「第１ソース電極」、「第１ドレイン電極」と呼ぶことがある。同様に、ＰＳ－ＴＦＴ２０２を「第２薄膜トランジスタ」、ＰＳ－ＴＦＴ２０２のソース電極３８、ドレイン電極３９、ゲート電極３６を、それぞれ、「第２ソース電極」、「第２ドレイン電極」、「第２ゲート電極」と呼ぶことがある。
　本実施形態では、ＯＳ－ＴＦＴ２０１の副ゲート電極１２ｓ、１２ｄと、ＰＳ－ＴＦＴ２０２のゲート電極３６とは同じ層内に形成される。このため、ＯＳ－ＴＦＴ２０１の副ゲート絶縁層の一部となる第１絶縁層１４は、ＰＳ－ＴＦＴ２０２において層間絶縁層として機能する。なお、本明細書において、「同じ層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　前述の実施形態と同様に、ＯＳ－ＴＦＴ２０１のオフセット領域３０ｓ、３０ｄに対応するように副ゲート電極１２ｓ、１２ｄが配置されているので、オフセット構造に起因するオン電流の低下を抑制できる。また、副ゲート電極１２ｓ、１２ｄとＰＳ－ＴＦＴ２０２のゲート電極３６とを同じ層内に形成することにより、製造工程を簡略化できる。
　図７（ａ）は、酸化物半導体ＴＦＴ９０１と結晶質シリコンＴＦＴ９０２とを同一基板に備える比較例の半導体装置３０００を示す断面図である。
　比較例の半導体装置３０００では、酸化物半導体ＴＦＴ９０１は、オフセット構造を有するボトムゲート型のＴＦＴであり、副ゲート電極を有していない点で、図６に示すＯＳ－ＴＦＴ２０１と異なっている。結晶質シリコンＴＦＴ９０２は、図６に示すＰＳ－ＴＦＴ２０２と同様の構成を有するトップゲート型のＴＦＴである。図７（ａ）では、簡単のため、図６と同様の構成要素には同じ参照符号を付している。
　半導体装置３０００では、酸化物半導体ＴＦＴ９０１および結晶質シリコンＴＦＴ９０２のゲート電極１６、３６は同じ層（ゲート配線層）内に形成されている。また、酸化物半導体ＴＦＴ９０１と結晶質シリコンＴＦＴ９０２のソースおよびドレイン電極２２、２４、３８、３９は同じ層（ソース配線層）内に形成されている。なお、このように、結晶質シリコンＴＦＴおよび酸化物半導体ＴＦＴのゲート電極を同じ層内に形成し、結晶質シリコンＴＦＴおよび酸化物半導体ＴＦＴのソース・ドレイン電極を同じ層内に形成する構成は、例えば特開２０１０－３９１０号公報に開示されている。
　比較例の半導体装置３０００では、第２絶縁層１８は、酸化物半導体ＴＦＴ９０１のゲート絶縁層（本実施形態の主ゲート絶縁層に相当）として機能するとともに、結晶質シリコンＴＦＴ９０２の層間絶縁層として機能する。しかしながら、結晶質シリコンＴＦＴ９０２の層間絶縁層には、ゲート・ソース間の寄生容量を低減するために厚膜化が求められるが、酸化物半導体ＴＦＴ９０１のゲート絶縁層には、酸化物半導体ＴＦＴ９０１の駆動能力を向上するため、薄膜化が求められる。従って、両方のＴＦＴが所望の特性を有し得るように、第２絶縁層１８の厚さを設定することは困難である。さらに、酸化物半導体ＴＦＴ９０１の信頼性を確保するため、ゲート絶縁層には水素含有率の低い絶縁膜を用いることが好ましいが、これは結晶質シリコンＴＦＴ９０２の層間絶縁層に求められる性質とは異なっている。
　これに対し、本実施形態の半導体装置１００１では、ＰＳ－ＴＦＴ２０２の層間絶縁層となる第１絶縁層１４と、ＯＳ－ＴＦＴ２０１の主ゲート絶縁層となる第２絶縁層１８とは、別個の層内に形成される。従って、ＰＳ－ＴＦＴ２０２の層間絶縁層およびＯＳ－ＴＦＴ２０１の主ゲート絶縁層の厚さ、材料などの条件を、各ＴＦＴの用途に応じて、独立して最適化することが可能である。この結果、ＯＳ－ＴＦＴ２０１およびＰＳ－ＴＦＴ２０２の信頼性および特性を両立することが可能になる。
　ＰＳ－ＴＦＴ２０２の層間絶縁層として、水素を供給可能な水素供与性の層を用いてもよい。これにより、層間絶縁層形成後に行う加熱処理において、水素供与性の層から結晶質シリコン半導体層に水素を供給することができるので、結晶質シリコン半導体層に生じる結晶欠陥を低減することができる。層間絶縁層は、例えば窒化珪素を主として含む窒化珪素（ＳｉＮｘ）層、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ）層、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）を原料としてＣＶＤ法で形成されたＳｉＯ2膜（ＴＥＯＳ膜）、またはこれらの積層膜であってもよい。ＰＳ－ＴＦＴ２０２の層間絶縁層の好適な厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。
　一方、ＯＳ－ＴＦＴ２０１の主ゲート絶縁層として、酸素を供給可能な酸素供与性の層を用いてもよい。例えば酸化珪素を主として含む酸化珪素（ＳｉＯｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ）層などであってもよい。これにより、酸素供与性の層から酸化物半導体層２０に酸素が供給されるので、酸化物半導体層２０に生じる酸素欠損を低減することが可能になる。従って、ＯＳ－ＴＦＴ２０１の信頼性を高めることができる。なお、酸素供与性の層としてＳｉＯｘ層を用いると、酸化物半導体層２０との界面に良好なチャネル界面を形成できるので、ＯＳ－ＴＦＴ２０１の信頼性をさらに向上できる。ＯＳ－ＴＦＴ２０１の主ゲート絶縁層の好適な厚さは、例えば２００ｎｍ以上５００ｎｍ以下である。
　さらに、本実施形態によると、図５に示した配線領域９１０の面積を縮小できるという利点もある。
　図７（ｂ）は、比較例の半導体装置３０００における配線領域、図７（ｃ）は、本実施形態の半導体装置１００１における配線領域９１０の一部を模式的に示す断面図である。図７（ｂ）および図７（ｃ）は、図５に示すＡ－Ａ’線に沿った断面に相当する。
　比較例１の半導体装置３０００では、信号線として使用される配線層（メタル層）はゲート配線層およびソース配線層の２層である。従って、配線領域９１０では、図７（ｂ）から分かるように、基板１０の法線方向から見て、ソース配線層内の配線Ｌｓと、ゲート配線層内の配線Ｌｇとが交互に配列される（２層配線）。これに対し、本実施形態では、図７（ｃ）に示すように、基板１０の法線方向から見て、ＯＳ－ＴＦＴ２０１の副ゲート電極１２と同じ層（副ゲート配線層）内の配線Ｌｇ１と、ＯＳ－ＴＦＴ２０１の主ゲート電極１６と同じ層（主ゲート配線層）内の配線Ｌｇ２と、ＯＳ－ＴＦＴ２０１のソース電極２２と同じ層（ソース配線層）内の配線Ｌｓとの３層を交互に配列させることができる（３層配線）。従って、２層配線よりも、配線領域９１０を縮小でき、かつ、配線間の容量も低減できる。
　本実施形態では、ＯＳ－ＴＦＴ２０１およびＰＳ－ＴＦＴ２０２が同一基板上に形成されていればよく、各ＴＦＴの用途は特に限定されない。ただし、ＯＳ－ＴＦＴ２０１を画素ＴＦＴ、ＰＳ－ＴＦＴ２０２を駆動ＴＦＴとして用いると、次のような利点がある。
　ＯＳ－ＴＦＴ２０１のオフリーク電流は、例えば多結晶シリコンＴＦＴの（１／１０００）と小さい。このため、ＯＳ－ＴＦＴ２０１を画素ＴＦＴとして機能させると、消費電力を低減できる。また、酸化物半導体層２０は、コンタクトホールを介さずに、ソース電極２２およびドレイン電極２４と接続可能である。従って、例えば結晶質シリコンＴＦＴを画素ＴＦＴとして用いる場合と比べて、コンタクトホール部の面積を縮小できるので、開口率を高めることができる。一方、ＰＳ－ＴＦＴ２０２は高い移動度を有するので、回路面積を縮小できる。
　続いて、本実施形態の半導体装置１００１の製造方法を説明する。
　図８（ａ）～（ｄ）および図９（ａ）～（ｃ）は、半導体装置１００１の製造方法の一例を説明するための工程断面図である。
　まず、基板１０上に、下地層１１を形成する。次いで、駆動回路領域９２０において、下地層１１上に島状の結晶質シリコン半導体層（ここではポリシリコン層）３２を形成する。結晶質シリコン半導体層３２の厚さは、例えば３０ｎｍ以上７０ｎｍ以下であってもよい。
　基板１０として、ガラス基板、樹脂板または樹脂フィルムなどの種々の基板を用いることができる。下地層１１は、特に限定しないが、例えば窒化珪素（ＳｉＮｘ）膜を下層、酸化珪素（ＳｉＯｘ）膜を上層とする積層膜を形成してもよい。結晶質シリコン半導体層３２は、例えば、非晶質シリコン（ａ－Ｓｉ）膜を形成して結晶化させ、得られた結晶質シリコン膜をパターニングすることによって形成される。ａ－Ｓｉ膜の形成は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法などの公知の方法で行うことができる。ａ－Ｓｉ膜の結晶化は、例えばａ－Ｓｉ膜にエキシマレーザーアニール法で行ってもよい。
　次に、図８（ｂ）に示すように、結晶質シリコン半導体層３２を覆うようにＰＳ－ＴＦＴ用ゲート絶縁層（厚さ：例えば５０ｎｍ以上１３０ｎｍ以下）３４を形成する。ＰＳ－ＴＦＴ用ゲート絶縁層３４は、特に限定しないが、例えばＳｉＮｘ膜である。ここでは、ＰＳ－ＴＦＴ用ゲート絶縁層３４を、表示領域８００にも延設する。
　続いて、副ゲート用導電膜を形成した後、これをパターニングする。これにより、駆動回路領域９２０において、ＰＳ－ＴＦＴ用ゲート絶縁層３４を介して結晶質シリコン半導体層３２の一部と重なるようにゲート電極３６を設けるとともに、表示領域８００において、副ゲート電極１２ｓ、１２ｄを設ける。副ゲート用導電膜の材料、厚さなどは、前述の実施形態と同様であってもよい。ここでは、例えばＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　この後、ゲート電極３６をドーピングマスクとして結晶質シリコン半導体層３２に不純物を注入し、第１不純物注入領域を形成する（第１の不純物ドーピン工程）。次いで、不図示のレジストマスクを形成し、これをドーピングマスクとして用いて、第１不純物注入領域の一部に不純物をさらに注入し、ソース領域３２ｓおよびドレイン領域３２ｄを形成する（第２の不純物ドーピング工程）。第１不純物注入領域のうち２回目の不純物ドーピング工程で不純物が注入されなかった領域がＬＤＤ領域３２ａとなる。また、結晶質シリコン半導体層３２のうち２回の不純物ドーピング工程でいずれも不純物が注入されなかった領域が活性領域（チャネル領域）３２ｃとなる。なお、上述した第１の不純物ドーピング工程のみを行い、ＬＤＤ領域を形成しなくてもよい。
　続いて、図８（ｃ）に示すように、ゲート電極３６および副ゲート電極１２ｓ、１２ｄを覆う第１絶縁層１４を形成する。第１絶縁層１４の材料および厚さなどは、前述した実施形態と同様であってもよい。第１絶縁層１４として、ＳｉＮｘ膜を形成してもよい。また、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）を原料としてＣＶＤ法によってＳｉＯ2膜（ＴＥＯＳ膜）を形成してもよい。あるいは、ＳｉＮｘ膜およびＴＥＯＳ膜の積層膜を形成してもよい。ここでは、ゲート電極３６側から、ＴＥＯＳ膜（厚さ：例えば７００ｍ）、ＳｉＮｘ膜（厚さ：例えば３００ｎｍ）およびＴＥＯＳ膜（厚さ：例えば１００ｎｍ）をこの順で積み重ねた積層膜を用いる。第１絶縁層１４は、ＰＳ－ＴＦＴの層間絶縁層として、かつ、ＯＳ－ＴＦＴの副ゲート絶縁層の一部として機能する。なお、第１絶縁層１４は、ＯＳ－ＴＦＴの酸化物半導体層とは接触しないので、第１絶縁層１４が水素含有率の比較的高い層であっても構わない。
　次に、ＰＳ－ＴＦＴ用ゲート絶縁層３４および第１絶縁層１４に、結晶質シリコン半導体層３２のソース領域３２ｓおよびドレイン領域３２ｄにそれぞれ達するコンタクトホール１４ｓ、１４ｓを形成する。
　この後、第１絶縁層１４上およびコンタクトホール内に導電膜（主ゲート用導電膜）を形成し、これをパターニングする。これにより、駆動回路領域９２０において、コンタクトホール１４ｓ内でソース領域３２ｓに接するソース電極３８、コンタクトホール１４ｄ内でドレイン領域３２ｄに接するドレイン電極３９を形成するとともに、表示領域８００において、ゲート電極１６を形成する。このようにして、駆動ＴＦＴであるＰＳ－ＴＦＴ２０２が製造される。
　主ゲート用導電膜の材料、厚さなどは、前述の実施形態と同様であってもよい。ここでは、例えばＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　次いで、図８（ｄ）に示すように、ＰＳ－ＴＦＴ２０２のソース電極３８およびドレイン電極３９と、ＯＳ－ＴＦＴのゲート電極１６とを覆うように、第２絶縁層１８を形成する。第２絶縁層１８は、ＯＳ－ＴＦＴの主ゲート絶縁層として機能する。第２絶縁層１８の形成方法、材料、厚さなどは、前述の実施形態と同様であってもよい。
　続いて、図９（ａ）に示すように、第２絶縁層１８の上に、島状の酸化物半導体層２０を形成した後、酸化物半導体層２０と接するようにソース電極２２およびドレイン電極２４を形成する。酸化物半導体層２０、ソース電極２２およびドレイン電極２４の形成方法、材料、厚さなどは前述の実施形態と同様である。このようにして、画素ＴＦＴであるＯＳ－ＴＦＴ２０１が製造される。
　次いで、図９（ｂ）に示すように、ＰＥ－ＴＦＴ２０２およびＯＳ－ＴＦＴ２０１を覆う保護層２６および上部絶縁層２８を形成する。これらの形成方法、材料、厚さなどは前述の実施形態と同様である。
　続いて、図９（ｃ）に示すように、上部絶縁層２８上に共通電極４０を形成する。共通電極４０は、ＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などの透明導電膜を用いて形成され得る。共通電極４０は、例えばＯＳ－ＴＦＴ２０１上に位置する領域を除き、表示領域８００の略全体に形成されていてもよい。
　次いで、上部絶縁層２８上に、共通電極４０を覆うように、誘電体層４２を形成する。誘電体層４２として、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。
　この後、フォトリソグラフィによって、誘電体層４２、保護層２６および上部絶縁層２８に、ＯＳ－ＴＦＴ２０１のドレイン電極２４を露出する開口（画素コンタクトホール）を形成する。続いて、上部絶縁層２８上および画素コンタクトホール内に、画素コンタクトホール内でドレイン電極２４と接する画素電極４４を形成する。画素電極４４は、ＩＴＯ膜、ＩＺＯ膜、ＺｎＯ膜などの透明導電膜を用いて形成され得る。図示していないが、画素電極４４にスリット状の開口を設けるなど、画素電極４４の平面パターンの変更により、ＦＦＳモードやＩＰＳモードに表示装置に対応可能となる。このようにして、本実施形態の半導体装置１００１が得られる。
　画素電極４４の少なくとも一部は、誘電体層４２を介して共通電極４０と重なるように配置されてもよい。これにより、画素電極４４と共通電極４０とが誘電体層４２を介して重なる部分に容量が形成される。この容量は補助容量として機能する。補助容量の誘電体層となる誘電体層４２の材料および厚さ、容量を形成する部分の面積などを適宜調整することにより、所望の容量を有する補助容量が得られる。このため、画素内に、例えばソース配線と同じ金属膜などを利用して補助容量を別途形成する必要がない。従って、金属膜を用いた補助容量の形成による開口率の低下を抑制できる。
　なお、共通電極４０および誘電体層４２を設けず、上部絶縁層２８上に画素電極４４を形成してもよい。このような半導体装置は、ＶＡモードの表示装置にも適用できる。
　本実施形態の半導体装置１００１は、オフセット構造を有していない他のＯＳ－ＴＦＴをさらに備えていてもよい。他のＯＳ－ＴＦＴは、オフセット構造を有しておらず、かつ、副ゲート電極を有していない点以外は、ＯＳ－ＴＦＴ２０１と同じ構成を有していてもよい。
　図１０（ａ）および（ｂ）は、オフセット構造を有していないＯＳ－ＴＦＴ２０３を例示する断面図および平面図である。簡単のため、ＯＳ－ＴＦＴ２０１と同じ構成要素には同じ参照符号を付している。ＯＳ－ＴＦＴ２０３は、例えば画素ＴＦＴであり、ＯＳ－ＴＦＴ２０１およびＰＥ－ＴＦＴ２０２は、例えば回路ＴＦＴである。
　図１０に示すように、ゲート電極１６は、第２絶縁層１８を介して酸化物半導体層２０のチャネル形成領域全体と重なるように配置されている。ＯＳ－ＴＦＴ２０３と基板１０との間には、ＰＳ－ＴＦＴ２０２のゲート電極３６と同じ導電膜を用いて形成された遮光層４６が配置されている。これにより、ＯＳ－ＴＦＴ２０３のゲート電極１６を遮光層として機能させる場合よりも、ゲート電極１６のチャネル長方向の幅を小さくできる。従って、酸化物半導体層２０へのバックライト光の影響を抑えつつ、ソースおよびドレイン電極２２、２４と遮光層との間で生じる寄生容量を低減できる。この例では、酸化物半導体層２０のソース側の端部（ソースコンタクト領域）の少なくとも一部、およびドレイン側の端部（ドレインコンタクト領域）の少なくとも一部は、ゲート電極１６で遮光されず、遮光層４６で遮光されている。なお、遮光層４６は、酸化物半導体層２０のうちゲート電極１６で遮光されない領域を覆うように配置されていればよく、酸化物半導体層２０の全体を覆っていなくてもよい。
　（第３の実施形態）
　以下、本発明による半導体装置の第３の実施形態を、表示装置のアクティブマトリクス基板を例に説明する。
　図１１は、本実施形態の半導体装置１００２におけるＯＳ－ＴＦＴ３０１と、ＰＳ－ＴＴ３０２とを示す断面図である。
　前述の実施形態では、ＰＳ－ＴＦＴ２０２のソースおよびドレイン電極３８、３９を、ＯＳ－ＴＦＴ２０１の主ゲート電極１６と同じ層（主ゲート配線層）内に形成したが、本実施形態では、ＯＳ－ＴＦＴ３０１のソースおよびドレイン電極２２、２４と同じ層（ソース配線層）内に形成する。その他の構成は、図６を参照しながら前述した半導体装置１００１と同様である。図６と同様の構成要素には同じ参照符号を付し、説明を省略する。
　本実施形態でも、第２の実施形態と同様に、ＰＳ－ＴＦＴ３０２の層間絶縁層となる第１絶縁層１４と、ＯＳ－ＴＦＴ３０１の主ゲート絶縁層となる第２絶縁層１８とが別層に形成されるので、これらの層の材料、厚さなどを独立して最適化できる。従って、高い信頼性と良好なＴＦＴ特性とを実現できる。
　半導体装置１００２は、図８および図９を参照しながら前述した半導体装置１００１の製造方法と同様の方法で形成され得る。図１２（ａ）～（ｃ）を用いて、半導体装置１００２の製造方法を説明する。以下の説明では、半導体装置１００１と同様の工程を省略する。また、半導体装置１００２の各構成要素の形成方法、材料、厚さなども、半導体装置１００１と同様であるため、説明を省略する。
　まず、前述の実施形態と同様の方法で、基板１０上に、下地層１１、結晶質シリコン半導体層３２、絶縁層３４、ゲート電極１６、副ゲート電極１２ｓ、１２ｄおよび第１絶縁層１４を形成する。
　次いで、図１２（ａ）に示すように、表示領域８００において、第１絶縁層１４上に、ゲート電極１６を形成する。
　続いて、図１２（ｂ）に示すように、第１絶縁層１４およびゲート電極１６を覆うように第２絶縁層１８を形成する。この後、表示領域８００において、酸化物半導体層２０を形成する。駆動回路領域９２０においては、結晶質シリコン半導体層３２のソース領域３２ｓおよびドレイン領域３２ｄにそれぞれ達するコンタクトホール１８ｓ、１８ｄを形成する。
　この後、図１２（ｃ）に示すように、ソース用導電膜を形成し、これをパターニングすることにより、酸化物半導体層２０に接するソース電極２２およびドレイン電極２４を形成するとともに、コンタクトホール１８ｓ、１８ｄ内で結晶質シリコン半導体層３２と接するソース電極３８およびドレイン電極３９を形成する。続いて、図示しないが、保護層２６、上部絶縁層２８、共通電極４０、誘電体層４２および画素電極４４を形成し、半導体装置１００２を得る。
　本発明の半導体装置の実施形態は、上述した第１から第３の実施形態に限定されない。
　例えば、上記の実施形態では、ＰＳ－ＴＦＴ２０２、３０２はいずれもＬＤＤ構造を有しているが、ＬＤＤ領域がゲート電極と重なるＧＯＬＤ（Ｇａｔｅ－Ｏｖｅｒｌａｐｐｅｄ　ＬＤＤ）構造を有していてもよい。あるいは、ＬＤＤ領域を有していなくてもよい（シングルドレイン構造）。必要に応じて、結晶質シリコン半導体層３２に、しきい値電圧制御のためのチャネルドーピングを行なってもよい。
　上記実施形態におけるＯＳ－ＴＦＴおよびＰＳ－ＴＦＴの用途や形成される領域は、上記の用途や領域に限定されない。複数のＴＦＴを備えた装置において、各ＴＦＴに要求される特性に応じて、活性層の異なる２種類のＴＦＴを使い分けられればよい。例えば、ＯＳ－ＴＦＴ２０１、３０１は、画素ＴＦＴとして用いられるだけでなく、駆動回路を構成する回路素子として用いられてもよい。
　本発明の実施形態は、複数の薄膜トランジスタを備えた装置や電子機器に広く適用可能である。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、放射線検出器、イメージセンサ等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに適用され得る。
　１０　　基板
　１１　　下地層
　１２、１２ｓ、１２ｄ　　副ゲート電極
　１４　　第１絶縁層
　１６　　主ゲート電極
　１８　　第２絶縁層
　２０　　酸化物半導体層
　２０ｇ　　ゲート対向領域
　２０ｓ　　ソースコンタクト領域
　２０ｄ　　ドレインコンタクト領域
　２０ｃ　　チャネル形成領域
　２２　　ソース電極
　２４　　ドレイン電極
　２６　　保護層
　２８　　上部絶縁層
　３０、３０ｓ、３０ｄ　　オフセット領域
　３２　　結晶質シリコン半導体層
　３４　　第３絶縁層
　３６　　結晶質シリコンＴＦＴのゲート電極
　３８　　結晶質シリコンＴＦＴのソース電極
　３９　　結晶質シリコンＴＦＴのドレイン電極
　４０　　共通電極
　４２　　誘電体層
　４４　　画素電極
　１０１、２０１、３０１　　酸化物半導体ＴＦＴ
　２０２、３０２　　結晶質シリコンＴＦＴ
　１００１、１００２　　半導体装置

Claims (18)

  1. 　基板と、前記基板上に設けられた第１薄膜トランジスタとを備えた半導体装置であって、前記第１薄膜トランジスタは、
    　少なくとも１つの副ゲート電極と、
    　前記副ゲート電極を覆う第１絶縁層と、
    　前記第１絶縁層上に形成された主ゲート電極と、
    　前記主ゲート電極を覆う第２絶縁層と、
    　前記第２絶縁層を介して前記主ゲート電極に部分的に重なるように配置された酸化物半導体層であって、第１層と、前記第１層上に設けられ、前記第１層よりもバンドギャップの大きい第２層とを含む積層構造を有する、酸化物半導体層と、
    　前記酸化物半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と
    を有し、
    　前記酸化物半導体層は、
    　　基板法線方向から見たときに、前記主ゲート電極と重なるゲート対向領域と、
    　　前記第１ソース電極と接するソースコンタクト領域と、
    　　前記第１ドレイン電極と接するドレインコンタクト領域と、
    　　前記ゲート対向領域と前記ソースコンタクト領域との間、および、前記ゲート対向領域と前記ドレインコンタクト領域との間の少なくとも一方に設けられたオフセット領域とを含み、
    　前記オフセット領域の少なくとも一部は、前記第１絶縁層および前記第２絶縁層を介して前記副ゲート電極と重なっている、半導体装置。
  2. 　前記基板の法線方向から見たときに、前記オフセット領域は、前記ゲート対向領域に隣接して設けられ、かつ、前記主ゲート電極、前記第１ソース電極および前記第１ドレイン電極のいずれとも重なっていない、請求項１に記載の半導体装置。
  3. 　前記オフセット領域は、前記ゲート対向領域と前記ソースコンタクト領域との間に配置されたソース側オフセット領域と、前記ゲート対向領域と前記ドレインコンタクト領域との間に配置されたドレイン側オフセット領域とを含み、
    　前記副ゲート電極は、前記第１絶縁層および前記第２絶縁層を介して、前記ソース側オフセット領域の少なくとも一部と重なるソース側副ゲート電極と、前記ドレイン側オフセット領域の少なくとも一部と重なるドレイン側副ゲート電極とを含み、
    　前記基板の法線方向から見たときに、前記ソース側副ゲート電極と前記ドレイン側副ゲート電極とは、前記主ゲート電極の下方において離間して配置されている、請求項１または２に記載の半導体装置。
  4. 　前記基板の法線方向から見たときに、前記副ゲート電極は、前記第１ソース電極および前記第１ドレイン電極のいずれか一方と重なっており、前記副ゲート電極のうち前記第１ソース電極または前記第１ドレイン電極と重なる部分のチャネル長方向の長さは０μｍ以上１μｍ以下である、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記基板の法線方向から見たときに、前記副ゲート電極は、前記主ゲート電極の前記第１ソース電極側の端部および前記第１ドレイン電極側の端部のいずれか一方と重なっており、前記副ゲート電極のうち、前記主ゲート電極の前記第１ソース電極側の端部または前記第１ドレイン電極側の端部と重なる部分のチャネル長方向の長さは０μｍ以上１μｍ以下である、請求項１から４のいずれかに記載の半導体装置。
  6. 　前記基板に支持された第２薄膜トランジスタをさらに備え、
    　前記第２薄膜トランジスタは、
    　　結晶質シリコンを主として含む結晶質シリコン半導体層と、
    　　前記結晶質シリコン半導体層を覆う第３絶縁層と、
    　　前記第３絶縁層上に、前記第３絶縁層を介して前記結晶質シリコン半導体層の少なくとも一部と重なるように配置された第２ゲート電極と、
    　　前記結晶質シリコン半導体層と電気的に接続された第２ソース電極および第２ドレイン電極と
    を有し、
    　前記第１薄膜トランジスタの前記主ゲート電極と前記第２薄膜トランジスタの前記第２ゲート電極とは異なる層に設けられている、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記第２薄膜トランジスタの前記第２ゲート電極と、前記第１薄膜トランジスタの前記副ゲート電極とは同じ層内に形成されており、
    　前記第１絶縁層は、前記第２薄膜トランジスタの前記第２ゲート電極上まで延設されている、請求項６に記載の半導体装置。
  8. 　前記第２薄膜トランジスタの前記第２ソース電極および前記第２ドレイン電極は、前記第１薄膜トランジスタの前記主ゲート電極と同じ層内に形成されており、
    　前記第２ソース電極および前記第２ドレイン電極は、前記第１絶縁層および前記第３絶縁層に形成されたコンタクトホール内で、前記結晶質シリコン半導体層と接している、請求項７に記載の半導体装置。
  9. 　前記第２薄膜トランジスタの前記第２ソース電極および前記第２ドレイン電極は、前記第１薄膜トランジスタの前記第１ソース電極および前記第２ソース電極と同じ層内に形成されており、
    　前記第２ソース電極および前記第２ドレイン電極は、前記第２絶縁層、前記第１絶縁層および前記第３絶縁層に形成されたコンタクトホール内で、前記結晶質シリコン半導体層と接している、請求項７に記載の半導体装置。
  10. 　複数の画素を有する表示領域と、前記表示領域以外の領域に設けられ、駆動回路を有する駆動回路領域とをさらに備え、
    　前記第１薄膜トランジスタは、前記表示領域の各画素に配置されており、
    　前記第２薄膜トランジスタは、前記駆動回路領域において、前記駆動回路を構成している、請求項６から９のいずれかに記載の半導体装置。
  11. 　前記第１薄膜トランジスタはチャネルエッチ構造を有する請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記酸化物半導体層は結晶質部分を含む請求項１２に記載の半導体装置。
  14. 　酸化物半導体層を活性層とする第１薄膜トランジスタと、結晶質シリコン半導体層を活性層とする第２薄膜トランジスタとを備える半導体装置の製造方法であって、
    　基板上に、結晶質シリコン半導体層を形成する工程（Ａ）と、
    　前記結晶質シリコン半導体層の上に、第３絶縁層を形成する工程（Ｂ）と、
    　前記第３絶縁層上に副ゲート用導電膜を形成し、これをパターニングすることにより、前記第２薄膜トランジスタのゲート電極および前記第１薄膜トランジスタの副ゲート電極を形成する工程（Ｃ）と、
    　前記第２薄膜トランジスタの前記ゲート電極および前記第１薄膜トランジスタの前記副ゲート電極を覆う第１絶縁層を形成し、前記第３絶縁層および前記第１絶縁層に前記結晶質シリコン半導体層の一部を露出するソースコンタクトホールおよびドレインコンタクトホールを形成する工程（Ｄ）と、
    　前記第１絶縁層上、前記ソースコンタクトホール内および前記ドレインコンタクトホール内に主ゲート用導電膜を形成し、これをパターニングすることにより、前記第２薄膜トランジスタのソースおよびドレイン電極と前記第１薄膜トランジスタの主ゲート電極とを形成する工程であって、前記第２薄膜トランジスタのソースおよびドレイン電極は、それぞれ、前記ソースコンタクトホールおよび前記ドレインコンタクトホール内で前記結晶質シリコン半導体層と接する、工程と、
    　前記第２薄膜トランジスタの前記ソースおよびドレイン電極と前記第１薄膜トランジスタの前記主ゲート電極とを覆う第２絶縁層を形成する工程（Ｅ）と、
    　前記第２絶縁層上に、前記第２絶縁層を介して前記主ゲート電極と部分的に重なるように酸化物半導体層を形成する工程であって、前記酸化物半導体層は、第１層と、前記第１層上に配置され、前記第１層よりもバンドギャップの大きい第２層とを含む積層構造を有する、工程（Ｆ）と、
    　前記酸化物半導体層の一部と接するように、前記第１薄膜トランジスタのソース電極を形成し、前記酸化物半導体層の他の一部と接するように、前記第１薄膜トランジスタのドレイン電極を形成する工程（Ｇ）と
    を包含し、
    　基板法線方向から見たときに、前記酸化物半導体層のうち前記主ゲート電極と重なる部分をゲート対向領域、前記ソース電極と接する部分をソースコンタクト領域、前記ドレイン電極と接する部分をドレインコンタクト領域とすると、前記酸化物半導体層は、前記ゲート対向領域と前記ソースコンタクト領域との間、および、前記ゲート対向領域と前記ドレインコンタクト領域との間の少なくとも一方に設けられたオフセット領域を含み、前記オフセット領域の少なくとも一部は、前記第１絶縁層および前記第２絶縁層を介して前記副ゲート電極と重なっている、半導体装置の製造方法。
  15. 　酸化物半導体層を活性層とする第１薄膜トランジスタと、結晶質シリコン半導体層を活性層とする第２薄膜トランジスタとを備える半導体装置の製造方法であって、
    　基板上に、結晶質シリコン半導体層を形成する工程（Ａ）と、
    　前記結晶質シリコン半導体層の上に、第３絶縁層を形成する工程（Ｂ）と、
    　前記第３絶縁層上に副ゲート用導電膜を形成し、これをパターニングすることにより、前記第２薄膜トランジスタのゲート電極および前記第１薄膜トランジスタの副ゲート電極を形成する工程（Ｃ）と、
    　前記第２薄膜トランジスタの前記ゲート電極および前記第１薄膜トランジスタの前記副ゲート電極を覆う第１絶縁層を形成する工程（Ｄ）と、
    　前記第１絶縁層上に主ゲート用導電膜を形成し、これをパターニングすることにより、前記第１薄膜トランジスタの主ゲート電極を形成する工程と、
    　前記第１薄膜トランジスタの前記主ゲート電極を覆う第２絶縁層を形成する工程（Ｅ）と、
    　前記第３絶縁層、前記第１絶縁層および前記第２絶縁層に、前記結晶質シリコン半導体層の一部を露出するソースコンタクトホールおよびドレインコンタクトホールを形成する工程（Ｆ）と、
    　前記第２絶縁層上に、前記第２絶縁層を介して前記主ゲート電極と部分的に重なるように、前記第１薄膜トランジスタの活性層となる酸化物半導体層を形成する工程であって、前記酸化物半導体層は、第１層と、前記第１層上に配置され、前記第１層よりもバンドギャップの大きい第２層とを含む積層構造を有する、工程（Ｇ）と、
    　前記第２絶縁層上、前記酸化物半導体層上、前記ソースコンタクトホール内および前記ドレインコンタクトホール内にソース用導電膜を形成し、これをパターニングすることにより、前記酸化物半導体層の一部と接する前記第１薄膜トランジスタのソース電極、前記酸化物半導体層の他の一部と接する前記第１薄膜トランジスタのドレイン電極、前記ソースコンタクトホール内で前記結晶質シリコン半導体層の一部と接する前記第２薄膜トランジスタのソース電極、前記ドレインコンタクトホール内で前記結晶質シリコン半導体層の他の一部と接する前記第２薄膜トランジスタのドレイン電極を形成する工程（Ｈ）と
    を包含し、
    　基板法線方向から見たときに、前記酸化物半導体層のうち前記主ゲート電極と重なる部分をゲート対向領域、前記ソース電極と接する部分をソースコンタクト領域、前記ドレイン電極と接する部分をドレインコンタクト領域とすると、前記酸化物半導体層は、前記ゲート対向領域と前記ソースコンタクト領域との間、および、前記ゲート対向領域と前記ドレインコンタクト領域との間の少なくとも一方に設けられたオフセット領域を含み、前記オフセット領域の少なくとも一部は、前記第１絶縁層および前記第２絶縁層を介して前記副ゲート電極と重なっている、半導体装置の製造方法。
  16. 　前記第１薄膜トランジスタはチャネルエッチ構造を有する請求項１４または１５に記載の半導体装置の製造方法。
  17. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１４から１６のいずれかに記載の半導体装置の製造方法。
  18. 　前記酸化物半導体層は結晶質部分を含む請求項１７に記載の半導体装置の製造方法。
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