JP4141309B2

JP4141309B2 - 半導体装置およびその製造方法

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Publication number: JP4141309B2
Application number: JP2003110059A
Authority: JP
Inventors: 宏人吉岡; 利典杉原; 達也藤田; 雅司川崎; 英男大野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-04-15
Filing date: 2003-04-15
Publication date: 2008-08-27
Anticipated expiration: 2023-04-15
Also published as: JP2004319673A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関している。
【０００２】
【従来の技術】
近年、禁制帯幅（バンドギャップ）が広い直接遷移型の半導体である酸化亜鉛（ＺｎＯ）をはじめとするＩＩ族酸化物やそのようなＩＩ族酸化物を主成分とした化合物半導体は、トランジスタや発光素子などの半導体装置に用いる材料として注目されている。
【０００３】
半導体装置に適用可能な酸化亜鉛については、酸化亜鉛を半導体装置に用いた場合に酸化亜鉛が機能を発現するかを確認したり、その機能を向上させるために酸化亜鉛の材料レベルの開発を行ったり、または酸化亜鉛の成膜方法を開発するなどの種々の基礎的な研究開発が行われている。
【０００４】
特許文献１には、任意の元素をドープした酸化亜鉛薄膜をより高品質で作製する方法が開示されている。この方法では、サファイヤやガラスなどの基板上にバッファ層を形成し、その上に低温で酸化亜鉛薄膜を形成する。
【０００５】
また、特許文献２は、酸化亜鉛を用いて形成されたチャネル層を有する透明な電界効果トランジスタを開示している。
【０００６】
【特許文献１】
特開２００２−３３４８７４号公報
【特許文献２】
特開２００２−３１９６８２号公報
【０００７】
【発明が解決しようとする課題】
上記のいずれの特許文献も、トランジスタや発光素子などの半導体装置に適用可能な酸化亜鉛の成膜方法や酸化亜鉛の特定の機能を記載しており、酸化亜鉛を用いた半導体装置自体の作製プロセスについて詳細に記述していなない。
【０００８】
一方、酸化亜鉛を用いて形成された半導体層を有する電界効果型トランジスタは、半導体層のバンドギャップが可視光帯域の光エネルギよりも大きく、可視光を吸収しないため、光の照射を受けてもオフリーク電流は増大しないという利点を有する。そのため、このようなトランジスタは種々の半導体装置に好適に適用され得る。
【０００９】
酸化亜鉛の半導体層を用いてトランジスタを形成する場合、半導体層とゲート絶縁層との界面を適切に制御することが重要な課題の一つである。これは、酸化亜鉛以外の半導体層を用いてトランジスタを形成する場合にも重要な課題である。半導体層とゲート絶縁層との界面またはその近傍における電子状態を適切に制御できれば、しきい値電圧やヒステリシス現象などのトランジスタの電気特性を改善できる。例えば、界面に過剰なイオンが存在すると、しきい値電圧がシフトしたり、界面に欠陥準位が存在するとヒステリシスが生じたりする。これらを防ぐためには、半導体層とゲート絶縁層との界面を、金属イオンや有機物などの汚染物質にさらさないようなＴＦＴの構成および製造プロセスが必要である。
【００１０】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、半導体層とゲート絶縁層との界面が適切に制御された電界効果型薄膜トランジスタを備えた、信頼性の高い半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明による半導体装置は、基板と、前記基板の上に形成されたソース電極およびドレイン電極と、前記ソース電極の上面の少なくとも一部および前記ドレイン電極の上面の少なくとも一部に接触する半導体層と、前記半導体層の上に形成されたゲート電極と、前記半導体層と前記ゲート電極との間に形成されたゲート絶縁層とを備え、前記ゲート絶縁層は、前記半導体層の上面と接する第１絶縁層と、前記第１絶縁層の上に形成された第２絶縁層とを有しており、前記第１絶縁層は前記半導体層と略同一の形状を有し、前記第２絶縁層は前記ゲート電極と略同一の形状を有し、前記第２絶縁層および前記ゲート電極は、前記半導体層および前記第１絶縁層を覆っており、そのことにより上記目的が達成される。
【００１２】
ある好ましい実施形態において、前記半導体層はＺｎＯまたはＺｎＯを主成分とする化合物を含む。
【００１３】
前記第１絶縁層および／または前記第２絶縁層は、ＳｉＯ₂、Ａｌ₂Ｏ₃、およびＳｉＮ_x（０＜ｘ＜３）からなる群から選択された少なくとも１つの絶縁材料から形成されていることが好ましい。
【００１４】
本発明の製造方法は、（ａ）ソース電極およびドレイン電極が形成された基板を用意する工程と、（ｂ）前記ソース電極および前記ドレイン電極の上に、半導体膜と第１絶縁材料の膜とを連続して形成する工程と、（ｃ）前記半導体膜と前記第１絶縁材料の膜とを同時にパターニングすることにより、前記ソース電極の上面の少なくとも一部および前記ドレイン電極の上面の少なくとも一部と接触する半導体層と、第１絶縁層とをそれぞれ形成する工程と、（ｄ）前記第１絶縁層の上に、第２絶縁材料の膜と第１導電材料の膜とを連続して形成する工程と、（ｅ）前記第２絶縁材料の膜と前記第１導電材料の膜とを同時にパターニングすることにより、前記第２絶縁材料の膜から形成された第２絶縁層と前記第１絶縁層とを含むゲート絶縁層と、ゲート電極とをそれぞれ形成する工程とを包含し、前記第２絶縁層および前記ゲート電極は、前記半導体層および前記第１絶縁層を覆うことを特徴とし、そのことにより上記目的が達成される。
【００１５】
ある好ましい実施形態において、前記工程（ａ）は、基板の上に第２導電材料の膜を形成する工程と、前記第２導電材料の膜をパターニングすることにより、前記ソース電極、前記ドレイン電極、およびソースバスラインを同時に形成する工程とを含み、前記工程（ｅ）において、前記第１導電材料の膜をパターニングすることにより、ゲートバスラインが形成される。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。本実施形態は、液晶ディスプレイパネルなどに適用されるアクティブマトリクス基板である。なお、本発明はアクティブマトリクス基板に限定されない。本明細書における「半導体装置」の用語は、基板上に形成された薄膜トランジスタなどの半導体素子そのものだけでなく、薄膜トランジスタなどの半導体素子を含む装置（アクティブマトリクス基板、アクティブマトリクス基板を備えた各種表示装置などを含む）を広く指し示すものとする。
【００１７】
図５および図６は、それぞれ本実施形態のアクティブマトリクス基板における薄膜トランジスタの模式的な平面図および断面図である。本実施形態のアクティブマトリクス基板上には行および列からなるマトリクス状に配列された複数の薄膜トランジスタが形成されているが、簡単のため、それらの複数の薄膜トランジスタのうちの単一の薄膜トランジスタに着目して本実施形態を詳述する。従って、上記図面には、本実施形態のアクティブマトリクス基板上の単一の薄膜トランジスタのみが記載されている。
【００１８】
図５および図６に示すアクティブマトリクス基板２０は、基板１と、基板１の上に形成された薄膜トランジスタ２１とを有している。基板１には、薄膜トランジスタ２１のソース電極２およびドレイン電極３が設けられている。ソース電極２はソースバスライン４と接続されており、ドレイン電極３は画素電極５と接続されている。ソース電極２とドレイン電極３との間には、半導体層６が形成されている。半導体層６は、ソース電極２の上面の一部およびドレイン電極３の上面の一部と接するように形成されている。半導体層６は、積層構造を有するゲート絶縁層１１に覆われている。ゲート絶縁層１１は例えば、第１絶縁層７と、第１絶縁層の上に形成された第２絶縁層８とを有している。第１絶縁層７は、半導体層６の上面と接し、半導体層６と略同一の形状を有するように形成されている。また、第２絶縁層８は、第１絶縁層７および半導体層６を覆うように形成されている。なお、ゲート絶縁層１１は、第１絶縁層７と第２絶縁層８との間に１または２以上の他の層を有していてもよい。第２絶縁層８の上には、第２絶縁層８と略同一の形状（平面レイアウト）を有するゲート電極９が形成されている。ゲート電極９は、ゲートバスライン１０と接続されている。
【００１９】
半導体層６は、例えばＺｎＯを用いて形成されている。ＺｎＯは、バンドギャップが３ｅＶを超える化合物半導体であり、可視光を透過する。透過型の液晶表示装置に用いるアクティブマトリクス基板は、背面側に可視光の光源（バックライト）を配置するため、図示されている薄膜トランジスタもバックライトからの光で照射されることになる。従来のようにシリコンを用いて形成した薄膜トランジスタの場合、バックライトからの光が薄膜トランジスタを照射しないように遮光膜を適切に配置する必要があるが、ＺｎＯを用いた薄膜トランジスタでは、そのような必要はない。なお、半導体層６は、ＺｎＯを含む化合物半導体を用いて形成されていてもよい。または、半導体層６は、他のＩＩ族酸化物（酸化カドミウムなど）を含む半導体やシリコンなどを用いて形成されていてもよい。
【００２０】
従来のシリコンの半導体層を有する薄膜トランジスタでは、ゲート電極は半導体層全体を覆うように形成されていない。多くの場合、ゲート電極は半導体層のうちのチャネル領域は覆っているが、半導体層のソース領域やドレイン領域の少なくとも一部はゲート電極とオーバーラップしていない。ゲート電極がソース領域やドレイン領域を覆う（すなわちゲート電極がソース領域やドレイン領域全体とオーバーラップする）と、例えばブレイクダウンが発生し、良好なＴＦＴ特性が得られないからである。また、半導体層にソース領域やドレイン領域を形成する工程では、通常、ゲート電極をマスクとして半導体層に不純物をドープする。ゲート電極が半導体層全体を覆っていると、上記工程において、ゲート電極をマスクとして用いることができない。
【００２１】
これに対し、本実施形態では、半導体層６全体がチャネル領域として機能しており、半導体層６にソース領域やドレイン領域は形成されていない。そのため、従来のシリコンを用いた薄膜トランジスタのようにゲート電極をマスクとして用いる必要がなく、またブレイクダウンなどを生じる懸念もないので、図に示すように、半導体層６をゲート電極９で覆う構成が可能となる。
【００２２】
半導体層６は、ソース電極２およびドレイン電極３に用いられる導電性材料（金属材料など）とオーミック接合できる材料（例えばＺｎＯなどのＩＩ族酸化物）を用いて形成されていることが好ましい。半導体層６の材料が、ソース電極２およびドレイン電極３とオーミック接合できるか否かは、例えばこれらの電極の材料との組み合わせによっても決まる。半導体層６と電極２、３とがオーミック接合できると、半導体層６中にソース領域やドレイン領域を設ける必要がなくなり、上述したような半導体層６をゲート電極９で覆う構成が可能になる。
【００２３】
本実施形態の半導体装置における薄膜トランジスタは、上記のような構成を有しているので、半導体層６とゲート絶縁層１１との界面を適切に制御できる。すなわち、半導体層６とゲート絶縁層１１の第１絶縁層７との間に別の層が存在しないので、例えば真空中や不活性ガス中で、半導体層６と第１絶縁層７とを連続して成膜することが可能である。そのため、半導体層６の上面が大気にさらされることがないので、半導体層６と第１絶縁層７との界面を清浄に保つことができる。その結果、大気中の汚染物質に起因するＴＦＴ特性の低下を抑制でき、信頼性の高いＴＦＴが得られる。
【００２４】
また、本実施形態では、ゲート電極９は半導体層６を覆う平面レイアウトを有している。そのため、ゲート電極９と同一の形状を有する第２絶縁層は、半導体層６の側面を覆う保護層となる。こうして、半導体層６の上面が第１絶縁層７によって、半導体層６の側面は電極２、３および第２絶縁層８によって、それぞれ覆われている。つまり、半導体層６全体を覆う保護層が形成されている。半導体層６は、半導体層６と接する雰囲気によって経時劣化を起こす可能性があるが、本実施形態のように半導体層６が保護層によって完全に覆われていると、半導体層６はそのような経時劣化を起こしにくい。従って、半導体層６を適切に保護し、安定させることができる。
【００２５】
さらに、半導体層６と第１絶縁層７とは同一の形状を有するので、同一のマスクを用いて、フォトリソグラフィ法でこれらをパターニングすることができる。同様に、第２絶縁層７とゲート電極９とは同一の形状を有するので、同一のマスクを用いてこれらを同時にパターニングすることができる。これにより、製造プロセスの工程数を削減できる。さらには、設備投資の削減、レジスト使用量の削減、工程人員の削減、歩留まり向上などにつながるため、製造コストを低減できる。
【００２６】
次に、図５および図６に示す薄膜トランジスタの製造方法を説明する。図１〜図４は、薄膜トランジスタを製造する各工程を説明するための模式的な平面図または断面図である。
【００２７】
まず、基板１の上に、ＤＣスパッタ成膜方法などの薄膜堆積技術を用いて、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜などの導電膜（厚さ：例えば１００ｎｍ）を堆積する。この後、導電膜の上に、ソース電極２、ドレイン電極３、ソースバスライン４および画素電極５の形状を規定するレジストマスク（「レジストマスクＡ」とする）を形成する。レジストマスクＡは、公知のフォトリソグラフィ技術によってフォトレジスト材料を露光・現像することによって作製される。次に、導電膜のうちレジストマスクＡに覆われていない部分をウェットエッチングにより除去することにより、導電膜をパターニングした後、レジストマスクＡを除去する。こうして、図１および図２に示すように、基板１の上にソース電極２、ドレイン電極３、ソースバスライン４および画素電極５を一括形成することができる。
【００２８】
次に、ＣＶＤ法やスパッタ法などの薄膜堆積技術により、基板１の上に、ＺｎＯ膜（厚さ：例えば１００ｎｍ）と酸化シリコン（ＳｉＯ₂）膜（厚さ：例えば５０ｎｍ）とを連続して堆積する。これらの膜の堆積は真空中で行うので、ＺｎＯ膜の表面が大気にさらされることはない。この後、ＳｉＯ₂膜上に島状の半導体層６の形状を規定するレジストマスク（「レジストマスクＢ」とする）をフォトリソグラフィ技術により形成する。次いで、ＺｎＯ膜およびＳｉＯ₂膜のうち、レジストマスクＢに覆われていない部分をウェットエッチングにより除去する。この後レジストマスクＢを除去する。これにより、図３および図４に示すように、基板１の上に略同一の形状（すなわち略同一の平面レイアウト）を有する半導体層６および第１絶縁層７を形成することができる。
【００２９】
次いで、基板１の上に、ＳｉＯ₂膜（厚さ：例えば２００ｎｍ）を堆積し、その上にＡｌ膜などの導電膜（厚さ：例えば１００ｎｍ）を堆積する。導電膜の上に、フォトリソグラフィ技術により、ゲート電極９とゲートバスライン１０のパターンを規定するレジストマスク（「レジストマスクＣ」とする）を形成する。ここで、ゲート電極９のパターンは、半導体層６および第１絶縁層７を覆うように規定する。次に、ＳｉＯ₂膜および導電膜のうちレジストマスクＣで覆われてない部分をウェットエッチングにより除去することにより、これらの膜をパターニングする。この後、レジストマスクＣを除去する。これにより、図５および図６に示すように、第２絶縁層８、ゲート電極９およびゲート電極９と接続されたゲートバスライン１０を同時に形成することができる。このように形成された第２絶縁層８とゲート電極９とは、略同一の形状（略同一の平面レイアウト）を有し、かつ半導体層６および第１絶縁層７を覆う。こうして、本実施形態における薄膜トランジスタが得られる。
【００３０】
本実施形態における基板１は、例えば液晶表示装置用の無アルカリガラスから形成されている。基板１は、ガラスやプラスチックなどの透明材料から形成することが好ましいが、用途によっては、必ずしも透明な絶縁性材料から形成される必要はない。
【００３１】
ソース電極２、ドレイン電極３および画素電極５の材料として、ＩＴＯなどの透明導電性材料やＡｌなどの金属材料などを用いることができる。なお、これらの電極は積層構造を有していてもよく、例えばＡｌ層とチタニウム（Ｔｉ）層とを含んでいてもよい。
【００３２】
本実施形態におけるゲート絶縁層１１の第１絶縁層７および第２絶縁層８は、酸化シリコン（ＳｉＯ₂）から形成されているが、本発明はこれに限定されない。第１絶縁層７および／または第２絶縁層８は、半導体層６を保護できる絶縁材料（例えば酸化アルミニウム、窒化シリコンなど）から形成されていればよい。特に、第1絶縁層７の絶縁材料は、半導体層６の材料に応じて適宜選択されることが好ましい。
【００３３】
ゲート電極９の材料はアルミニウム（Ａｌ）に限定されず、他の金属材料やＩＴＯなどの透明導電材料であってもよい。
【００３４】
本実施形態における薄膜トランジスタの製造方法によれば、半導体層６と第１絶縁層７とを大気中に暴露することなく連続して堆積するので、半導体層６と第１絶縁層７との界面を清浄に保つことができる。また、半導体層６は、上面は絶縁層（第１絶縁層７）、側面は絶縁層（第２絶縁層８）および電極２、３にカバーされているので、安定化される。
【００３５】
また、本実施形態の製造方法によれば、製造工程で使用するマスク枚数を削減できるので、製造工程数や製造コストの観点から有利である。すなわち、本実施形態では、ソース電極２、ソースバスライン４、ドレイン電極３および画素電極５は、レジストマスクＡを用いて同一の導電膜から形成され、半導体層６とゲート絶縁層１１の第１絶縁層７とは、レジストマスクＢを用いて同時に形成され、ゲート絶縁層１１の第２絶縁層８とゲート電極９とゲートバスライン１０とは、レジストマスクＣを用いて同時に形成される。このように、合計３枚のマスクパターンを用いるだけで薄膜トランジスタが形成できるので、製造工程数や製造コストを低減できる。なお、本実施形態で製造される薄膜トランジスタでは、使用するマスク枚数が少なくても半導体層を十分に保護できる構造を形成できるので、要求されるＴＦＴ特性が得られる。
【００３６】
次に、本実施形態における薄膜トランジスタの特性を、従来の薄膜トランジスタの特性と比較したので、その結果を説明する。本実施形態における薄膜トランジスタとして、ＴＦＴサンプル２およびＴＦＴサンプル３を用いる。ＴＦＴサンプル２では、半導体層６の材料としてＺｎＯ、ゲート絶縁層１１の第１絶縁層７および第２絶縁層８の材料としてＳｉＯ₂を用いている。ＴＦＴサンプル３では、半導体層６の材料としてＺｎＯ、ゲート絶縁層１１の第１絶縁層７の材料としてＡｌ₂Ｏ₃、ゲート絶縁層１１の第２絶縁層８の材料としてＳｉＯ₂を用いている。ＴＦＴサンプル２および３は、上記以外の点（上記以外の構成要素の材料、各層や電極の形状および厚さなど）では同様の構成を有している。
【００３７】
一方、従来の薄膜トランジスタとして、アモルファスシリコンの半導体層を有するＴＦＴサンプル１を用いる。ＴＦＴサンプル１は、図７に示すような一般的な逆スタガ型構造を有している。基板３１の上に、ゲート層（タンタル）３２が形成され、ゲート層を覆うようにゲート絶縁層（ＳｉＮ_x）３３が形成されている。ゲート絶縁層３３の上には、アモルファスシリコン層３４が形成されている。アモルファスシリコン層３４は、チャネル領域とソース領域およびドレイン領域とを有し、ソース領域およびドレイン領域はそれぞれコンタクト層（リンドープシリコン）３５を介して、ソース電極（アルミニウム）３６およびドレイン電極（アルミニウム）３７と接続されている。このＴＦＴサンプル１は、ＴＦＴサンプル２および３と概ね同等の性能（しきい値電圧、オンオフ比）を示す。
【００３８】
薄膜トランジスタの重要な特性の一つは、図８に示すようなＩｄ−Ｖｇ特性である。Ｉｄ−Ｖｇ特性は、ゲート電圧（Ｖｇ）に対するソース・ドレイン間の電流（Ｉｄ）の変化を示す。一般に、薄膜トランジスタのＩｄ−Ｖｇ特性は、しきい値電圧、移動度、オンオフ比およびヒステリシスによって特徴付けることができる。しきい値電圧は、電流Ｉｄの立ち上がりの電圧値である。移動度は、単位電界を加えたときのキャリアの速度である。オンオフ比は、薄膜トランジスタのオン時とオフ時との電流Ｉｄの比である。ヒステリシスは、電圧Ｖｇの上昇時と下降時とのしきい値電圧の差である。
【００３９】
上記の各ＴＦＴサンプルにおけるしきい値電圧、移動度、オンオフ比およびヒステリシスを表１に示す。
【００４０】
【表１】

【００４１】
表１から、本実施形態における薄膜トランジスタは、従来のアモルファスシリコンを用いた薄膜トランジスタと比べて、特に移動度の点で優れていることがわかる。これは、主にＺｎＯがアモルファスシリコンよりも高い移動度を有することによる。なお、ここでは、ゲート絶縁層１１（第１絶縁層７）の材料としてＳｉＯ₂またはＡｌ₂Ｏ₃を用いているが、代わりにＳｉＮ_x（０＜ｘ＜３）を用いても、同様に良好な特性を有する薄膜トランジスタが得られる。
【００４２】
また、ＴＦＴサンプル２とＴＦＴサンプル３とを比較すると、ＴＦＴサンプル３では、移動度およびヒステリシスが改善されていることがわかる。従って、半導体層６をＺｎＯから形成する場合、第１絶縁層７をＡｌ₂Ｏ₃から形成すると、より高い特性を有する薄膜トランジスタが得られることがわかる。なお、半導体層６は環境（応力など）によってヒステリシス、移動度などの特性が変化し得るため、好適な第1絶縁層の材料は半導体層の材料や組成によって異なる。従って、半導体層の材料に応じて、第1絶縁層の材料を適宜選択することが好ましい。
【００４３】
【発明の効果】
本発明によれば、半導体層とゲート絶縁層との界面が適切に制御された電界効果型薄膜トランジスタを備えた、信頼性の高い半導体装置を提供することができる。本発明における薄膜トランジスタは、半導体層が絶縁層によって適切に保護されているので安定したＴＦＴ特性を有している。さらに、本発明における薄膜トランジスタは、製造工程で用いるマスクの数を低減できる構成を有している。
【００４４】
また、本発明によれば、上記のような半導体装置を、工程数を増やしたり、製造コストを増大させたりすることなく、簡便に製造する方法を提供することができる。特に、製造工程で用いるマスクの数を最小にできる。
【００４５】
本発明は、特に、ＺｎＯなどのＩＩ族酸化物を用いて形成された半導体層を有する薄膜トランジスタ、およびそのような薄膜トランジスタを備えたアクティブマトリクス基板、液晶表示装置、ＥＬ表示装置などに好適に適用される。
【図面の簡単な説明】
【図１】本発明による実施形態における薄膜トランジスタの製造方法を示す工程平面図である。
【図２】本発明による実施形態における薄膜トランジスタの製造方法を示す工程断面図である。
【図３】本発明による実施形態における薄膜トランジスタの製造方法を示す工程平面図である。
【図４】本発明による実施形態における薄膜トランジスタの製造方法を示す工程断面図である。
【図５】本発明による実施形態における薄膜トランジスタの構成を模式的に示す平面図である。
【図６】本発明による実施形態における薄膜トランジスタの構成を模式的に示す断面図である。
【図７】従来の薄膜トランジスタの構成を模式的に示す断面図である。
【図８】トランジスタのＩｄ−Ｖｇ特性を説明するための図である。
【符号の説明】
１基板
２ソース電極
３ドレイン電極
４ソースバスライン
５画素電極
６半導体層
７ゲート絶縁層の第１絶縁層
８ゲート絶縁層の第２絶縁層
９ゲート電極
１０ゲートバスライン
１１ゲート絶縁層
２０アクティブマトリクス基板
２１薄膜トランジスタ

Claims

基板と、
前記基板の上に形成されたソース電極およびドレイン電極と、
前記ソース電極の上面の少なくとも一部および前記ドレイン電極の上面の少なくとも一部に接触する半導体層と、
前記半導体層の上に形成されたゲート電極と、
前記半導体層と前記ゲート電極との間に形成されたゲート絶縁層と
を備え、
前記ゲート絶縁層は、前記半導体層の上面と接する第１絶縁層と、前記第１絶縁層の上に形成された第２絶縁層とを有しており、前記第１絶縁層は前記半導体層と略同一の形状を有し、前記第２絶縁層は前記ゲート電極と略同一の形状を有し、
前記第２絶縁層および前記ゲート電極は、前記半導体層および前記第１絶縁層を覆う、半導体装置。
前記半導体層はＺｎＯまたはＺｎＯを主成分とする化合物を含む、請求項１に記載の半導体装置。
前記第１絶縁層および／または前記第２絶縁層は、ＳｉＯ₂、Ａｌ₂Ｏ₃、およびＳｉＮ_x（０＜ｘ＜３）からなる群から選択された少なくとも１つの絶縁材料から形成されている、請求項１または２に記載の半導体装置。
（ａ）ソース電極およびドレイン電極が形成された基板を用意する工程と、
（ｂ）前記ソース電極および前記ドレイン電極の上に、半導体膜と第１絶縁材料の膜とを連続して形成する工程と、
（ｃ）前記半導体膜と前記第１絶縁材料の膜とを同時にパターニングすることにより、前記ソース電極の上面の少なくとも一部および前記ドレイン電極の上面の少なくとも一部と接触する半導体層と、第１絶縁層とをそれぞれ形成する工程と、
（ｄ）前記第１絶縁層の上に、第２絶縁材料の膜と第１導電材料の膜とを連続して形成する工程と、
（ｅ）前記第２絶縁材料の膜と前記第１導電材料の膜とを同時にパターニングすることにより、前記第２絶縁材料の膜から形成された第２絶縁層と前記第１絶縁層とを含むゲート絶縁層と、ゲート電極とをそれぞれ形成する工程と
を包含し、
前記第２絶縁層および前記ゲート電極は、前記半導体層および前記第１絶縁層を覆う、製造方法。
前記工程（ａ）は、
基板の上に第２導電材料の膜を形成する工程と、
前記第２導電材料の膜をパターニングすることにより、前記ソース電極、前記ドレイン電極、およびソースバスラインを同時に形成する工程と
を含み、
前記工程（ｅ）において、前記第１導電材料の膜をパターニングすることにより、ゲートバスラインが形成される、請求項４に記載の製造方法。