JP5668917B2 - 薄膜トランジスタおよびその製造方法 - Google Patents

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Description

本発明は、表示装置等に使用される薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）およびその製造方法に関する。
近年、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）や発光デバイス、透明導電膜等の電子デバイスへの応用を目的として、酸化亜鉛や酸化インジウムガリウム亜鉛等の酸化物半導体の研究開発が活発化している。この酸化物半導体を、ＴＦＴの活性層（チャネル）に用いた場合、非晶質（アモルファス）シリコンを用いたＴＦＴと比較して、電子移動度が大きく、優れた電気特性を示すことがわかっている。また、室温付近の低温でも高い移動度が期待できる等の利点もあり、積極的な開発が進められている。このような酸化物半導体層を用いたＴＦＴとしては、ボトムゲート型およびトップゲート型の構造が報告されている（例えば、特許文献１，２参照）。
ところが、酸化物半導体層では、酸素の離脱や水素の混入等により、膜質が劣化し易い。これにより、ＴＦＴにおいて閾値電圧が負（マイナス）側へシフトしたり、電流電圧特性等が劣化する等の不具合が生じていた。
そこで、チャネルとなる酸化物半導体層の保護膜として、酸化アルミニウム（Ａｌ2Ｏ3）等の保護膜を形成する手法が提案されている（例えば、特許文献３）。このような保護膜は、例えば反応性スパッタ法により、例えば酸素（Ｏ2）とアルゴン（Ａｒ）の混合ガス雰囲気中において、アルミニウムをターゲットに用いることにより成膜可能である。
ＷＯ２００５−０８８７２６号公報 特開２００７−１９４５９４号公報 特開２０１０−１３５４６２号公報
ところが、上記のような反応性スパッタでは、処理回数（枚数）の累積や印加電圧（パワー）の変化に伴い、ターゲットであるアルミニウムの表面が変質するという難点がある。このため、生成される酸化アルミニウム膜の膜厚が変化したり、ダメージ（屈折率等の膜質の劣化）が生じると共に、その程度も処理毎にばらついてしまう。特に、マグネトロンスパッタのような大面積のターゲットを用いたスパッタリングでは、生産性の観点では望ましいが、上記のようなターゲット表面の変質による酸化アルミニウム膜の膜質変化が生じ易い。そして、このような保護膜の膜質変化は、ＴＦＴの量産に際し、閾値電圧や電流電圧特性等のＴＦＴ特性にばらつきを生じさせる要因となる。そのため、上記のような保護膜の膜質変化に起因するＴＦＴ特性のばらつきを軽減することが望まれている。
本発明はかかる問題点に鑑みてなされたもので、その目的は、保護膜（Ａｌ2Ｏ3）の膜質変化に起因するＴＦＴ特性のばらつきを軽減することが可能な薄膜トランジスタの製造方法および薄膜トランジスタを提供することにある。
本発明の薄膜トランジスタの製造方法は、ゲート絶縁膜を間にしてゲート電極および酸化物半導体層が配置され、酸化物半導体層にソース・ドレイン電極が電気的に接続された構造を有する薄膜トランジスタの製造方法であって、ソース・ドレイン電極上、ゲート絶縁膜上または酸化物半導体層上に、保護膜としての酸化アルミニウム（Ａｌ2Ｏ3）層とアルミニウム（Ａｌ）層とをこの順に、スパッタリングにより連続的に成膜する積層膜形成工程とを含むものである。
本発明の第１の薄膜トランジスタは、基板上に設けられた酸化物半導体層と、酸化物半導体層に電気的に接続されたソース・ドレイン電極と、酸化物半導体層上の選択的な領域にゲート絶縁膜を介して設けられ、保護膜としての酸化アルミニウム（Ａｌ 2 Ｏ 3 ）層とゲート電極として機能するアルミニウム（Ａｌ）層とをこの順に有する積層膜とを備えたものである。
本発明の第２の薄膜トランジスタは、基板上の選択的な領域に設けられたゲート電極と、ゲート電極上に、ゲート絶縁膜を介して設けられた酸化物半導体層と、酸化物半導体層に電気的に接続されたソース・ドレイン電極と、酸化物半導体層上に、保護膜としての酸化アルミニウム（Ａｌ 2 Ｏ 3 ）層とアルミニウム（Ａｌ）層とをこの順に有する積層膜とを備え、ソース・ドレイン電極が、アルミニウム層上に設けられているものである。
本発明の薄膜トランジスタの製造方法では、ソース・ドレイン電極上、ゲート絶縁膜上または酸化物半導体層上に、保護膜としての酸化アルミニウム層とアルミニウム層とをこの順に、スパッタリングにより連続成膜する。このとき、各層のスパッタリングでは、いずれもターゲットとして例えばアルミニウムを用いるが、酸化アルミニウム層の成膜時には、反応ガスとして酸素ガスを使用する一方、アルミニウム層の成膜時には、酸素ガスを使用しない。ここで、酸化アルミニウム層の成膜過程では、酸素ガスによってターゲット表面が変質し易いが、その後、連続してアルミニウム層を成膜する（酸素ガスを使用しないスパッタリングを行う）ことで、ターゲット表面が改質される。ターゲットは、通常、複数回に渡って酸化アルミニウム層の成膜処理に使用されるが、上記のような連続成膜を行うことにより、成膜処理の度に、ターゲット表面が改質される。従って、成膜処理回数が増しても、酸化アルミニウム層における膜厚や屈折率が変化しにくい（保護膜の成膜再現性が高まる）。
本発明の第１および第２の薄膜トランジスタでは、ゲート絶縁膜上または酸化物半導体層上に、保護膜としての酸化アルミニウム層とアルミニウム層とをこの順に有する積層膜が設けられていることにより、成膜過程における酸化アルミニウム層の膜厚や屈折率の変化が生じにくい（保護膜の成膜再現性が高まる）。
本発明の薄膜トランジスタの製造方法によれば、ソース・ドレイン電極上、ゲート絶縁膜上または酸化物半導体層上に、保護膜としての酸化アルミニウム層とアルミニウム層とをこの順に、スパッタリングにより連続的に成膜する。これにより、酸化アルミニウム層の成膜過程において変質したターゲット表面を、その後のアルミニウム層の成膜過程において、改質することができる。従って、成膜処理回数が増しても、保護膜における膜厚変化や屈折率等の膜質の変化を抑制することができる。これにより、酸化物半導体層に対して安定した保護性能を発揮し、個体毎に閾値電圧や電流電圧特性にばらつきが生じることを抑制できる。よって、保護膜（Ａｌ2Ｏ3）の膜質変化に起因するＴＦＴ特性のばらつきを軽減することが可能となる。
本発明の第１および第２の薄膜トランジスタによれば、ゲート絶縁膜上または酸化物半導体層上に、保護膜としての酸化アルミニウム層とアルミニウム層とをこの順に有する積層膜が設けられているので、成膜過程における酸化アルミニウム層の膜厚や屈折率の変化を抑制することができる。これにより、酸化物半導体層に対して安定した保護性能を発揮し、個体毎に閾値電圧や電流電圧特性にばらつきが生じることを抑制できる。よって、保護膜（Ａｌ2Ｏ3）の膜質変化に起因するＴＦＴ特性のばらつきを軽減することが可能となる。
本発明の第１の実施の形態に係るＴＦＴの断面構造を表すものである。 図１に示したＴＦＴの製造方法を工程順に表す図である。 図２に続く工程を表す図である。 図３に続く工程を表す図である。 図４に続く工程を表す図である。 実施例および比較例における保護膜の膜厚変化を表す特性図である。 実施例および比較例における保護膜の密度変化を表す特性図である。 実施例および比較例における保護膜の屈折率変化を表す特性図である。 実施例における電流電圧特性を表す図である。 本発明の第２の実施の形態に係るＴＦＴの断面構造を表すものである。 図１０に示したＴＦＴの製造方法を工程順に表す図である。 図１１に続く工程を表す図である。 図１２に続く工程を表す図である。 本発明の第３の実施の形態に係るＴＦＴの断面構造を表すものである。 図１４に示したＴＦＴの製造方法を工程順に表す図である。 図１５に続く工程を表す図である。 図１６に続く工程を表す図である。 図１４に示した薄膜トランジスタの駆動用基板への配置例を説明するための断面図である。 各実施の形態に係る表示装置の周辺回路を含む全体構成を表す図である。 図１９に示した画素の回路構成を表す図である。 図１９に示した表示装置を含むモジュールの概略構成を表す平面図である。 図１９に示した表示装置の適用例１の外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。

１．第１の実施の形態（ボトムゲート構造において、積層膜（Ａｌ2Ｏ3層／Ａｌ層）形成後Ａｌ層を除去したＴＦＴの例）
２．第２の実施の形態（トップゲート構造において、積層膜（Ａｌ2Ｏ3層／Ａｌ層）のＡｌ層をゲート電極として利用したＴＦＴの例）
３．第３の実施の形態（ボトムゲート構造において、積層膜（Ａｌ2Ｏ3層／Ａｌ層）のＡｌ層を配線層として利用したＴＦＴの例）
４．適用例（モジュール，電子機器の例）
＜第１の実施の形態＞
［ＴＦＴ１の構成］
図１は、本発明の第１の実施の形態に係るＴＦＴ１の断面構造を表すものである。ＴＦＴ１は、例えばアクティブマトリクス型の有機ＥＬ表示装置や液晶表示装置の駆動素子として用いられるものである。ＴＦＴ１は、ゲート絶縁膜１２を間にしてゲート電極と酸化物半導体層１３とが対向配置され、この酸化物半導体層１３に電気的に接続するようにソース・ドレイン電極１５が設けられたものである。ここでは、ＴＦＴ１は、いわゆるボトムゲート構造（逆スタガー構造）を有しており、例えばガラス等よりなる基板１０上の選択的な領域にゲート電極１１を備え、このゲート電極１１を覆うように基板１０の全面に渡ってゲート絶縁膜１２を有している。ゲート絶縁膜１２上の選択的な領域（ゲート電極１１に対向する領域）には、酸化物半導体層１３が形成されている。この酸化物半導体層１３においてチャネル１３Ｃとなる領域の直上には、ストッパ層１４が配設され、これらのストッパ層１４と酸化物半導体層１３を覆うようにソース・ドレイン電極１５が設けられている。ソース・ドレイン電極１５上には、第１保護膜（保護膜）１６および第２保護膜（他の保護膜）がこの順に、基板全面に渡って形成されている。
ゲート電極１１は、ＴＦＴ１に印加されるゲート電圧（Ｖｇ）によって酸化物半導体層１３中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１１は、例えばモリブデン（Ｍｏ），アルミニウム，銀（Ａｇ）および銅（Ｃｕ）のうちの１種からなる単体もしくは合金、もしくはこれらのうちの２種以上からなる積層膜である。アルミニウム合金としては、例えばアルミニウムとネオジウム（Ｎｄ）との合金（ＡｌＮｄ合金）が挙げられる。ゲート電極１１は、あるいはＩＴＯ（酸化インジウム錫）、ＡＺＯ（アルミニウムドープ酸化亜鉛）およびＧＺＯ（ガリウムドープ酸化亜鉛）等の透明導電膜から構成されていてもよい。
ゲート絶縁膜１２は、例えばシリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮ）およびシリコン窒化酸化膜（ＳｉＯＮ）のうちの１種よりなる単層膜、または２種以上よりなる積層膜である。
酸化物半導体層１３は、ゲート電圧の印加によりチャネル１３Ｃを形成するものであり、例えばインジウム（Ｉｎ），ガリウム（Ｇａ）および亜鉛（Ｚｎ）のうちの少なくとも１種を含む酸化物半導体よりなる。このような酸化物半導体としては、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ，ＩｎＧａＺｎＯ）が挙げられる。この酸化物半導体膜１３の厚みは、例えば２０ｎｍ〜１００ｎｍである。
ストッパ層１４は、例えばシリコン酸化膜、シリコン窒化膜およびシリコン窒化酸化膜のうちの１種よりなる単層膜、または２種以上よりなる積層膜である。このストッパ層１４は、例えばソース・ドレイン電極１５の形成時において、酸化物半導体層１３におけるチャネル１３Ｃの損傷を防止する機能を有している。
ソース・ドレイン電極１５は、酸化物半導体層１３のチャネル１３Ｃに対応する領域において分離されており、分離された一方がソース電極、他方がドレイン電極として機能するものである。このソース・ドレイン電極１５の構成材料としては、上記ゲート電極１１において列挙したものと同等の金属または透明導電膜が挙げられる
第１保護膜１６は、酸化アルミニウム（Ａｌ2Ｏ3）よりなり、酸化物半導体層１３の保護膜（パッシベーション膜）として機能するものである。具体的には、第１保護膜１６は、酸化物半導体層１３への外気（例えば水素）の混入を抑制するようになっている。この第１保護膜１６は、また、製造プロセスにおいて、酸素原子を貯蔵し、これを酸化物半導体層１３へ供給する機能を有している。具体的には、詳細は後述するが、成膜時において第１保護膜１６には酸素原子が貯蔵され（過多に蓄えられ）、この酸素原子がその後のアニール処理によって、酸化物半導体層１３へ供給される。このような酸素原子の供給は、酸化物半導体層１３の特性の回復や劣化防止に寄与することがわかっており、これによりＴＦＴ特性の回復や劣化防止を図ることができる。この第１保護膜１６の厚みは、例えば２０ｎｍ〜１００ｎｍである。
第２保護膜１７は、低酸素濃度の酸化アルミニウムよりなり、後述の積層膜形成工程において形成されるものである。この第２保護膜１７の厚みは、例えば１ｎｍ〜５ｎｍである。
［ＴＦＴ１の製造方法］
図２〜図５は、ＴＦＴ１の製造方法を説明するための断面図である。ＴＦＴ１は、例えば次のようにして製造することができる。
まず、図２（Ａ）に示したように、基板１０上の全面に、上述した材料、例えばモリブデンを、例えばスパッタリング法により堆積させた後、例えばフォトリソグラフィ法によりパターニングすることにより、基板１０上の選択的な領域にゲート電極１１を形成する。
続いて、図２（Ｂ）に示したように、ゲート電極１１を形成した基板１０上の全面に渡って、例えばＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により、ゲート絶縁膜１２を成膜する。この際、原料ガスとしては、ゲート絶縁膜１２としてシリコン窒化膜を形成する場合には、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、窒素を含む混合ガスを用いる。あるいは、ゲート絶縁膜１２としてシリコン酸化膜を形成する場合には、シランおよび一酸化二窒素（Ｎ2Ｏ）を含む混合ガスを用いる。
次いで、図３（Ａ）に示したように、酸化物半導体層１３を、例えばスパッタ法により成膜する。具体的には、酸化物半導体層１３としてＩＧＺＯを用いる場合には、ＩＧＺＯのセラミックをターゲットとした反応性スパッタを行う。この際、例えばＤＣスパッタ装置において、チャンバー内を所定の真空度となるまで排気した後、ターゲットおよび基板１０を配置し、例えばアルゴン（Ａｒ）と酸素（Ｏ2）の混合ガスを導入してプラズマ放電させる。これにより、ゲート絶縁膜１２上に、ＩＧＺＯよりなる酸化物半導体層１３が堆積する。
この後、図３（Ｂ）に示したように、例えばＣＶＤ法により上述した材料よりなるストッパ層１４を成膜し、例えばフォトリソグラフィ法を用いたドライエッチングにより所望の形状にパターニングする。
続いて、図３（Ｃ）に示したように、例えばフォトリソグラフィ法を用いたウェットエッチングにより、酸化物半導体層１３を、ゲート電極に対向する選択的な領域において所望の形状となるようにパターニングする。
次いで、図４（Ａ）に示したように、酸化物半導体層１３およびストッパ層１４を覆うように、例えばスパッタリング法により上述した材料、例えばモリブデン，アルミニウム，モリブデンをこの順に堆積させることにより、ソース・ドレイン電極１５を成膜する。この後、成膜したソース・ドレイン電極１５において、例えばフォトリソグラフィ法を用いたウェットエッチングまたはドライエッチングにより、チャネル１３Ｃの直上に開口（ソース，ドレイン分離溝）を形成すると共に、所望の形状となるようにパターニングする。尚、この際、酸化物半導体層１３上にストッパ層１４が設けられていることにより、チャネル１３Ｃが損傷を受けることを防止できる。
（第１保護膜１６の形成）
続いて、第１保護膜１６を形成する。具体的には、本実施の形態では、積層膜（酸化アルミニウム層／アルミニウム層）形成した後、アルミニウム層を除去することにより、酸化アルミニウムによりなる第１保護膜１６を形成する。
（１．積層膜形成工程）
即ち、まず、図４（Ｂ）に示したように、基板１０の全面に渡って、Ａｌ2Ｏ3層１６ａ（第１保護膜１６に相当）と純アルミニウムよりなるＡｌ層１６ｂとを、スパッタリングにより連続的に成膜する。この際、Ａｌ2Ｏ3層１６ａを成膜する一段階目のステップ（第１のステップ）と、Ａｌ層１６ｂを成膜する二段階目のステップ（第２のステップ）とにおいて、基板１０を互いに同一のチャンバー内に保持したままスパッタリングを行う。但し、ターゲットとしては同一のアルミニウムを使用し、各ステップ毎に雰囲気ガスを調整する。
詳細には、一段階目のステップにおいて、チャンバー内に、ターゲットとしてのアルミニウムと被成膜基板としての基板１０を対向配置させ、アルゴン等の希ガス元素と共に、酸素ガスを供給しつつスパッタリングを行う。これにより、ターゲットであるアルミニウム表面からはじき飛ばされたアルミニウム原子と、チャンバー内に供給された酸素との反応生成物（Ａｌ2Ｏ3）が、基板１０上に堆積する（Ａｌ2Ｏ3層１６ａが成膜される）。また、このようにして成膜されたＡｌ2Ｏ3層１６ａには、多量の酸素原子が貯蔵される。
その後、二段階目のステップにおいて、チャンバー内を一旦排気した後、酸素ガスの供給を行わずに（アルゴンガスのみを導入して）スパッタリングを行う。このとき、ターゲットとしては、一段階目のステップで使用済みのアルミニウムをそのまま継続して使用する。このステップでは、ターゲットであるアルミニウムの表面からはじき飛ばされたアルミニウム原子が、基板１０上に堆積する（Ａｌ層１６ｂが成膜される）。この二段階目のスパッタリングは、ターゲット表面が純アルミニウムに改質されるまでの時間以上、行うことが望ましい。このようなスパッタリングにより、Ａｌ2Ｏ3層１６ａとＡｌ層１６ｂとを連続成膜する。尚、この積層膜形成工程では、実際には、Ａｌ2Ｏ3層１６ａの反応性スパッタからＡｌ層１６ｂのスパッタへの遷移過程において、ターゲット表面のアルミニウム酸化膜がはじき飛ばされることにより、Ａｌ2Ｏ3層１６ａとＡｌ層１６ｂとの間に、低酸素濃度の酸化アルミニウム膜が形成される（以下の実施の形態においても同様）。本実施の形態では、その低酸素濃度の酸化アルミニウム膜が最終的に第２保護膜１７となる。
（２．Ａｌ層除去工程）
続いて、図４（Ｃ）に示したように、上記のようにして連続的に成膜したＡｌ2Ｏ3層１６ａおよびＡｌ層１６ｂのうち、Ａｌ層１６ｂを選択的に除去することにより、第１保護膜１６としてのＡｌ2Ｏ3層１６ａを残存させる。この際、Ａｌ2Ｏ3層１６ａの表面まで、例えばウェットエッチングを行うことにより、基板１０の全面においてＡｌ層１６ｂを除去する。これにより、第１保護膜１６が形成される。また、この第１保護膜１６の表面には、上述のように、積層膜形成過程において低酸素濃度の酸化アルミニウム膜が形成されるが、この酸化アルミニウム膜が第２保護膜１７として残存する。
最後に、図５に示したように、基板１０全体にアニール処理を施す。この際、アニール処理は、例えば大気，酸素または窒素（Ｎ2）を含む雰囲気中において、例えば２００°〜３００°の温度下で、０．５〜２時間程度行う。これにより、第１保護膜１６に貯蔵されている酸素が、酸化物半導体層１３へ供給され、酸化物半導体層１３における特性の回復および劣化防止が図られる。以上により、図１に示したＴＦＴ１を完成する。
［ＴＦＴ１の作用および効果］
上述のように、本実施の形態では、ＴＦＴ１の製造プロセスにおいて、ソース・ドレイン電極１５上に、第１保護膜１６としてのＡｌ2Ｏ3層１６ａと、Ａｌ層１６ｂとを、スパッタリングにより連続的に成膜する積層膜形成工程を含む。ここで、Ａｌ2Ｏ3層１６ａの成膜過程（一段階目のステップ）では、反応に使用される酸素ガスによってターゲット表面が変質し易いが、その後、連続してＡｌ層１６ｂを成膜する（酸素を使用しないスパッタリングを行う）ことで、ターゲット表面が改質される。ターゲットは、通常、複数回に渡ってＡｌ2Ｏ3層１６ａの成膜処理に使用されるが、上記のような連続成膜を行うことにより、成膜処理の度に、ターゲット表面が改質される。従って、成膜処理回数が増しても、Ａｌ2Ｏ3層１６ａにおける膜厚や膜質（密度，屈折率等）が変化しにくい。即ち、Ａｌ2Ｏ3層１６ａの膜質の再現性が高まり、安定した保護膜形成を行うことができる。
ここで、実施例として、上記のような積層膜形成工程を経て形成した第１保護膜１６（Ａｌ2Ｏ3）の膜厚変化，密度変化および屈折率変化について測定した。また、このような実施例の比較例として、上記積層膜形成工程を経ずに形成した保護膜（即ち単層で成膜したＡｌ2Ｏ3）の膜厚変化，密度変化および屈折率変化についても測定した。実施例における膜厚変化，密度変化および屈折率変化を図６（Ａ），図７（Ａ）および図８（Ａ）に、比較例における膜厚変化，密度変化および屈折率変化を図６（Ｂ），図７（Ｂ）および図８（Ｂ）にそれぞれ示す。尚、上記測定では、実施例および比較例共に、成膜処理枚数（成膜処理回数）として１枚〜３０枚程度を想定しており、各図には、選択的な処理枚数時点における膜厚、密度、屈折率についてプロットしている。尚、上記密度（ｇ／ｃｍ2）は、Ｘ線を使用して測定したＡｌ2Ｏ3の密度を示している。
図６（Ａ），（Ｂ）に示したように、比較例では、成膜処理枚数が増えるに従って、膜厚が薄くなる傾向を示すのに対し、実施例では、成膜処理枚数が増えても、膜厚は５０ｎｍ前後の一定の範囲内に留まり、比較例に比べて膜厚の変化が低減されていることがわかる。また、図７（Ａ），（Ｂ）に示したように、比較例では、成膜処理枚数毎に、密度が異なり、大きな変化（ばらつき）が生じているのに対し、実施例では、比較例よりもその変化が低減されていることがわかる。更に、図８（Ａ），（Ｂ）に示したように、比較例では、成膜処理枚数毎に、屈折率が異なり、大きな変化（ばらつき）が生じているのに対し、実施例では、比較例よりもそのばらつきが低減されていることがわかる。
また、図９には、実施例における３つのＴＦＴサンプル（Ｔｒ１，Ｔｒ２，Ｔｒ３）について、ゲート電圧Ｖｇと駆動電流Ｉｄとの関係（電圧電流特性）を示す。尚、これら３つのサンプルは、大気中にて２５０°のアニール処理を０．５時間（ｈ）行って作成したものである。このように、ＴＦＴ特性においても、その個体間でほとんどばらつきが生じていないことがわかる
以上説明したように、本実施の形態では、ソース・ドレイン電極１５上に、Ａｌ2Ｏ3層１６ａとＡｌ層１６ｂとをこの順に、スパッタリングにより連続的に成膜する。これにより、Ａｌ2Ｏ3層１６ａの成膜過程において変質したターゲット表面を、その後のＡｌ層１６ｂの成膜過程において、改質することができる。従って、成膜処理回数が増しても、保護膜における膜厚変化や膜質変化を抑制することができる。これにより、酸化物半導体層１３に対して安定した保護性能を発揮し、個体毎に閾値電圧や電流電圧特性にばらつきが生じることを抑制できる。よって、保護膜（Ａｌ2Ｏ3）の膜質変化に起因するＴＦＴ特性のばらつきを軽減することが可能となる。また、これにより、生産性および信頼性も向上する。
尚、上記実施の形態のＴＦＴ１を、例えば有機ＥＬ表示装置における駆動素子として形成する場合には、駆動用基板としての基板１０上に上記製造プロセスを経てＴＦＴ１を形成した後、更に次のような工程を行えばよい。即ち、図示は省略するが、第２保護膜１７を形成した後、第１保護膜１６および第２保護膜１７をパターニングする。続いて、基板全面に渡って、例えばポリイミドよりなる平坦化膜を成膜した後、この平坦化膜に、ソース・ドレイン電極１５の表面まで貫通するコンタクトホールを形成する。このコンタクトホールを埋め込むように、例えばアルミニウムとネオジウムとの合金（ＡｌＮｄ合金）よりなるアノード（下部反射電極）を形成する。この後、アノードに対応して開口を有する画素間絶縁膜（ウィンドウ膜）を成膜し、その開口部分に発光層を含む有機層を形成する。詳細は省略するが、有機層形成後、カソード（上部電極）を形成し、この上に接着層を介して、カラーフィルタ等が形成された封止用基板を貼り合わせる。これにより、有機ＥＬ表示装置を製造可能である。
＜第２の実施の形態＞
［ＴＦＴ２の構成］
図１０は、本発明の第２の実施の形態に係るＴＦＴ（ＴＦＴ２）の断面構造を表すものである。ＴＦＴ２は、上記第１の実施の形態のＴＦＴ１と同様、例えばアクティブマトリクス型の有機ＥＬ表示装置等の駆動素子として用いられるものである。ＴＦＴ２は、また、上記ＴＦＴ１と同様、ゲート絶縁膜２２を間にしてゲート電極２４と酸化物半導体層２１とが対向配置され、この酸化物半導体層２１に電気的に接続するようにソース・ドレイン電極２６が設けられたものである。更に、ＴＦＴ２は、上述のような積層膜形成工程を経て成膜された保護膜２３を有している。
但し、本実施の形態では、ＴＦＴ２は、いわゆるトップゲート構造（スタガー構造）を有しており、例えばガラス等よりなる基板２０上に酸化物半導体層２１を備え、この酸化物半導体層２１上の選択的な領域（チャネル２１Ｃに対応する領域）に、ゲート絶縁膜２２、保護膜２３（Ａｌ2Ｏ3）、ゲート電極２４（Ａｌ）がこの順に積層されている。これらのゲート絶縁膜２２、保護膜２３、ゲート電極２４を覆うように、基板２０の全面に渡って、層間絶縁膜２５が設けられている。層間絶縁膜２５は、酸化物半導体層２１の表面まで貫通するコンタクトホールＨ１を有しており、この層間絶縁膜２５上には、そのコンタクトホールＨ１を埋めるように、ソース・ドレイン電極２６が設けられている。以下では、上記第１の実施の形態と同様の構成要素については、同一の符号を付し適宜説明を省略する。
酸化物半導体層２１は、上記第１の実施の形態の酸化物半導体層１３と同様、ゲート電圧の印加によりチャネル２１Ｃを形成するものであり、例えばＩＧＺＯのような酸化物半導体よりなる。この酸化物半導体膜２１の厚みは、例えば２０ｎｍ〜１００ｎｍである。
ゲート絶縁膜２２は、例えばシリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮ）およびシリコン窒化酸化膜（ＳｉＯＮ）のうちの１種よりなる単層膜、または２種以上よりなる積層膜である。ゲート絶縁膜２２は、また、本実施の形態では、製造プロセスにおいて酸素を貯蔵する役割も果たしている。このゲート絶縁膜２２の厚みは、例えば１００ｎｍ〜３００ｎｍである。
保護膜２３は、上記第１の実施の形態の第１保護膜１６と同様、酸化アルミニウム（Ａｌ2Ｏ3）よりなり、酸化物半導体層２１の保護膜（パッシベーション膜）として機能するものである。具体的には、保護膜２３は、酸化物半導体層２１（特にチャネル２１Ｃ）への外気（例えば水素）の混入を抑制するものである。保護膜２３は、また、製造プロセスにおいて酸素原子を貯蔵し、これを酸化物半導体層２１へ供給する機能をも有している。この保護膜２３の厚みは、例えば２０ｎｍ〜１００ｎｍである。
本実施の形態では、この保護膜２３が、ゲート絶縁膜としても機能する。保護膜２３は、高誘電率を有するため、トランジスタの電界効果を増すことができ、またシリコン系絶縁膜と比べ高い絶縁性能および耐圧特性を示す。また、このような保護膜２３がゲート絶縁膜２２上に積層されることで、即ち、酸化物半導体層２１とゲート電極２４との間に２層以上の多層膜が設けられることにより、酸化物半導体層２１のチャネル２１Ｃと、ゲート電極２４との接触による不良を低減し易くなる。
ゲート電極２４は、ＴＦＴ２に印加されるゲート電圧（Ｖｇ）によって酸化物半導体層２１中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。
但し、本実施の形態では、このゲート電極２４が、アルミニウムからなり、所定のスパッタリングによって上記保護膜２３と連続的に成膜されたものである。即ち、詳細は後述するが、本実施の形態では、ゲート絶縁膜２２上に、保護膜２３としてのＡｌ2Ｏ3層と、ゲート電極２４としてのＡｌ層とをこの順に有する積層膜を有している。換言すると、本実施の形態では、上記第１の実施の形態と同様、Ａｌ2Ｏ3層の膜質変化を低減するために、Ａｌ2Ｏ3層上にＡｌ層を連続的に成膜するが、その後、上記第１の実施の形態と異なり、Ａｌ層を除去せずにゲート電極２４として利用している。
層間絶縁膜２５は、例えばポリイミド（ＰＩ）よりなり、厚みは例えば５００ｎｍ〜３０００ｎｍである。
ソース・ドレイン電極２６は、上記第１の実施の形態のソース・ドレイン電極１５と同様、酸化物半導体層２１のチャネル２１Ｃに対応する領域において分離されており、分離された一方がソース電極、他方がドレイン電極として機能するものである。このソース・ドレイン電極２６の構成材料としては、上記ゲート電極２４において列挙したものと同等の金属または透明導電膜が挙げられる。
［ＴＦＴ２の製造方法］
図１１〜図１３は、ＴＦＴ２の製造方法を説明するためのものである。ＴＦＴ２は、例えば次のようにして製造することができる。
まず、図１１（Ａ）に示したように、基板２０上に酸化物半導体層２１を成膜する。続いて、図１１（Ｂ）に示したように、この酸化物半導体層２１上に、例えばＣＶＤ法によりゲート絶縁膜２２を成膜する。
（積層膜形成工程）
続いて、図１１（Ｃ）に示したように、保護膜２３（Ａｌ2Ｏ3層）およびゲート電極２４（Ａｌ層）を、上記第１の実施の形態において説明した積層膜形成工程と同様にして形成する。即ち、まず、基板２０の全面に渡って、保護膜２３（Ａｌ2Ｏ3層）とゲート電極２４（Ａｌ層）とを、スパッタリングにより連続的に成膜する。この際、Ａｌ2Ｏ3層を成膜する一段階目のステップと、Ａｌ層を成膜する二段階目のステップとにおいて、基板２０を互いに同一のチャンバー内に保持したまま、同一のターゲット（アルミニウム）を使用しつつ、各ステップ毎に雰囲気ガスを調整する。
詳細には、Ａｌ2Ｏ3層を成膜する一段階目のステップでは、チャンバー内に、ターゲットとしてのアルミニウムと被成膜基板としての基板２０を対向配置させ、アルゴンガスと共に、酸素ガスを供給しつつスパッタリングを行う。このとき、Ａｌ2Ｏ3層には、多量の酸素原子が貯蔵される。続いて、Ａｌ層を成膜する二段階目のステップでは、チャンバー内の雰囲気をアルゴンガス単体に調整する一方、ターゲットのアルミニウムについてはそのまま継続して使用し、スパッタリングを行う。このようなスパッタリングにより、Ａｌ2Ｏ3層とＡｌ層との積層膜を形成する。
ここで、本実施の形態では、上記Ａｌ2Ｏ3層を成膜するステップにおいて、その下層に配置されたゲート絶縁膜２２にも酸素原子が貯蔵される。このゲート絶縁膜２２に貯蔵された酸素原子は、後段のアニール工程において、保護膜２３に貯蔵された酸素原子と共に、酸化物半導体層２１へ供給される。
また、本実施の形態では、上記第１の実施の形態と異なり、この積層膜におけるＡｌ層を除去することなく、ゲート電極２４として利用する。即ち、積層膜形成工程によって、ターゲット表面を改質して保護膜の膜質変化を抑制しつつ、Ａｌ層をゲート電極として利用することができ、これらを、同一のスパッタリング装置内において、かつ同一のターゲットを用いて連続的に成膜することができる。
この後、図１２（Ａ）に示したように、成膜したゲート絶縁膜２２，保護膜２３およびゲート電極２４を、例えばフォトリソグラフィ法を用いたドライエッチングにより、所定の形状にパターニングする。これにより、酸化物半導体層２１においてチャネル２１Ｃとなる領域の直上に、ゲート絶縁膜２２，保護膜２３およびゲート電極２４が積層される。
次いで、図１２（Ｂ）に示したように、基板２０の全面に渡って、層間絶縁膜２５を成膜し、例えばフォトリソグラフィ法により、所定の形状にパターニングすると共に、酸化物半導体層２１の表面まで貫通するコンタクトホールＨ１を形成する。
続いて、図１３（Ａ）に示したように、層間絶縁膜２５上に、ソース・ドレイン電極２６を例えばスパッタリングにより成膜した後、例えばフォトリソグラフィ法を用いたウェットエッチングによりパターニングする。この際、ソース・ドレイン電極２６を、層間絶縁膜２５に設けられたコンタクトホールＨ１を埋め込むように形成することで、酸化物半導体層２１との電気的接続が確保される。
最後に、図１３（Ｂ）に示したように、基板２０全体にアニール処理を施す。この際、アニール処理は、上記第１の実施の形態と同様の雰囲気中において、例えば２００°〜３００°の温度下で行う。これにより、保護膜２３およびゲート絶縁膜２２に貯蔵されている酸素原子が、酸化物半導体層２１へ供給され、酸化物半導体層２１における特性の回復および劣化防止が図られる。以上により、図１０に示したＴＦＴ２を完成する。
［ＴＦＴ２の作用および効果］
上述のように、本実施の形態では、ＴＦＴ２の製造プロセスにおいて、ゲート絶縁膜２２上に、保護膜２３としてのＡｌ2Ｏ3層と、ゲート電極２４としてのＡｌ層とを、スパッタリングにより連続成膜する積層膜形成工程を含む。ここで、Ａｌ2Ｏ3層の成膜過程では、上記第１の実施の形態で説明したように、ターゲット表面は、反応に使用される酸素ガスによって変質し易いが、その後、連続してＡｌ層を成膜する（酸素を使用しないスパッタリングを行う）ことで、改質される。即ち、上記のような連続成膜を行うことにより、成膜処理回数が増しても、その都度ターゲット表面が改質され、Ａｌ2Ｏ3層における膜厚や膜質（密度，屈折率等）が変化しにくい。従って、Ａｌ2Ｏ3層の膜質の再現性が高まり、安定した保護膜形成を行うことができる。
特に、本実施の形態では、上記のような積層膜形成工程の後、Ａｌ層を除去することなく、これをゲート電極２４として利用する。即ち、積層膜形成工程により、ゲート電極２４を保護膜２３と同一のスパッタ装置で、かつ同一のターゲットを用いて連続的に成膜することができる。このため、安定して（膜質変化を抑制しつつ）保護膜２３を成膜できると共に、製造プロセスが簡易化する。
また、ここで、一般的なトップゲート構造のトランジスタでは、酸化物半導体層上にゲート絶縁膜を介してゲート電極が設けられているため、このゲート電極によって、酸化物半導体層への酸素導入経路が断たれ、酸化物半導体層への酸素供給が十分に行えない。そのため、酸素雰囲気での高温のアニール処理を長時間に渡って行ったり、高濃度酸素雰囲気でのアニールが可能な設備を使用する（装置構成を大幅に変更する）等、生産性を伴わない手法を用いなければならず、効率的ではなかった。これに対し、本実施の形態では、ゲート電極２４よりも内側（酸化物半導体層２１側）に、上述のような酸素の貯蔵、供給を行うことが可能な保護膜２３が設けられているため、２００°〜３００°程度のアニール処理によって容易に酸素導入経路を確保できる。従って、本実施の形態のようなトップゲート構造のトランジスタにおいて、酸化物半導体層への酸素供給を従来よりも効率的に行うことができ、生産性が向上する。
以上説明したように、本実施の形態では、ゲート絶縁膜２２上に、Ａｌ2Ｏ3層（保護膜２３）とＡｌ層（ゲート電極２４）とをこの順に、スパッタリングにより連続的に成膜する。これにより、Ａｌ2Ｏ3層の成膜過程において変質したターゲット表面を、その後のＡｌ層の成膜過程において、改質することができる。従って、成膜処理回数が増しても、保護膜における膜厚変化や膜質変化を抑制することができる。よって、上記第１の実施の形態と同等の効果を得ることが可能である。
尚、上記実施の形態のＴＦＴ２を、例えば有機ＥＬ表示装置における駆動素子として形成する場合には、駆動用基板としての基板２０上に上記製造プロセスを経てＴＦＴ２を形成した後、更に次のような工程を行えばよい。即ち、図示は省略するが、ソース・ドレイン電極２６を形成した後、例えばポリイミドよりなる平坦化膜を成膜し、この平坦化膜にソース・ドレイン電極２６の表面まで貫通するコンタクトホールを形成する。このコンタクトホールを埋め込むように、例えばＡｌＮｄ合金よりなるアノード電極を形成する。この後、アノード電極に対応して開口を有する画素間絶縁膜を成膜し、その開口部分に発光層を含む有機層を形成する。有機層形成後、カソード電極を形成し、この上に接着層を介して、カラーフィルタ等が形成された封止用基板を貼り合わせる。これにより、有機ＥＬ表示装置を製造可能である。
＜第３の実施の形態＞
［ＴＦＴ３の構成］
図１４は、本発明の第３の実施の形態に係るＴＦＴ（ＴＦＴ３）の断面構造を表すものである。ＴＦＴ３は、上記第１，２の実施の形態のＴＦＴ１，２と同様、例えばアクティブマトリクス型の有機ＥＬ表示装置等の駆動素子として用いられるものである。ＴＦＴ３は、また、上記ＴＦＴ１と同様、ボトムゲート構造を有しており、ゲート絶縁膜２２を間にしてゲート電極２４と酸化物半導体層２１とが対向配置され、この酸化物半導体層２１に電気的に接続するようにソース・ドレイン電極２６が設けられたものである。更に、ＴＦＴ３は、積層膜形成工程を経て形成された保護膜３５を有するが、本実施の形態では、上記第２の実施の形態と同様、積層膜におけるＡｌ層が残存した構造となっている。
具体的には、本実施の形態では、例えばガラス等よりなる基板３０上の選択的な領域にゲート電極３１を備え、このゲート電極３１を覆うように基板３０の全面に渡ってゲート絶縁膜３２を有している。ゲート絶縁膜３２上には、酸化物半導体層３３が形成されている。この酸化物半導体層３３上には、ストッパ層３４、保護膜３５（Ａｌ2Ｏ3）および配線層３６（Ａｌ）がこの順に積層されている。配線層３６上には、保護メタル３７が形成されている。これらのストッパ層３４、保護膜３５、配線層３６および保護メタル３７には、酸化物半導体層３３の表面まで貫通するコンタクトホールＨ２が設けられている。保護メタル３７上には、そのコンタクトホールＨ２を埋め込むように、ソース・ドレイン電極３８が設けられている。
ゲート電極３１は、ＴＦＴ３に印加されるゲート電圧（Ｖｇ）によって酸化物半導体層３３中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極３１は、上記第１の実施の形態のゲート電極１１と同様の金属または透明導電膜より構成されている。
ゲート絶縁膜３２は、例えばシリコン酸化膜、シリコン窒化膜およびシリコン窒化酸化膜のうちの１種よりなる単層膜、または２種以上よりなる積層膜である。
酸化物半導体層３３は、上記第１の実施の形態の酸化物半導体層１３と同様、ゲート電圧の印加によりチャネル３３Ｃを形成するものであり、例えばＩＧＺＯのような酸化物半導体よりなる。この酸化物半導体膜３３の厚みは、例えば２０ｎｍ〜１００ｎｍである。
ストッパ層３４は、上記第１の実施の形態のストッパ層１４と同様、例えばシリコン酸化膜、シリコン窒化膜およびシリコン窒化酸化膜のうちの１種よりなる単層膜、または２種以上よりなる積層膜であり、酸化物半導体層１３への機械的損傷を防止するものである。このストッパ層３４は、製造プロセスにおいて酸素を貯蔵する役割も果たしている。
保護膜３５は、上記第１の実施の形態の第１保護膜１６と同様、酸化アルミニウム（Ａｌ2Ｏ3）よりなり、酸化物半導体層３３の保護膜（パッシベーション膜）として機能するものである。具体的には、保護膜３５は、酸化物半導体層３３への外気（例えば水素）の混入を抑制するものである。保護膜３５は、また、製造プロセスにおいて酸素原子を貯蔵し、これを酸化物半導体層３３へ供給する機能をも有している。この保護膜３５の厚みは、例えば２０ｎｍ〜１００ｎｍである。
配線層３６は、ソース・ドレイン電極３８の配線層として機能するものであり、アルミニウムからなる。この配線層３６は、所定のスパッタリングによって上記保護膜３５と連続的に成膜されたものである。即ち、詳細は後述するが、本実施の形態では、酸化物半導体層３３上に、保護膜３５としてのＡｌ2Ｏ3層と、配線層３６としてのＡｌ層とをこの順に有する積層膜を有している。但し、配線層３６は、酸化物半導体層３３のチャネル３３Ｃに対応する領域に、開口３６ａを有している。換言すると、本実施の形態では、上記第１，２の実施の形態と同様、Ａｌ2Ｏ3層上とＡｌ層とを連続的に成膜するが、その後、Ａｌ層を全面除去せずに（一部を除去して）残存させ、その残存させたＡｌ層を配線層３６として利用している。
保護メタル３７は、例えばモリブデン，チタン（Ｔｉ）または窒化チタン（ＴｉＮ）よりなり、配線層３６としてのＡｌ層表面を保護する機能を有している。
ソース・ドレイン電極３８は、上記第１の実施の形態のソース・ドレイン電極１５と同様、酸化物半導体層３３のチャネル３３Ｃに対応する領域において分離されており、分離された一方がソース電極、他方がドレイン電極として機能するものである。このソース・ドレイン電極３８の構成材料としては、上記ゲート電極１１において列挙したものと同等の金属または透明導電膜が挙げられる。
図１５〜図１７は、ＴＦＴ３の製造方法を説明するためのものである。ＴＦＴ３は、例えば次のようにして製造することができる。
まず、上記第１の実施の形態と同様にして、基板３０上に、ゲート電極３１、ゲート絶縁膜３２および酸化物半導体層３３をこの順に成膜する（図１５（Ａ））。続いて、図１５（Ｂ）に示したように、酸化物半導体層３３上に、例えばＣＶＤ法によりストッパ層３４を成膜する。
（積層膜形成工程）
続いて、図１６（Ｃ）に示したように、ストッパ層３４上に、保護膜３５（Ａｌ2Ｏ3層）および配線層３６（Ａｌ層）を、上記第１の実施の形態において説明した積層膜形成工程と同様にして形成する。即ち、まず、基板３０の全面に渡って、保護膜３５（Ａｌ2Ｏ3層）と配線層３６（Ａｌ層）とを、スパッタリングにより連続的に成膜する。この際、Ａｌ2Ｏ3層を成膜する一段階目のステップと、Ａｌ層を成膜する二段階目のステップとにおいて、基板３０を互いに同一のチャンバー内に保持したまま、同一のターゲット（アルミニウム）を使用しつつ、各ステップ毎に雰囲気ガスを調整する。
詳細には、Ａｌ2Ｏ3層を成膜する一段階目のステップでは、チャンバー内に、ターゲットとしてのアルミニウムと被成膜基板としての基板３０を対向配置させ、アルゴンガスと共に、酸素ガスを供給しつつスパッタリングを行う。このとき、Ａｌ2Ｏ3層には、多量の酸素原子が貯蔵される。続いて、Ａｌ層を成膜する二段階目のステップでは、チャンバー内の雰囲気をアルゴンガス単体に調整する一方、ターゲットのアルミニウムについてはそのまま継続して使用し、スパッタリングを行う。このようなスパッタリングにより、Ａｌ2Ｏ3層とＡｌ層との積層膜を形成する。また、この後、配線層３６上の全面に渡って例えばスパッタリングにより保護メタル３７を成膜する。
ここで、本実施の形態では、上記Ａｌ2Ｏ3層を成膜するステップにおいて、その下層に配置されたストッパ層３４にも酸素原子が貯蔵される。このストッパ層３４に貯蔵された酸素原子は、後段のアニール工程において、保護膜３５に貯蔵された酸素原子と共に、酸化物半導体層３３へ供給される。
また、本実施の形態では、この積層膜におけるＡｌ層を全面除去することなく、配線層３６として利用する。即ち、積層膜形成工程によって、ターゲット表面を改質して保護膜の膜質変化を抑制しつつ、Ａｌ層を配線層３６として利用することができ、これらを、同一のスパッタリング装置内において、かつ同一のターゲットを用いて連続的に成膜することができる。
次いで、図１６（Ａ）に示したように、ストッパ層３４、保護膜３５、配線層３６および保護メタル３７の一部を、例えばフォトリソグラフィ法を用いたドライエッチングにより、酸化物半導体層３３の表面まで一括除去し、コンタクトホールＨ２を形成する。
続いて、図１６（Ｂ）に示したように、保護メタル３７上に、ソース・ドレイン電極３８を例えばスパッタリングにより成膜した後、例えばフォトリソグラフィ法を用いたウェットエッチングによりパターニングする。この際、ソース・ドレイン電極３８を、コンタクトホールＨ２を埋め込むように成膜することで、酸化物半導体層３３との電気的接続が確保される。
次いで、図１７（Ａ）に示したように、配線層３６、保護メタル３７およびソース・ドレイン電極３８のチャネルに対応する領域を、例えばフォトリソグラフィ法を用いたウェットエッチングにより、保護膜３５の表面まで一括除去する。これにより、チャネル直上の領域において、配線層３６に開口３６ａを形成すると共に、ソース・ドレイン電極３８を分離（絶縁）する。
最後に、図１７（Ｂ）に示したように、基板３０全体にアニール処理を施す。この際、アニール処理は、上記第１の実施の形態と同様の雰囲気中において、例えば２００°〜３００°の温度下で行う。これにより、保護膜３５およびストッパ層３４に貯蔵されている酸素原子が、酸化物半導体層３３へ供給され、酸化物半導体層３３における特性の回復および劣化防止が図られる。以上により、図１４に示したＴＦＴ３を完成する。
［ＴＦＴ３の作用および効果］
上述のように、本実施の形態では、ＴＦＴ３の製造プロセスにおいて、酸化物半導体層３３上に、ストッパ層３４を介して、保護膜３５としてのＡｌ2Ｏ3層と、配線層３６としてのＡｌ層とを、スパッタリングにより連続的に成膜する積層膜形成工程を含む。ここで、Ａｌ2Ｏ3層の成膜過程では、上記第１の実施の形態で説明したように、ターゲット表面は、反応に使用される酸素ガスによって変質し易いが、その後、連続してＡｌ層を成膜する（酸素を使用しないスパッタリングを行う）ことで、改質される。即ち、上記のような連続成膜を行うことにより、成膜処理回数が増しても、その都度ターゲット表面が改質され、Ａｌ2Ｏ3層における膜厚や膜質（密度，屈折率等）が変化しにくい。従って、Ａｌ2Ｏ3層の膜質の再現性が高まり、安定した保護膜形成を行うことができる。
また、本実施の形態では、上記のような積層膜形成工程の後、Ａｌ層を全面除去することなく、これを配線層３６として利用する。即ち、積層膜形成工程により、配線層３６を保護膜３５と同一のスパッタ装置で、かつ同一のターゲットを用いて連続的に成膜することができる。
以上説明したように、本実施の形態では、酸化物半導体層３３上に（ストッパ層３４を成膜した後）、Ａｌ2Ｏ3層（保護膜２３）とＡｌ層（ゲート電極２４）とをこの順に、スパッタリングにより連続的に成膜する。これにより、Ａｌ2Ｏ3層の成膜過程において変質したターゲット表面を、その後のＡｌ層の成膜過程において、改質することができる。従って、成膜処理回数が増しても、保護膜における膜厚変化や膜質変化を抑制することができる。よって、上記第１の実施の形態と同等の効果を得ることが可能である。
（駆動用基板における構成例）
図１８に、上記実施の形態のＴＦＴ３を、例えば有機ＥＬ表示装置における駆動用基板（駆動用基板４）に配設した場合の一構成例を示す。このように、駆動用基板４において、ＴＦＴ３の周辺には、例えば保持容量素子Ｃｓとゲートコンタクト部４ａとが設けられている。ゲート電極３１は、ＴＦＴ３に限らず、保持容量素子Ｃｓおよびゲートコンタクト部４ａに対応する領域にも配設されている。尚、保持容量素子Ｃｓに対応する領域に配設されたゲート電極３１を下部電極３１Ｃｓとして示している。
保持容量素子Ｃｓでは、上記ＴＦＴ３とほぼ同様の積層構造において、ストッパ層３４、保護膜３５、配線層３６および保護メタル３７がエッチングにより除去されている（コンタクトホールＨ２ａが形成されている）。このコンタクトホールＨ２ａを埋め込むように、上部電極３８Ｃｓが設けられている。コンタクトホールＨ２ａは、コンタクトホールＨ２と同一工程において形成可能であり、上部電極３８Ｃｓは、ソース・ドレイン電極３８と同一工程においてパターニング形成可能である。
ゲートコンタクト部４ａでは、ゲート絶縁膜３２、酸化物半導体層３３、ストッパ層３４、保護膜３５および平坦化膜４０を、ゲート電極３１の表面まで貫通するコンタクトホールＨ３が形成されている。
基板３０上には、これらのＴＦＴ３、保持容量素子Ｃｓおよびゲートコンタクト部４ａを覆うように、例えばポリイミドよりなる平坦化膜４０が設けられている。この平坦化膜４０は、ＴＦＴ３においてソース・ドレイン電極３８の表面まで貫通するコンタクトホールＨ４を有している。
これらのコンタクトホールＨ３，Ｈ４に埋め込まれるように、例えばＡｌＮｄ合金よりなるアノード電極４１が配設され、その上に、画素間絶縁膜４２が設けられている。
上記のような駆動用基板４は、例えば次のようにして作製することができる。即ち、まず、基板３０上に、上記ＴＦＴ３の製造プロセス（図１５（Ａ），（Ｂ））で説明したように、ゲート電極３１、ゲート絶縁膜３２、酸化物半導体層３３およびストッパ層３４をこの順に成膜する。但し、ゲート電極３１は、ＴＦＴ３，保持容量素子Ｃｓおよびゲートコンタクト部４ａの各領域に配置されるようにパターン形成する。続いて、図１５（Ｃ）において説明したように、ストッパ層３４上に、上記積層膜形成工程により保護膜３５および配線層３６を形成する。また、配線層３６上には保護メタル３７を成膜する。
この後、図１６（Ａ）で説明したように、ストッパ層３４、保護膜３５、配線層３６および保護メタル３７の一部を、酸化物半導体層３３の表面まで一括除去し、コンタクトホールＨ２を形成する。この際、同時に、保持容量素子ＣｓにおけるコンタクトホールＨ２ａについても形成する。続いて、図１６（Ｂ）で説明したように、保護メタル３７上に、ソース・ドレイン電極３８（上部電極３８Ｃｓ）をコンタクトホールＨ２，Ｈ２ａを埋め込むように成膜する。
次いで、図１７（Ａ）で説明したように、配線層３６、保護メタル３７およびソース・ドレイン電極３８のチャネルに対応する領域を、例えばフォトリソグラフィ法を用いたウェットエッチングにより、保護膜３５の表面まで一括除去する。この際、保持容量素子Ｃｓおよびゲートコンタクト部４ａにおけるパターニングも同時に行う。
この後、平坦化膜４０を成膜し、この平坦化膜４０にコンタクトホールＨ３，Ｈ４を形成する。この際、詳細には、ＴＦＴ３における所定の領域（ソース・ドレイン電極３８に対応する領域）と、ゲートコンタクト部４ａにおける所定の領域（ゲート電極３１に対応する領域）との選択的な領域において、平坦化膜４０をエッチングする。これにより、ＴＦＴ３にはコンタクトホールＨ４が形成され、ゲートコンタクト部４ａには開口（コンタクトホールＨ３における平坦化膜４０の開口部分）が形成される。この後、ゲートコンタクト部４ａにおいて上記開口部分を更に下層へエッチングすることにより、保護膜３５，ストッパ層３４，酸化物半導体層３３およびゲート絶縁膜３２を、ゲート電極３１の表面まで選択的に除去する。これにより、ゲートコンタクト部４ａにコンタクトホールＨ３が形成される。
このようにして形成したコンタクトホールＨ３，Ｈ４を埋め込むように、アノード電極４１を例えばスパッタリングにより形成する。この後、画素間絶縁膜４２を成膜し、アノード電極４１に対応する領域に開口を形成する。尚、その後の有機ＥＬ表示装置を製造プロセスは、上記第１の実施の形態で説明した通りである。尚、図１７（Ｂ）で説明したようなアニール処理は、平坦化膜４０の形成後あるいは画素間絶縁膜４２の形成後において行えばよい。
［表示装置の構成、画素回路構成］
次に、上記第１〜第３の実施の形態に係るＴＦＴ（ＴＦＴ１〜３）を使用した表示装置の全体構成および画素回路構成について説明する。図１９は、有機ＥＬディスプレイとして用いられる表示装置の周辺回路を含む全体構成を表すものである。このように、例えば基板１０（基板２０，３０）上には、有機ＥＬ素子を含む複数の画素ＰＸＬＣがマトリクス状に配置されてなる表示領域５０が形成され、この表示領域５０の周辺に、信号線駆動回路としての水平セレクタ（ＨＳＥＬ）５１と、走査線駆動回路としてのライトスキャナ（ＷＳＣＮ）５２と、電源線駆動回路としての電源スキャナ（ＤＳＣＮ）５３とが設けられている。
表示領域５０において、列方向には複数（整数ｎ個）の信号線ＤＴＬ１〜ＤＴＬｎが配置され、行方向には、複数（整数ｍ個）の走査線ＷＳＬ１〜ＷＳＬｍおよび電源線ＤＳＬ１〜ＤＳＬｍがそれぞれ配置されている。また、各信号線ＤＴＬと各走査線ＷＳＬとの交差点に、各画素ＰＸＬＣ（Ｒ、Ｇ、Ｂに対応する画素のいずれか１つ）が設けられている。各信号線ＤＴＬは水平セレクタ５１に接続され、この水平セレクタ５１から各信号線ＤＴＬへ映像信号が供給されるようになっている。各走査線ＷＳＬはライトスキャナ５２に接続され、このライトスキャナ５２から各走査線ＷＳＬへ走査信号（選択パルス）が供給されるようになっている。各電源線ＤＳＬは電源スキャナ５３に接続され、この電源スキャナ５３から各電源線ＤＳＬへ電源信号（制御パルス）が供給されるようになっている。
図２０は、画素ＰＸＬＣにおける具体的な回路構成例を表したものである。各画素ＰＸＬＣは、有機ＥＬ素子５Ｄを含む画素回路５０ａを有している。この画素回路５０ａは、サンプリング用トランジスタ５Ａおよび駆動用トランジスタ５Ｂと、保持容量素子５Ｃと、有機ＥＬ素子５Ｄとを有するアクティブ型の駆動回路である。これらのうち、トランジスタ５Ａ（またはトランジスタ５Ｂ）が、上記実施の形態等のＴＦＴ１〜３に相当し、保持容量素子５Ｃが、上記第３の実施の形態で説明した保持容量素子Ｃｓに相当する。
サンプリング用トランジスタ５Ａは、そのゲートが対応する走査線ＷＳＬに接続され、そのソースおよびドレインのうちの一方が対応する信号線ＤＴＬに接続され、他方が駆動用トランジスタ５Ｂのゲートに接続されている。駆動用トランジスタ５Ｂは、そのドレインが対応する電源線ＤＳＬに接続され、ソースが有機ＥＬ素子５Ｄのアノードに接続されている。また、この有機ＥＬ素子５Ｄのカソードは、接地配線５Ｈに接続されている。なお、この接地配線５Ｈは、全ての画素ＰＸＬＣに対して共通に配線されている。保持容量素子５Ｃは、駆動用トランジスタ５Ｂのソースとゲートとの間に配置されている。
サンプリング用トランジスタ５Ａは、走査線ＷＳＬから供給される走査信号（選択パルス）に応じて導通することにより、信号線ＤＴＬから供給される映像信号の信号電位をサンプリングし、保持容量素子５Ｃに保持するものである。駆動用トランジスタ５Ｂは、所定の第１電位（図示せず）に設定された電源線ＤＳＬから電流の供給を受け、保持容量素子５Ｃに保持された信号電位に応じて、駆動電流を有機ＥＬ素子５Ｄへ供給するものである。有機ＥＬ素子５Ｄは、この駆動用トランジスタ５Ｂから供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。
このような回路構成では、走査線ＷＳＬから供給される走査信号（選択パルス）に応じてサンプリング用トランジスタ５Ａが導通することにより、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされ、保持容量素子５Ｃに保持される。また、上記第１電位に設定された電源線ＤＳＬから駆動用トランジスタ５Ｂへ電流が供給され、保持容量素子５Ｃに保持された信号電位に応じて、駆動電流が有機ＥＬ素子５Ｄ（赤色、緑色および青色の各有機ＥＬ素子）へ供給される。そして、各有機ＥＬ素子５Ｄは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置において、映像信号に基づく映像表示がなされる。
＜適用例＞
以下、上記のようなＴＦＴ１〜３を用いた表示装置の電子機器への適用例について説明する。電子機器としては、例えばテレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
（モジュール）
上記表示装置は、例えば図２１に示したようなモジュールとして、後述の適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１０（あるいは基板２０，３０）の一辺に、封止用基板６０から露出した領域２１０を設け、この露出した領域２１０に、水平セレクタ５１、ライトスキャナ５２および電源スキャナ５３の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
（適用例１）
図２２は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記表示装置に相当する。
（適用例２）
図２３は、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記表示装置に相当する。
（適用例３）
図２４は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記表示装置に相当する。
（適用例４）
図２５は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。この表示部６４０が上記表示装置に相当する。
（適用例５）
図２６は、携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記表示装置に相当する。
以上、実施の形態を挙げて本発明を説明したが、本発明はこれらの実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、ボトムゲート構造のＴＦＴにおいて、ストッパ層を有する構造を例に挙げて説明したが、このストッパ層は必ずしも設けられていなくともよい。
また、本発明は、上記実施の形態で説明した構造に限定されず、酸化物半導体層の保護膜を、Ａｌ2Ｏ3層とＡｌ層との積層膜形成工程を経て形成したものであれば、様々な構造のＴＦＴに適用可能である。また、各層の材料や厚み、製造プロセス等も、上述したものに限定されない。
１〜３…ＴＦＴ、１０，２０，３０…基板、１１，３１…ゲート電極、１２，２２，３２…ゲート絶縁膜、１３，２１，３３…半導体層、１４，３４…ストッパ層、１５，２６，３８…ソース・ドレイン電極、１６，２３，３５…保護膜（Ａｌ2Ｏ3）、２４…ゲート電極（Ａｌ）、３６…配線層（Ａｌ）、１７…第２保護膜、４０…平坦化膜、４１…アノード電極、４２…画素間絶縁膜。

Claims (9)

  1. ゲート絶縁膜を間にしてゲート電極および酸化物半導体層が配置され、前記酸化物半導体層にソース・ドレイン電極が電気的に接続された構造を有する薄膜トランジスタの製造方法であって、
    前記ソース・ドレイン電極上、前記ゲート絶縁膜上または前記酸化物半導体層上に、保護膜としての酸化アルミニウム（Ａｌ2Ｏ3）層とアルミニウム（Ａｌ）層とをこの順に、スパッタリングにより連続的に成膜する積層膜形成工程
    を含む薄膜トランジスタの製造方法。
  2. 基板上にゲート電極を形成する工程と、
    前記ゲート電極上に、前記ゲート絶縁膜を介して前記酸化物半導体層を形成する工程と、
    前記酸化物半導体層上に、前記ソース・ドレイン電極を形成する工程とを含むと共に、
    前記ソース・ドレイン電極を形成する工程の後、
    前記積層膜形成工程と、
    前記積層膜形成工程において形成した前記アルミニウム層を除去する工程と
    を含む請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記アルミニウム層を除去後、前記酸化アルミニウム層上に、前記酸化アルミニウム層よりも低酸素濃度の他の酸化アルミニウム層を形成する
    請求項２に記載の薄膜トランジスタの製造方法。
  4. 基板上に前記酸化物半導体層を形成する工程と、
    前記酸化物半導体層上の選択的な領域に前記ゲート絶縁膜を形成する工程とを含むと共に、
    前記ゲート絶縁膜を形成する工程の後、
    前記積層膜形成工程と、
    前記ソース・ドレイン電極を、前記アルミニウム層上に層間絶縁膜を介して形成する工程と
    を含み、かつ
    前記アルミニウム層を前記ゲート電極として用いる
    請求項１に記載の薄膜トランジスタの製造方法。
  5. 基板上の選択的な領域に前記ゲート電極を形成する工程と、
    前記ゲート電極上に、前記ゲート絶縁膜を介して前記酸化物半導体層を形成する工程とを含むと共に、
    前記酸化物半導体層を形成する工程の後、
    前記積層膜形成工程と、
    前記アルミニウム層の前記ゲート電極に対応する領域の少なくとも一部に開口を形成する工程と、
    前記アルミニウム層上にソース・ドレイン電極を形成する工程と
    を含む
    請求項１に記載の薄膜トランジスタの製造方法。
  6. 前記スパッタリングは、
    前記酸化アルミニウム層を成膜する第１ステップでは、ターゲット材料としてアルミニウムを用いると共に、酸素（Ｏ2）を含む雰囲気中で行い、
    前記アルミニウム層を成膜する第２ステップでは、前記第１ステップで使用済みの前記ターゲット材料を用いると共に、酸素を含まない雰囲気中で行う
    請求項１ないし請求項５のいずれか１項に記載の薄膜トランジスタの製造方法。
  7. 基板上に設けられた酸化物半導体層と、
    前記酸化物半導体層に電気的に接続されたソース・ドレイン電極と、
    前記酸化物半導体層上の選択的な領域にゲート絶縁膜を介して設けられ、保護膜としての酸化アルミニウム（Ａｌ 2 Ｏ 3 ）層とゲート電極として機能するアルミニウム（Ａｌ）層とをこの順に有する積層膜と
    を備えた
    薄膜トランジスタ。
  8. 基板上の選択的な領域に設けられたゲート電極と、
    前記ゲート電極上に、ゲート絶縁膜を介して設けられた酸化物半導体層と、
    前記酸化物半導体層に電気的に接続されたソース・ドレイン電極と、
    前記酸化物半導体層上に、保護膜としての酸化アルミニウム（Ａｌ 2 Ｏ 3 ）層とアルミニウム（Ａｌ）層とをこの順に有する積層膜と
    を備え、
    前記ソース・ドレイン電極が、前記アルミニウム層上に設けられている
    薄膜トランジスタ。
  9. 前記積層膜における前記アルミニウム層は、前記ゲート電極に対応する領域の少なくとも一部に開口を有する
    請求項８に記載の薄膜トランジスタ。
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