CN102738145B - 显示装置和电子设备 - Google Patents

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Abstract

本发明涉及显示装置和电子设备，其中，该显示装置其包括：基板、显示元件、作为显示元件的驱动元件的晶体管、以及保持对应于视频信号的电荷的电容保持元件。显示元件、晶体管和电容保持元件设置在基板上。该电容保持元件包括：包含氧化物半导体的第一半导体层、设置在第一半导体层上的第一导电膜、设置在第一半导体层与第一导电膜之间的第一绝缘膜、以及通过在第一半导体层上的选择性区域中去除第一导电膜和第一绝缘膜的厚度的一部分或全部而形成的凹槽。

Description

显示装置和电子设备
技术领域
本发明涉及优选用于有机电致发光(EL)显示装置和液晶显示装置的显示装置，并涉及包括该显示装置的电子设备。
背景技术
在有源驱动液晶显示装置或有机电致发光显示装置中，薄膜晶体管被用作驱动元件，且电容保持元件保持与用于写入视频图像的信号电压相对应的电荷。如果在薄膜晶体管的栅电极与其源或漏电极的交叉区域中寄生电容增加，则可发生信号电压的变化，导致图像质量劣化。
特别地，有机电致发光显示装置需要具有用于大寄生电容的大保持电容，导致像素布局中配线占据率的增加。这导致配线间短路等的概率增加，并导致成品率降低。
在过去，人们试图对于包括诸如氧化锌(ZnO)或氧化铟镓锌(IGZO)的氧化物半导体作为沟道的薄膜晶体管减小寄生电容，该寄生电容在栅电极与源或漏电极的交叉区域中形成。
例如，日本未审查专利申请公开第2007-220817号和J.Park等人的“Self-AlignedTop-Gate Amorphous Gallium Indium Zinc Oxide Thin Film Transistors”，AppliedPhysics Letters，American Institute of Physics，2008，93，053501描述了自对准顶栅薄膜晶体管，其中，栅电极和栅极绝缘膜以相同的形状在氧化物半导体薄膜层的沟道区域上形成，然后氧化物半导体薄膜层的没有被栅电极和栅极绝缘膜覆盖的区域的电阻减小，以使得该区域形成为源/漏区。R.Hayashi等人的“Improved Amorphous In-Ga-Zn-OTFTs”，SID 08DIGEST，2008，42.1，pp.621-624描述了自对准底栅薄膜晶体管，其中，源极和漏极区通过以栅电极作为掩膜的背面曝光而在氧化物半导体膜中形成。
发明内容
如上所述与包括氧化物半导体的晶体管一起设置在基板上的电容保持元件旨在保持抑制图像质量劣化所需的电容。
期望提供能够抑制图像质量劣化的显示装置以及包括该显示装置的电子设备。
根据本发明实施方式的一种显示装置包括基板，并且包括显示元件、作为显示元件的驱动元件的晶体管、以及保持对应于视频信号的电荷的保持电容。显示元件、晶体管和电容保持元件设置在基板上。电容保持元件包括包含氧化物半导体的第一半导体层、设置在第一半导体层上的第一导电膜、设置在第一半导体层与第一导电膜之间的第一绝缘膜、以及通过在第一半导体层上的选择性区域中去除第一导电膜和第一绝缘膜的厚度的一部分或全部而形成的凹槽。
根据本发明实施方式的一种电子设备包括显示装置，该显示装置包括基板，并且包括在基板上的显示元件、作为显示元件驱动元件的晶体管、以及保持对应于视频信号的电荷的保持电容。电容保持元件包括包含氧化物半导体的第一半导体层、设置在第一半导体层上的第一导电膜、设置在第一半导体层与第一导电膜之间的第一绝缘膜、以及通过在第一半导体层上的选择性区域中去除第一导电膜和第一绝缘膜的厚度的一部分或全部而形成的凹槽。
在根据本发明实施方式的显示装置和电子设备中，与显示元件和晶体管一起设置在基板上的电容保持元件具有在包含氧化物半导体的第一半导体层上的第一导电膜，其间介有第一绝缘膜，并且具有通过在第一半导体层上的选择性区域中去除第一导电膜和第一绝缘膜的厚度的一部分或全部而形成的凹槽。氧易于通过凹槽从第一半导体层的氧化物半导体脱离。这可抑制电容保持元件的依赖于所施加的电压的电容变化。
根据本发明实施方式的显示装置和电子设备，与显示元件和晶体管一起设置在基板上的电容保持元件具有在包含氧化物半导体的第一半导体层上的第一导电膜，其间介有第一绝缘膜，并具有通过在第一半导体层上的选择性区域中去除第一导电膜和第一绝缘膜的厚度的一部分或全部而形成的凹槽。这可抑制电容保持元件的依赖于所施加的电压的电容变化，从而保持电容元件可保持所需电容。结果，可抑制图像质量下降。
应该理解前面的概述和下面的详细说明是示例性的，且旨在提供对所要求保护技术的进一步解释。
附图说明
所包括的附图提供对本发明的进一步理解，并包含在本说明书中且构成本说明书的一部分。附图示出了实施方式并和说明书一起用来解释本技术的原理。
图1示出根据本发明实施方式的有机电致发光显示装置的截面结构。
图2以放大方式示出了图1中表示的电容保持元件的截面结构。
图3A和图3B是图1中示出的电容保持元件的示意性平面图。
图4示出了图1中所示的有机电致发光显示装置及其外围电路的整体结构。
图5示出了图4中所示的像素的电路结构。
图6A和图6B示出了图1中所示有机电致发光显示装置的制造处理的顺序步骤。
图7A和图7B示出了图6B中的步骤之后的步骤。
图8A和图8B示出了图7B中的步骤之后的步骤。
图9A和图9B示出了图8B中的步骤之后的步骤。
图10是示出了根据比较例1的电容保持元件的截面结构的示意图。
图11A和图11B是示出了根据比较例2的电容保持元件的截面结构和平面结构的示意图。
图12是示出了比较例中电容对电压的变化的特性图。
图13是示出了实施方式中电容对电压的变化的特性图。
图14是示出了凹槽间距离和阈值电压之间关系的特性图。
图15示出了根据修改例的液晶显示装置的截面结构。
图16是示出了具有显示装置的模块的示意性结构的平面图。
图17是示出了应用例的1外观的透视图。
图18A是示出了从前侧观看的应用例2的外观的透视图，并且图18B是示出了从后侧观看的应用例2的外观的透视图。
图19是示出了应用例3的外观的透视图。
图20是示出应用例4的外观的透视图。
图21A是应用例5处于打开状态的前视图，图21B是其侧视图，图21C是其处于闭合状态的前视图，图21D是其左侧视图，图21E是其右侧视图，图21F是其顶视图，以及图21G是其底视图。
图22A和图22B示出根据其他实例的电容保持元件的截面结构。
具体实施方式
下面将参考附图说明本发明的实施方式。说明是按以下顺序进行的。
1.实施方式(具有利用氧化物半导体的电容保持元件的有机EL显示装置的实例)。
2.修改例(具有利用氧化物半导体的电容保持元件的液晶显示装置的实例)。
3.应用例(模块和电子设备的实例)
[实施方式]
[结构]
图1示出了根据本发明的实施方式的显示装置(有机EL显示装置1)的截面结构。有机EL显示装置1包括：例如以有源矩阵驱动方法驱动的多个像素(有机EL元件10A)。应注意，图1仅示出对应于一个像素(子像素)的区域。在有机EL显示装置1中，例如，晶体管10B和电容保持元件10C设置在基板10上，且有机EL元件10A设置在这些部件上。有机EL元件10A是通过例如保护层22密封的，且密封基板23附着到保护层22上，其间介有未示出的粘接层。发光型的有机EL显示装置1可以是所谓的顶发光型或底发光型。有机EL元件10A、晶体管10B和电容保持元件10C中每一个的结构在下面具体说明。
[有机EL元件10A]
有机EL元件10A在第一电极18上具有像素隔离膜19，该像素隔离膜具有用于各个像素的开口，并在像素隔离膜19的开口中具有有机层20。第二电极21设置在有机层20上。
例如，为每个像素设置用作阳极的第一电极18。在底发光型中，第一电极18由透明导电膜构成，例如包括氧化铟锡(ITO)、氧化铟锌(IZO)和氧化铟锌(InZnO)中的一种的单层膜或包括其中两种以上的堆叠膜。在顶发光型中，第一电极18由包括包含铝(Al)、镁(Mg)、钙(Ca)和钠(Na)中的一种以上的金属单质的单层膜，或包含一种以上金属的合金的单层膜，或包含两个以上单层膜的堆叠体的多层膜而构成。
像素隔离膜19限定每个像素的发光区域，并包括例如光敏树脂，如聚酰亚胺树脂、丙烯酸树脂或酚醛树脂。
有机层20包括有机电致发光层(有机EL层)，并响应于驱动电流的施加而发光。有机层20例如以靠近基板10的顺序包括例如空穴注入层、空穴传输层、有机EL层和电子传输层，上述所有均未被示出。在有机EL层中，响应于电场的施加，电子和空穴复合以导致发光。有机EL层的材料通常可包括低分子或高分子有机材料而不受任何限制。例如，可通过涂覆为每个像素单独设置红色、绿色和蓝色的彩色发光层。可选地，白色发光层(例如，红色、绿色和蓝色的堆叠彩色发光层)可设置在基板的整个表面上。空穴注入层改善空穴注入效率，并防止漏电。空穴传输层改善对有机EL层的空穴传输效率。根据需要，可设置有机EL层以外的这些层。
用作阴极的第二电极21由金属导电膜构成。在底发光型中，第二电极21由包括包含铝、镁、钙和钠中的一种以上的金属单质，或包括包含一种以上金属的合金的单层膜，或作为两个以上单层膜的堆叠体的多层膜而构成。在顶发光型中，第二电极21包括包含ITO或IZO的透明导电膜。第二电极21与第一电极18绝缘并对于所有像素公共地设置有机层20上。
保护层22可由绝缘材料或导电材料构成。绝缘材料例如包括非晶硅(a-Si)、非晶碳化硅(a-SiC)、非晶氮化硅(a-Si1-xNx)和非晶碳(a-C)。
基板10和密封基板23包括：例如包括石英、玻璃、硅和塑料的片材。廉价的塑料膜可用于基板，因为半导体层11是通过下述溅射处理沉积的而无需加热基板10。塑料材料例如包括聚对苯二甲酸乙二醇酯(PET)和聚萘二甲酸乙二醇酯(PEN)。可选地，根据目的可使用包括不锈钢(SUS)的金属基板。在顶发光型中，密封基板23由包括玻璃或塑料的透明基板构成，并可能在其上具有未示出的滤色片或遮光膜。在底发光型中，基板10由透明基板构成。
[晶体管10B]
晶体管10B对应于下述像素驱动电路50a中的采样晶体管Tr1或驱动晶体管Tr2，并且是具有错层结构(staggered structure)的薄膜晶体管，或所谓的顶栅薄膜晶体管。晶体管10B具有在基板10上的半导体基板11，并具有在半导体层11上的选择性区域中的栅电极13A，其间介有栅极绝缘膜12A。层间绝缘膜15设置为覆盖半导体层11、栅极绝缘膜12A和栅电极13A。层间绝缘膜15具有被配置为与半导体层11相对的接触孔H2，且源/漏电极层16设置在层间绝缘膜15上，以填充接触孔H2。因此，源/漏电极层16设置为与半导体层11的预定区域(下述源/漏区11SD)电连接。
晶体管10B的栅电极13A对应于本发明中“第二导电膜”的具体实例，且栅极绝缘膜12A对应于“第二绝缘膜”的具体实例。在该实施方式中，半导体层11被设置为从晶体管10B到电容保持元件10C。具体地，半导体层11的对应于晶体管10B的部分对应于“第二半导体层”，其对应于电容保持元件10C的部分对应于“第一半导体层”。半导体层11对应于“第一半导体层”和“第二半导体层”一体设置的结构的具体实例。
半导体层11响应栅极电压的施加形成沟道，并包括例如包含铟(In)、镓(Ga)、锌(Zn)、硅(Si)和锡(Sn)中的一种以上的氧化物半导体。这样的氧化物半导体例如包括非晶氧化物半导体，如铟镓锌氧化物(IGZO，InGaZnO)。晶体氧化物半导体包括氧化锌(ZnO)、铟锌氧化物(IZO)、铟镓氧化物(IGO)、ITO和氧化铟(InO)。半导体层11具有源/漏区11SD作为要连接至与栅电极13A相对的区域(沟道区11A)邻近的源/漏电极层16的区域。半导体层11的厚度是例如约50nm。
从顶部以深度方向设置在半导体层11的一部分中的源/漏区11SD是电阻比沟道区11A低的低电阻区。源/漏区11SD的这样的低电阻是通过下述制造处理过程中通过金属的反应在氧化物半导体中扩散诸如铝的金属而实现的。结果，使得晶体管10B具有所谓的自对准结构并具有稳定的特性。
栅极绝缘膜12A例如包括：包括氧化硅(SiOx)膜、氮化硅(SiNx)膜、氧氮化硅(SiON)膜和氧化铝(AlOx)膜中之一的单层膜，或包括两个以上单层膜的堆叠膜。其中，氧化硅膜或氧化铝膜是优选的，因为其几乎不会使氧化物半导体脱氧。栅极绝缘膜12A的厚度例如是约300nm。在该实施方式中，因为电容保持元件10C的栅极绝缘膜12A和绝缘膜12B由相同材料在同一步骤中形成，栅极绝缘膜12A的厚度基本与绝缘膜12B的厚度相同。因为电容保持元件10C的电容取决于绝缘膜12B的厚度，所以栅极绝缘膜12A的厚度是考虑这种电容对厚度的依赖性而设定的。
栅电极13A对晶体管10B施加栅极电压(Vg)从而控制半导体层11中的载流子密度，并用作提供电位的配线。栅电极13A包括：例如包含钼(Mo)、钛(Ti)、铝、银、钕(Nd)和铜(Cu)中的一种的金属单质或它们的合金，或包含其中两种以上的堆叠膜。特别地，栅电极13A包括诸如铝或银的低电阻金属被钼或钛所夹持的堆叠结构，并包括铝和钕的合金(AlNd合金)。可选地，栅电极13A可由诸如ITO的透明导电膜构成。栅电极13A的厚度例如为约10nm到500nm，包括10nm和500nm。
层间绝缘膜15例如具有约2μm的厚度，并例如包括包含氧化硅膜、氮化硅膜、氧氮化硅膜和氧化铝膜中的一种的单层膜、或包括其中两种以上的堆叠膜。可选地，层间绝缘膜15可包括包含丙烯酸或聚酰亚胺树脂的有机绝缘膜。特别地，使用氧化硅膜和氧化铝膜的堆叠膜来抑制水渗入或扩散到半导体层11中，使得能够改善晶体管10B的电特性和可靠性。
源/漏电极层16用作晶体管10B的源电极或漏电极。源/漏电极层16例如具有约200nm的厚度，且包括类似于所列出的用于栅电极13A或透明导电膜的金属。优选地，源/漏电极层16由诸如铝或铜的低电阻金属构成，更优选地由这样的低电阻金属被包括钛或钼的阻挡层所夹持的堆叠膜构成。使用这类堆叠膜能够减少驱动中的配线延迟。所期望的是，源/漏电极层16设置在栅电极12A的正上方的部分之外的区域中，以防止在栅电极12A和源/漏电极层16的交叉区域中形成寄生电容。
平坦化膜17被设置为覆盖层间绝缘膜15和源/漏电极层16。平坦化膜17例如包括聚酰亚胺或丙烯酸类树脂，并设置在整个显示区域上。然而，平坦化膜17具有将晶体管10B的源/漏电极层16电连接至有机EL元件10A的第一电极18的接触孔H3。第一电极18设置在平坦化膜17上以填充接触孔H3。
[电容保持元件10C]
电容保持元件10C保持对应于下述像素驱动电路50a中的视频信号的电荷。在该实施方式中，电容保持元件10C以靠近基板10的顺序具有半导体层11、绝缘膜12B和导电膜13B的堆叠结构。在电容保持元件10C中，半导体层11从晶体管10B(一体地)延伸，且绝缘膜12B和导电膜13B设置在与晶体管10B分离的选择性区域中。这样的包括半导体层11、绝缘膜12B和导电膜13B的堆叠结构形成电容。具体地，电容保持元件10C利用用于形成晶体管10B中的沟道的半导体层11的一部分来形成电容。
电容保持元件10C的导电膜13B对应于本发明中“第一导电膜”的具体实例，且绝缘膜12B对应于“第一绝缘膜”的具体实例。
例如，绝缘膜12B由与晶体管10B的栅极绝缘层12A相同的材料形成，并可以与栅极绝缘膜12A一起在同一步骤中形成。类似地，例如，导电膜13B由与栅电极13A相同的材料形成，并可以与栅电极13A一起在同一步骤中形成。在该实施方式中，通过绝缘膜12B和导电膜13B设置预定的凹槽。
图2以放大方式示出了电容保持元件10C的截面结构。如图所示，电容保持元件10C在半导体层11上的选择性区域中具有凹槽(开口)H1，该凹槽是通过在厚度方向上去除导电膜13B和绝缘膜12B而形成的。半导体层11的表面在对应于凹槽H1的区域中从导电膜13B和绝缘膜12B露出。可以仅设置一个凹槽H1或设置多个凹槽H1。此外，凹槽H1的开口形状不受限制。图3A和图3B示出了凹槽的示例性开口形状。图3A和图3B是从导电膜13B侧观看的电容保持元件的平面图。如图3A所示，多个(这里为四个)凹槽H1可以预定间距d(凹槽之间的距离)整体配置为点阵图案。可选地，如图3B所示，多个(这里为两个)凹槽H1可以预定间距d整体平行配置为条状图案。应注意，图2对应于沿图3A的IA-IA线或图3B的IB-IB线的截面箭头示图。
[高电阻膜14]
高电阻膜14被设置为覆盖电容保持元件10C、晶体管10B的栅极绝缘膜12A和栅电极13A、半导体层11上的不与栅电极13A和电容保持元件10C中的每一个相对的区域。具体地，高电阻膜14被设置为覆盖保持电容元件10C中的凹槽H1的内侧。高电阻膜14的与源/漏电极层16相对的一部分被选择性地去除。
高电阻膜14是从金属膜变化得到的氧化物膜，其用作下述制造处理过程中扩散到半导体层11的低电阻区(例如，源/漏区11SD)中的金属的供应源。这样的高电阻膜14例如包括氧化钛、氧化铝、氧化铟和氧化锡。高电阻膜14具有对外部气氛的高阻挡性能，因此具有减小氧和水的影响的功能，这样，除了上述制造处理中的功能，还可改变晶体管10B的半导体层11的电特性。高电阻膜14稳定晶体管10B和电容保持元件10C中的每一个的电特性，从而能够增强层间绝缘膜15的效果。高电阻膜14的厚度例如为20nm以下。
[外围电路和像素电路的结构]
现在将说明上述有机EL显示装置1的外围电路和像素电路的结构。图4示出了有机EL显示装置1及其外围电路的整体结构。例如，如图所示，包括有机EL元件10A的多个像素PXLC以矩阵形式配置的显示区域50设置在基板10上，并且作为信号线驱动电路的水平选择器(HSEL)51、作为扫描线驱动电路的写入扫描器(WSCN)52、乙级作为电源线驱动电路的电源扫描器(DSCN)53设置在显示区域50的外围。
在显示区域50中，多个(整数n)信号线DTL1至DTLn沿列方向配置，且多个(整数m)扫描线WSL1至WSLm和多个(整数m)电源线DSL1至DSLm沿行方向配置。每个像素PXLC(对应于R、G和B的像素中的一个)设置在各信号线DTL和各扫描线WSL的交叉部。每个信号线DTL连接到将视频信号提供到每个扫描线DTL的水平选择器51。每个扫描线WSL连接到将扫描信号(选择脉冲)提供到每个扫描线WSL的写入扫描器52。每个电源线DSL连接到将电源信号(控制脉冲)提供到每个电源线DSL的电源扫描器53。
图5具体示出了像素PXLC的示例性电路结构。每个PXLC具有包括有机EL元件10A的像素电路50a。像素电路50a是有源驱动电路，其包括采样晶体管Tr1、驱动晶体管Tr2、电容保持元件10C和有机EL元件10A。采样晶体管Tr1(或驱动晶体管Tr2)对应于上述实施方式等中的晶体管10B。
采样晶体管Tr1的栅极连接到相应的扫描线WSL，其源极和漏极中的一个连接到相应的信号线DTL，而另一个连接到驱动晶体管Tr2的栅极。驱动晶体管Tr2的漏极连接到相应的电源线DSL，且其源极连接到有机EL元件10A的阳极。有机EL元件10A的阴极连接到地线5H。应注意，地线5H公共地配线至所有像素PXLC。电容保持元件10C设置在驱动晶体管Tr2的源极和栅极之间。
采样晶体管Tr1响应于从扫描线WSL提供的扫描信号(选择脉冲)而导通，因而对从信号线DTL提供的视频信号的信号电位进行采样，并保持电容保持元件10C中的信号电位。驱动晶体管Tr2从设定为预定的第一电位(未示出)的电源线DSL接收电流，并根据保持在电容保持元件10C中的信号电位将驱动电流提供到有机EL元件10A。有机EL元件10A响应于从动晶体管Tr2提供的驱动电流以根据视频信号的信号电位的亮度发光。
在这种电路结构中，采样晶体管Tr1响应于从扫描线WSL提供的扫描信号(选择脉冲)导通，因此对从信号线DTL提供的视频信号的信号电位进行采样并保持在电容保持元件10C中。将电流从设定为第一电位的电源线DSL提供到驱动晶体管Tr2，并根据保持在电容保持元件10C中信号电位将驱动电流提供给有机EL元件10A(红色、绿色和蓝色有机EL元件中的每一个)。每个有机EL元件10A响应于所提供的驱动电流、以基于视频信号的信号电位的亮度发光。因此，显示装置基于视频信号显示视频图像。
[制造方法]
上述有机EL显示装置1允许例如以下列方式制造。首先，在基板10上形成晶体管10B和电容保持元件10C。
具体地，首先，包括上述氧化物半导体的半导体层11是通过例如溅射处理沉积在基板10的整个表面上，如图6A所示。在这样的沉积中，具有与目标氧化物半导体相同成分的陶瓷用作靶材。因为氧化物半导体中的载体浓度显著依赖于溅射过程中的氧分压，所以控制氧分压以实现所需的晶体管特征。然后，沉积的半导体层11通过例如光刻和蚀刻图案化为预定形状。在图案化时，半导体层优选利用磷酸、硝酸和乙酸混合溶液通过湿蚀刻来处理。磷酸、硝酸和乙酸混合溶液使得显著增加半导体层相对于基板的蚀刻选择性，以使得半导体层较易于处理。
然后，例如通过等离子体化学气相沉积(CVD)处理在基板10的整个表面上沉积包括例如氧化硅膜的绝缘膜12(栅极绝缘膜12A和绝缘膜12B)，如图6B所示。可选地，氧化硅膜可通过反应溅射处理形成。氧化铝膜不仅可以通过反应溅射处理或CVD处理而且可以通过原子层沉积处理来沉积。
然后，例如包括堆叠膜的导电膜13(栅电极13A和导电膜13B)通过例如溅射处理在绝缘膜12的整个表面上沉积，如图6B所示，其中，堆叠膜包括钼或钛以及铝。
然后，导电膜13例如是通过光刻和蚀刻而图案化的，从而在半导体层11上的选择性区域中形成栅电极13A和导电膜13B，如图7A所示。这里，开口H1A(构成凹槽H1的一部分的开口)在导电膜13B的选择性区域中形成。
然后用栅电极13A和导电膜13作为掩膜来蚀刻绝缘膜12，如图7B所示。在半导体层11由诸如ZnO、IZO、和IGO的晶体材料形成的情况下，可用氢氟酸等来保持显著大的蚀刻选择性，以使得半导体层11易于处理。因此，栅极绝缘膜12A被图案化为与栅电极13A相同的形状，且凹槽H1通过导电膜13B和绝缘膜12B而形成。这样，形成了栅电极13A设置在半导体层11上的选择性区域中且栅极绝缘膜12A介于其间的堆叠结构，同时形成了电容保持元件10C。
然后，如图8A所示，通过例如溅射处理在基板10的整个表面上沉积金属膜14a，厚度为例如5nm到10nm，包括5nm和10nm，该金属膜包括在较低温度与氧反应的金属，如钛、铝和铟。
然后，通过在例如约300℃的温度热处理对金属膜14a进行氧化，以形成包括金属氧化物膜的高电阻膜14。同时，在不与栅电极12A和电容保持元件10C相对的区域中形成低电阻区(包括源/漏区11SD)。因为包含在氧化物半导体中的部分氧用于金属膜14a的氧化反应，所以半导体层11中的氧浓度从其与金属膜14a接触的表面起随着金属膜14a氧化而逐渐减小。此外，诸如铝的金属从金属膜14a扩散到半导体层11中。金属元素用作减小与半导体层11顶侧上的金属膜14a接触的半导体层11的区域的电阻的杂质。这导致形成了具有低电阻的源/漏区域11SD。
优选金属膜14a在例如约300℃的温度通过退火进行热处理。这里，金属膜14a在含氧等的氧化气氛中退火，这抑制了低电阻区的氧浓度的过度减小，并使得能够供应充分的氧给半导体层11。这使得能够省略后面的退火步骤，导致处理简化。
可选地，高电阻膜14可以下面的方式形成。例如，在图8A中所示的步骤中，可沉积金属膜14a，同时基板10保持约200℃的较高温度。这能够减小半导体层11的预定区域的电阻，而无需图8B中所示的热处理。在这类情况下，使半导体层11中的载流子浓度减小到晶体管所需的水平。
优选金属膜14a沉积厚度为例如10nm以下。这是因为如果金属膜14a的厚度为10nm以下，则金属膜14a可通过热处理而完全氧化(可形成高电阻膜14)。如果金属膜14a没有完全氧化，则这种未氧化的金属膜14a需要在额外的蚀刻步骤中去除。这是因为金属膜14a也沉积在栅电极13A上，所以如果金属膜没有充分氧化，则可能发生漏电流。如果金属膜14a完全氧化且因此形成高电阻膜14，则这样的去除步骤是不需要的，从而简化制造处理。即，无需利用蚀刻的去除步骤就可防止漏电流。应注意，在金属膜14a沉积厚度为10nm以下的情况下，热处理后高电阻膜14的厚度约为20nm以下。
除了上述热处理，金属膜14a的氧化方法还可包括通过蒸汽气氛中的氧化或等离子体氧化加速金属膜14a氧化的处理。特别地，等离子体氧化具有下列优点。具体地，在金属膜14a受到等离子体氧化形成高电阻膜14后使层间绝缘膜15通过等离子体CVD处理连续(不断地)形成。结果，步骤得到简化。在等离子体氧化中，例如，期望金属膜14a在基板10的温度约为200℃到400℃(包括200℃和400℃)时受到等离子体的作用，该等离子体在诸如氧和一氧化二氮(dinitroxide)的混合气体的含氧的气氛中产生。这是因为通过这样的等离子体氧化形成的高电阻膜14可如上所述具有对于外部气氛的高阻挡性能。
此外，除通过金属膜14a和半导体层11的反应来减小电阻的方法之外，减小半导体层11的预定区域的电阻的方法还可包括通过等离子体处理减小电阻的方法，以及通过从等离子体CVD处理沉积的氮化硅膜扩散氢而减小电阻的方法。
然后如图9A所示形成层间绝缘膜15。具体地，层间绝缘膜15包括上述包含丙烯酸树脂的有机膜、包含氧化硅膜或氧化铝膜的无机膜、或这些有机膜和无机膜的堆叠膜，并在高电阻膜14的整个表面上沉积上述厚度。期望诸如氧化硅膜的无机膜通过等离子体CVD处理沉积，且期望氧化铝膜通过使用铝靶与DC或AC电源的反应溅射处理沉积。这是因为通过该处理使无机膜高速沉积。有机膜是通过涂覆沉积的，例如通过旋转涂覆或狭缝涂覆。
然后，例如通过在与半导体层11的源/漏区11SD相对的区域的一部分中光刻和蚀刻，贯通层间绝缘膜15和高电阻膜14形成接触孔H2，。
然后，如图9B所示，通过溅射处理在层间绝缘膜15上沉积包括上述材料的源/漏电极层16，以填充接触孔H2，然后利用光刻和蚀刻处理将源/漏电极层16图案化为预定形状。因此，源/漏电极层16形成为与半导体层11的源/漏区11SD电连接。如上所述，在基板10上形成晶体管10B和保持电容源极10C。
然后，例如通过旋转涂覆或狭缝涂覆沉积的包括上述材料的平坦化膜17覆盖层间绝缘膜15和源/漏电极层16，且在与源/漏电极层16相对的区域的一部分中形成接触孔H3。
然后，在平坦化膜17上形成有机EL元件10A。具体地，包括上述材料的第一电极18通过例如溅射处理在平坦化膜17上形成，以填充接触孔H3，然后通过光刻和蚀刻图案化第一电极18。然后，在第一电极18上形成具有开口的像素隔离膜19，且通过例如真空蒸发处理沉积有机层20。然后，通过溅射处理在有机层20上沉积包括上述材料的第二电极21。然后，通过例如CVD处理在第二电极21上沉积保护层22，然后将密封基板23附着到保护层22上。图1中所示有机EL显示装置1的制造处理至此结束。
[操作和效果]
在实施方式的有机EL显示装置1中，例如，当对应于每种色彩的视频信号的驱动电流施加到对应于R、G和B之一的每个像素时，电子和空穴通过第一和第二电极18和21注入到有机层20中。电子和空穴在有机层20的有机EL层中复合，导致发光。以该方式，有机EL显示装置1例如执行R、G和B的全色视频显示。
在有机EL显示装置1中，对应于视频信号的电位在上述视频显示操作过程中施加到电容保持元件10C的一端，以使得对应于视频信号的电荷累积在电容保持元件10C中。在该实施方式中，如上所述，电容保持元件10C具有堆叠结构，其中绝缘膜12B夹在包含氧化物半导体的半导体层11和导电膜13B之间。具体地，电容保持元件10C是利用半导体层11的一部分形成的。
图10示出了根据实施方式的比较例(比较例1)的电容保持元件100的堆叠结构。在比较例1中，例如，利用基板101上晶体管的栅极绝缘膜的一部分设置绝缘膜102，且在绝缘膜102上(在与晶体管的栅电极相同的层中)设置导电膜103。在导电膜103上设置具有大厚度的层间绝缘膜104，且在层间绝缘膜104上在与源/漏电极层相同的层中设置导电膜105。以该方式，比较例1的电容保持元件100具有以下结构，其中层间绝缘膜104夹在导电膜103和105之间，导电膜103和105分别设置在与晶体管的栅电极和源/漏电极相同的层中。电容也允许通过这样的堆叠结构形成。然而，在这样的电容保持元件100中，层间绝缘膜104的厚度较大(微米级尺寸)，且因此电容小，导致对寄生电容的灵敏度较高。
另一方面，在该实施方式中，利用半导体层11的一部分设置电容保持元件10C，因此夹在半导体层11和导电膜13B之间的绝缘膜12B可用作栅极绝缘膜。即，栅极绝缘膜的厚度与栅极绝缘膜12A的厚度相同(小于层间绝缘膜15的厚度)。结果，与比较例1相比，使得该实施方式中确保大电容。
图11A是示出了根据实施方式的另一比较例(比较例2)的电容保持元件100A的堆叠结构的截面图。图11B是示出了从导电膜103侧观看的堆叠结构的截面图。在电容保持元件100A中，将导电膜103设置在半导体层101上，其间介有利用栅极绝缘膜形成的绝缘膜102。电容通过这样的堆叠结构形成。在电容保持元件100A中，虽然如同实施方式中那样使得确保较大的电容，但电容可由于半导体层101和导电膜103之间施加的电压而变化。如果电容变化，则可能无法根据像素电路的驱动条件而设置足够的电容，这导致图像质量降低。
相反，该实施方式的电容保持元件10C在半导体层11上的选择性区域中具有凹槽H1，该凹槽H1是通过去除导电膜13B和绝缘膜12B形成的。因此，由于凹槽H1在半导体层11上不具有导电膜13B或绝缘膜12B，氧易于通过凹槽H1从氧化物半导体脱离。结果，使得氧化物半导体膜中的载流子浓度增加。换句话说，TFT特性中的阈值电压移至负侧。图12示出了根据比较例2的电容保持元件中施加的电压和电容之间的关系。图13示出了实施方式的电容保持元件10C中施加的电压和电容之间的关系。这样，与比较例相比，实施方式中电压特性移至负侧，因此电容相对于电压变化小(例如，0V附近区域)的范围是可用的。这导致电容对电压的依赖性减小。
图14示出了凹槽间距离d(包括导电膜13B和绝缘膜12B的部分的宽度)和电容保持元件10C的阈值电压(Vth)之间的关系。如图所示，较小的凹槽间距离d对于像素电路的操作是理想的，因为其提供较大的电容。特别地，在8μm以下的凹槽间距离d的范围内，随着凹槽间距离d的减小，Vth移至负侧。这表明电容保持元件10C理想的凹槽间距离d为8μm以下。
如上所述，在该实施方式中，与有机EL元件10A和晶体管10B一起设置在基板10上的电容保持元件10C具有堆叠结构，在该堆叠结构中导电膜13B(与栅电极13A在同一层中)设置在包括氧化物半导体的半导体层11上，其间介有绝缘膜12B(与栅极绝缘膜12A在同一层中)。凹槽H1是在半导体层11上的选择性区域中通过去除导电膜13B和绝缘膜12B而设置的。这可抑制电容保持元件10C的电容根据施加的电压而变化，从而保持所需的电容。结果，允许抑制图像质量的降低。
此外，这使得有源驱动显示器显示高质量图像，导致大画面、高分辨率和高帧率。此外，由于实现了较大的电容，所以可减小像素布局中的配线占据率，因此能够以高产率制造具有较少缺陷的面板。
[修改例]
下面将描述根据该实施方式的修改例的显示装置(液晶显示装置2)。图15示出了液晶显示装置2的截面结构。如上述实施方式中的有机EL显示装置中那样，液晶显示装置2包括基板10上的显示元件、晶体管10B和电容保持元件10C，但显示元件是液晶显示元件20A而非有机EL元件。具体地，液晶显示装置2中，晶体管10B和电容保持元件10C设置在基板10上，且液晶显示元件20A设置在这些部件上。背光27设置在基板10的下方，且偏光板28a和28b附着到基板10的背光27侧并附着到密封基板23上。与该实施方式中相同的部件以相同符号表示，并适当省略其说明。
在液晶显示元件20A中，例如，液晶层25A被封闭在像素电极29和对向电极26之间，且对准膜24a和24b设置在像素电极29和对向电极26的液晶层25侧的各个表面上。例如，为每个像素设置像素电极29，并且像素电极29电连接至晶体管10B的源/漏电极层16。例如，对向电极26对于多个像素公共地设置，并保持在公共电位。液晶层25包括例如以垂直对准(VA)模式、扭转向列(TN)模式或面内切换(IPS)模式驱动的液晶。
背光27是将光发射到液晶层25的光源，并例如包括例如多个发光二极管(LED)或冷阴极荧光灯(CCFL)。背光27由未示出的背光驱动部件控制开或关。
偏光板28a和28b(偏光镜和分析仪)例如以交叉尼科尔(crossed-Nicol)方式设置，从而在未施加电压时阻挡来自背光27的照明光(“关闭”状态)，并在施加电压时使其透过(“打开”状态)。
在这样的液晶显示装置2中，如实施方式的有机EL显示装置1中那样，电容保持元件10C利用晶体管10B中半导体层11的一部分而设置，且凹槽H1是在半导体层11上的选择性区域中通过去除导电膜13B和绝缘膜12B而设置。因此，修改例的电容保持元件10C也具有较大的保持电容，且实现电容对电压依赖性的减小。特别地，本发明的显示装置不仅可应用到上述有机EL显示装置1，而且可应用到液晶显示装置2。
[应用例]
以下，将说明上述显示装置(有机EL显示装置1和液晶显示装置2)应用到电子设备的实例。电子设备例如包括电视设备、数码相机、笔记本个人计算机、如移动电话的移动终端装置以及视频摄像机。换句话说，上述显示装置可应用于不同领域的电子设备，以将外部接收或内部生成的视频信号显示为静态或视频图像。
[模块]
显示装置例如作为图16中所示的模块内置在诸如下述应用例1到5的各种电子设备中。在模块中，例如，基板10的一侧具有从密封基板23暴露的区域210，并且通过延伸水平选择器51、写入扫描器52和电源扫描器53的配线，将外部连接端子(未示出)设置在暴露区域210上。外部连接端子可以附有柔性印刷电路(FPC)220，以用于输入/输出信号。
[应用例1]
图17示出了电视设备的外观。电视设备例如具有包括前面板310和滤光玻璃320的图像显示画面部300，且图像显示画面部300对应于上述显示装置。
[应用例2]
图18A和18B示出了数码相机的外观。数码相机例如具有用于闪光的发光部410、显示部420、菜单开关430和快门按钮440，且显示部420对应于上述显示装置。
[应用例3]
图19示出了笔记本个人计算机的外观。笔记本个人计算机例如具有主体510、用于字母等的输入操作的键盘520和用于显示图像的显示部530，且显示部530对应于上述显示装置。
[应用例4]
图20示出了视频摄像机的外观。视频摄像机例如具有主体部610、设置在主体部610的前表面上的物体拍摄镜头620、用于拍摄的启动/停止开关630和显示部640。显示部640对应于上述显示装置。
[应用例5]
图21A至图21G示出了移动电话的外观。例如，移动电话由通过铰链部730彼此连接的上壳体710和下壳体720构成，并具有显示器740、副显示器750、画面灯760和摄像头770。显示器740或副显示器750对应于上述显示装置。
虽然上文参考实施方式及修改例对本发明进行了描述，但本发明不限于这些实施方式等，并可做出各种修改或变化。例如，虽然该实施方式已经通过以下这种结构作为本发明的凹槽的实例来例示，即在半导体层11上的选择性区域中通过整体地去除导电膜13B和绝缘膜12B而设置开口(开口从导电膜13B的表面贯通至半导体层11的表面而设置)，但是导电膜13B和绝缘膜12B可不整体去除。具体地，导电膜13B和绝缘膜12B可在半导体层11上的选择性区域中在其厚度(深度)方向上部分去除(开口可以不是从导电膜13B的表面贯通至半导体层11的表面而设置)。
例如，凹槽H1可以通过在厚度方向上仅选择性地去除导电膜13B(或导电膜13B的一部分)而设置，如图22A所示。可选地，凹槽H1可通过在顶侧去除所有导电膜13B和一部分绝缘膜12B而设置，如图22B所示。然而，由于氧从半导体层11脱离，所以如实施方式中那样凹槽H1延伸到半导体层11的表面的结构，更有效地提供了减小电压依赖性的效果，并使得制造处理简化。
此外，虽然实施方式等中示出了电容保持元件10C的绝缘膜12B与晶体管10B的栅极绝缘膜12A分开图案化的结构，但栅极绝缘膜12A和绝缘膜12B可不必分开，并可从晶体管10B到电容保持元件10C连续形成。此外，虽然示例的半导体层11是从晶体管10B到电容保持元件10C一体(连续)形成的，但半导体层11可分开设置在晶体管10B和电容保持元件10C的每一个中。
而且，虽然已经以具有高电阻膜14的示例性结构对实施方式等进行了描述，但也可以不设置高电阻膜14。然而，具有高电阻膜14的结构是理想的，因为如上所述，其有助于稳定地保持晶体管10B和电容保持元件10C的电特性。
此外，虽然实施方式等中半导体层11的预定区域的电阻是通过金属膜14a和半导体层11的反应而减小的，但也可使用其他方法，例如，通过等离子体处理减小电阻的方法，以及通过从等离子体CVD处理等沉积的氮化硅膜扩散氢来减小电阻的方法等。
此外，虽然从顶部观察，设置在电容保持元件10C中的凹槽H1被示例为具有正方形(图3A)或矩形(图3B)的形状(开口形状)，但凹槽的开口形状不限于这些，并可包括不同的其他形状(例如，圆形和多边形)。
通过上述示例性实施方式和本发明的修改例，至少可以实现以下结构(1)至(9)。
(1)一种显示装置，包括：基板；显示元件；晶体管，作为显示元件的驱动元件；以及电容保持元件，保持对应于视频信号的电荷，其中，显示元件、晶体管以及电容保持元件设置在基板上，并且电容保持元件包括：第一半导体层，包含氧化物半导体，第一导电膜，设置在第一半导体层上，第一绝缘膜，设置在第一半导体层和第一导电膜之间，以及凹槽，通过在第一半导体层上的选择性区域中去除第一导电膜和第一绝缘膜的厚度的一部分或全部而形成。
(2)根据(1)的显示装置，其中，晶体管以靠近基板的顺序包括：第二半导体层，包含氧化物半导体，第二绝缘膜，作为设置在第二半导体层上的选择性区域中的栅极绝缘膜，第二导电膜，作为设置在对应于第二绝缘膜的区域中的栅电极，以及源/漏电极层，设置为与第一半导体层电连接。
(3)根据(2)的显示装置，其中，第一半导体层和第二半导体层由相同材料形成，第一导电膜和第二导电膜由相同材料形成，以及第一绝缘膜和第二绝缘膜由相同材料形成。
(4)根据(2)或(3)的显示装置，其中，第一半导体层与第二半导体层一体化设置。
(5)根据(2)至(4)中任一项的显示装置，其中，第一半导体层和第二半导体层在不与第一导电膜和电容保持元件中的每一个相对的区域中具有电阻比其他区域的电阻低的低电阻区。
(6)根据(5)的显示装置，其中，源/漏电极层电连接到第二半导体层的低电阻区。
(7)根据(1)至(6)中任一项的显示装置，其中，电容保持元件被高电阻膜覆盖。
(8)根据(1)至(7)中任一项的显示装置，其中，显示元件是有机电致发光元件。
(9)根据(1)至(7)中任一项的显示装置，其中，显示元件是液晶显示元件。
本发明包含于2011年3月29日向日本专利局提交的日本在先专利申请JP 2011-071487中所公开的主题，其全部内容结合于此作为参考。
本领域的技术人员应当理解，根据设计要求和其他因素，可以进行各种修改、组合、子组合和变形，只要它们在所附权利要求或其等同物的范围之内。

Claims (10)

1.一种显示装置，包括：
基板；
显示元件；
晶体管，作为所述显示元件的驱动元件；以及
电容保持元件，保持对应于视频信号的电荷，
其中，所述显示元件、所述晶体管以及所述电容保持元件设置在所述基板上，并且
所述电容保持元件包括：
第一半导体层，包含氧化物半导体，
第一导电膜，设置在所述第一半导体层上，
第一绝缘膜，设置在所述第一半导体层和所述第一导电膜之间，以及
凹槽，通过在所述第一半导体层上的选择性区域中去除所述第一导电膜和所述第一绝缘膜的厚度的一部分或全部而形成，
所述电容保持元件利用用于形成所述晶体管中的沟道的所述第一半导体层的一部分来形成电容。
2.根据权利要求1所述的显示装置，
其中，所述晶体管以靠近所述基板的顺序包括：
第二半导体层，包含氧化物半导体，
第二绝缘膜，作为设置在所述第二半导体层上的选择性区域中的栅极绝缘膜，
第二导电膜，作为设置在对应于所述第二绝缘膜的区域中的栅电极，以及
源/漏电极层，设置为与所述第一半导体层电连接。
3.根据权利要求2所述的显示装置，
其中，所述第一半导体层和所述第二半导体层由相同材料形成，
所述第一导电膜和所述第二导电膜由相同材料形成，以及
所述第一绝缘膜和所述第二绝缘膜由相同材料形成。
4.根据权利要求3所述的显示装置，其中，所述第一半导体层与所述第二半导体层一体化设置。
5.根据权利要求4所述的显示装置，其中，所述第一半导体层和所述第二半导体层在不与所述第一导电膜和所述电容保持元件中的每一个相对的区域中具有电阻比其他区域的电阻低的低电阻区。
6.根据权利要求5所述的显示装置，其中，所述源/漏电极层电连接到所述第二半导体层的低电阻区。
7.根据权利要求1所述的显示装置，其中，所述电容保持元件被高电阻膜覆盖。
8.根据权利要求1所述的显示装置，其中，所述显示元件是有机电致发光元件。
9.根据权利要求1所述的显示装置，其中，所述显示元件是液晶显示元件。
10.一种电子设备，其包括：
显示装置，其包括：
基板，并且所述显示装置在所述基板上包括：
显示元件，
晶体管，作为所述显示元件的驱动元件，以及
电容保持元件，保持对应于视频信号的电荷，
其中，所述电容保持元件包括：
第一半导体层，包括氧化物半导体，
第一导电膜，设置在所述第一半导体层上，
第一绝缘膜，设置在所述第一半导体层和所述第一导电膜之间，以及
凹槽，通过在所述第一半导体层上的选择性区域内去除所述第一导电膜和所述第一绝缘膜的厚度的一部分或全部而形成，
所述电容保持元件利用用于形成所述晶体管中的沟道的所述第一半导体层的一部分来形成电容。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
CN103472640A (zh) * 2012-06-07 2013-12-25 瀚宇彩晶股份有限公司 液晶显示面板及其制造方法
KR101682320B1 (ko) * 2012-10-31 2016-12-05 샤프 가부시키가이샤 일렉트로루미네센스 기판 및 그 제조 방법, 일렉트로루미네센스 표시 패널, 일렉트로루미네센스 표시 장치
JP2014093433A (ja) * 2012-11-05 2014-05-19 Sony Corp 半導体装置、表示装置および電子機器
TWI583000B (zh) * 2012-11-21 2017-05-11 Sharp Kk Semiconductor device and display device
US8981359B2 (en) 2012-12-21 2015-03-17 Lg Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
CN110137181A (zh) 2012-12-28 2019-08-16 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
TWI611566B (zh) * 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
KR101844284B1 (ko) 2013-10-07 2018-04-02 엘지디스플레이 주식회사 표시장치 및 그의 제조방법
KR102091444B1 (ko) * 2013-10-08 2020-03-23 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
KR102345617B1 (ko) * 2014-01-13 2022-01-03 삼성디스플레이 주식회사 표시패널
CN110867469B (zh) * 2014-03-17 2023-12-29 三星显示有限公司 有机el显示装置
KR20170119801A (ko) * 2016-04-19 2017-10-30 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
DE112017002229T5 (de) * 2016-04-28 2019-01-17 Sony Corporation Anzeigevorrichtung und elektronische einrichtung
US11195863B2 (en) * 2018-09-21 2021-12-07 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel having a storage capacitor, manufacturing method the same thereof and display module having the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0675248A (ja) * 1992-06-30 1994-03-18 Sony Corp アクティブマトリクス基板
KR100209620B1 (ko) * 1996-08-31 1999-07-15 구자홍 액정 표시 장치 및 그 제조방법
JP2000312005A (ja) * 1999-02-26 2000-11-07 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法並びに半導体装置及び電気光学装置
US6734924B2 (en) * 2000-09-08 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2004165241A (ja) * 2002-11-11 2004-06-10 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4444035B2 (ja) * 2004-04-21 2010-03-31 シャープ株式会社 表示装置用アクティブマトリクス基板およびその製造方法
KR101024651B1 (ko) * 2004-06-05 2011-03-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 모기판 및 그 제조 방법
JP4063266B2 (ja) * 2004-09-30 2008-03-19 セイコーエプソン株式会社 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器
US7714948B2 (en) * 2004-12-16 2010-05-11 Sharp Kabushiki Kaisha Active matrix substrate, method for fabricating active matrix substrate, display device, liquid crystal display device, and television device
JP4919644B2 (ja) * 2005-10-04 2012-04-18 三菱電機株式会社 液晶表示装置
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP2008197515A (ja) * 2007-02-15 2008-08-28 Canon Inc 画像表示装置
CN101109881A (zh) * 2007-07-06 2008-01-23 昆山龙腾光电有限公司 一种液晶显示面板及其制造方法
US8411215B2 (en) * 2007-09-20 2013-04-02 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, liquid crystal display unit, liquid crystal display device, television receiver, and method for producing active matrix substrate
JP5109887B2 (ja) * 2008-09-12 2012-12-26 エプソンイメージングデバイス株式会社 液晶表示装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
US8654292B2 (en) * 2009-05-29 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same

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