TWI442577B - 薄膜電晶體及其製造方法 - Google Patents

薄膜電晶體及其製造方法 Download PDF

Info

Publication number
TWI442577B
TWI442577B TW100139178A TW100139178A TWI442577B TW I442577 B TWI442577 B TW I442577B TW 100139178 A TW100139178 A TW 100139178A TW 100139178 A TW100139178 A TW 100139178A TW I442577 B TWI442577 B TW I442577B
Authority
TW
Taiwan
Prior art keywords
layer
oxide semiconductor
gate
aluminum
semiconductor layer
Prior art date
Application number
TW100139178A
Other languages
English (en)
Other versions
TW201234603A (en
Inventor
Takahide Ishii
Yoshihiro Oshima
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW201234603A publication Critical patent/TW201234603A/zh
Application granted granted Critical
Publication of TWI442577B publication Critical patent/TWI442577B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

薄膜電晶體及其製造方法
本發明關於一種使用在一顯示裝置或類似者中之薄膜電晶體(TFT)及其製造方法。
近年來，有鑑於薄膜電晶體(TFT)、發光裝置、透明導電膜及類似者在電子設備上之應用，氧化物半導體(例如氧化鋅及銦鎵鋅氧化物)之研發即非常積極。經發現當氧化物半導體使用在TFT之一活性層(通道)中時，氧化物半導體顯現出高電子遷移率，及因而顯現出比使用非晶矽之TFT優異的電氣特徵。此外，氧化物半導體具有一優點，以致於即使是一極接近室溫之低溫下，仍可期待有高遷移率等等，因此氧化物半導體之正面發展持續進行。關於使用此一氧化物半導體層之TFT，已揭述有一底閘極型結構及一頂閘極型結構。底閘極型結構及頂閘極型結構例如揭述於PCT專利公告WO 2005-088726及日本專利特許公開2007-194594中。
惟，在氧化物半導體中，薄膜品質容易因氧逸失、氫混合及類似者而老化。此造成在TFT中，閘電壓變移至負側，電流-電壓特徵及類似者惡化、等等
為了克服此一狀況，吾人曾提出一用於形成一由氧化鋁(Al2 O3 )或類似者構成之保護膜以作為一成為通道之氧化物半導體層用的保護膜之技術。此技術例如揭述於日本專利特許公開2010-135462中。此一保護膜例如可在氧(O2 )與氬(Ar)混合氣體環境中使用反應濺鍍法沉積，並使用鋁作為一靶材。
惟，上述反應濺鍍法牽涉到一項缺點，即隨著處理次數(薄片數)及施加電壓(電力)變化之累積，鋁靶材之表面即生變化。基於此原因，所形成之氧化鋁膜之厚度改變，而導致損壞(薄膜品質惡化，例如折射指數)，且其程度係隨著每次處理而分散。特別是，在如同磁控濺鍍法使用一大面積靶材之濺鍍法中，儘管從生產率的觀點而言應使用濺鍍，但是其易因上述靶材表面變化而導致氧化鋁之薄膜品質改變。保護膜品質之此一改變也成為TFT大量生產期間造成TFT特徵(例如閘電壓及電流-電壓特徵)分散的一項因素。基於此原因，吾人想要的是減少上述保護膜品質改變所造成之TFT特徵分散。
本發明係為了解決上述問題，及因而想要提供一種製造薄膜電晶體之方法，其可減少因一(由Al2 O3 構成之)保護膜品質改變所造成之TFT特徵分散，及一種薄膜電晶體。
為了達成上述要求，根據本發明之一實施例，其提供一種製造薄膜電晶體之方法，該薄膜電晶體具有一結構，其設有一閘極及一氧化物半導體層，且一閘極絕緣膜介置於其間，及一源極/汲極係電氣連接於該氧化物半導體層，該方法包括：使用濺鍍將一作為保護膜之氧化鋁(Al2 O3 )層及一鋁(Al)層依此順序連續沉積於該源極/汲極、該閘極絕緣膜及該氧化物半導體層任一者上。
在根據本發明實施例之製造薄膜電晶體的方法中，作為保護膜之氧化鋁層及鋁層係使用濺鍍依此順序連續沉積於該源極/汲極、該閘極絕緣膜及該氧化物半導體層任一者上。此時，在用於氧化鋁層及鋁層之濺鍍過程中，例如，鋁使用作為靶材。惟，在氧化鋁層之沉積階段中，氧氣使用作為反應氣體，而在鋁層之沉積階段中，則不使用氧氣。在此，儘管在氧化鋁層之沉積階段中，靶材表面容易因氧氣而改變，隨後，鋁層沉積(實施不使用氧氣之濺鍍)以依循氧化鋁層之沉積，藉此調整靶材表面。正常情況下，靶材係在氧化鋁層之沉積處理中使用多次。惟，上述沉積係連續實施，造成每次沉積處理時靶材表面即調整。因此，即使是沉積處理次數增加，氧化鋁層中之厚度及折射指數也不易變化(即保護膜之沉積可重製性提升)。
根據本發明之另一實施例，其提供一種薄膜電晶體，該薄膜電晶體具有一結構，其設有一閘極及一氧化物半導體層，且一閘極絕緣膜介置於其間，及一源極/汲極係電氣連接於該氧化物半導體層，其中，一依此順序具有一作為保護膜之氧化鋁(Al2 O3 )層及一鋁(Al)層的疊層膜係設於該氧化物半導體層上或該閘極絕緣膜上。
在根據本發明另一實施例之薄膜電晶體中，依此順序具有作為保護膜之氧化鋁(Al2 O3 )層及鋁(Al)層的疊層膜係設於該氧化物半導體層上或該閘極絕緣膜上。因此，厚度及折射指數在沉積過程中不易變化(即保護膜之沉積可重製性提升)。
如上所述，根據本發明，作為保護膜之氧化鋁層及鋁層係使用濺鍍依此順序連續沉積於該源極/汲極、該閘極絕緣膜及該氧化物半導體層任一者上。因此，已在用於氧化鋁層沉積之過程中改變之靶材表面即可在用於氧化鋁沉積之後續過程中調整。因此，即使是沉積處理次數增加，仍可抑制厚度變化及薄膜品質變化，例如保護膜之折射指數。因此，穩定之保護性能可呈現於該氧化物半導體層，因而每次過程皆可抑制閘電壓及電流-電壓特徵發生分散。因此，吾人即可減少因保護膜(Al2 O3 )之薄膜品質變化所致之TFT特徵分散。
此外，根據本發明，依此順序具有作為保護膜之氧化鋁(Al2 O3 )層及鋁(Al)層的疊層膜係設於該閘極絕緣膜上或該氧化物半導體層上。因此，可在氧化鋁層之沉積過程中抑制厚度及折射指數變化。結果，穩定之保護性能可呈現於該氧化物半導體層，因而每次過程皆可抑制閘電壓及電流-電壓特徵發生分散。因此，吾人即可減少因保護膜(Al2 O3 )之薄膜品質變化所致之TFT特徵分散。
本發明之實施例將參考附圖詳細說明於後。請注意本說明係依據下列順序進行：
1.第一實施例(一TFT，其中鋁層係在一疊層膜(Al2 O3 層/Al層)形成於一底閘極結構中後即去除)；
2.第二實施例(一TFT，其中一疊層膜(Al2 O3 層/Al層)之鋁層係使用作為一頂閘極結構中之閘極)；
3.第三實施例(一TFT，其中一疊層膜(Al2 O3 層/Al層)之鋁層係使用作為底閘極結構中之一佈線層)；
4.顯示裝置(一整體電路組態及一像素電路)；及
5.應用範例(一模組及電子設備)。
1.第一實施例 [TFT 1之結構]
圖1係截面圖，表示一根據本發明第一實施例之TFT之截面結構。例如，TFT 1使用作為一主動矩陣型有機EL顯示器或液晶顯示裝置中之一驅動元件。TFT 1建構方式為一閘極11及一氧化物半導體層13設置使一閘極絕緣膜12介置於其間，以利於彼此面對，及一源極/汲極15設置用以電氣連接於氧化物半導體層13。在此情況中，TFT 1具有一俗稱之底閘極結構(反向交錯結構)。TFT 1包括閘極11設於一基板10(例如由玻璃製成)上之一選擇區域中，及將閘極絕緣膜12設於基板10之整個表面上，以利於覆蓋閘極11。氧化物半導體層13形成於閘極絕緣膜12上之一選擇區域(一面對於閘極11之區域)中。一阻擋層14設置於一區域之正上方，該區域成為氧化物半導體層13中之一通道13C。再者，源極/汲極15設置用以覆蓋阻擋層14及氧化物半導體層13兩者。一第一保護膜(一保護膜)16及一第二保護膜(另一保護膜)17係依此順序形成於源極/汲極15上且在基板10之整個表面上方。
閘極11具有根據一施加於TFT 1之閘電壓(Vg)而控制氧化物半導體層13中之載體密度的功能，及具有作為一佈線以供一預定電位經此而供給的功能。閘極11例如係一由選自鉬(Mo)、鋁(Al)、銀(Ag)及銅(Cu)的其中之一類金屬製成之基本物質、其合金、或一由選自鉬(Mo)、鋁(Al)、銀(Ag)及銅(Cu)的其中之二或更多類金屬製成之疊層膜。例如，鋁及釹(Nd)之一合金(AlNd合金)即作為一鋁合金。閘極11可由透明之導電膜組成，例如ITO(銦錫氧化物)、AZO(摻鋁之氧化鋅)、或GZO(摻鎵之氧化鋅)。
閘極絕緣膜12例如係一由選自氧化矽(SiO2 )膜、氮化矽(SiN)膜、及氧氮化矽(SiON)膜的其中之一類膜組成之單層膜，或一由選自氧化矽(SiO2 )膜、氮化矽(SiN)膜、及氧氮化矽(SiON)膜的其中之二或更多類膜組成之疊層膜。
氧化物半導體層13藉由施加閘電壓至閘極11而形成通道13C，及其例如由氧化物半導體構成，氧化物半導體內含有選自銦(In)、鎵(Ga)及鋅(Zn)的其中至少一類金屬。例如銦鎵鋅氧化物(IGZO，InGaZnO)即作為此一氧化物半導體。氧化物半導體層13之厚度例如在20至100 nm範圍內。
阻擋層14例如係一由選自氧化矽膜、氮化矽膜、及氧氮化矽膜的其中之一類膜組成之單層膜，或一由選自氧化矽膜、氮化矽膜、及氧氮化矽膜的其中之二或更多類膜組成之疊層膜。阻擋層14例如具有防止氧化物半導體層13中之通道13C在源極/汲極15形成階段中受損之功能。
源極/汲極15係在一與氧化物半導體層13中之通道13C相對應的區域中分開成二部分。該二部分的其中之一係功能如同一源極，及其另一者係功能如同一汲極。與上述閘極11中所列舉者相同之金屬或透明導電膜係作為一構成源極/汲極15之材料。
第一保護膜16係由氧化鋁(Al2 O3 )構成，其功能如同一用於氧化物半導體層13之保護膜(鈍化膜)。更明確地說，第一保護膜16抑制外部空氣(例如氫)與氧化物半導體層13混合。第一保護膜16在製造過程中亦具有儲存氧原子、及供給氧原子至氧化物半導體層13之功能。更明確地說，儘管細節將說明於後，在薄膜沉積階段中，氧原子係儲存(過量地儲存)在第一保護膜16中。所儲存之氧原子接著在後續之退火處理中供給至氧化物半導體層13。經發現此氧原子之供給有助於氧化物半導體層13特徵的恢復及防止惡化，藉此使其可達成TFT特徵的恢復及防止惡化。第一保護膜16之厚度例如在20至100 nm範圍內。
第二保護膜17係由低氧濃度之氧化鋁構成，及其形成於一疊層膜形成過程中，容後詳述。第二保護膜17之厚度例如在1至5 nm範圍內。
[製造TFT 1之方法]
圖2A至2I分別為截面圖，說明製造TFT 1之一方法。TFT 1例如可製造如下。
首先，如圖2A中所示，上述材料(例如鉬)例如使用濺鍍法而沉積於基板10之整個表面上。隨後，所沉積之材料層例如藉由微影蝕刻法製成圖案，藉此在基板10上之選擇區域中形成閘極11。
隨後，如圖2B中所示，閘極絕緣膜12例如使用化學氣相沉積(CVD)法，而在已有閘極11形成於其上的基板10之整個表面上形成。在此情況中，關於一原材料氣體，當氮化矽膜係形成作為閘極絕緣膜12時，其使用一含有矽烷(SiH4 )、氨(NH3 )及氮之混合氣體。另方面，當氧化矽膜係形成作為閘極絕緣膜12時，其使用一含有矽烷及一氧化二氮(N2 O)之混合氣體。
接著，如圖2C中所示，氧化物半導體層13例如使用濺鍍法沉積。更明確地說，當一IGZO使用作為氧化物半導體層13之材料時，其進行反應性濺鍍且以IGZO之陶瓷作為靶材。在此情況中，例如在D.C.濺鍍系統中，一腔室係脫氣直到取得預定之真空度。隨後，排列靶材及基板10及例如將氬(Ar)及氧(O2 )之混合氣體導送入腔室，且在此狀況下，腔室中產生電漿釋放。結果，由IGZO構成之氧化物半導體層13即沉積於閘極絕緣膜12上。
隨後，如圖2D中所示，一成為由上述材料構成阻擋層14之層例如使用CVD法沉積，及隨後例如使用微影蝕刻法作為乾式蝕刻法，以圖案化成所想要的阻擋層14之形狀。
隨後，如圖2E中所示，氧化物半導體層13例如使用微影蝕刻法作為濕式蝕刻法，以在面對於閘極11之選擇區域中圖案化成一所想要的形狀。
隨後，如圖2F中所示，上述材料，例如鉬、鋁及鉬，其例如使用濺鍍法依此順序沉積，以利於覆蓋氧化物半導體層13及阻擋層14兩者，藉此沉積一成為源極/汲極15之層。隨後，一開孔(源極/汲極分隔渠溝)形成於所沉積的成為源極/汲極15之層中之通道13C正上方，及該層例如使用微影蝕刻法作為濕式或乾式蝕刻法，以圖案化成所想要的源極/汲極15之形狀。請注意，在此情況中，由於阻擋層14設於氧化物半導體層13上，通道13C可免於破壞。
(第一保護膜16之形成)
接著，形成第一保護膜16。更明確地說，在疊層膜(由氧化鋁層及鋁層組成)形成後，由氧化鋁構成之第一保護膜16係藉由去除鋁層而形成。
(1.疊層膜形成過程)
也就是說，首先，如圖2G中所示，一Al2 O3層16a(相當於第一保護膜16)及一由純鋁構成之Al層16b使用濺鍍法連續沉積於基板10之整個表面上。在此情況中，在沉積Al2 O3 層16a之第一階段步驟(第一步驟)中，及在沉積Al層16b之第二階段步驟(第二步驟)中，在基板10保持於同一腔室內時實施濺鍍。惟，相同之鋁使用作為靶材且一大氣環境氣體係在每一步驟中調整。
更明確地說，在第一階段步驟中，作為靶材之鋁及作為供薄膜沉積於其上之基板的基板10係設置於腔室內，以利於彼此相對，且在氧氣與稀有氣體元素(例如氬)一起供給至腔室時實施濺鍍。結果，從作為靶材之鋁表面濺擊的鋁原子與供給至腔室之氧之間的一反應產物(Al2 O3 )即沉積於基板10上(Al2 O3 層16a沉積處)。此外，大量氧原子儲存在依此方式沉積的Al2 O3 層16a中。
隨後，在第二階段步驟中，腔室脫氣一次後，實施濺鍍且不供給氧氣(僅導入氬氣)。此時，就靶材而言，在第一階段步驟中使用到之鋁靶材繼續使用。在第二階段步驟中，已從鋁靶材表面濺擊之鋁原子係沉積於基板10上(Al層16b沉積處)。在第二階段步驟中之濺鍍較佳實施一或更多次，直到靶材表面調整成純鋁。藉由實施此濺鍍，Al2 O3 層16a及Al層16b連續沉積。請注意在此疊層膜形成過程中，實際上在一從用於Al2 O3 層16a沉積之反應濺鍍機過渡到用於Al層16b沉積之濺鍍機的過程中，靶材表面上之氧化鋁膜濺鍍，造成具有一低氧濃度之氧化鋁膜形成於Al2 O3 層16a與Al層16b之間(此亦適用於第二及第三實施例)。在第一實施例中，具有低氧濃度之氧化鋁膜最後成為第二保護膜17。
(2.Al層去除過程)
隨後，如圖2H中所示，已如上所述連續沉積之Al2 O3 層16a及Al層16b中，Al層16b係選擇性去除，藉此留下Al2 O3 層16a作為第一保護膜16。在此情況中，例如，實施濕式蝕刻於Al2 O3 層16a之表面上，藉此從基板10之整個表面去除Al層16b。結果，第一保護膜16即形成。此外，儘管，具有低氧濃度之氧化鋁膜係如上所述在疊層膜形成過程中形成於第一保護膜16之表面上，氧化鋁膜仍作為第二保護膜17。
最後，如圖2I中所示，一退火處理實施於整個基板10。在此情況中，例如退火處理係在含氧或氮(N2 )任一者之大氣環境中，以200至300℃溫度實施大約0.5至大約2小時。結果，儲存於第一保護膜16中之氧供給至氧化物半導體層13，藉此達成氧化物半導體層13特徵的恢復及防止惡化。藉此，圖1中所示之TFT 1即完成。
[TFT 1之操作及效益]
如上所述，在第一實施例中，用於製造TFT 1之過程包括疊層膜形成過程，用於使用濺鍍法以連續沉積作為第一保護膜16之Al2 O3 層16a及Al層16b於源極/汲極15上。在此，在用於沉積Al2 O3 層16a之過程中(在第一階段步驟中)，靶材之表面係因反應時所用之氧氣而容易變形。惟，隨後，Al層16b連續沉積(實施未使用氧之濺鍍)，藉此調整靶材之表面。儘管，靶材在正常情況下是用在多次沉積Al2 O3 層16a之處理中，上述之連續沉積實施仍造成靶材之表面在進行沉積處理時調整。因此，即使是沉積處理之次數增加，Al2 O3 層16a之厚度及薄膜品質(例如密度及折射指數)不易改變。也就是說，Al2 O3 層16a之薄膜品質之可重製性增強，且保護膜可以穩定形成。
在此，吾人已測量到透過上述疊層膜形成過程而形成作為範例之第一保護膜16(由Al2 O3 構成)之厚度變化、密度變化及折射指數變化。此外，吾人也已測量到不透過上述疊層膜形成過程(亦即，一Al2 O3 膜沉積作為單一層)而形成作為比較性範例之一保護膜之厚度變化、密度變化及折射指數變化。圖3A、4A及5A分別表示範例之厚度變化、密度變化及折射指數變化。同樣地，圖3B、4B及5B分別表示比較性範例之一保護膜之厚度變化、密度變化及折射指數變化。請注意在上述測量中，在範例與比較性範例兩種情況中，假設大約1片至大約30片作為進行沉積處理之片數(即沉積處理之次數)。因此，厚度上之資料、密度上之資料及折射指數上之資料皆分別繪示於圖3A及3B、圖4A及4B及圖5A及5B中，每個時間點即與進行沉積處理之選擇片數相對應。請注意上述密度(g/cm2 )表示使用X射線測量之Al2 O3 之密度。
如圖3A及3B中所示，應該瞭解的是比較性範例具有厚度隨著進行沉積處理之片數增加而減小的一趨勢。另方面，也應瞭解的是在範例中，即使進行沉積處理之片數增加，厚度仍在大約50 nm之給定範圍內，因此其厚度變化係比比較性範例者少。此外，如圖4A及4B中所示，應該瞭解的是在比較性範例中，密度係隨著進行沉積處理之每一片數而不同且密度變化大(分散)，然而在範例中，密度變化係比比較性範例者少。再者，如圖5A及5B中所示，應該瞭解的是在比較性範例中，折射指數係隨著進行沉積處理之每一片數而不同且折射指數變化大(分散)，然而在範例中，折射指數中之分散係比比較性範例者少。
此外，圖6表示關於上述範例中之三個TFT樣本：Tr1、Tr2及Tr3的一閘電壓Vg與一驅動電流Id間之關係(電流-電壓特徵)。請注意三個樣本係藉由在大氣環境中以250℃實施退火處理0.5小時製成。由圖6可以看出，在個體中之TFT特徵甚少發生分散。
如上所述，在第一實施例中，Al2 O3 層16a及Al層16b係藉由使用濺鍍法，依此順序連續沉積於源極/汲極15上。結果，在用於沉積Al2 O3 層16a之過程中變形的靶材表面可以在用於沉積Al層16b之後續過程中調整。因此，即使是沉積過程之次數增加，也可以抑制保護膜之厚度變化及薄膜品質變化。結果，其可對氧化物半導體層13呈現穩定之保護性能，及因此可抑制臨限電壓與個別電流-電壓特徵之分散。因此，其即可減少因保護膜(由Al2 O3 構成)之薄膜品質變化所致之TFT特徵分散。結果，生產率及可靠性兩者亦增進。
請注意例如當第一實施例之TFT 1形成作為一有機EL顯示裝置中之一驅動元件時，只需要在TFT 1透過上述製造過程形成於作為一驅動基板的基板10上後，進一步實施以下過程。也就是說，儘管在此省略圖示，第二保護膜17形成後，第一保護膜16及第二保護膜17兩者皆製成圖案。隨後，在一例如由聚醯亞胺構成之平坦膜形成於基板10之整個表面上後，一接觸孔形成於平坦膜中，以利延伸至源極/汲極15之一表面。一例如由鋁釹合金(AlNd合金)構成之陽極(下反射電極)係形成用於套入接觸孔中。隨後，沉積一像素間絕緣膜(窗孔膜)，其具有開孔以利對應於陽極，及一具有一發光層之有機層形成於開孔部分中。儘管在此省略圖示，有機層形成後，一陰極(上電極)形成及一具有濾色片與類似者形成於其上之囊封基板係透過一黏性層而黏接於上述相對基板。結果，有機EL顯示裝置即可製成。
2.第二實施例 [TFT 2之結構]
圖7表示一根據本發明第二實施例之TFT(TFT 2)之截面結構。例如，TFT 2使用作為主動矩陣型有機EL顯示裝置或類似者之驅動元件，相似於上述第一實施例之TFT 1的情形。此外，相似於TFT 1的情形，TFT 2建構方式為一閘極24及氧化物半導體層21設置使一閘極絕緣膜22介置於其間，以利於彼此面對，及一源極/汲極26設置用以電氣連接於氧化物半導體層21。此外，TFT 2具有一透過上述疊層膜形成過程而沉積之保護膜23。
惟，在第二實施例中，TFT 2具有一俗稱之頂閘極結構(交錯結構)。TFT 2包括氧化物半導體層21，其設於一基板20(例如由玻璃構成)上。同樣地，閘極絕緣膜22，保護膜23(由Al2 O3 構成)及閘極24(由Al構成)係依此順序疊置於氧化物半導體層21上之一選擇區域(即一相對應於一通道21C之區域)中。一層間絕緣膜25設於基板20之整個表面上，以利於覆蓋閘極絕緣膜22、保護膜23及閘極24。層間絕緣膜25具有一接觸孔H1，其延伸至氧化物半導體層21之一表面。一源極/汲極26設於層間絕緣膜25上，以利填入接觸孔H1中。在以下說明中，與第一實施例者相同之組成元件係分別以相同參考編號或符號表示，及為了簡明起見，其說明即不予以贅述。
氧化物半導體層21藉由閘電壓施加於閘極24而形成通道21C，其相似於上述第一實施例之氧化物半導體層13的情形，及例如由氧化物半導體構成，例如IGZO。氧化物半導體層21之厚度例如在20至100 nm範圍內。
閘極絕緣膜22例如係一由選自氧化矽(SiO2 )膜、氮化矽(SiN)膜、及氧氮化矽(SiON)膜的其中之一類膜組成之單層膜，或一由選自氧化矽(SiO2 )膜、氮化矽(SiN)膜、及氧氮化矽(SiON)膜的其中之二或更多類膜組成之疊層膜。此外，在第二實施例中，閘極絕緣膜22所扮演之角色為在製造過程中儲存氧。閘極絕緣膜22之厚度例如在100至300 nm範圍內。
保護膜23係由氧化鋁(Al2 O3 )構成，及其功能如同一用於氧化物半導體層21之保護膜(鈍化膜)，其相似於上述第一實施例之第一保護膜16的情形。更明確地說，保護膜23抑制外部空氣(例如氫)與氧化物半導體層21(特別是通道21C)混合。保護膜23在製造過程中亦具有儲存氧原子、及供給氧原子至氧化物半導體層21之功能。保護膜23之厚度例如在20至100 nm範圍內。
在第二實施例中，保護膜23也有閘極絕緣膜之功能。由於保護膜23具有大滲透率，其可增加電晶體之一電場效應。在此情況中，保護膜23顯示出比矽系列絕緣膜者較高之絕緣性能及較高之耐電壓性。此外，此一保護膜23疊置於閘極絕緣膜22上，亦即，具有二或更多層之多層膜設於氧化物半導體層21與閘極24之間，其造成因氧化物半導體層21之通道21C與閘極24間之接觸所致之故障變得容易減少。
閘極24具有根據一施加於TFT 2之閘電壓(Vg)而控制氧化物半導體層21中之載體密度的功能，及具有作為一佈線以供一預定電位經此而供給的功能。
惟，在第二實施例中，閘極24係由鋁構成，及藉由使用一預定之濺鍍法沉積，以利於依循保護膜23之沉積。也就是說，儘管詳細說明將揭述於後，第二實施例之TFT 2具有疊層膜，其在閘極絕緣膜22上依此順序具有作為保護膜23之Al2 O3 層、及作為閘極24之Al層。易言之，在第二實施例中，相似於上述第一實施例之情形的是，為了減少Al2 O3 層之薄膜品質變化，Al層係連續沉積於Al2 O3 層上。隨後，惟，不同於上述第一實施例之情形的是，Al層並未去除，而是使用作為閘極24。
層間絕緣膜25例如由聚醯亞胺(PI)構成，及其厚度例如在500至3000 nm範圍內。
源極/汲極26係在一與氧化物半導體層21之通道21C相對應之區域中分開成二部分，相似於第一實施例之源極/汲極15的情形。該二部分的其中之一係功能如同一源極，及其另一者係功能如同一汲極。與上述閘極24中所列舉者相同之金屬或透明導電膜係作為一構成源極/汲極26之材料。
[製造TFT 2之方法]
圖8A至8G分別為截面圖，說明製造TFT 2之一方法。TFT 2例如可製造如下。
首先，如圖8A中所示，氧化物半導體層21沉積於基板20上。隨後，如圖8B中所示，閘極絕緣膜22例如藉由使用化學氣相沉積(CVD)法沉積於氧化物半導體層21上。
(疊層膜形成過程)
隨後，如圖8C中所示，保護膜23(Al2 O3 層)及閘極24(Al層)係以相同於上述第一實施例中所示疊層膜形成過程的情形形成。也就是說，首先，保護膜23(Al2 O3 層)及閘極24(Al層)係藉由使用濺鍍法而連續沉積於基板20之整個表面上。在此情況中，在沉積Al2 O3 層之第一階段步驟中，及在沉積Al層之第二階段步驟中，在基板20保持於同一腔室內時實施濺鍍。惟，相同之鋁使用作為靶材且一大氣環境氣體係在每一步驟中調整。
更明確地說，在沉積Al2 O3 層之第一階段步驟中，作為靶材之鋁及作為供薄膜沉積於其上之基板的基板20係設置於腔室內，以利於彼此相對，且在氧氣與氬氣一起供給至腔室時實施濺鍍。此時，大量氧原子儲存在Al2 O3 層中。隨後，在沉積Al層之第二階段步驟中，腔室內之大氣環境調整為僅有氬氣，而鋁靶材繼續使用。在此情況下實施濺鍍。Al2 O3 層及Al層即藉由實施此濺鍍而形成。
在此，在第二實施例中，在上述沉積Al2 O3 層之步驟中，氧原子儲存在閘極絕緣膜22中以及在Al2 O3 層下方。儲存在閘極絕緣膜22中之氧原子係與儲存在保護膜23中之氧原子係在後續之退火過程中一起供給至氧化物半導體層21。
此外，在第二實施例中，不同於上述第一實施例之情形，疊層膜中之Al層並未去除，而是使用作為閘極24。也就是說，當保護膜之薄膜品質變化係藉由透過疊層膜形成過程調整靶材表面而受到抑制時，Al層可以使用作為閘極。同樣地，Al2 O3 層及Al層可以在同一濺鍍系統內使用同一鋁靶材連續沉積。
隨後，如圖8D中所示，已沉積之閘極絕緣膜22、保護膜23及閘極24例如使用微影蝕刻法而各以乾式蝕刻圖案化成一預定形狀。結果，閘極絕緣膜22、保護膜23及閘極24即疊置於成為氧化物半導體層21中之通道21C的區域正上方。
接著，如圖8E中所示，層間絕緣膜25沉積於基板20之整個表面上，及其隨後例如使用微影蝕刻法而圖案化成一預定形狀。再者，接觸孔H1形成以延伸至氧化物半導體層21之表面。
隨後，如圖8F中所示，成為源極/汲極26之層例如使用濺鍍法沉積於層間絕緣膜25上，及隨後例如使用微影蝕刻法而以濕式蝕刻法圖案化成源極/汲極26之一預定形狀。在此情況中，源極/汲極26形成以填充層間絕緣膜25中所設置之接觸孔H1，藉此確定電氣連接於氧化物半導體層21。
最後，如圖8G中所示，退火處理實施於整個基板20。在此情況中，退火處理例如在與上述第一實施例者相同之大氣環境中，以200至300℃溫度實施大約二小時。結果，儲存在第一保護膜23與閘極絕緣膜22兩者中之氧原子係供給至氧化物半導體層21，藉此達成氧化物半導體層21中之特徵的恢復及防止惡化。藉此，圖7中所示之TFT 2即完成。
[TFT 2之操作及效益]
如上所述，在第二實施例中，用於製造TFT 2之過程包括疊層膜形成過程，用於使用濺鍍法以將作為保護膜23之Al2 O3 層及作為閘極24之Al層連續沉積於閘極絕緣膜22上。在此，在用於沉積Al2 O3 層之過程中，如以上第一實施例中所述，靶材之表面係因反應時所用之氧氣而容易變形。惟，隨後，Al層連續沉積(電施未使用氧之濺鍍)，藉此調整靶材之表面。也就是說，藉由實施上述連續沉積，即使是沉積處理之次數增加，只要實施沉積處理時靶材之表面即調整。結果，Al2 O3 層之厚度及薄膜品質(例如密度及折射指數)不易改變。也就是說，Al2 O3 層之薄膜品質之可重製性增強，且保護膜可以穩定形成。
特別是，在第二實施例中，上述疊層膜形成過程完成後，Al層並不去除，而是使用作為閘極24。也就是說，在疊層膜形成過程中，閘極24可以和保護膜23者一樣使用相同靶材在同一濺鍍系統內連續沉積。基於此原因，保護膜23可以穩定沉積(當薄膜品質變化受到抑制時)，且製造過程得以簡化。
在此，在具有一般頂閘極結構之電晶體中，閘極設置於氧化物半導體層上且閘極絕緣膜介置於其間。因此，氧導送至氧化物半導體層之路徑即切斷，及供給至氧化物半導體層之氧因而未充分實施。基於此原因，必須使用到非伴隨著生產率之技術：在氧環境中以高溫長時間實施之退火處理；及可供退火在一高濃度氧環境中實施之設備(系統結構上之大改變)。因此，這些技術並無效率。另方面，在第二實施例中，上述可以儲存及供給氧之保護膜23係相對於閘極24而設置在內側上(位於氧化物半導體層21側上)。因此，退火處理係以大約200至大約300℃溫度實施，造成氧導送路徑易於確定。因此，在具有如同第二實施例之頂閘極結構的電晶體中，氧對氧化物半導體層之供給可以比相關技藝者更有效率實施，及因而增進生產率。
如同迄今為止所揭述者，在第二實施例中，Al2 O3 層(保護膜23)及Al層(閘極24)係藉由使用濺鍍法而依此順序連續沉積於閘極絕緣膜22上。結果，在用於沉積Al2 O3 層之過程中已變化之靶材表面可以在用於沉積Al層之後續過程中變化。因此，即使是沉積過程之次數增加時，仍可抑制厚度變化及保護膜之薄膜品質變化。因此，可以取得與第一實施例相同之效益。
請注意例如當第二實施例之TFT 2形成作為一有機EL顯示裝置中之一驅動元件時，只需要在TFT 2透過上述製造過程形成於作為一驅動基板的基板20上後，進一步實施以下過程。也就是說，儘管在此省略圖示，源極/汲極26形成後，一例如由聚醯亞胺構成之平坦膜形成於基板20之整個表面上，及一接觸孔形成於平坦膜中，以利延伸至源極/汲極26之一表面。一例如由鋁釹合金(AlNd合金)構成之陽極係形成用於套入接觸孔中。隨後，沉積一像素間絕緣膜，其具有開孔以利對應於陽極，及一具有一發光層之有機層形成於開孔部分中。有機層形成後，一陰極形成及一具有濾色片與類似者形成於其上之囊封基板係透過一黏性層而黏接於陰極。結果，有機EL顯示裝置即可製成。
3.第三實施例 [TFT 3之結構]
圖9表示一根據本發明第三實施例之TFT(TFT 3)之截面結構。例如，TFT 3使用作為一主動矩陣型有機EL顯示器或類似者之驅動元件，相似於上述第一及第二實施例之TFTs 1、2的情形。此外，相似於TFT 1的情形，TFT 3具有底閘極結構。同樣地，TFT 3建構方式為一閘極及一氧化物半導體層設置使一閘極絕緣膜介置於其間，以利於彼此面對，及一源極/汲極設置用以電氣連接於氧化物半導體層。此外，TFT 3具有一透過疊層膜形成過程而形成之保護膜35。惟，在第三實施例中，TFT 3具有一結構，即疊層膜中之Al層仍相似於第二實施例之情形。
更明確地說，第三實施例之TFT 3包括一設在一基板30(例如由玻璃構成)上之選擇區域中的閘極31，及具有一設在基板30之整個表面上之閘極絕緣膜32，以覆蓋閘極31。氧化物半導體層33形成於閘極絕緣膜32上。一阻擋層34、保護膜35(由Al2 O3 構成)、及一佈線層36(由Al構成)係依此順序形成於氧化物半導體層33上。一保護金屬37形成於佈線層36上。一接觸孔H2形成於阻擋層34、保護膜35、佈線層36及保護金屬37中，以利延伸至氧化物半導體層33之一表面。一源極/汲極38形成於保護金屬37上，以利填入接觸孔H2中。
閘極31具有根據一施加於TFT 3之閘電壓(Vg)而控制氧化物半導體層33中之載體密度的功能，及具有作為一佈線以供一預定電位經此而供給的功能。閘極31係由與上述第一實施例中之閘極11者相同的材料或透明之導電膜構成。
閘極絕緣膜32例如係一由選自氧化矽膜、氮化矽膜、及氧氮化矽膜的其中之一類膜組成之單層膜，或一由選自氧化矽膜、氮化矽膜、及氧氮化矽膜的其中之二或更多類膜組成之疊層膜。
氧化物半導體層33藉由施加閘電壓至閘極31而形成通道33C，其與上述第一實施例之氧化物半導體層13的情形相似，及其例如由氧化物半導體構成(例如IGZO)。氧化物半導體層33之厚度例如在20至100 nm範圍內。
阻擋層34例如係一由選自氧化矽膜、氮化矽膜、及氧氮化矽膜的其中之一類膜組成之單層膜，或一由選自氧化矽膜、氮化矽膜、及氧氮化矽膜的其中之二或更多類膜組成之疊層膜，其與上述第一實施例之阻擋層14的情形相似。阻擋層34也具有防止氧化物半導體層33中之通道33C受損的功能。阻擋層34並在製造過程中扮演儲存氧之角色。
保護膜35係由氧化鋁(Al2 O3 )構成，其功能如同一用於氧化物半導體層33之保護膜(鈍化膜)，其與上述第一實施例中之第一保護膜16的情形相似。更明確地說，保護膜35抑制外部空氣(例如氫)與氧化物半導體層33混合。保護膜35在製造過程中亦具有儲存氧原子、及供給氧原子至氧化物半導體層33之功能。保護膜35之厚度例如在20至100 nm範圍內。
佈線層36之功能在作為源極/汲極38用之一佈線層，及其由鋁構成。佈線層36係藉由使用預定之濺鍍法沉積，以依循上述保護膜35之沉積。也就是說，儘管細節將詳述於後，第三實施例之TFT 3具有一疊層膜，其具有一作為保護膜35之Al2 O3 層及一作為佈線層36之Al層，且其依此順序疊置於氧化物半導體層33上。惟，佈線層36具有一開孔36a於一與氧化物半導體層33之一通道33C相對應的區域中。易言之，在第三實施例中，相似於上述第一及第二實施例各者的情形，Al2 O3 層及Al層係連續沉積。惟，隨後整個Al層並未去除(僅去除Al層之一部分)，而留下Al層之一部分，且留下之Al層使用作為佈線層36。
保護金屬37例如由鉬、鈦(Ti)、或氮化鈦(TiN)構成，及其具有保護該作為佈線層36之Al層的功能。
源極/汲極38係在一與氧化物半導體層33中之通道33C相對應的區域中分開成二部分，相似於上述第一實施例中之源極/汲極15的情形。該二部分的其中之一係功能如同一源極，及其另一者係功能如同一汲極。與上述閘極11中所列舉者相同之金屬或透明導電膜係作為一構成源極/汲極38之材料。
[製造TFT 3之方法]
圖10A至10G分別為截面圖，說明製造TFT 3之一方法。TFT 3例如可製造如下。
首先，相似於上述第一實施例的情形，閘極31、閘極絕緣膜32及氧化物半導體層33依此順序沉積於基板30上(參考圖10A)。隨後，如圖10B中所示，阻擋層34例如藉由使用化學氣相沉積(CVD)法沉積於氧化物半導體層33上。
(疊層膜形成過程)
隨後，如圖10C中所示，保護膜35(Al2 O3 層)及閘極36(Al層)係以相同於上述第一實施例中所示疊層膜形成過程的情形形成於阻擋層34上。也就是說，首先，保護膜35(Al2 O3 層)及佈線層36(Al層)係藉由使用濺鍍法而連續沉積於基板30之整個表面上。在此情況中，在沉積Al2 O3 層之第一階段步驟中，及在沉積Al層之第二階段步驟中，在基板30保持於同一腔室內時實施濺鍍。惟，相同之鋁使用作為靶材且一大氣環境氣體係在每一步驟中調整。
更明確地說，在沉積Al2 O3 層之第一階段步驟中，作為靶材之鋁及作為供薄膜沉積於其上之基板的基板30係設置於腔室內，以利於彼此相對，且在氧氣與氬氣一起供給至腔室時實施濺鍍。此時，大量氧原子儲存在Al2 O3 層中。隨後，在沉積Al層之第二階段步驟中，腔室內之大氣環境調整為僅有氬氣，而鋁靶材繼續使用。在此情況下實施濺鍍。Al2 O3 層及Al層即藉由實施此濺鍍而形成。隨後，保護金屬37例如藉由使用濺鍍法而沉積於佈線層36之整個表面上。
在此，在第三實施例中，在上述沉積Al2 O3 層之步驟中，氧原子儲存在阻擋層34中以及在Al2 O3 層下方。儲存在阻擋層34中之氧原子係與儲存在保護膜35中之氧原子係在後續之退火過程中一起供給至氧化物半導體層33。
此外，在第三實施例中，疊層膜中之整個Al層並未去除，而是使用剩餘之Al層作為佈線層36。也就是說，當保護膜之薄膜品質變化係藉由透過疊層膜形成過程調整靶材表面而受到抑制時，Al層可以使用作為佈線層36。同樣地，Al2 O3 層及Al層可以在同一濺鍍系統內使用同一靶材連續沉積。
接著，如圖10D中所示，一部分之阻擋層34、保護膜35、佈線層36及保護金屬37例如使用微影蝕刻法而以乾式蝕刻法總體去除至氧化物半導體層33之表面，藉此形成接觸孔H2。
接著，如圖10E中所示，成為源極/汲極38之層例如使用濺鍍法沉積於保護金屬37上，及隨後例如使用微影蝕刻法而以濕式蝕刻法圖案化成源極/汲極38之一預定形狀。在此情況中，源極/汲極38形成以填入接觸孔H2中，藉此確定電氣連接於氧化物半導體層33。
接著，如圖10F中所示，與通道33C相對應的佈線層36、保護金屬37及源極/汲極38之區域例如使用微影蝕刻法而以濕式蝕刻法總體去除至保護膜35之表面。結果，開孔36a即形成於佈線層36中且在通道33C正上方的一區域中，及源極/汲極38分隔(隔離)成二部分。
最後，如圖10G中所示，退火處理實施於整個基板30。在此情況中，退火處理例如在與上述第一實施例者相同之大氣環境中，以200至300℃溫度實施大約0.5至大約二小時。結果，儲存在保護膜35與阻擋層34中之氧原子係供給至氧化物半導體層33，藉此達成氧化物半導體層33中之特徵的恢復及防止惡化。藉此，圖9中所示之TFT 3即完成。
[TFT 3之操作及效益]
如上所述，在第三實施例中，用於製造TFT 3之過程包括疊層膜形成過程，用於使用濺鍍法以將作為保護膜35之Al2 O3 層及作為佈線層36之Al層連續沉積於氧化物半導體層33上，並通過阻擋層34。在此，在用於沉積Al2 O3 層之過程中，如以上第一實施例中所述，靶材之表面係因反應時所用之氧氣而容易變形。惟，隨後，Al層連續沉積(實施未使用氧之濺鍍)，藉此調整靶材之表面。也就是說，藉由實施上述連續沉積，即使是沉積處理之次數增加，只要實施沉積處理時靶材之表面即調整。結果，Al2 O3 層之厚度及薄膜品質(例如密度及折射指數)不易改變。也就是說，Al2 O3 層之薄膜品質之可重製性增強，且保護膜可以穩定形成。
此外，在第三實施例中，上述疊層膜形成過程完成後，整個Al層並不去除，而是使用剩餘之Al層作為佈線層36。也就是說，在疊層膜形成過程中，佈線層36可以和保護膜35沉積時一樣在同一濺鍍系統內使用同一靶材連續沉積。
如同迄今為止所揭述者，在第三實施例中，Al2 O3 層(保護膜35)及Al層(佈線層36)係藉由使用濺鍍法而依此順序連續沉積於氧化物半導體層33上(阻擋層34沉積後)。結果，在用於沉積Al2 O3 層之過程中已變化之靶材表面可以在用於沉積Al層之後續過程中變化。因此，即使是沉積過程之次數增加時，仍可抑制厚度變化及保護膜之薄膜品質變化。因此，可以取得與第一實施例相同之效益。
(驅動基板之結構範例)
圖11表示當第三實施例之TFT 3例如設置於一有機EL顯示裝置中之一驅動基板上時之結構範例。如圖11中所示，在驅動基板4中，例如一維持電容器元件Cs及一閘極接觸部分4a兩者設於TFT 3周邊。閘極31不僅設置於TFT 3中，其亦在一與維持電容器元件Cs及閘極接觸部分4a相對應之區域中。請注意設於與維持電容器元件Cs相對應之區域中的閘極31係表示作為一下方電極31Cs。
在維持電容器元件Cs中，在大約等於TFT 3者之疊置結構中，阻擋層34、保護膜35、佈線層36及保護金屬37例如使用蝕刻法選擇性蝕除(形成一接觸孔H2a)。一上方電極38Cs設置以填入接觸孔H2a中。接觸孔H2a可以在與接觸孔H2者相同之製程中形成。同樣地，上方電極38Cs可以在與源極/汲極38者相同之製程中製成圖案。
在一閘極接觸部分4a中，一接觸孔H3形成以完全延伸通過閘極絕緣膜32、氧化物半導體層33、阻擋層34、保護膜35及平坦膜40，到達閘極31之表面。
一例如由聚醯亞胺構成之平坦膜40係設置於基板30上，以覆蓋TFT 3、維持電容器元件Cs及閘極接觸部分4a。平坦膜40具有一延伸至TFT 3中之源極/汲極38表面的接觸孔H4。
一例如由AlNd合金構成之陽極41係形成用於填入接觸孔H3、H4中，及一像素間絕緣膜42設於陽極41上。
上述驅動基板4例如可依文後所述製成。也就是說，閘極31、閘極絕緣膜32、氧化物半導體層33、阻擋層34係以上述TFT 3之製造過程中所示之情形(請參閱圖10A及10B)，依此順序沉積於基板30上。惟，閘極31係透過圖案化形成，以設置於TFT 3、維持電容器元件Cs及閘極接觸部分4a之區域中。隨後，保護膜35及佈線層36係以參考圖10C所示之情形，在疊層膜形成過程中形成於阻擋層34上。此外，保護金屬37沉積於佈線層36上。
隨後，阻擋層34、保護膜35、佈線層36及保護金屬37總體去除至氧化物半導體層33之表面，藉此以參考圖10D所示之情形形成接觸孔H2。在此情況中，維持電容器元件Cs中之接觸孔H2a係隨著接觸孔H2之形成而形成。隨後，源極/汲極38(上方電極38Cs)沉積於保護金屬37上，以參考圖10E所示之情形填入接觸孔H2、H2a中。
接著，與通道33C相對應之佈線層36、保護金屬37及源極/汲極38的區域係以參考圖10F所示之情形，例如使用微影蝕刻法而以濕式蝕刻總體去除至保護膜35之表面。在此情況中，在維持電容器元件Cs及閘極接觸部分4a中之圖案化亦隨著上述製程實施。
隨後，平坦膜40沉積且接觸孔H3、H4兩者形成於平坦膜40中。更明確地說，平坦膜40是在TFT 3之一預定區域(即一相對應於源極/汲極38的區域)及閘極接觸部分4a之一預定區域(即一相對應於閘極31的區域)等之選擇區域中選擇性去除。結果，接觸孔H4形成於TFT 3中，及開孔(接觸孔H3中之平坦膜40的開孔部分)形成於閘極接觸部分4a中。隨後，在閘極接觸部分4a中，上述開孔部分進一步蝕刻至下層，造成保護膜35、阻擋層34、氧化物半導體層33及閘極絕緣膜32選擇性蝕除至閘極31之表面。結果，接觸孔H3即形成於閘極接觸部分4a中。
陽極41係例如使用濺鍍法形成，以填入接觸孔H3、H4中。隨後，沉積像素間絕緣膜42，及一開孔形成於一相對應於陽極41的區域中。請注意後續用於製造有機EL顯示裝置之過程係揭述於上述第一實施例中。請注意，只需要在平坦膜40形成或像素間絕緣膜42形成之其中一者後實施圖10G所示之退火處理。
4.顯示裝置 [顯示裝置之組態及像素電路之組態]
接著，關於一使用根據本發明第一至第三實施例之TFT 1至TFT 3之顯示裝置之整個組態，及一組成該顯示裝置之像素電路之組態將揭述於後。圖12表示包括一周邊電路在內且使用作為一有機EL顯示裝置之顯示裝置的整個組態。供複數個各包括一有機EL元件在內之像素PXLCs設置於一矩陣中的顯示區50係依此形成於基板10(或基板20、30)上。一作為信號線驅動電路之水平選擇器(HSEL)51、一作為掃描線驅動電路之寫入掃描器(WSCN)52及一作為電源線驅動電路之電源掃描器(DSCN)53係設於顯示區50之周邊。
在顯示區50中，複數條信號線DTL1至DTLn(n：整數)設於一行方向，及複數條取樣線WSL1至WSLm(m：整數)設於一列方向。此外，一像素PXLC(其中一像素對應於R、G及B)設於各信號線DTLs與各掃描線WSLs之間之相交點。各信號線DTLs連接於水平選擇器51，及一視頻信號從水平選擇器51供給至各信號線DTLs。各掃描線WSLs連接於寫入掃描器52，及一掃描信號(選擇脈衝)從寫入掃描器52供給至各掃描線WSLs。各電源線DSLs連接於電源掃描器53，及電源信號(控制脈衝)從電源掃描器53供給至各電源線DSLs。
圖13表示像素PXLC之一電路組態之具體範例。各像素PXLC具有一像素電路50a，其包括一有機EL元件5D。像素電路50a係一主動型驅動電路，其具有一取樣電晶體5A、一驅動電晶體5B、一維持電容器元件5C及有機EL元件5D。這些組成元件5A至5D中，取樣電晶體5A(或驅動電晶體5B)相當於實施例中之TFT 1至TFT 3任一者。再者，維持電容器元件5C相當於上述第三實施例中所述之維持電容器元件Cs。
取樣電晶體5A之閘極端連接於掃描線WSL。再者，取樣電晶體5A之源極端及汲極端連接於對應之信號線DTL，及其另一端連接於驅動電晶體5B之閘極端。驅動電晶體5B之汲極端連接於對應之電源線DSL，及其另一端連接於有機EL元件5D之陽極端。此外，有機EL元件5D之陰極端連接於一接地佈線5H。請注意接地佈線5H係佈線以共用於所有像素PXLCs。維持電容器元件5C設置於驅動電晶體5B之源極端與閘極端之間。
取樣電晶體5A係根據從掃描線WSL供給至此之掃描信號(選擇脈衝)而導通，以對於從信號線DTL供給至此之視頻信號取樣，藉此維持維持電容器元件5C中之信號電位。驅動電晶體5B接收到從設定為一預定第一電位(圖中未示)之電源線DSL供給之電流，及根據維持電容器元件5C中所維持之信號電位以供給一驅動電流至有機EL元件5D。有機EL元件5D則基於從驅動電晶體5B供給至此之驅動電流，以發出與視頻信號之信號電位相對應的光。
藉由此一電路組態，取樣電晶體5A係根據從掃描線WSL供給至此之掃描信號(選擇脈衝)而導通，以對於從信號線DTL供給至此之視頻信號取樣，藉此維持維持電容器元件5C中之信號電位。此外，電流係從設定為上述預定第一電位之電源線DSL供給至驅動電晶體5B，且驅動電流根據維持電容器元件5C中所維持之信號電位以供給至有機EL元件5D(紅、綠及藍色之各有機EL元件)。再者，各有機EL元件5D基於從驅動電晶體5B供給至此之驅動電流，以發出與視頻信號之信號電位相對應的光。結果，一基於視頻信號之影像即顯示於顯示裝置上。
5.應用範例
文後，將說明關於一施加使用上述TFT 1至TFT 3任一者之顯示裝置於電子設備的應用範例。一電視機組、一數位相機、一筆記型個人電腦、行動終端設備(例如行動電話、攝影機或類似者)係舉例作為電子設備。易言之，上述顯示裝置可以施加於所有領域之電子設備，其中一從外部輸入至電子設備之視頻信號、或一在電子設備中產生之視頻信號係以一影像或一視頻影像形式顯示。
(模組)
上述顯示裝置係併入一如圖14中所示之文後所述第一至第五應用範例舉例說明許多類電子設備中作為模組。在模組中，例如，一從囊封基板60曝露出之區域210係設於基板10(或基板20、30)之一側中，及水平選擇器51、寫入掃描器52及電源掃描器53之佈線延伸以形成曝露區域210中之外接端(圖中未示)。一供信號輸入/輸出用之撓性印刷電路(FPC)板220可設於諸外接端中。
(第一應用範例)
圖15係透視圖，表示作為第一應用範例之一電視機組之外觀，其施加了圖12中所示之顯示裝置。電視機組例如包括一由一前面板310及一濾光玻璃320組成之影像顯示幕部分300。在此情況中，影像顯示幕部分300相當於圖12中所示之顯示裝置。
(第二應用範例)
圖16A及16B分別係透視圖，分別表示作為第二應用範例之一數位相機之外觀，其施加了圖12中所示之顯示裝置。數位相機例如包括一用於閃光之發光部分410、一顯示部分420、一選單開關430及一快門鈕440。在此情況中，顯示部分420相當於圖12中所示之顯示裝置。
(第三應用範例)
圖17係透視圖，表示作為第三應用範例之一筆記型個人電腦之外觀，其施加了圖12中所示之顯示裝置。筆記型個人電腦例如包括一主體510、一在字元或類似者輸入時操作之鍵盤520及一用於將影像顯示於其上之顯示部分530。在此情況中，顯示部分530相當於圖12中所示之顯示裝置。
(第四應用範例)
圖18係透視圖，表示作為第四應用範例之一攝影機之外觀，其施加了圖12中所示之顯示裝置。攝影機例如包括一主體部分610、一用於捕捉物件影像且設於一朝前方之側表面上的鏡頭620、一在捕捉到物件影像時操作之啟/停開關630及一顯示部分640。在此情況中，顯示部分640相當於圖12中所示之顯示裝置。
(第五應用範例)
圖19A至19G分別係透視圖，分別表示作為第五應用範例之一行動電話之外觀，其施加了圖12中所示之顯示裝置。行動電話例如建構為一上底盤710及一下底盤720透過一聯結部分(鉸鏈葉部分)730而聯結於彼此。除了上底盤710、下底盤720及聯結部分(鉸鏈葉部分)730外，行動電話例如包括一顯示部分740、一子顯示部分750、一閃光燈760及一照相機770。在此情況中，這些構成元件之顯示部分740或子顯示部分750任一者或兩者相當於圖12中所示之顯示裝置。
儘管本發明已藉由實施例揭述於上，本發明絕對不限於此，及其可以達成多種變化。例如，儘管在上述實施例中，具有底閘極結構之TFT係以具有阻擋層之結構舉例說明，阻擋層並非必要設置。
此外，本發明絕對不限於以上各別實施例中所述之結構，因此本發明可施加於各別具有不同結構之TFTs，只要氧化物半導體層之保護膜係透過Al2 O3 層及Al層之疊層膜形成過程而形成。此外，諸層之材料及厚度、製造過程及類似者也絕對不限於上述者。
本發明包括在2010年11月5向日本專利局申請的日本專利申請案JP 2010-248399的相關標的，該案之全文以引用的方式併入本文中。
習於此技者應該瞭解的是在不脫離文後申請專利範圍之範疇或其等效技術下，多種修改、組合、子組合及變換可以依據設計要求及其他因素而達成。
1．．．TFT
2．．．TFT
3．．．TFT
4．．．驅動基板
4a．．．閘極接觸部分
5A．．．取樣電晶體
5B．．．驅動電晶體
5C．．．維持電容器元件
5D．．．有機EL元件
5H．．．接地佈線
10．．．基板
11．．．閘極
12．．．閘極絕緣膜
13．．．氧化物半導體層
13C．．．通道
14．．．阻擋層
15．．．源極/汲極
16．．．第一保護膜
16a．．．氧化鋁層
16b．．．鋁層
17．．．第二保護膜
20．．．基板
21．．．氧化物半導體層
21C．．．通道
22．．．閘極絕緣膜
23．．．保護膜
24．．．閘極
25．．．層間絕緣膜
26．．．源極/汲極
30．．．基板
31．．．閘極
31Cs．．．下方電極
32．．．閘極絕緣膜
33．．．氧化物半導體層
33C．．．通道
34．．．阻擋層
35．．．保護膜
36．．．佈線層
36a．．．開孔
37．．．保護金屬
38．．．源極/汲極
38Cs．．．上方電極
40．．．平坦膜
41．．．陽極
42．．．像素間絕緣膜
50．．．顯示區
50a．．．像素電路
51．．．水平選擇器(HSEL)
52．．．寫入掃描器(WSCN)
53．．．電源掃描器(DSCN)
60．．．囊封基板
210．．．區域
220．．．撓性印刷電路(FPC)板
300．．．影像顯示幕部分
310．．．前面板
320．．．濾光玻璃
410．．．發光部分
420．．．顯示部分
430．．．選單開關
440．．．快門鈕
510．．．主體
520．．．鍵盤
530．．．顯示部分
610．．．主體部分
620．．．鏡頭
630．．．啟/停開關
640．．．顯示部分
710．．．上底盤
720．．．下底盤
730．．．聯結部分
740．．．顯示部分
750．．．子顯示部分
760．．．閃光燈
770．．．照相機
Cs．．．維持電容器元件
H1．．．接觸孔
H2．．．接觸孔
H3．．．接觸孔
H4．．．接觸孔
圖1係截面圖，表示一根據本發明第一實施例之TFT之截面結構；
圖2A至2I分別係截面圖，表示製造圖1中所示之TFT之過程；
圖3A及3B分別係一代表範例中之一保護膜之厚度變化之特徵曲線圖，及一代表比較性範例中之保護膜之厚度變化之特徵曲線圖；
圖4A及4B分別係一代表範例中之一保護膜之密度變化之特徵曲線圖，及一代表比較性範例中之保護膜之密度變化之特徵曲線圖；
圖5A及5B分別係一代表範例中之一保護膜之折射指數變化之特徵曲線圖，及一代表比較性範例中之保護膜之折射指數變化之特徵曲線圖；
圖6係範例中之電流-電壓特徵圖；
圖7係截面圖，表示一根據本發明第二實施例之TFT之截面結構；
圖8A至8G分別係截面圖，表示製造圖7中所示之TFT之過程；
圖9係截面圖，表示一根據本發明第三實施例之TFT之截面結構；
圖10A至10G分別為截面圖，表示製造圖9中所示之TFT之過程；
圖11係截面圖，說明圖9中所示之薄膜電晶體之一設置範例；
圖12係方塊圖，表示一顯示裝置的整個組態，其包括一施加了本發明第一至第三實施例任一者之周邊電路；
圖13係電路圖並局部為方塊圖，表示圖12中所示之一像素電路組態；
圖14係俯視圖，表示圖12中所示顯示裝置形式之一模組形顯示裝置併合於許多類電子設備中；
圖15係作為第一應用範例之一電視機組之透視圖，其施加了圖12中所示之顯示裝置；
圖16A及16B分別係作為第二應用範例之一數位相機之前側透視圖，其施加了圖12中所示之顯示裝置，及作為第二應用範例之數位相機之後側透視圖，其施加了圖12中所示之顯示裝置；
圖17係作為第三應用範例之一筆記型個人電腦之透視圖，其施加了圖12中所示之顯示裝置；
圖18係作為第四應用範例之一攝影機之透視圖，其施加了圖12中所示之顯示裝置；及
圖19A至19G分別係作為第五應用範例之一行動電話開啟狀態之前視圖、其開啟狀態之側視圖、其關閉狀態之前視圖、其關閉狀態之左側視圖、其關閉狀態之右側視圖、其俯視圖、及其關閉狀態之仰視圖，該行動電話施加了圖12中所示之顯示裝置。
1．．．TFT
10．．．基板
11．．．閘極
12．．．閘極絕緣膜
13．．．氧化物半導體層
13C．．．通道
14．．．停止層
15．．．源極/汲極
16．．．第一保護膜
17．．．第二保護膜

Claims (10)

  1. 一種製造薄膜電晶體之方法，該薄膜電晶體具有一結構，其設有一閘極及一氧化物半導體層，且一閘極絕緣膜介置於該閘極與該氧化物半導體層之間，及一源極/汲極係電氣連接於該氧化物半導體層，該方法包含：使用濺鍍將一作為保護膜之氧化鋁(Al2 O3 )層及一鋁(Al)層依此順序連續沉積於該源極/汲極、該閘極絕緣膜、及該氧化物半導體層任一者上。
  2. 如申請專利範圍第1項之製造薄膜電晶體之方法，進一步包含：形成一閘極於一基板上；經由該閘極絕緣膜，形成該氧化物半導體層於該閘極上；及形成該源極/汲極於該氧化物半導體層上，其中，在該源極/汲極形成後，該方法包括使用該濺鍍將作為該保護膜之該氧化鋁(Al2 O3 )層及該鋁(Al)層依此順序連續沉積於該源極/汲極、該閘極絕緣膜、及該氧化物半導體層任一者上，及去除使用該濺鍍將作為該保護膜之該氧化鋁(Al2 O3 )層及該鋁(Al)層依此順序連續沉積於該源極/汲極、該閘極絕緣膜、及該氧化物半導體層任一者上時所形成之任何鋁層。
  3. 如申請專利範圍第2項之製造薄膜電晶體之方法，其中，在該鋁層去除後，另一具有一氧濃度低於該氧化鋁層者之氧化鋁層係形成於該氧化鋁層上。
  4. 如申請專利範圍第1項之製造薄膜電晶體之方法，進一步包含：形成該氧化物半導體層於一基板上；及形成該閘極絕緣膜於該氧化物半導體層上之一選擇區域中，其中，在該閘極絕緣膜形成後，該方法進一步包括使用該濺鍍將作為該保護膜之該氧化鋁(Al2 O3 )層及該鋁(Al)層依此順序連續沉積於該源極/汲極、該閘極絕緣膜、及該氧化物半導體層任一者上，經由一層間絕緣膜，形成該源極/汲極於該鋁層上，及使用該鋁層作為該閘極。
  5. 如申請專利範圍第1項之製造薄膜電晶體之方法，進一步包含：形成該閘極於一基板上之一選擇區域中；及經由該閘極絕緣膜，形成該氧化物半導體層於該閘極上，其中，在該氧化物半導體層形成後，該方法包括使用該濺鍍將作為該保護膜之該氧化鋁(Al2 O3 )層及該鋁(Al)層依此順序連續沉積於該源極/汲極、該閘極絕緣膜、及該氧化物半導體層任一者上，形成一開孔於一與該鋁層之該閘極相對應的區域的至少一部分中，及形成該源極/汲極於該鋁層上。
  6. 如申請專利範圍第1項之製造薄膜電晶體之方法，其中當該氧化鋁層沉積時，藉由使用鋁作為靶材，在一含氧(O2 )之環境中實施濺鍍；及當該鋁層沉積時，藉由使用該氧化鋁層沉積時所用之該靶材，在一不含氧之環境中實施濺鍍。
  7. 一種薄膜電晶體，具有一結構，其設有一閘極及一氧化物半導體層，且一閘極絕緣膜介置於該閘極與該氧化物半導體層之間，及一源極/汲極係電氣連接於該氧化物半導體層，其中，一依此順序具有一作為保護膜之氧化鋁(Al2 O3 )層及一鋁(Al)層的疊層膜係設於該氧化物半導體層上或該閘極絕緣膜上。
  8. 如申請專利範圍第7項之薄膜電晶體，其中該薄膜電晶體包括設於一基板上之該氧化物半導體層；該閘極絕緣膜及該疊層膜係依此順序疊合於該氧化物半導體層上之一選擇區域中；經由一層間絕緣膜，該源極/汲極係設於該疊層膜上；以及該疊層膜中之該鋁層作為該閘極使用。
  9. 如申請專利範圍第7項之薄膜電晶體，其中該薄膜電晶體包括設於一基板上之一選擇區域中之該閘極；該閘極絕緣膜、該氧化物半導體層及該疊層膜係依此順序疊合於該閘極上；及該源極/汲極係設於該鋁層上。
  10. 如申請專利範圍第9項之薄膜電晶體，其中，該疊層膜中之該鋁層具有一開孔，係設於一與該閘極相對應的區域的至少一部分中。
TW100139178A 2010-11-05 2011-10-27 薄膜電晶體及其製造方法 TWI442577B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010248399A JP5668917B2 (ja) 2010-11-05 2010-11-05 薄膜トランジスタおよびその製造方法

Publications (2)

Publication Number Publication Date
TW201234603A TW201234603A (en) 2012-08-16
TWI442577B true TWI442577B (zh) 2014-06-21

Family

ID=46018746

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100139178A TWI442577B (zh) 2010-11-05 2011-10-27 薄膜電晶體及其製造方法

Country Status (5)

Country Link
US (1) US8906738B2 (zh)
JP (1) JP5668917B2 (zh)
KR (1) KR101815324B1 (zh)
CN (1) CN102456581B (zh)
TW (1) TWI442577B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2012204548A (ja) * 2011-03-24 2012-10-22 Sony Corp 表示装置およびその製造方法
WO2013137081A1 (ja) * 2012-03-12 2013-09-19 シャープ株式会社 表示パネル
JP5838119B2 (ja) * 2012-04-24 2015-12-24 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
US9431468B2 (en) 2013-04-19 2016-08-30 Joled Inc. Thin-film semiconductor device, organic EL display device, and manufacturing methods thereof
JP6159980B2 (ja) 2013-04-19 2017-07-12 株式会社Ｊｏｌｅｄ 酸化アルミニウム膜用のエッチング液と、当該エッチング液を用いた薄膜半導体装置の製造方法
US9356156B2 (en) * 2013-05-24 2016-05-31 Cbrite Inc. Stable high mobility MOTFT and fabrication at low temperature
JP6111443B2 (ja) 2013-07-05 2017-04-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ素子とその製造方法及び表示装置
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103474433B (zh) * 2013-09-09 2016-10-26 深圳莱宝高科技股份有限公司 一种薄膜晶体管阵列基板及其制作方法
KR102281300B1 (ko) 2013-09-11 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
KR102169013B1 (ko) 2013-12-17 2020-10-23 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
JP6488124B2 (ja) * 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
KR102188690B1 (ko) 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
JP6559444B2 (ja) 2014-03-14 2019-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2015170450A1 (ja) 2014-05-09 2015-11-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板及びその製造方法
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
CN104409415B (zh) * 2014-12-03 2017-03-15 重庆京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置
CN104766802B (zh) * 2015-03-26 2019-05-03 深圳市华星光电技术有限公司 液晶显示面板、阵列基板及其薄膜晶体管的制造方法
JP6611521B2 (ja) * 2015-08-25 2019-11-27 三菱電機株式会社 薄膜トランジスタ及びアレイ基板
JP2017123427A (ja) * 2016-01-08 2017-07-13 株式会社ジャパンディスプレイ 薄膜トランジスタ
JP6689108B2 (ja) * 2016-03-22 2020-04-28 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
US11261533B2 (en) * 2017-02-10 2022-03-01 Applied Materials, Inc. Aluminum plating at low temperature with high efficiency
JP7109902B2 (ja) * 2017-10-26 2022-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102317441B1 (ko) * 2017-10-31 2021-10-25 가부시키가이샤 아루박 박막 트랜지스터 및 그 제조방법
JP7327940B2 (ja) * 2019-01-10 2023-08-16 株式会社ジャパンディスプレイ 半導体装置及び表示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11181564A (ja) * 1997-12-19 1999-07-06 Sony Corp アルミナの成膜方法及び磁気抵抗効果型磁気ヘッド
JP3430036B2 (ja) * 1998-10-29 2003-07-28 松下電器産業株式会社 薄膜の形成方法及び半導体発光素子の製造方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4141309B2 (ja) * 2003-04-15 2008-08-27 シャープ株式会社 半導体装置およびその製造方法
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
JP5235333B2 (ja) * 2006-05-26 2013-07-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8173487B2 (en) * 2007-04-06 2012-05-08 Sharp Kabushiki Kaisha Semiconductor element, method for manufacturing same, and electronic device including same
JP5305730B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
TWI500160B (zh) * 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
CN102165570A (zh) 2008-08-29 2011-08-24 株式会社爱发科 场效应晶体管的制造方法和制造装置
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
CN102210025A (zh) * 2008-11-07 2011-10-05 株式会社半导体能源研究所 半导体器件
JP5515281B2 (ja) 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
JP2010205987A (ja) * 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置

Also Published As

Publication number Publication date
JP2012099757A (ja) 2012-05-24
CN102456581B (zh) 2016-10-05
CN102456581A (zh) 2012-05-16
KR20120048489A (ko) 2012-05-15
US8906738B2 (en) 2014-12-09
TW201234603A (en) 2012-08-16
JP5668917B2 (ja) 2015-02-12
US20120112182A1 (en) 2012-05-10
KR101815324B1 (ko) 2018-01-04

Similar Documents

Publication Publication Date Title
TWI442577B (zh) 薄膜電晶體及其製造方法
TWI429085B (zh) Thin film transistor and display device
JP4752925B2 (ja) 薄膜トランジスタおよび表示装置
CN102214698B (zh) 薄膜晶体管、显示装置以及电子单元
US8426851B2 (en) Thin film transistor and display device
US9312279B2 (en) Thin film transistor array substrate, method of manufacturing the same, and display apparatus including the same
US20110215328A1 (en) Thin film transistor, method of manufacturing the thin film transistor, and display device
CN102738145B (zh) 显示装置和电子设备
US20120211755A1 (en) Thin film transistor, manufacturing method of thin film transistor and display
CN102130147B (zh) 显示器及其制造方法、以及电子设备
TW201128820A (en) Light-emitting device and method for manufacturing the same
JP5825812B2 (ja) 表示装置の製造方法
CN110718571A (zh) 显示基板及其制备方法、显示装置
US9698273B2 (en) Thin film transistor, method of manufacturing the same, display unit, and electronic apparatus
CN102683383A (zh) 显示装置和电子设备
US8981368B2 (en) Thin film transistor, method of manufacturing thin film transistor, display, and electronic apparatus
JP6019330B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器
US9178074B2 (en) Semiconductor device, display unit, and electronic apparatus
WO2015033881A1 (ja) 有機薄膜トランジスタ