JP7109902B2 - 表示装置及びその製造方法 - Google Patents

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Description

本発明は酸化物半導体を用いたＴＦＴを有する表示装置において、チャネル部を構成する酸化物半導体が還元されることによるリーク抵抗が増大する現象を対策した表示装置に関する。
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている構成となっている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。一方、有機ＥＬ表示装置は、各画素に自発光する有機ＥＬ層とＴＦＴを配置することによってカラー画像を形成する。有機ＥＬ表示装置はバックライトを必要としないので、フレキシブル表示装置等に有利である。
表示装置において、ＴＦＴは画素におけるスイッチング素子、周辺駆動回路等に使用される。酸化物半導体を用いたＴＦＴはＯＦＦ抵抗が高いので、スイッチングトランジスタとしては好適である。また、酸化物半導体を用いたＴＦＴは、ｐｏｌｙ－Ｓｉを用いたＴＦＴに比べて、比較的低温で形成することが出来るという利点もある。
表示装置では層間絶縁膜として種々の絶縁膜が用いられる。多くは、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）が用いられるが、酸化アルミニウムが用いられる場合もある。特許文献１には、ゲート電極をアルミニウムで形成し、このアルミニウムの表面を陽極酸化して酸化アルミニウムを形成し、レジストとの密着性を向上させた構成が記載されている。また、特許文献１にはスルーホールを形成した際、スルーホールにおける酸化アルミニウムをエッチングによって除去する構成が記載されている。
特開平９－２１３９６８号公報
酸化物半導体を用いたＴＦＴでは、チャネル部の酸化物半導体が還元されると抵抗が小さくなり、ＴＦＴのリーク電流が増大する。酸化物半導体が還元される場合として、金属等によって酸素が抜かれる場合がある。酸化物半導体の上には絶縁膜を挟んで金属で形成されたゲート電極が配置している。したがって、絶縁膜を通して酸化物半導体から酸素がゲート電極によって抜かれる危険が生ずる。
また、酸化物半導体のチャネル部とは、酸素を多く含んだＳｉＯ膜が接触し、酸化物半導体に対して酸素を供給する役割を有している。このＳｉＯ膜における酸素の量が少なくなると、酸化物半導体への酸素の供給が少なくなり、酸化物半導体が還元されやすくなる状態となる。
本発明の課題は、酸化物半導体から酸素が抜かれる現象を防止し、リーク電流を小さく維持できるＴＦＴを実現することである。
本発明は上記問題を克服するものであり、具体的な手段は次のとおりである。
（１）薄膜トランジスタが複数形成された基板を有する表示装置であって、前記薄膜トランジスタは、酸化物半導体とゲート電極との間に絶縁膜が形成された構成であり、前記絶縁膜と前記ゲート電極との間には前記絶縁膜の側から順に第１のアルミニウム酸化膜と第２のアルミニウム酸化膜が存在し、前記第１のアルミニウム酸化膜の酸素濃度は、前記第２のアルミニウム酸化膜の酸素濃度よりも大きいことを特徴とする表示装置。
（２）薄膜トランジスタが複数形成された基板を有する表示装置であって、前記薄膜トランジスタは、酸化物半導体とゲート電極との間に絶縁膜が形成された構成であり、前記絶縁膜と前記ゲート電極との間にはアルミニウム酸化膜が形成され、前記アルミニウム酸化膜の酸素濃度は、前記絶縁膜の側において前記ゲート電極の側におけるよりも大きいことを特徴とする表示装置。
（３）薄膜トランジスタが複数形成された基板を有し、前記薄膜トランジスタは、酸化物半導体とゲート電極との間に絶縁膜が形成された構成である表示装置の製造方法であって、前記絶縁膜の上に第１のアルミニウム酸化膜を形成し、その上に前記第１のアルミニウム酸化膜よりも酸素濃度が小さい第２のアルミニウム酸化膜を形成し、その上にゲート電極用金属を形成し、前記ゲート電極用金属、前記第２のアルミニウム酸化膜、前記第１のアルミニウム酸化膜をパターニングすることを特徴とする表示装置の製造方法。
（４）薄膜トランジスタが複数形成された基板を有し、前記薄膜トランジスタは、酸化物半導体とゲート電極との間に絶縁膜が形成された構成である表示装置の製造方法であって、前記絶縁膜の上に第１のアルミニウム酸化膜を形成し、その上にゲート電極を形成し、前記ゲート電極をパターニングし、前記ゲート電極をアニールすることによって、前記ゲート電極と前記第１のアルミニウム酸化膜の間に第２のアルミニウム酸化膜を形成することを特徴とする表示装置の製造方法。
液晶表示装置の平面図である。 液晶表示装置の画素部の平面図である。 液晶表示装置の断面図である。 薄膜トランジスタ付近の詳細断面図である。 ゲート電極付近の拡大断面図である。 スパッタリング装置の模式断面図である。 スパッタリングモードを説明するグラフである。 絶縁膜の上に第１のアルミニウム酸化膜を形成した断面図である。 第１のアルミニウム酸化膜の上に第２のアルミニウム酸化膜を形成した断面図である。 第２のアルミニウム酸化膜の上にゲート電極用金属を形成した断面図である。 ゲート電極、第２のアルミニウム酸化膜、第１のアルミニウム酸化膜をパターニングした状態を示す断面図である。 イオンインプランテーションをしている断面図である。 実施例２の断面図である。 実施例３の断面図である。 絶縁膜の上に第１のアルミニウム酸化膜を形成した断面図である。 第１のアルミニウム酸化膜の上にゲート電極用金属を形成した断面図である。 ゲート電極、第１のアルミニウム酸化膜、絶縁膜をパターニングした状態を示す断面図である。 ゲート電極、酸化物半導体を覆って層間絶縁膜を形成した後、アニールしている状態を示す断面図である。 アルミニウム酸化膜からの酸素放出量と温度の関係を示すグラフである。 実施例３におけるゲート電極の接続の問題を示す断面図である。 実施例３におけるゲート電極の接続の問題を解決する手段を示すグラフである。 実施例４における液晶表示装置の断面図である。 実施例４の特徴を示す断面図である。
以下、実施例によって本発明の内容を詳細に説明する。以下の説明では、液晶表示装置を例にとって説明するが、本発明は有機ＥＬ表示装置についても適用することが出来る。
図１は、本発明が適用される液晶表示装置の平面図である。図１において、ＴＦＴや画素電極が形成されたＴＦＴ基板１０と対向基板２００が周辺においてシール材１５０で接着し、内部に液晶が封入されている。シール材１５０で囲まれた領域が表示領域５００となっている。表示領域の両側には、ＴＦＴで形成された周辺駆動回路６００が形成されている。周辺駆動回路６００の一部は、平面で視てシール材１５０とオーバーラップして形成されている。
図１において、表示領域５００には、周辺駆動回路６００から走査線１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また映像信号線２が縦方向に延在し、横方向に配列している。映像信号線２には、端子部１７０に配置されたドライバＩＣ１６０から映像信号が送られる。走査線１と映像信号線２で囲まれた領域が画素３となっている。
図１において、ＴＦＴ基板１０は対向基板２００よりも大きく形成され、ＴＦＴ基板１０と対向基板２００が重なっていない部分は端子部１７０となっており、この部分にドライバＩＣ１６０が配置している。また、端子部１７０には、液晶表示装置に電源や信号を供給するフレキシブル配線基板を接続するための端子が形成されている。
図１に示す液晶表示装置では酸化物半導体を用いたＴＦＴが使用されている。酸化物半導体はリーク電流が小さいという特徴を有している。したがって、表示領域の画素におけるスイッチング素子としては好適である。一方、ｐｏｌｙ－Ｓｉを用いたＴＦＴは、リーク電流が大きいが、移動度が大きいので、周辺回路の駆動用ＴＦＴとして使用される場合もある。
図２は、ＴＦＴ基板１０の表示領域５００における画素部分の平面図である。図２において、走査線１が横方向（ｘ方向）に延在し、縦方向（ｙ方向）に配列している。また、映像信号線２が縦方向に延在して、横方向に配列している。走査線１と映像信号線２で囲まれた領域に画素電極２６が存在し、また、ＴＦＴが形成されている。図２に示すＴＦＴはトップゲートである。
図２において、ＴＦＴのアクティブ素子（半導体層）は酸化物半導体１３で形成されている。酸化物半導体１３によるＴＦＴは、リーク電流を小さくすることが出来る。酸化物半導体１３のうち光学的に透明でかつ結晶質でないものをＴＡＯＳ（Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＴＡＯＳには、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）等がある。本発明では、酸化物半導体１３にＩＧＺＯを用いた例で説明する。
図２において、酸化物半導体１３の上に絶縁膜を介してゲート電極１５が形成されている。図２のゲート電極１５は走査線１が分岐したものである。酸化物半導体１３におけるゲート電極の直下部分がＴＦＴのチャネルとなっている。酸化物半導体１３の映像信号線側はドレインであり、他方がソースとなっている。
図２において、ドレイン電極１９がスルーホール１７を介して酸化物半導体１３と接続している。ドレイン電極１９は映像信号線２が分岐したものである。ソース電極２０がスルーホール１８を介して酸化物半導体１３のソースと接続している。ソース電極２０は、有機パッシベーション膜に形成されたスルーホール２２および容量絶縁膜に形成されたスルーホール２５を介して画素電極２６と接続している。
画素電極２６はストライプ状である。画素電極２６の下層には、容量絶縁膜を介して平面状にコモン電極２６が形成されている。コモン電極２６はスルーホール２２の部分を避けてほぼ全面に形成されている。画素電極２６に映像信号が印加されると、コモン電極２６との間に液晶層を通過して電気力線が発生し、液晶分子を回転させて画素毎に透過率を制御する。
図２の例は、画素の横方向の径が約３０μｍと、小さいために、画素電極２６は１本のストライプで形成されている。しかし、画素の横径がもっと大きい場合は、画素電極２６は例えば、内側にスリットを有する櫛歯状となる。図２はいわゆるＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置である。
図３は図２のＡ－Ａ断面図である。図３において、ガラス等で形成されたＴＦＴ基板１０の上に遮光膜１１が形成されている。表示装置をフレキシブル表示装置としたい場合は、ＴＦＴ基板１０はポリイミド等の樹脂で形成される。
遮光膜１１は上方に形成される酸化物半導体１３に対し、バックライトからの光を遮光し、酸化物半導体１３に光電流が生ずることを防止する。遮光膜はＭｏＷ等の金属によって形成される。遮光膜１１は後で、形成されるゲート電極と同じ材料を用いても良い。
遮光膜１１の上に下地膜１２が形成されている。下地膜１２は、ガラス基板１０等からの不純物が酸化物半導体１３等を汚染することを防止するとともに、遮光膜１１と酸化物半導体１３を絶縁する。絶縁膜１２は一般には、ＳｉＮ膜とＳｉＯ膜の２層構造であり、ＳｉＯ膜がその上に形成される酸化物半導体１３と接する。
なお、実施例４で説明するように、製品によっては、遮光膜１１を酸化物半導体１３に対するボトムゲートとして作用させる場合もある。この場合、下地膜１２が絶縁膜の役割を有する。遮光膜１１と基板１０の間にさらに第２の下地膜を形成する場合もある。この場合の第２の下地膜もＳｉＯとＳｉＮの２層膜で形成される。
図３において、下地膜１２の上に酸化物半導体１３が形成されている。図３では酸化物半導体１３はＩＧＺＯを使用している。酸化物半導体１３の厚さは１５乃至１００ｎｍである。酸化物半導体１３はスパッタリングによって形成される。酸化物半導体１３の上に、絶縁膜１４がＳｉＯによって形成されている。絶縁膜１４の上にゲート電極１５が形成されるが、本発明では、ゲート電極１５と絶縁膜１４の間にアルミニウム酸化膜３０が形成されている。アルミニウム酸化膜３０は２層構成となっている。
ゲート電極１５を覆って層間絶縁膜１６が形成されている。層間絶縁膜１６はＳｉＯで形成される場合もあるし、ＳｉＯとＳｉＮの２層膜で形成される場合もある。２層で形成される場合は、下層がＳｉＯであり、上層がＳｉＮとなる。
図３において、酸化物半導体１３のゲート電極１５の直下の部分がチャネル部であり、左側がドレイン、右側がソースとなっている。ドレインおよびソースはゲート電極１５をマスクとしてＡｒ等をイオン打ち込みすることによって形成される。
図３において、層間絶縁膜１６および絶縁膜１４にスルーホール１７及び１８を形成する。スルーホール１７を介してドレイン電極１９とドレインを接続し、スルーホール１８を介してソース電極２０とソースを接続する。
図３において、ドレイン電極１９およびソース電極２０を覆って有機パッシベーション膜２１が形成されている。有機パッシベーション膜２１は平坦化膜としての役割を持っているので、２乃至４μｍと、厚く形成される。有機パッシベーション膜２１の上にコモン電極２３が平面状に形成され、その上に容量絶縁膜２４が形成される。
容量絶縁膜２４の上に画素電極２６が形成される。画素電極２６の平面形状の例は図２に記載したとおりである。コモン電極２３と画素電極２６との間に容量絶縁膜２４を介して画素容量が形成される。
図３において、画素電極２６とソース電極２０を接続するために、有機パッシベーション膜２１にスルーホール２２が形成され、容量絶縁膜２４にスルーホール２５が形成されている。画素電極２６を覆って配向膜２７が形成されている。配向膜２７は液晶分子３０１を初期配向させるものであり、ラビングあるいは紫外線を用いた光配向によって配向処理される。ＩＰＳ方式の場合、光配向処理が好適である。画素電極２７に映像信号が印加されると、コモン電極２３との間に矢印で示すような電気力線が発生し、液晶分子３０１を回転させ、液晶層３００における光の透過率を制御する。
図３において、液晶層３００を挟んで対向基板２００が配置している。対向基板２００は通常、ガラスで形成されるが、フレキシブル表示装置としたい場合は、ポリイミド等の樹脂で形成することが出来る。対向基板２００の内側にはカラーフィルタ２０１とブラックマトリクス２０２が形成されている。カラーフィルタ２０１およびブラックマトリクス２０２を覆ってオーバーコート膜２０３が形成されている。オーバーコート膜２０３を覆って配向膜２０４が形成されている。配向膜２０４の配向処理は、ＴＦＴ基板１０側の配向膜３２と同じである。
図４は、本発明の特徴を示すＴＦＴ部分の断面図である。図４において、基板１０の上に遮光膜１１が形成され、その上に下地膜１２が形成され、下地膜１２の上に酸化物半導体１３が形成されている。酸化物半導体１３はＩＧＺＯで形成されている。酸化物半導体１３を覆って絶縁膜１４が形成されている。絶縁膜１４は酸素を多く含んだＳｉＯによって形成されている。酸化物半導体１３中の酸素の量を維持するためである。
絶縁膜１４の上にゲート電極１５が形成されるが、ゲート電極１５と絶縁膜１４の間に第１アルミニウム酸化膜３１と第２アルミニウム酸化膜３２の２層からなるアルミニウム酸化膜３０が形成されている。第１酸化アルミニウム３１と第２酸化物半導体３２は後で説明するように、酸化物半導体１３における酸素の量を維持するために形成されている。
ゲート電極１５はチタン（Ｔｉ）あるいはアルミニウム（Ａｌ）によって形成されている。なお、本明細書では、アルミニウムという場合、純アルミニウムのみでなく、アルミニウムを主成分とした合金、例えば、ＡｌＳｉ等も含む。ゲート電極１４を覆って層間絶縁膜１６が形成されている。層間絶縁膜１６、絶縁膜１４にスルーホール１７、１８を形成して、酸化物半導体１３とドレイン電極１９、あるいは酸化物半導体１３とソース電極２０を接続する。
図５はゲート電極１５付近の拡大図である。本発明の特徴は、ゲート電極１５と絶縁膜１４の間に第１酸化アルミニウム３１と第２酸化アルミニウム３２が形成されていることである。図５において、まず、第１アルミニウム酸化膜３１を厚さ２ｎｍ程度にスパッタリングによって形成する。第１アルミニウム酸化膜３１は、酸素雰囲気中で酸化モードの反応スパッタリングを行い、酸素を多く含んだ膜とする。酸化モードのスパッタリングは酸素による絶縁膜１４への影響が大きいので、厚さは２乃至５ｎｍ、好ましくは２ｎｍ程度とする。また、酸化モードにおけるスパッタリングの成膜速度は遅く、２ｎｍの膜を形成するのに１分程度かかる。
次に、酸素の量を減らし、遷移モードのスパッタリングによって、第２アルミニウム酸化膜３２を形成する。第２アルミニウム酸化膜３２の厚さは５乃至１０ｎｍとする。遷移モードでは、スパッタリングによる成膜速度は酸化モードの場合よりも早い。遷移モードによって形成されたアルミニウム酸化膜３２はアルミニウム酸化膜中の酸素の濃度が酸化モードで形成された膜よりも少ない。すなわち、酸化アルミニウムをＡｌｙＯｘで表した場合、ｘ／ｙは、酸化モードでは大きく、遷移モードでは小さい。
図６はスパッタリング装置を示す模式断面図である。図６において、カソード１０１とアノード１００が所定の間隔をおいて対向して配置している。カソード１０１にはターゲット１０２としてのアルミニウム（Ａｌ）が配置されている。アノード１００には、スパッタリング膜３０を被着するための基板１０が配置している。
所定のガスを加え、電圧を印加することによってスパッタリングのためのプラズマ１０３が形成される。ガスはアルゴン（Ａｒ）に酸素（Ｏ２）を加えたものであるが、酸素の量によってスパッタリングモードが異なる。
図７は、スパッタリングのモードを示すグラフである。図７において、横軸は酸素の流量である。酸素の量によって、スパッタリングモードは、メタルモード、遷移モード、酸化モードに変化する。なお、アルゴンの流量は各モードとも一定である。酸化モードでスパッタリングされた膜は酸素が多い膜になり、メタルモードでスパッタリングされた膜は、Ａｌのみか、酸素が含まれていても極めて少ない場合である。遷移モードでスパッタリングされた膜はその中間である。つまり、アルミニウム酸化膜をＡｌｙＯｘで表した場合ｘ／ｙは酸素ガス流量が多いほど大きくなる。
図７の縦軸は放電電圧である。放電電圧は成膜速度と比例関係にある。すなわち、メタルモードおよび遷移モードでは成膜速度が大きく、酸化モードでは成膜速度が小さい。
図８乃至図１２は、図５の構成を実現するプロセスの断面図である。図８は、絶縁膜１４の上に第１アルミニウム酸化膜３１が酸化モードのスパッタリングによって形成された状態である。第１アルミニウム酸化膜３１の膜厚は例えば２ｎｍである。酸化モードはスパッタリング速度が小さいので、スパッタリングは１分程度かかる。
酸化モードによるスパッタリングは、ＳｉＯで形成される絶縁膜１４に過剰に酸素を打ち込み、ダメージを与えることにもなるので、ＴＦＴの信頼性が低下することになる。したがって、酸化モードによる第１アルミニウム酸化膜３１の形成は、２ｎｍ程度がよく、５ｎｍ以下にとどめておいたほうがよい。また、酸化モードの反応性スパッタリングでは、パーティクルが発生しやすいので、この面からも酸化モードでの成膜は薄い膜にとどめておいた方が良い。なお、第１アルミニウム酸化膜３１の厚さは２ｎｍと薄いがＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ Ｍｉｃｒｏｓｃｏｐｙ）によって測定することが出来る。
図９は、第１アルミニウム酸化膜３１の上に第２アルミニウム酸化膜３２をスパッタリングによって形成した状態を示す断面図である。第２アルミニウム酸化膜３２は遷移モードでスパッタリングされる。酸素による絶縁膜１４へのダメージは酸化モードにおけるよりも少ない。遷移モード３２での成膜速度早い。また、スパッタリングにおけるパーティクルの発生も少ない。
ただし、遷移モードで形成したアルミニウム酸化膜は膜応力が大きくなりやすいので、厚く形成すると膜剥がれを生じやすくなる。第２アルミニウム酸化膜３２の膜厚は５乃至１５ｎｍ程度がよい。
図１０は、第２酸化物半導体３２の上に、ゲート電極１５となる金属をスパッタリング等によって形成した状態を示す断面図である。ゲート電極用金属としては、Ｔｉ、Ａｌ、ＭｏＷ等が使用される。金属、特に、Ｔｉ、Ａｌは酸素を吸収しやすい。したがって、絶縁膜１４を通して酸化物半導体１３から酸素を抜くことになるが、本発明では、すでに、第１アルミニウム酸化膜３１と第２アルミニウム酸化膜３２が形成されているので、これがブロック膜となって酸化物半導体１３から酸素が抜かれる現象を避けることが出来る。
図１１は、ゲート電極１５及び第２アルミニウム酸化膜３２および第１アルミニウム酸化膜３１をパターニングした状態を示す断面図である。図１２は、ゲート電極１５をパターニング後、ゲート電極１５をマスクとして、イオンインプランテーションによってＡｒ等を酸化物半導体１３に打ち込み、酸化物半導体１３の内、ゲート電極１５で覆われている部分以外に導電性を付与する工程を示す断面図である。
ゲート電極１５の下には、第２アルミニウム酸化膜３２と第１アルミニウム酸化膜３１が存在している。第２アルミニウム酸化膜３２はゲート電極１５が酸化物半導体１３側から酸素を抜くのを防止し、第１アルミニウム酸化膜３１は、酸素が豊富な膜なので、酸素を、絶縁膜１４を介して、酸化物半導体１３に供給することが出来る。
このように、本発明によれば、特性の安定した、酸化物半導体１３をアクティブ層とするＴＦＴを形成することが出来る。
図１３は実施例２を示す断面図である。図１３が図４と異なる点は、絶縁膜１４がゲート電極１５の下にのみ形成されていることである。すなわち、酸素が豊富な絶縁膜１４はゲート電極１５の下にのみ存在している。酸化物半導体１３において、酸素を供給することが必要な、あるいは、酸素が抜けないようにすることが必要な領域はチャネル部である。
酸化物半導体１３のチャネル以外の部分、すなわち、ドレインおよびソースは、導電性であることが必要なので、むしろ酸素は存在しないほうが良い。つまり、図１３の構成では、酸化物半導体１３のドレインおよびソースの上には、酸素の豊富な絶縁膜１４が存在しないので、酸化物半導体に不必要に酸素を供給しない構成となっている。
図１３において、酸化物半導体１３のドレインおよびソースには層間絶縁膜１６が接している。層間絶縁膜１６はＳｉＯで形成される場合もあるが、層間絶縁膜１６を構成するＳｉＯ膜は絶縁膜１４を構成するＳｉＯ膜よりも酸素の含有量は小さいので、層間絶縁膜１６から酸化物半導体１３のドレインおよびソースへの酸素の供給は抑えることが出来る。
このように、図１３の構成では、酸素の供給が必要な酸化物半導体１３のチャネル部には、第１アルミニウム酸化膜３１から酸素を供給し、あるいは第２アルミニウム酸化膜３２によって、ゲート電極１５が酸化物半導体から絶縁膜１４を介して酸素を吸収するのを阻止する。さらに、絶縁膜１４がドレインあるいはソースに酸素を過剰に供給することはないので、酸化物半導体を有するＴＦＴを安定して形成することが出来る。
図１４は本発明の実施例３を示す断面図である。図１４が実施例２の図１３と異なる点は、第２アルミニウム酸化膜３２がスパッタリング膜ではなく、アルミニウムをアニール時に酸化して形成したアルミニウム酸化膜になっている点である。つまり、ゲート電極１５をアルミニウムで形成し、ゲート電極１５をパターニングにングした後、アニール工程において、ゲート電極１５の表面を酸化させ、第２アルミニウム酸化膜３２として使用している。
ゲート電極１５をパターニング後、酸化物半導体１３のドレインおよびソースにＡｒ等を打ち込んで、導電性を付与した後、アニールを行って、酸化物半導体１３を活性化する必要がある。図１４に示す第２アルミニウム酸化膜３２は、アニールの時にアルミニウムの表面に形成されるアルミニウム酸化膜を第２アルミニウム酸化膜３２として使用している。このような構成であっても、実施例１、実施例２で述べたような本発明の効果をあげることが出来る。
図１５乃至図１８は、図１４の構成を実現するプロセスを示す断面図である。図１６は、絶縁膜１４を覆って第１酸化物半導体３１を酸化モードのスパッタリングによって形成した状態である。第１酸化物半導体３１の形成方法、膜厚等は実施例１で説明したのと同様である。
図１６は、第１アルミニウム酸化膜３１を覆ってゲート電極１５を構成するアルミニウムをスパッタリング等によって形成した状態を示す断面図である。図１７は、ゲート電極１５、第１アルミニウム酸化膜３１、絶縁膜１４をパターニングした状態を示す断面図である。図１７では、第１アルミニウム酸化膜３１の上にアルミニウムによるゲート電極１５が直接形成されている。図１７において、ゲート電極１５をパターニング後、ゲート電極１５をマスクにして酸化物半導体１３にイオンインプランテーションを行って、酸化物半導体１３のゲート電極１５で覆われた部分以外に導電性を付与し、ドレインおよびソースを形成する。
図１８は、ゲート電極１５、酸化物半導体１３等を層間絶縁膜１６によって覆い、その後、２５０℃乃至３５０℃でアニールを行い、ゲート電極１５の表面に酸化膜を形成している状態を示す断面図である。図１８において、ゲート電極１５と第１アルミニウム酸化膜３１の間に、アニールによって、第２アルミニウム酸化膜３２が形成されている。この場合の第２アルミニウム酸化膜３２の膜厚は２ｎｍ程度である。
この第２アルミニウム酸化膜３２を形成する酸素は第１アルミニウム酸化膜３１から供給される。第１アルミニウム酸化膜３１は酸素リッチな膜なので、ゲート電極１５をアニール時に第アルミニウム酸化膜３２を形成するための酸素を供給することが出来る。図１９は、アルミニウム酸化膜に熱を加えた場合に、アルミニウム酸化膜から放出される酸素の量をＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｐｏｓｉｔｉｏｎ Ｓｐｅｃｒｏｍｅｔｒｙ）によって測定したものである。
図１９において、横軸は、基板温度であり、縦軸はアルミニウム酸化膜から放出される酸素の量、すなわち、Ｏ２（原子量３２）の示す強度である。図１９において、酸素は１００℃から３５０℃程度まで、温度に比例して放出量が多くなる。図１９は相対値であるが、アルミニウム酸化膜における酸素含有量が多ければ、それだけ、酸素の放出量も多くなる。
図１８に戻り、アルミニウム酸化膜は、ゲート電極１５と第１アルミニウム酸化膜３１との間のみでなく、ゲート電極１５と層間絶縁膜１６との間においても形成される。この場合の酸素は周辺に形成されているＳｉＯで形成された層間絶縁膜１６から供給される。したがって、ゲート電極１５は全周において、アルミニウム酸化膜に覆われることになり、それだけ、金属であるゲート電極が酸素を引き抜くことを防止することが出来る。
アニールで形成された第２アルミニウム酸化膜３２は、第１アルミニウム酸化膜３１よりも酸素の量は少ない。したがって、アルミニウム酸化膜３０における酸素の分布は実施例１および実施例２と同じである。
ところで、アニールによってゲート電極１５の表面にアルミニウム酸化膜を形成した場合、図２０に示すように、ゲート電極１５と他の配線または電極２８と接続に支障をきたすことがある。なお、図２０は図２に示すようなゲート電極とは異なり、ゲート電圧を、絶縁膜を介して上方から供給する場合の例を示すものである。図２０において、電極２８とゲート電極１５の間には絶縁物であるアルミニウム酸化膜３２が存在している。
図２１は図２０に示すような構成において、基板をアニールした場合のコンタクト抵抗を示すグラフである。図２１において、横軸はアニール温度、縦軸はコンタクトホール１６１における、ゲート電極１５と電極２８の間のコンタクト抵抗である。
図２１に示すように、ゲート電極１５と電極２８とのコンタクト抵抗は、アニール温度を２５０℃以上にすると急激に低下し、殆ど問題の無い程度のコンタクト抵抗になる。これは、アニールによって形成されたアルミニウム酸化膜は２ｎｍ程度と薄いために、高温でアニールすることによって、電極２８を構成する金属、あるいは、ゲート電極１５を構成する金属がわずかながらアルミニウム酸化膜内に拡散し、導通を生じているものと考えられる。
一般には、コンタクト抵抗を低下させるには、スルーホールを佛酸（ＨＦ）で洗浄することが行われるが、図２１は、佛酸（ＨＦ）で洗浄するよりも、アニール温度を上げるほうが、コンタクト抵抗の低下には効果が大きいことを示している。このように、アニールによるアルミニウム酸化膜によるコンタク抵抗が問題になるような場合は、スルーホールを形成し、スルーホールに接続する電極を形成した後、アニールを行うことによって、スルーホールにおけるコンタクト抵抗を小さくすることが出来る。
実施例１乃至３では、ゲート電極１５が酸化物半導体１３よりも上の層にあるトップゲートの場合について説明した。しかし、本発明は、ゲート電極が酸化物半導体よりも下側に存在するボトムゲートの場合にも適用することが出来る。あるいは、ゲート電極が酸化物半導体の下側と上側に存在するデュアルゲート方式についても適用することが出来る。
図２２は酸化物半導体１３の下側と上側にゲート電極１５，４１が存在するデュアルゲート方式の場合の液晶表示装置の画素領域の断面図である。図２２が実施例１の図３と異なる点は、酸化物半導体１３の下にボトムゲート４１が存在していることである。
図２２において、ガラス等で形成された基板１０の上に第２下地膜４０が形成されている。第２下地膜４０は、ＳｉＮ膜及びＳｉＯ膜の複数層で形成されている。第２下地膜４０の上にボトムゲート電極（第２ゲート電極）４１が形成されている。この第２ゲート電極４１は酸化物半導体１３に対する遮光膜としての役割も有している。
第２ゲート電極４１の上にアルミニウム酸化膜５０が形成されている。これはトップゲートにおけるアルミニウム酸化膜３０と同じ役割を有する。アルミニウム酸化膜５０もアルミニウム酸化膜３０と同様に２層構成となっているが、第１アルミニウム酸化膜５１と第２アルミニウム酸化膜５２の成膜の順番が異なる。
その後、第２絶縁膜４２を形成する。第２絶縁膜４２は実施例１では下地膜として説明されていたものである。本実施例では第２ゲート電極４２はＳｉＯ膜で形成される。あるいは、第２ゲート電極４２はＳｉＯ膜とＳｉＮ膜の２層構成のこともある。その後、酸化物半導体１３が形成される。以後の構成は図３と同じである。
図２３は、第２ゲート電極４１付近の拡大断面図である。図２３において、基板１０の上に形成された下地膜４０の上に第２ゲート電極４１がアルミニウム等の金属で形成されている。第２ゲート電極４１の上にアルミニウム酸化膜５０が形成されているが、下側に、つまり、先に、第２アルミニウム酸化膜５２が厚さ５乃至１０ｎｍの厚さで遷移モードのスパッタリングによって形成されている。第２アルミニウム酸化膜５２の上に酸化モードのスパッタリングによって、酸素リッチな第１アルミニウム酸化膜５１が形成厚さ約２乃至５ｎｍ、好ましくは２ｎｍで形成される。
製造プロセスは次のとおりである。すなわち、第２下地膜４０の上に、第２ゲート電極用の金属膜をスパッタリングによって形成し、その上に第２アルミニウム酸化膜５２を遷移モードのスパッタリングによって形成し、その上の第１アルミニウム酸化膜５１を酸化モードのスパッタリングによって形成する。その後、フォトリソグラフィによってレジストをパターニングし、ドライエッチングあるいはウェットエッチングによって、第１アルミニウム酸化膜５１、第２アルミニウム酸化膜５２、第２ゲート電極４１をパターニングする。
その後、第１アルミニウム酸化膜５１を覆って第２絶縁膜４２が形成される。第２絶縁膜４２はＳｉＯで形成される。あるいは、第２絶縁膜４２はＳｉＯ膜とＳｉＮ膜の２層構成の場合もある。この場合は、ＳｉＯ膜が酸化物半導体と接する側になる。第２絶縁膜４２の上に酸化物半導体１３をスパッタリングによって形成し、パターニングする。以後の工程は実施例１等と同じである。
図２２、図２３における第１アルミニウム酸化膜５１、第２アルミニウム酸化膜５２の作用は、実施例１で説明した第１アルミニウム酸化膜３１、第２アルミニウム酸化膜３２と同じである。このように、ボトムゲートの場合、あるいは、デュアルゲートの場合でも本発明を適用することが出来る。
実施例１乃至実施例４では、絶縁膜とゲート電極の間に２層のアルミニウム酸化膜を形成するとして説明した。しかし、当初、２層のアルミニウム酸化膜を形成したとしても、後で行われるアニール工程等で、第１アルミニウム酸化膜と第２アルミニウム酸化膜の境界がはっきりしなくなる場合がある。この場合においても、アルミニウム酸化膜における酸素濃度は、ゲート電極側よりも絶縁膜側において大きくなる。
実施例１乃至４では、ゲート電極はＡｌを主成分とした金属であるとして説明した。しかし、本発明はＴｉのような、表面に酸化物を形成することが可能な金属で形成した場合にも、適用することが出来る。
以上の説明では、ＩＰＳ方式の液晶表示装置について本発明を説明したが、他の方式の液晶表示装置についても同様に本発明を適用することが出来る。有機ＥＬ表示装置においても、酸化物半導体を用いたＴＦＴが使用される。また、有機ＥＬ表示装置の断面構造は、基本的には、図３における有機パッシベーション膜形成までは殆ど同じと考えてよい。したがって、以上で説明した本発明の構成は、有機ＥＬ表示装置についても適用することが出来る。
１…走査線、 ２…映像信号線、 ３…画素、 １０…ＴＦＴ基板、 １１…遮光膜、 １２…下地膜、 １３…酸化物半導体、 １４…絶縁膜、 １５…ゲート電極、 １６…層間絶縁膜、 １７…スルーホール、 １８…スルーホール、 １９…ドレイン電極、 ２０…ソース電極、 ２１…有機パッシベーション膜、 ２２…スルーホール、 ２３…コモン電極、 ２４…容量絶縁膜線、 ２５…スルーホール、 ２６…画素電極、 ２７…配向膜、 ２８…ゲート配線、 ３０…酸化アルミニウム、 ３１…第１酸化アルミニウム、 ３２…第２酸化アルミニウム、 ４０…第２下地膜、 ４１…ボトムゲート電極、 ４２…第２絶縁膜、 ５０…酸化アルミニウム、 ５１…第１酸化アルミニウム、 ５２…第２酸化アルミニウム、 １００…アノード、 １０１…カソード、 １０２…ターゲット、 １０３…プラズマ、 １６１…スルーホール、 ２００…対向基板、 ２０１…カラーフィルタ、 ２０２…ブラックマトリクス、 ２０３…オーバーコート膜、 ２０４…配向膜、 ３００…液晶層、 ３０１…液晶分子、 ５００…表示領域、 ６００…周辺駆動回路

Claims (20)

  1. 薄膜トランジスタが複数形成された基板を有する表示装置であって、
    前記薄膜トランジスタは、酸化物半導体とゲート電極との間に絶縁膜が形成された構成であり、
    前記絶縁膜と前記ゲート電極との間には前記絶縁膜の側から順に第１のアルミニウム酸化膜と第２のアルミニウム酸化膜が存在し、
    前記第１のアルミニウム酸化膜の酸素濃度は、前記第２のアルミニウム酸化膜の酸素濃度よりも大きいことを特徴とする表示装置。
  2. 前記第２のアルミニウム酸化膜の膜厚は、前記第１のアルミニウム酸化膜の膜厚よりも大きいことを特徴とする請求項１に記載の表示装置。
  3. 前記第１のアルミニウム酸化膜の膜厚は２乃至５ｎｍであることを特徴とする請求項１に記載の表示装置。
  4. 前記第２のアルミニウム酸化膜の膜厚は５乃至１０ｎｍであることを特徴とする請求項１に記載の表示装置。
  5. 前記ゲート電極はアルミニウムを主成分とする金属で形成されていることを特徴とする請求項１に記載の表示装置。
  6. 前記絶縁膜はシリコン酸化膜で形成されていることを特徴とする請求項１に記載の表示装置。
  7. 前記薄膜トランジスタはトップゲート構成であることを特徴とする請求項１に記載の表示装置。
  8. 前記絶縁膜は、前記ゲート電極と前記酸化物半導体のチャネル部の間に存在し、前記酸化物半導体のドレインおよびソースの上には形成されていないことを特徴とする請求項１に記載の表示装置。
  9. 薄膜トランジスタが複数形成された基板を有する表示装置であって、
    前記薄膜トランジスタは、酸化物半導体とゲート電極との間に絶縁膜が形成された構成であり、
    前記絶縁膜と前記ゲート電極との間にはアルミニウム酸化膜が形成され、
    前記アルミニウム酸化膜の酸素濃度は、前記絶縁膜の側において前記ゲート電極の側におけるよりも大きいことを特徴とする表示装置。
  10. 前記ゲート電極はアルミニウムを主成分とした金属で形成されていることを特徴とする請求項９に記載の表示装置。
  11. 薄膜トランジスタが複数形成された基板を有し、
    前記薄膜トランジスタは、酸化物半導体とゲート電極との間に絶縁膜が形成された構成である表示装置の製造方法であって、
    前記絶縁膜の上に第１のアルミニウム酸化膜を形成し、
    その上に前記第１のアルミニウム酸化膜よりも酸素濃度が小さい第２のアルミニウム酸化膜を形成し、
    その上にゲート電極用金属を形成し、
    前記ゲート電極用金属、前記第２のアルミニウム酸化膜、前記第１のアルミニウム酸化膜をパターニングすることを特徴とする表示装置の製造方法。
  12. 前記第１のアルミニウム酸化膜の厚さよりも、前記第２のアルミニウム酸化膜の厚さを厚く形成することを特徴とする請求項１１に記載の表示装置の製造方法。
  13. 前記第１のアルミニウム酸化膜は酸化モードのスパッタリングで形成することを特徴とする請求項１１に記載の表示装置の製造方法。
  14. 前記第１のアルミニウム酸化膜は遷移モードのスパッタリングで形成することを特徴とする請求項１１に記載の表示装置の製造方法。
  15. 前記ゲート電極はＡｌを主体とする金属によって形成することを特徴とする請求項１１に記載の表示装置の製造方法。
  16. 前記絶縁膜はシリコン酸化膜によって形成することを特徴とする請求項１１に記載の表示装置の製造方法。
  17. 薄膜トランジスタが複数形成された基板を有し、
    前記薄膜トランジスタは、酸化物半導体とゲート電極との間に絶縁膜が形成された構成である表示装置の製造方法であって、
    前記絶縁膜の上に第１のアルミニウム酸化膜を形成し、
    その上にゲート電極を形成し、
    前記ゲート電極をパターニングし、
    前記ゲート電極をアニールすることによって、前記ゲート電極と前記第１のアルミニウム酸化膜の間に第２のアルミニウム酸化膜を形成することを特徴とする表示装置の製造方法。
  18. 前記ゲート電極はアルミニウムを主成分とする金属で形成されていることを特徴とする請求項１７に記載の表示装置の製造方法。
  19. 前記第１のアルミニウム酸化膜は酸化モードのスパッタリングによって形成することを特徴とする請求項１７に記載の表示装置の製造方法。
  20. 前記第１のアルミニウム酸化膜の酸素濃度が前記第２のアルミニウム酸化膜の酸素濃度よりも大きくなるように、前記第１のアルミニウム酸化膜を形成することを特徴とする請求項１７に記載の表示装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7109902B2 (ja) * 2017-10-26 2022-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP7534083B2 (ja) * 2019-11-26 2024-08-14 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法
WO2023189487A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228622A (ja) 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012151454A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013153148A (ja) 2011-12-27 2013-08-08 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2012216806A5 (ja) 2012-03-27 2015-04-16
JP2017076788A (ja) 2015-10-12 2017-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2017076787A (ja) 2015-10-12 2017-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3842852B2 (ja) 1995-11-27 2006-11-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5940732A (en) 1995-11-27 1999-08-17 Semiconductor Energy Laboratory Co., Method of fabricating semiconductor device
JP3593049B2 (ja) 2001-03-19 2004-11-24 日本電信電話株式会社 薄膜形成方法
KR20110069454A (ko) 2009-12-17 2011-06-23 한국전자통신연구원 박막 트랜지스터 및 그 형성방법
JP5668917B2 (ja) 2010-11-05 2015-02-12 ソニー株式会社 薄膜トランジスタおよびその製造方法
US20120180954A1 (en) 2011-01-18 2012-07-19 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102097171B1 (ko) 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140032155A (ko) 2012-09-06 2014-03-14 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
JP2014114497A (ja) 2012-12-12 2014-06-26 Ulvac Japan Ltd スパッタ装置
KR102354008B1 (ko) 2014-05-29 2022-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법 및 전자 기기
WO2016092427A1 (en) 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016171117A (ja) 2015-03-11 2016-09-23 株式会社豊田中央研究所 半導体装置
JP6692645B2 (ja) 2016-01-15 2020-05-13 株式会社ジャパンディスプレイ 半導体装置
US10250247B2 (en) 2016-02-10 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP2017175022A (ja) * 2016-03-24 2017-09-28 株式会社Ｊｏｌｅｄ 薄膜トランジスタ
JP2018170324A (ja) * 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
JP7109902B2 (ja) * 2017-10-26 2022-08-01 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228622A (ja) 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012151454A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013153148A (ja) 2011-12-27 2013-08-08 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2012216806A5 (ja) 2012-03-27 2015-04-16
JP2013168646A5 (ja) 2013-01-18 2015-12-03
JP2017076788A (ja) 2015-10-12 2017-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
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