KR20110069454A - 박막 트랜지스터 및 그 형성방법 - Google Patents
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Abstract
박막 트랜지스터 및 그 형성방법이 제공된다. 이 박막 트랜지스터는, 기판, 기판 상의 소오스 전극 및 드레인 전극, 소오스 전극 및 드레인 전극 사이의 산화물 활성층, 산화물 활성층의 일 면 상의 게이트 전극, 게이트 전극과 산화물 활성층 사이의 게이트 절연막, 및 게이트 절연막과 산화물 활성층 사이의 완충층을 포함한다.
박막 트랜지스터, 산화막
Description
본 발명은 박막 트랜지스터 및 그 형성방법에 관한 것으로, 보다 상세하게는 산화막을 적용한 박막 트랜지스터 및 그 형성방법에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다. [과제관리번호: 2006-S-079-04, 과제명: 투명전자 소자를 이용한 스마트 창]
전자기기의 형태가 다양화되고 소형화됨에 따라 이러한 전자기기를 동작시키기 위한 트랜지스터의 형태 역시 다양화되고 있다. 예를 들어, 상기 전자기기에 적용될 수 있는 박막형 트랜지스터에 대한 연구가 활발하게 진행되고 있다. 그러나, 기존에 개발된 박막 트랜지스터의 경우 소자의 균일성 또는 공정 안정성이 확보되지 못하는 경우가 있어, 이들을 소자에 적용하기 위한 후속 연구가 필요하다.
본 발명의 실시예들이 해결하고자 하는 일 기술적 과제는 신뢰성이 향상된 박막 트랜지스터 및 그 형성방법을 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 박막 트랜지스터 및 그 형성방법이 제공된다.
본 발명의 실시예들에 따른 박막 트랜지스터는, 기판, 상기 기판 상의 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극 사이의, 산화물 활성층, 상기 산화물 활성층의 일 면 상의 게이트 전극, 상기 게이트 전극과 상기 산화물 활성층 사이의 게이트 절연막, 및 상기 게이트 절연막과 상기 산화물 활성층 사이의 완충층을 포함한다.
일 실시예에서, 상기 완충층은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 게이트 절연막과 상기 게이트 전극 사이의 다른 완충층을 더 포함할 수 있다.
일 실시예에서, 상기 소오스/드레인 전극은 상기 기판과 인접하게 배치되고, 상기 산화물 활성층은 상기 소오스/드레인 전극 사이의 상기 기판 상에 배치되될 수 있다. 상기 게이트 절연막은 상기 산화물 활성층 상에 배치되고, 상기 완충층은 상기 산화물 활성층과 상기 게이트 절연막 사이에 배치될 수 있다.
일 실시예에서, 상기 게이트 전극은 상기 기판과 인접하게 배치될 수 있다. 상기 게이트 절연막 및 상기 완충층은 상기 게이트 전극을 포함하는 상기 기판 상에 차례로 적층되고, 상기 산화물 활성층은 상기 게이트 전극 상의 상기 완충층 상에 배치될 수 있다. 상기 소오스/드레인 전극은 상기 활성층 옆의 상기 완충층 상에 배치될 수 있다.
일 실시예에서, 상기 산화물 활성층은 3A, 4A, 5A족 및 2B, 3B, 4B족 금속 중 선택된 적어도 하나의 산화물을 포함할 수 있다.
일 실시예에서, 상기 산화물 활성층은 ZnO, In-Zn-O, Zn-Sn-O, In-Ga-ZnO, Zn-In-Sn-O, In-Ga-O 및 SnO2 중 선택된 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 게이트 절연막은 알루미나를 포함할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터의 형성방법은, 기판 상에, 소오스/드레인 전극, 게이트 절연막, 상기 게이트 절연막과 접하는 완충층, 산화물 활성층, 및 게이트 전극을 형성하는 것, 및 상기 게이트 절연막과 상기 완충층을 열처리하는 것을 포함한다. 상기 산화물 활성층은 상기 소오스/드레인 전극 사이의 상기 기판 상에 형성될 수 있다. 상기 게이트 절연막은 상기 산화물 활성층의 일면 상에 형성되고, 상기 완충층은 상기 게이트 절연막의 어느 일 면 상에 형성되며, 상기 게이트 전극은 상기 게이트 절연막에 의해 상기 산화물 활성층과 이격될 수 있다.
일 실시예에서, 상기 게이트 절연막 및 상기 완충층은 상기 게이트 전극이 형성된 상기 기판을 덮을 수 있다. 상기 게이트 전극의 양측의 상기 완충층 상에 소오스/드레인 전극이 형성될 수 있다. 상기 소오스/드레인 전극 사이의 상기 게이트 절연막 상에 산화물 활성층이 형성될 수 있다.
일 실시예에서, 상기 기판 상에 소오스/드레인 전극 및 상기 산화물층이 형성된 후 상기 산화물 활성층을 덮는 완충층 및 게이트 절연막이 형성될 수 있다. 상기 게이트 전극은 상기 게이트 절연막 상의 상기 소오스/드레인 전극 사이에 형성될 수 있다.
일 실시예에서, 상기 열처리는 100℃ 내지 300℃에서 수행될 수 있다.
일 실시예에서, 상기 게이트 절연막은 알루미나를 포함할 수 있다.
일 실시예에서, 상기 완충층은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 이 경우, 상기 완충층은 상온 내지 500℃의 온도에서 형성될 수 있다.
본 발명의 일 실시예에 따른 형성방법은, 상기 게이트 절연막의 일 면과 마주보는 다른 면 상에 완충층을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 산화물 활성층은 3A, 4A, 5A족 및 2B, 3B, 4B족 금속 중 선택된 적어도 하나의 산화물을 포함할 수 있다.
일 실시예에서, 상기 게이트 전극 및 상기 소오스/드레인 전극은 금속 및 금속 산화물 중 선택된 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면 완충층에 의해 게이트 절연막과 활성층 사이의 계면의 결함이 제거될 수 있다. 이에 의해 상기 계면 특성이 향상되어 신뢰성이 향상된 박막 트랜지스터가 제공될 수 있다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 박막 트랜지스터 및 그 형성방법이 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터가 설명된다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 모식도이다. 기판(110)이 준비된다. 상기 기판(110)은 반도체 기판, 유리 기판 또는 플라스틱 기판일 수 있 으나, 이에 한정되지 않는다.
상기 기판(110) 상에 소오스/드레인 전극(122)이 배치된다. 상기 소오스/드레인 전극(122)은 금속 및 금속 산화물을 포함하는 도전물질 중 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 소오스/드레인 전극(122)은 투명 도전막 일 수 있다. 예를 들어, 상기 소오스/드레인 전극(122)은 인듐주석산화물(Indium Tin Oxide: ITO) 또는 인듐아연산화물(Indium Zinc Oxide: IZO)을 포함할 수 있다. 이와 달리, 상기 소오스/드레인 전극(122)은 불투명 도전막일 수 있다. 예를 들어, 상기 소오스/드레인 전극(122)은 몰리브덴(Mo) 및 금/티타늄(Au/Ti)을 포함하는 금속들 중 선택된 적어도 하나를 포함할 수 있다.
상기 기판(110) 상의 상기 소오스/드레인 전극(122) 사이에 활성층(131)이 배치될 수 있다. 상기 활성층(131)은 박막 트랜지스터의 동작시 채널이 형성되는 영역을 포함하는 층일 수 있다. 상기 활성층(131)은 산화물을 포함할 수 있다. 일 실시예에서, 상기 활성층(131)은 Zn, In, Ga 및 Sn 중 선택된 적어도 하나의 산화물을 포함할 수 있다. 예를 들어, 상기 활성층(131)은 ZnO-SnO2, ZnO-In2O3-SnO2, In2O3-Ga2O3-ZnO 또는 In2O3-ZnO 일 수 있다.
상기 활성층(131) 및 상기 소오스/드레인 전극(122)을 덮는 게이트 절연막(141)이 배치될 수 있다. 상기 게이트 절연막(141)은 금속 산화물, 금속 질화물, 금속 산질화물, 비금속 산화물, 비금속 질화물 및 비금속 산질화물을 포함하는 다양한 절연물질 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 게이트 절연막(141)은 알루미나(Al2O3)를 포함할 수 있다.
상기 활성층(131)과 상기 게이트 절연막(141) 사이에 완충층(136)이 개재될 수 있다. 도시된 바와 달리, 상기 완충층(136)은 복수의 층을 포함할 수 있다. 상기 완충층(136)은 1 내지 20nm의 두께를 가질 수 있다. 상기 완충층(136)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 완충층(136)은 열처리된 절연막일 수 있다.
상기 완충층(136)에 의해 상기 완충층(136)을 포함하는 박막 트랜지스터의 소자 특성이 향상될 수 있다. 예를 들어, 상기 완충층(136)은 상기 게이트 절연막(141)과 상기 활성층(131) 사이의 전기적 스트레스를 감소시킬 수 있다. 구체적으로, 상기 완충층(136)은 상기 게이트 절연막(141)의 계면 내의 트랩 사이트의 발생을 막을 수 있다. 상기 트랩 사이트의 감소는 상기 계면의 계면 특성을 향상시킬 수 있고, 이에 의해 상기 박막 트랜지스터 내의 전자 이동도가 향상될 수 있다. 따라서, 상기 완충층(136)을 포함하는 박막 트랜지스터의 문턱전압이하 기울기값(Subthreshold slope value:SS value) 특성이 향상된다. 즉, 박막 트랜지스터의 신뢰성이 향상될 수 있다.
상기 게이트 절연막(141) 상에 게이트 전극(152)이 형성된다. 상기 게이트 전극(152)은 도전막일 수 있다. 일 실시예에서, 상기 게이트 전극(152)은 투명 도전막 일 수 있다. 예를 들어, 상기 게이트 전극(152)은 인듐주석산화물(ITO) 또는 인듐아연산화물(IZO)을 포함할 수 있다. 이와 달리, 상기 게이트 전극(152)은 불투 명 도전막일 수 있다. 예를 들어, 상기 게이트 전극(152)은 몰리브덴(Mo), 백금(Pt) 및 금/티타늄(Au/Ti)을 포함하는 금속들 중 선택된 적어도 하나를 포함할 수 있다.
상기 박막 트랜지스터 내의 구성요소들의 배치는 본 발명의 사상 내에서 다양하게 변형될 수 있다.
도 2를 참조하면, 완충층(137)은 활성층(132)의 상부면 및 측벽을 모두 덮을 수 있다. 도시된 바와 달리, 상기 완충층(137) 및 상기 게이트 절연막(142)은 소오스/드레인 전극(122) 및 활성층(132)의 상부면들 상에 콘포말하게 형성될 수 있다. 상기 완충층(137) 및 상기 게이트 절연막(142)의 형태는 사용되는 물질의 특성 및/또는 형성방법에 따라 다양하게 변형될 수 있다.
도 3을 참조하면, 활성층(132)의 가장자리 상에 소오스/드레인 전극(123)의 일부가 배치될 수 있다. 즉, 상기 소오스/드레인 전극(123)은 평평하지 않게 형성될 수 있다. 이 경우, 완충층(137)은 상기 활성층(132)의 상부면의 전면을 덮되, 상기 소오스/드레인 전극의 일부 상기 활성층(132)의 상부면과 게이트 절연막(141)을 이격시킬 수 있다. 이외에도, 상기 소오스/드레인 전극(123) 및 활성층(131)의 형태는 사용되는 물질의 특성 및/또는 형성방법에 따라 다양하게 변형될 수 있다.
다시 도 1을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터의 형성방법이 설명된다. 앞서 설명된 구성요소에 대한 설명은 생략될 수 있다.
도 1을 참조하면, 기판(110) 상에 소오스/드레인 전극(122)이 형성된다. 상 기 소오스/드레인 전극(122)은 상기 기판(110) 상에 도전성 박막을 코팅한 후, 상기 도전성 박막을 에칭하는 것에 의해 형성될 수 있다. 상기 도전성 박막은 투명 도전막 또는 불투명 도전막일 수 있다. 예를 들어, 상기 도전성 박막은 인듐주석산화물(ITO)을 포함할 수 있다.
상기 소오스/드레인 전극(122) 상에 활성층(131)이 형성될 수 있다. 상기 활성층(131)은 반도체의 특성을 갖는 산화물들 중 선택될 수 있다. 예를 들어, 상기 활성층(131)은 Zn, In, Ga 및 Sn 중 선택된 적어도 하나의 산화물을 포함할 수 있다. 상기 활성층(131)은 물리적 증착방법 또는 화학적 증착방법에 의해 증착될 수 있다. 일 실시예에서, 상기 활성층(131)은 물리적 증착방법에 의해 형성될 수 있다. 예를 들어, 상기 활성층(131)은 물리적증기증착법(Physical layer deposition) 또는 이온빔증착법(Ion-beam deposition)에 의해 형성될 수 있다.
상기 활성층(131) 상에 완충층(136) 및 게이트 절연막(141)이 형성될 수 있다. 상기 완충층(136)은 상기 활성층(131) 상에 콘포말하게 형성될 수 있다.
상기 완충층(136)은, 실리콘산화물(SiOx), 실리콘질화물(SiNx) 또는 이들의 조합을 포함할 수 있다. 상기 완충층(136)은 원자층증착법(Atomic layer deposition) 및 플라즈마강화화학기상증착법(plasma enhanced chemical vapor deposition)을 포함하는 다양한 막 형성방법 중 선택된 적어도 하나의 방법에 의해 형성될 수 있다.
상기 활성층(131) 및 완충층(136)은 함께 패터닝될 수 있다. 이에 의해, 상 기 소오스/드레인 전극(122)의 상부면이 노출될 수 있다. 상기 패터닝은 상기 완충층(136) 상에 포토레지스트막을 형성 및 패터닝하는 것 및 상기 패터닝된 포토레지스트막을 식각 마스크로 사용하여 상기 완충층(136) 및 활성층(131)을 식각하는 것을 포함할 수 있다. 상기 식각은, 습식 식각, 건식 식각 또는 이온 밀링(ion-milling) 일 수 있다. 이와 달리, 상기 활성층(131)의 패터닝은 상기 완충층(136)의 형성 이전에 수행될 수 있다. 도 2를 참조하면, 상기 활성층(131)이 형성 및 패터닝된 이후 상기 패터닝된 활성층(131) 상에 완충층(137)이 형성될 수 있다. 이 경우, 상기 완충층(137)에 대한 패터닝 공정은 생략될 수도 있다.
상기 게이트 절연막(141)은 모바일 차지(mobile charge)가 없는 산화막, 질화막 및 이들의 조합에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 절연막(141)은 단층 또는 복층으로 형성될 수 있다. 예를 들어, 상기 게이트 절연막(141)은 알루미나(Al2O3)를 포함할 수 있다. 상기 게이트 절연막(141)은 원자층증착법, 플라즈마강화화학기상증착법 및 유기금속화학기상증착법(metalorgnic chemical vapour deposition)을 포함하는 막 형성법 중 선택된 적어도 하나에 의해 형성될 수 있다.
상기 게이트 절연막(141)이 형성된 이후 열처리 공정이 수행될 수 있다. 상기 열처리 공정은, 상기 게이트 절연막(141) 및 상기 완충층(136)에 대해 100℃ 내지 300℃의 열을 제공하는 것을 포함할 수 있다. 상기 열처리 공정에 의해, 상기 게이트 절연막(141) 및 상기 활성층(131) 사이의 계면 특성이 향상될 수 있다. 예 를 들어, 상기 완충층(136)의 형성 및 열처리 공정에 의해 상기 게이트 절연막(141)의 표면의 결함, 예를 들어, 댕글링 본딩등이 제거될 수 있다. 이에 의해, 상기 게이트 절연막(141)과 상기 활성층(131) 사이의 계면의 트랩 사이트가 감소되고 전자의 이동도가 향상될 수 있다. 따라서, 상기 완충층(136)을 포함하는 박막 트랜지스터의 소자 특성이 향상될 수 있다.
상기 게이트 절연막(141) 상에 게이트 전극(152)이 형성될 수 있다. 상기 게이트 전극(152)은 상기 게이트 절연막(141) 상에 도전성 박막을 형성한 후 패터닝하여 형성될 수 있다. 이와 달리, 상기 게이트 전극(152)은 패터닝 공정이 필요하지 않는 패턴 형성 공정, 예를 들어, 프린팅 법에 의해 형성될 수도 있다.
상기 소오스/드레인 전극(122), 상기 활성층(131) 및 상기 완충층(136)은 다른 순서로 형성될 수도 있다. 도 3을 참조하면, 기판(110) 상에 활성층(132) 및 완충층(137)이 형성된 후, 상기 기판(110)의 상기 활성층(132) 및 완충층(137) 상에 소오스/드레인 전극(123)이 형성될 수 있다. 이후, 상기 완충층(137) 및 상기 소오스/드레인 전극(123) 상에 게이트 절연막(141)이 형성되고 열처리 공정이 수행될 수 있다.
도 4를 참조하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터가 설명된다. 기판(210) 상에 게이트 전극(252)이 배치된다. 상기 게이트 전극(252)은 금속 및 금속 산화물을 포함하는 도전물질 중 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 게이트 전극(252)은 투명 도전막 일 수 있다. 예를 들어, 상기 게이트 전극(252)은 인듐주석산화물(ITO) 또는 인듐아연산화물(IZO)을 포함할 수 있다. 이와 달리, 상기 게이트 전극(252)은 불투명 도전막일 수 있다. 예를 들어, 상기 게이트 전극(252)은 몰리브덴(Mo), 백금(Pt) 및 금/티타늄(Au/Ti)을 포함하는 금속들 중 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 전극(252) 상에 게이트 절연막(241)이 배치된다. 상기 게이트 절연막(241)은 상기 게이트 전극(252)의 상부면 및 측면을 덮을 수 있다. 상기 게이트 절연막(241)은 금속 산화물, 금속 질화물, 금속 산질화물, 비금속 산화물, 비금속 질화물 및 비금속 산질화물을 포함하는 다양한 절연물질 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 게이트 절연막(241)은 알루미나(Al2O3)를 포함할 수 있다.
상기 게이트 절연막(241) 상에 완충층(237)이 배치된다. 상기 완충층(237)은 1 내지 20nm의 두께를 가질 수 있다. 상기 완충층(237)은 상기 게이트 절연막(241)의 전면을 덮을 수 있다. 상기 완충층(237)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 완충층(237)은 열처리된 절연막일 수 있다.
상기 완충층(237) 상에 소오스/드레인 전극(222)이 배치될 수 있다. 상기 소오스/드레인 전극(222)은 투명 도전막 일 수 있다. 예를 들어, 상기 소오스/드레인 전극(222)은 인듐주석산화물(ITO) 또는 인듐아연산화물(IZO)을 포함할 수 있다. 이와 달리, 상기 소오스/드레인 전극(222)은 불투명 도전막일 수 있다. 예를 들어, 상기 소오스/드레인 전극(222)은 몰리브덴(Mo) 및 금/티타늄(Au/Ti)을 포함하는 금속들 중 선택된 적어도 하나를 포함할 수 있다.
상기 완충층(237) 상의 상기 소오스/드레인 전극(222) 상에 활성층(231)이 배치될 수 있다. 상기 활성층(231)은 상기 소오스/드레인 전극(222)의 가장자리와 중첩되는 가장자리를 가질 수 있다. 즉, 상기 활성층(231)의 양 가장자리는 상기 소오스/드레인 전극(222)의 가장자리 상에 배치되고, 상기 활성층(231)의 중심부분은 상기 게이트 전극(252) 상의 상기 게이트 절연막(241) 및 완충층(237) 상에 배치될 수 있다. 상기 활성층(231)은 박막 트랜지스터의 동작시 채널이 형성되는 영역을 포함할 수 있다. 상기 활성층(231)은 산화물을 포함할 수 있다. 일 실시예에서, 상기 활성층(231)은 Zn, In, Ga 및 Sn 중 선택된 적어도 하나의 산화물을 포함할 수 있다. 예를 들어, 상기 활성층(231)은 ZnO-SnO2, ZnO-In2O3-SnO2, In2O3-Ga2O3-ZnO 또는 In2O3-ZnO 일 수 있다.
이와 달리, 소오스/드레인 전극 및 게이트 전극은 다른 형태로도 배치될 수 있다. 도 5를 참조하면, 완충층(237) 상에 활성층(232)이 배치되고, 상기 활성층(232)의 양 가장자리 상에 소오스/드레인 전극(223)이 배치될 수 있다. 상기 소오스/드레인 전극(223)은 상기 활성층(232)의 양 가장자리로부터 상기 게이트 절연막(241) 및 완충층(237) 상으로 연장될 수 있다.
다시 도 4를 참조하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터의 형 성방법이 설명된다.
기판(210) 상에 게이트 전극(252)이 형성된다. 상기 게이트 전극(252)은 상기 기판(210) 상에 도전성 박막을 형성한 후, 패터닝 공정을 수행하는 것에 의해 형성될 수 있다.
상기 게이트 전극(252) 상에 게이트 절연막(241)이 형성될 수 있다. 상기 게이트 절연막(241)은 단층 또는 복층으로 형성될 수 있다. 상기 게이트 절연막(241)은 금속 산화물, 금속 질화물, 금속 산질화물, 비금속 산화물, 비금속 질화물 및 비금속 산질화물을 포함하는 다양한 절연물질 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 게이트 절연막(241)은 알루미나(Al2O3)를 포함할 수 있다.
상기 게이트 절연막(241) 상에 완충층(237)이 형성될 수 있다. 상기 완충층(237)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 이들의 조합을 포함할 수 있다. 도시된 바와 달리 상기 완충층(237)은 복수의 층을 포함할 수도 있다. 상기 완충층(237)이 형성된 이후 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 100℃ 내지 300℃의 온도에서 수행될 수 있다. 상기 열처리 공정은 상기 게이트 절연막(241) 및 상기 완충층(237)이 형성된 후 후술할 활성층이 형성되기 이전에 수행되거나, 상기 게이트 절연막(241), 상기 완충층(237) 및 활성층이 형성된 이후 수행될 수 있다.
상기 완충층(237)의 형성 및 상기 열처리 공정에 의해 상기 게이트 절연막(241)의 계면 특성이 향상될 수 있다. 구체적으로, 상기 완충층(237) 및 상기 열 처리 공정에 의해 상기 완충층(237)과 접하는 상기 게이트 절연막(241) 표면의 결함이 제거될 수 있다. 이에 의해, 상기 게이트 절연막(241) 내의 트랩 사이트의 발생이 최소화될 수 있다. 이에 따라 상기 완충층(237) 및 게이트 절연막(241)을 포함하는 박막 트랜지스터의 신뢰성이 향상될 수 있다.
상기 완충층(237) 상에 소오스/드레인 전극(222)이 형성될 수 있다. 상기 소오스/드레인 전극(222) 사이의 상기 완충층(237) 상에 활성층(231)이 형성될 수 있다. 상기 활성층(231)은 산화물을 포함할 수 있다. 상기 활성층(231)은 도 4에 도시된 바와 같이 상기 소오스/드레인 전극(222)의 가장자리 상으로 연장될 수 있다. 상기 활성층(231)은 상기 게이트 전극(252)와 중첩될 수 있다. 상기 활성층(231)의 중심 부분은 상기 게이트 전극(252)과 중첩되고, 상기 활성층(231)의 가장자리 부분은 상기 소오스/드레인 전극(222)과 중첩될 수 있다. 이 경우, 상기 소오스/드레인 전극(222)이 상기 완충층(237) 상에 형성된 후, 상기 활성층(231)이 형성될 수 있다.
상기 소오스/드레인 전극(222) 및 활성층(231)은 다른 형태로 형성될 수도 있다. 도 5를 참조하면, 완충층(237) 상에 활성층(232)이 형성된 후, 소오스/드레인 전극(223)이 형성될 수 있다. 이 경우, 상기 소오스/드레인 전극(223)의 가장자리가 상기 활성층(232)의 가장자리 상으로 연장되도록 형성될 수 있다.
도 6을 참조하여, 본 발명의 실시예들에 따른 효과가 설명된다. 도 6은 본 발명의 실시예들에 따라 형성된 박막 트랜지스터들의 정전류에서 시간에 따른 문턱 전압 변화량을 나타내는 그래프이다.
3개의 타입의 박막 트랜지스터들이 본 실험예에 사용되었다. 공통적으로, 유리 기판이 기판으로 사용되었고, 인듐주석산화막이 소오스/드레인 전극 및 게이트 전극으로 사용되었다. 상기 소오스/드레인 전극 및 게이트 전극의 두께는 약 150nm이다. 활성층은 인듐갈륨아연산화물(Indium Galium Zinc Oxide)으로 형성되었다. 알루미나막이 게이트 절연막으로 사용되었으며, 상기 게이트 절연막은 180nm의 두께로 형성되었다. 3㎂의 정전류에서 스트레스 시간에 따른 문턱전압의 변화량을 측정하였다. 문턱전압값은 실온 및 60℃의 온도조건 하에서 측정되었다.
A-타입 박막 트랜지스터(A-type TFT)는 비교예로, 도 1에 도시된 박막 트랜지스터에서 완충층(136)이 생략된 박막 트랜지스터이다. 즉, 도 1의 게이트 전극(131)과 게이트 절연막(141)이 직접 접촉한다.
B-타입 박막 트랜지스터(B-type TFT)는 도 1에 도시된 박막 트랜지스터의 형태로 형성되었다. 완충층(136)으로 실리콘질화물(SiNx)이 사용되었다.
C-타입 박막 트랜지스터(C-type TFT)는 도 1에 도시된 박막 트랜지스터에서 게이트 절연막(141)을 복층으로 형성하고, 상기 복층의 게이트 절연막 사이에 실리콘질화물막을 삽입하여 형성하였다.
도 6에 도시된 바와 같이, A-타입의 박막 트랜지스터의 경우, 60℃에서 불안정한 문턱전압 특성을 보였고, C-타입의 박막 트랜지스터의 경우, 실온에서 불안정한 문턱전압 특성을 보이고 있다. 이에 반해, 본 발명의 실시예들에 따른 박막 트랜지스터들인 B-타입 박막 트랜지스터는 실온 및 60℃ 모두에서 비교예인 A 및 C 타입 트랜지스터에 비해 안정적인 문턱전압 특성을 갖는 것을 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 2 및 도 3은 본 발명의 일 실시예의 변형예들을 설명하기 위한 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예의 변형예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들의 효과를 설명하기 위한 도면이다.
Claims (17)
- 기판;상기 기판 상의 소오스 전극 및 드레인 전극;상기 소오스 전극 및 드레인 전극 사이의, 산화물 활성층;상기 산화물 활성층의 일 면 상의 게이트 전극;상기 게이트 전극과 상기 산화물 활성층 사이의 게이트 절연막; 및상기 게이트 절연막과 상기 산화물 활성층 사이의 완충층을 포함하는 박막 트랜지스터.
- 청구항 1에 있어서,상기 완충층은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하는 박막 트랜지스터.
- 청구항 2에 있어서,상기 완충층은 1 내지 20nm의 두께를 갖는 박막 트랜지스터.
- 청구항 1에 있어서,상기 소오스/드레인 전극은 상기 기판과 인접하게 배치되고, 상기 산화물 활성층은 상기 소오스/드레인 전극 사이의 상기 기판 상에 배치되고, 상기 게이트 절 연막은 상기 산화물 활성층 상에 배치되되, 상기 완충층은 상기 산화물 활성층과 상기 게이트 절연막 사이에 배치되는 박막 트랜지스터.
- 청구항 1에 있어서,상기 게이트 전극은 상기 기판과 인접하게 배치되고, 상기 게이트 절연막 및 상기 완충층은 상기 게이트 전극을 포함하는 상기 기판 상에 차례로 적층되고, 상기 산화물 활성층은 상기 게이트 전극 상의 상기 완충층 상에 배치되며, 상기 소오스/드레인 전극은 상기 활성층 옆의 상기 완충층 상에 배치되는 박막 트랜지스터.
- 청구항 1에 있어서,상기 산화물 활성층은 3A, 4A, 5A족 및 2B, 3B, 4B족 금속 중 선택된 적어도 하나의 산화물을 포함하는 박막 트랜지스터.
- 청구항 6에 있어서,상기 산화물 활성층은 ZnO, In-Zn-O, Zn-Sn-O, In-Ga-ZnO, Zn-In-Sn-O, In-Ga-O 및 SnO2 중 선택된 적어도 하나를 포함하는 박막 트랜지스터.
- 청구항 1에 있어서,상기 게이트 절연막은 알루미나를 포함하는 박막 트랜지스터.
- 기판 상에, 소오스/드레인 전극, 게이트 절연막, 상기 게이트 절연막과 접하는 완충층, 산화물 활성층, 및 게이트 전극을 형성하는 것; 및상기 게이트 절연막과 상기 완충층을 열처리하는 것을 포함하되,상기 산화물 활성층은 상기 소오스/드레인 전극 사이의 상기 기판 상에 형성되고, 상기 게이트 절연막은 상기 산화물 활성층의 일면 상에 형성되고, 상기 완충층은 상기 게이트 절연막의 어느 일 면 상에 형성되며, 상기 게이트 전극은 상기 게이트 절연막에 의해 상기 산화물 활성층과 이격되는 박막 트랜지스터의 형성방법.
- 청구항 9에 있어서,상기 소오스/드레인 전극, 상기 게이트 절연막, 상기 완충층, 상기 산화물 활성층, 및 상기 게이트 전극을 형성하는 것은,상기 기판 상에 상기 게이트 전극을 형성하는 것, 상기 게이트 전극을 덮는 게이트 절연막 및 상기 완충층을 형성하는 것, 및 상기 게이트 전극의 양측의 상기 완충층 상에 소오스/드레인 전극 및 상기 산화물 활성층을 형성하는 것을 포함하는 박막 트랜지스터의 형성방법.
- 청구항 9에 있어서,상기 소오스/드레인 전극, 상기 게이트 절연막, 상기 완충층, 상기 산화물 활성층, 및 상기 게이트 전극을 형성하는 것은,상기 기판 상에 상기 소오스/드레인 전극 및 상기 산화물 활성층을 형성하는 것, 상기 산화물 활성층을 덮는 완충층 및 게이트 절연막을 형성하는 것, 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함하는 박막 트랜지스터의 형성방법.
- 청구항 9에 있어서,상기 열처리는 100℃ 내지 300℃ 에서 수행되는 박막 트랜지스터의 형성방법.
- 청구항 9에 있어서,상기 게이트 절연막은 알루미나를 포함하는 박막 트랜지스터의 형성방법.
- 청구항 9에 있어서,상기 완충층은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함하며, 상기 완충층은 상온 내지 500℃의 온도에서 형성되는 박막 트랜지스터의 형성방법.
- 청구항 14에 있어서,상기 완충층은 플라즈마강화화학기상증착법에 의해 형성되는 박막 트랜지스터의 형성방법.
- 청구항 9에 있어서,상기 산화물 활성층은 3A, 4A, 5A족 및 2B, 3B, 4B족 금속 중 선택된 적어도 하나의 산화물을 포함하는 박막 트랜지스터의 형성방법.
- 청구항 9에 있어서,상기 게이트 전극 및 상기 소오스/드레인 전극은 금속 및 금속 산화물 중 선택된 적어도 하나를 포함하는 박막 트랜지스터의 형성방법.
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