KR20150045761A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

박막 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR20150045761A
KR20150045761A KR20130125424A KR20130125424A KR20150045761A KR 20150045761 A KR20150045761 A KR 20150045761A KR 20130125424 A KR20130125424 A KR 20130125424A KR 20130125424 A KR20130125424 A KR 20130125424A KR 20150045761 A KR20150045761 A KR 20150045761A
Authority
KR
South Korea
Prior art keywords
layer
oxide semiconductor
gate electrode
semiconductor layer
insulating layer
Prior art date
Application number
KR20130125424A
Other languages
English (en)
Inventor
천준혁
김무겸
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR20130125424A priority Critical patent/KR20150045761A/ko
Priority to US14/468,601 priority patent/US20150108468A1/en
Publication of KR20150045761A publication Critical patent/KR20150045761A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막 트랜지스터를 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 제2 절연층 그리고 상기 제2 절연층 위에 위치하며 서로 마주보는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 상기 드레인 전극은 각각 상기 제2 절연층에 형성된 접촉 구멍을 통해 상기 산화물 반도체층과 연결되고, 상기 산화물 반도체층은 다결정 반도체를 포함한다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에는 박막 트랜지스터가 형성되는 표시판이 포함될 수 있다. 박막 트랜지스터 표시판에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.
한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 저온에서 산화물 반도체층을 결정화하여 결함을 감소한 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 제2 절연층 그리고 상기 제2 절연층 위에 위치하며 서로 마주보는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 상기 드레인 전극은 각각 상기 제2 절연층에 형성된 접촉 구멍을 통해 상기 산화물 반도체층과 연결되고, 상기 산화물 반도체층은 다결정 반도체를 포함한다.
상기 제1 절연층과 상기 게이트 전극 각각의 가장자리 경계는 서로 일치하여 정렬될 수 있다.
상기 제2 절연층은 상기 제1 절연층의 측면과 상기 게이트 전극의 측면 전체를 덮을 수 있다.
상기 기판과 상기 산화물 반도체층 사이에 위치하는 버퍼층을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분은 상기 게이트 전극과 중첩할 수 있다.
상기 접촉 구멍은 상기 제1 절연층과 상기 제2 절연층에 형성될 수 있다.
상기 기판과 상기 산화물 반도체층 사이에 위치하는 버퍼층을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분은 상기 게이트 전극과 중첩할 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법은 기판 위에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층을 광조사 또는 열처리하는 단계, 상기 산화물 반도체층 위에 절연 물질층 및 게이트 전극 물질층을 형성하는 단계, 상기 게이트 전극 물질층을 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 층간 절연층을 형성하는 단계 그리고 상기 층간 절연층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 소스 전극과 상기 드레인 전극 각각은 상기 층간 절연층에 형성된 접촉 구멍을 통해 상기 산화물 반도체층과 연결되고, 상기 산화물 반도체층은 다결정 반도체를 포함한다.
상기 산화물 반도체층을 광조사 또는 열처리하는 단계 이전에 상기 산화물 반도체층 위에 캐핑층을 형성하는 단계 그리고 상기 산화물 반도체층을 광조사 또는 열처리하는 단계 이후에 상기 캐핑층을 제거하는 단계를 더 포함할 수 있다.
상기 산화물 반도체층을 광조사 또는 열처리하는 공정 온도는 섭씨 400도 이상 섭씨 500도 이하일 수 있다.
상기 게이트 전극을 마스크로 하여 상기 절연 물질층을 패터닝하여 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 층간 절연층은 상기 절연층의 측면과 상기 게이트 전극의 측면 전체를 덮도록 형성할 수 있다.
상기 기판과 상기 산화물 반도체층 사이에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분이 상기 게이트 전극과 중첩하도록 형성할 수 있다.
상기 접촉 구멍은 상기 절연 물질층과 상기 층간 절연층에 형성될 수 있다.
상기 기판과 상기 산화물 반도체층 사이에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분이 상기 게이트 전극과 중첩하도록 형성할 수 있다.
본 발명의 일실시예에 따르면, 레이저 또는 열처리를 통해 산화물 반도체층을 결정질화 함으로써 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 2 내지 도 9는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 11은 본 발명의 일실시예에 따라 제조된 박막 트랜지스터의 특성을 나타내는 그래프이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "위"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 1을 참고하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 버퍼층(120)이 위치한다. 버퍼층(120)은 산화 규소(SiO2), 질화 규소(SiNx), 산질화 규소 등의 절연성 물질을 포함할 수 있다. 도 1에서는 버퍼층(120)을 단일막으로 도시하였으나, 다층막으로 형성할 수도 있다. 버퍼층(120)은 후에 적층될 반도체에 절연 기판(110)으로부터의 불순물이 유입되는 것을 막아 반도체를 보호하고 반도체의 계면 특성을 향상시킬 수 있다.
버퍼층(120) 위에는 산화물 반도체층(130)이 위치한다. 산화물 반도체층(130)은 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
본 실시예에서 산화물 반도체층(130)은 결정질 반도체를 포함한다. 산화물 반도체층(130)은 레이저 또는 열처리에 의해 결정화가 진행되어 단결정 또는 다결정 등의 결정 구조를 포함하게 된다.
산화물 반도체층(130) 위에 제1 절연층(140)이 위치한다. 제1 절연층(140)은 단일막 또는 이중막 이상의 다중막일 수 있다. 제1 절연층(140)이 단일막인 경우, 제1 절연층(140)은 산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함할 수 있다. 제1 절연층(140)은 산화물 반도체층(130)의 계면 특성을 향상시키고 산화물 반도체층(130)에 불순물이 침투하는 것을 막을 수 있다.
제1 절연층(140) 위에는 게이트 전극(150)이 위치한다. 게이트 전극(150)의 가장자리 경계와 제1 절연층(140)의 가장자리 경계는 실질적으로 일치하여 정렬되어 있을 수 있다.
게이트 전극(150)은 산화물 반도체층(130)과 중첩하는 부분을 포함하며, 산화물 반도체층(130)은 게이트 전극(150)에 의해 덮여 있다.
게이트 전극(150)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등으로 만들어질 수 있다. 게이트 전극(150)은 단일막 또는 다중막 구조를 가질 수 있다. 다중막의 예로는 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), ITO 등의 하부막과 구리(Cu) 등의 상부막의 이중막, 몰리브덴(Mo)-알루미늄(Al)-몰리브덴(Mo)의 삼중막 등을 들 수 있다. 그러나 게이트 전극(150)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 전극(150), 산화물 반도체층(130), 버퍼층(120) 위에는 제2 절연층(160)이 위치한다. 제2 절연층(160)은 질화 규소 또는 산화 규소 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다. 제2 절연층(160)에는 소스 전극(173) 및 드레인 전극(175) 각각을 드러내는 접촉 구멍(165)이 형성되어 있다.
제2 절연층(160) 위에 소스 전극(173) 및 드레인 전극(175)이 서로 이격되어 위치한다. 소스 전극(173) 및 드레인 전극(175) 각각은 제2 절연층(160)에 형성된 접촉 구멍(165)을 통해 산화물 반도체층(130)과 전기적으로 연결될 수 있다.
도 1에 도시한 바와 같이, 소스 전극(173)의 한쪽 가장자리 부분은 게이트 전극(150)과 중첩하고, 드레인 전극(175)의 한쪽 가장자리 부분은 게이트 전극(150)과 중첩할 수 있다. 하지만, 반드시 이러한 구조에 한정되지 않고 소스 전극(173) 및 드레인 전극(175)이 게이트 전극(150)과 실질적으로 중첩하지 않도록 형성할 수 있다.
게이트 전극(150), 소스 전극(173) 및 드레인 전극(175)은 산화물 반도체층(130)과 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 산화물 반도체층(130)에 형성된다.
그러면 도 1에 도시한 박막 트랜지스터를 제조하기 위한 일실시예에 따른 제조 방법에 대해 앞에서 설명한 도 1과 함께 도 2 내지 도 8을 참조하여 설명하기로 한다.
도 2 내지 도 9는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법을 나타내는 단면도들이다.
먼저, 도 2를 참고하면, 유리 또는 플라스틱 등으로 만들어질 수 있는 절연 기판(110) 위에 화학 기상 증착법(chemical vapor deposition, CVD) 등의 방법으로 산화 규소(SiO2), 질화 규소(SiNx), 산질화 규소 등의 절연성 물질로 이루어진 버퍼층(120)을 형성한다.
버퍼층(120) 위에 스퍼터링 방법 등을 사용하여 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질로 이루어질 수 있는 산화물 반도체 물질층(130p)을 도포한다. 이 때, 산화물 반도체 물질층(130p)은 비정질 상태일 수 있다.
도 3을 참고하면, 산화물 반도체 물질층(130p) 위에 캐핑층(135)을 도포한다. 캐핑층(135)은 산화 규소(SiO2), 질화 규소(SiNx), 산질화 규소 등의 절연성 물질로 형성할 수 있다.
도 4를 참고하면, 화살표로 나타낸 바와 같이 캐핑층(135)을 향하여 레이저 조사하여 산화물 반도체 물질층(130p)을 결정화할 수 있다. 레이저 조사하는 방법 대신에 산화물 반도체 물질층(130p)을 열처리할 수 있다. 레이저 조사 또는 열처리하는 온도는 섭씨 200도 이상 섭씨 500도 이하일 수 있고, 바람직하게는 섭씨 400도 이상 섭씨 500도 이하일 수 있다.
여기서, 캐핑층(135)은 산화물 반도체 물질층(130p)이 레이저 조사 또는 열처리에 의해 비정질 상태에서 결정질 상태로 변화할 때 일종의 버퍼층 역할을 하여 결정화 과정에서 결함(defect)이 발생하는 것을 방지한다.
도 5를 참고하면, 버퍼층 기능을 하였던 캐핑층(135)을 제거한다.
도 6을 참고하면, 감광막 패턴(미도시)을 마스크로 사용하여 산화물 반도체 물질층(130p)을 식각하여 산화물 반도체층(130)을 형성한다.
도 7을 참고하면, 산화물 반도체층(130)을 덮도록 절연 물질층(140p)과 게이트 전극 물질층(150p)을 도포한다. 절연 물질층(140p)은 산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 절연성 산화물을 포함하는 단일층으로 형성할 수도 있고, 도시하지 않았으나 이중층 이상의 다중층으로 형성할 수도 있다.
게이트 전극 물질층(150p)은 금속 등의 도전성 물질로 형성할 수 있다.
도 8을 참고하면, 게이트 전극 물질층(150p)을 패터닝하여 게이트 전극(150)을 형성하고, 게이트 전극(150)을 식각 마스크로 사용하여 절연 물질층(140p)을 패터닝하여 제1 절연층(140)을 형성할 수 있다. 이 때, 제1 절연층(140)과 게이트 전극(150)은 동일한 평면 패턴을 가지고, 게이트 전극(150)의 가장자리 경계와 제1 절연층(140)의 가장자리 경계는 실질적으로 일치하여 정렬되도록 형성할 수 있다.
여기서, 게이트 전극(150)의 폭은 산화물 반도체층(130)의 폭보다 작을 수 있다.
도 9를 참고하면, 게이트 전극(150), 산화물 반도체층(130), 버퍼층(120) 위에 층간 절연층(160)을 형성한다. 층간 절연층(160)은 질화 규소 또는 산화 규소 등의 무기 절연 물질 또는 유기 절연 물질 등으로 형성할 수 있다. 다음, 층간 절연층(160)을 패터닝하여 산화물 반도체층(130)의 일부를 노출하는 접촉 구멍(165)을 형성한다.
이후, 층간 절연층(160) 위에 소스 전극(173) 및 드레인 전극(175)을 형성하여 도 1에서 도시한 본 발명의 일실시예에 따른 박막 트랜지스터를 형성할 수 있다. 이 때, 소스 전극(173)과 드레인 전극(175)은 각각 접촉 구멍(165)을 통해 산화물 반도체층(130)과 전기적으로 연결되도록 형성한다.
도 10은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 10에서 설명하려는 실시예는 도 1에서 설명한 실시예와 대부분 동일한 점에서, 차이가 있는 부분에 대해서만 설명하기로 한다.
도 10을 참고하면, 제1 절연층(140)이 게이트 전극(150)과 정렬되어 있지 않은 점에서 도 1의 실시예와 차이가 있다. 제1 절연층(140)은 제조 과정에서 게이트 전극(150)이 형성된 후에 바로 패터닝되지 않고, 제2 절연층(160)이 패터닝되어 접촉 구멍(165)을 형성하는 과정에서 패터닝될 수 있다. 본 실시예에서 접촉 구멍(165)은 제1 절연층(140)과 제2 절연층(160)에 형성되어 있다. 이상에서 설명한 차이점을 제외하고는 도 1에서 설명한 내용을 본 실시예에 적용할 수 있다.
도 11은 본 발명의 일실시예에 따라 제조된 박막 트랜지스터의 특성을 나타내는 그래프이다.
구체적으로, 반도체층의 채널의 폭과 길이를 각각 20 마이크로미터와 10 마이크로미터, 문턱 전압을 -3.6볼트로 설계하였다. 제조된 박막 트랜지스터의 특성을 측정하였고, 전계효과 이동도(Field Effect Mobility)는 16.12 cm2/(V·s)이고, 문턱 전압은 -3.6V이며, 문턱 전압 이후의 기울기(Threshold Slope; S.S)값은 0.19 V/dec. 를 나타냈다.
도 11을 참고한 결과, 본 발명의 일실시예에 따라 제조된 박막 트랜지스터는 스위칭 소자로 기능할 수 있는 박막 트랜지스터로써의 특성을 나타낸다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 절연 기판 120 버퍼층
130 산화물 반도체층 140 제1 절연층
150 게이트 전극 160 제2 절연층
173 소스 전극 175 드레인 전극

Claims (18)

  1. 기판,
    상기 기판 위에 위치하는 산화물 반도체층,
    상기 산화물 반도체층 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 제2 절연층 그리고
    상기 제2 절연층 위에 위치하며 서로 마주보는 소스 전극 및 드레인 전극을 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 각각 상기 제2 절연층에 형성된 접촉 구멍을 통해 상기 산화물 반도체층과 연결되고,
    상기 산화물 반도체층은 다결정 반도체를 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 절연층과 상기 게이트 전극 각각의 가장자리 경계는 서로 일치하여 정렬되어 있는 박막 트랜지스터.
  3. 제2항에서,
    상기 제2 절연층은 상기 제1 절연층의 측면과 상기 게이트 전극의 측면 전체를 덮고 있는 박막 트랜지스터.
  4. 제3항에서,
    상기 기판과 상기 산화물 반도체층 사이에 위치하는 버퍼층을 더 포함하는 박막 트랜지스터.
  5. 제4항에서,
    상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분은 상기 게이트 전극과 중첩하는 박막 트랜지스터.
  6. 제1항에서,
    상기 접촉 구멍은 상기 제1 절연층과 상기 제2 절연층에 형성되는 박막 트랜지스터.
  7. 제6항에서,
    상기 기판과 상기 산화물 반도체층 사이에 위치하는 버퍼층을 더 포함하는 박막 트랜지스터.
  8. 제7항에서,
    상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분은 상기 게이트 전극과 중첩하는 박막 트랜지스터.
  9. 기판 위에 산화물 반도체층을 형성하는 단계,
    상기 산화물 반도체층을 광조사 또는 열처리하는 단계,
    상기 산화물 반도체층 위에 절연 물질층 및 게이트 전극 물질층을 형성하는 단계,
    상기 게이트 전극 물질층을 패터닝하여 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 층간 절연층을 형성하는 단계 그리고
    상기 층간 절연층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 소스 전극과 상기 드레인 전극 각각은 상기 층간 절연층에 형성된 접촉 구멍을 통해 상기 산화물 반도체층과 연결되고,
    상기 산화물 반도체층은 다결정 반도체를 포함하는 박막 트랜지스터 제조 방법.
  10. 제9항에서,
    상기 산화물 반도체층을 광조사 또는 열처리하는 단계 이전에 상기 산화물 반도체층 위에 캐핑층을 형성하는 단계 그리고
    상기 산화물 반도체층을 광조사 또는 열처리하는 단계 이후에 상기 캐핑층을 제거하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  11. 제10항에서,
    상기 산화물 반도체층을 광조사 또는 열처리하는 공정 온도는 섭씨 400도 이상 섭씨 500도 이하인 박막 트랜지스터 제조 방법.
  12. 제11항에서,
    상기 게이트 전극을 마스크로 하여 상기 절연 물질층을 패터닝하여 절연층을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  13. 제12항에서,
    상기 층간 절연층은 상기 절연층의 측면과 상기 게이트 전극의 측면 전체를 덮도록 형성하는 박막 트랜지스터 제조 방법.
  14. 제13항에서,
    상기 기판과 상기 산화물 반도체층 사이에 버퍼층을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  15. 제14항에서,
    상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분이 상기 게이트 전극과 중첩하도록 형성하는 박막 트랜지스터 제조 방법.
  16. 제11항에서,
    상기 접촉 구멍은 상기 절연 물질층과 상기 층간 절연층에 형성되는 박막 트랜지스터 제조 방법.
  17. 제16항에서,
    상기 기판과 상기 산화물 반도체층 사이에 버퍼층을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  18. 제17항에서,
    상기 소스 전극 및 상기 드레인 전극 각각의 한쪽 가장자리 부분이 상기 게이트 전극과 중첩하도록 형성하는 박막 트랜지스터 제조 방법.
KR20130125424A 2013-10-21 2013-10-21 박막 트랜지스터 및 그 제조 방법 KR20150045761A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130125424A KR20150045761A (ko) 2013-10-21 2013-10-21 박막 트랜지스터 및 그 제조 방법
US14/468,601 US20150108468A1 (en) 2013-10-21 2014-08-26 Thin film transistor and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130125424A KR20150045761A (ko) 2013-10-21 2013-10-21 박막 트랜지스터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150045761A true KR20150045761A (ko) 2015-04-29

Family

ID=52825398

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130125424A KR20150045761A (ko) 2013-10-21 2013-10-21 박막 트랜지스터 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20150108468A1 (ko)
KR (1) KR20150045761A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220000187A (ko) * 2020-06-25 2022-01-03 한양대학교 산학협력단 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
KR20230085291A (ko) * 2021-12-06 2023-06-14 한양대학교 산학협력단 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107994066B (zh) 2017-12-06 2020-12-04 合肥鑫晟光电科技有限公司 Tft、制作方法、阵列基板、显示面板及装置
CN112424947A (zh) 2018-07-12 2021-02-26 株式会社Flosfia 半导体装置及包含半导体装置的半导体系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219159B2 (en) * 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
KR102108248B1 (ko) * 2012-03-14 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 트랜지스터, 및 반도체 장치
JP6168795B2 (ja) * 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10199507B2 (en) * 2012-12-03 2019-02-05 Lg Display Co., Ltd. Thin film transistor, display device and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220000187A (ko) * 2020-06-25 2022-01-03 한양대학교 산학협력단 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
KR20230085291A (ko) * 2021-12-06 2023-06-14 한양대학교 산학협력단 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터

Also Published As

Publication number Publication date
US20150108468A1 (en) 2015-04-23

Similar Documents

Publication Publication Date Title
USRE48290E1 (en) Thin film transistor array panel
US10192992B2 (en) Display device
US12087865B2 (en) Thin film transistor and thin film transistor array panel including the same
US9343583B2 (en) Thin film transistor and thin film transistor array panel including the same
US9570621B2 (en) Display substrate, method of manufacturing the same
US10615266B2 (en) Thin-film transistor, manufacturing method thereof, and array substrate
US10297694B2 (en) Semiconductor device and method for manufacturing same
US8822988B2 (en) Thin-film transistor (TFT) with a bi-layer channel
KR102281848B1 (ko) 박막 트랜지스터 제조 방법과 박막 트랜지스터
JP2010123913A (ja) 薄膜トランジスタ及びその製造方法
KR20150045761A (ko) 박막 트랜지스터 및 그 제조 방법
TWI546965B (zh) 半導體裝置及其製造方法
US9368515B2 (en) Thin film transistor array panel and method of manufacturing the same
TW201624731A (zh) 半導體裝置及其製造方法
KR102278505B1 (ko) 박막 트랜지스터, 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법
TW201631779A (zh) 半導體裝置及其製造方法
JP2014157907A (ja) 薄膜トランジスタ及びその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid