KR20230085291A - 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터 - Google Patents

스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터 Download PDF

Info

Publication number
KR20230085291A
KR20230085291A KR1020210173205A KR20210173205A KR20230085291A KR 20230085291 A KR20230085291 A KR 20230085291A KR 1020210173205 A KR1020210173205 A KR 1020210173205A KR 20210173205 A KR20210173205 A KR 20210173205A KR 20230085291 A KR20230085291 A KR 20230085291A
Authority
KR
South Korea
Prior art keywords
izto
thin film
channel layer
layer
film transistor
Prior art date
Application number
KR1020210173205A
Other languages
English (en)
Inventor
정재경
김광복
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020210173205A priority Critical patent/KR20230085291A/ko
Priority to PCT/KR2022/019688 priority patent/WO2023106781A1/ko
Publication of KR20230085291A publication Critical patent/KR20230085291A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하고, 스피넬 단일결정상(spinel single-phase crystalline)인 IZTO(In-Zn-Sn oxide) 채널층; 상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및 상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 구비한다.

Description

스피넬 단일 결정상의 IZTO 산화물 반도체를 구비하는 박막트랜지스터 {THIN FILM TRANSISTOR INCLUDING SPINEL SINGLE-PHASE CRYSTALLINE IZTO OXIDE SEMICONDUCTOR}
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 산화물 반도체막을 구비하는 트랜지스터에 관한 것이다.
트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대면적으로 형성되더라도 비교적 특성이 균일하게 형성될 수 있는 비정질 실리콘막을 사용하는 것이 바람직하다. 다른 한 편으로, 구동 회로 등을 포함하는 소자의 경우, 높은 전계-효과 이동도를 나타낼 수 있는 다결정 실리콘막을 사용하는 것이 바람직하다. 상기 다결정 실리콘막을 형성하기 위한 방법으로, 비정질 실리콘막을 고온 가열 처리하거나 또는 레이저광으로 처리하는 방법이 알려져 있다.
최근 산화물 반도체를 트랜지스터의 채널층으로 사용하는 연구가 진행되고 있다(JP공개 2006-165528). 관련하여, 비정질 산화물 반도체층 대비 다결정 산화물 반도체층은 우수한 전기적 특성을 나타낼 수 있다고 알려져 있으나, 다결정 산화물 반도체층은 비정질 산화물 반도체층 대비 기판 내 다양한 위치에서의 산포특성이 비교적 불량하여 다결정 산화물 반도체층을 상용화함에 있어서 걸림돌로 작용하고 있다.
본 발명이 해결하고자 하는 과제는, 높은 전계-효과 이동도를 나타낼 뿐 아니라 산포특성이 매우 우수한 산화물 반도체 박막을 구비하는 박막트랜지스터를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하고, 스피넬 단일결정상(spinel single-phase crystalline)인 IZTO(In-Zn-Sn oxide) 채널층; 상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및 상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 구비한다.
상기 IZTO 채널층은 동일한 스피넬 결정상을 갖되 결정방향은 다양한 다수의 결정립들을 구비할 수 있다. 상기 IZTO 채널층은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 상기 x는 0.3 내지 0.36일 수 있다. 구체적으로, 상기 x는 0.33일 수 있다. 상기 IZTO 채널층은 결정면들 (220), (222), (331), 및 (422)를 구비할 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터의 다른 예를 제공한다. 상기 박막트랜지스터는 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하고, 다수의 결정립들을 갖되, 모든 결정립들은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 갖는 IZTO(In-Zn-Sn oxide) 채널층; 상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및 상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 구비할 수 있다.
상기 결정립들의 결정방향은 다양할 수 있다. 상기 x는 0.3 내지 0.36일 수 있다. 구체적으로, 상기 x는 0.33일 수 있다. 상기 IZTO 채널층은 결정면들 (220), (222), (331), 및 (422)를 구비할 수 있다.
본 발명의 실시예들에 따르면, 높은 전계-효과 이동도를 나타내면서도 전기적 특성의 산포가 우수한 결정질 산화물 반도체 박막을 구비하는 박막트랜지스터를 제공할 수 있다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 4는 금속 산화물 박막 제조예들 1 내지 3에 따른 결과물로 얻어진 금속 산화물 박막의 조성을 스퍼터링시 기체유량 조건에 따라 나타낸 그래프이다.
도 5는 금속 산화물 박막 제조예들 4 내지 7에 따른 금속 산화물 박막들의 XRD 패턴들을 보여주는 그래프이다.
도 6은 TFT 제조예들 1 내지 5에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 7은 TFT 제조예 1에서 제조된 TFT에 포함된 IZTO 반도체 패턴의 단면을 촬영한 TEM (Transmission Electron Microscope) 이미지이다.
도 8은 TFT 제조예 1에서 제조된 TFT의 전달특성을 보여주는 그래프이다.
도 9는 TFT 제조예 1와 TFT 제조예 3에 따른 TFT들의 이동도, SS, 및 문턱전압의 산포를 나타낸 그래프이다.
도 10은 TFT 제조예 3에 따른 TFT의 양의 게이트 바이어스 스트레스(PBS) 조건에서의 전달특성(a)과 음의 게이트 바이어스 스트레스(NBS) 조건에서의 전달특성(b)을 나타낸다.
도 11은 TFT 제조예 1에 따른 TFT의 양의 게이트 바이어스 스트레스(PBS) 조건에서의 전달특성(a)과 음의 게이트 바이어스 스트레스(NBS) 조건에서의 전달특성(b)을 나타낸다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
박막트랜스터
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 일 예에서, 상기 기판(10) 반도체 또는 금속 기판일 수 있다. 상기 기판(10) 상에 절연성 배리어층(미도시)이 형성될 수 있다. 일 예에서, 상기 기판(10)은 실리콘 기판이고, 상기 절연성 배리어층은 실리콘 산화물일 수 있다.
상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막 일 예로서, SiO2; 실리콘 산질화막(SiON); 알루미늄 산질화막; 실리콘 산화막 대비 유전율이 큰 high-k 절연막; 또는 이들의 복합막일 수 있다. 실리콘 산화막 대비 유전율이 큰 high-k 절연막 일 예로서, Al2O3, HfO2, 또는 ZrO2일 수 있다.
상기 게이트 절연막(30) 상에 상기 게이트 전극(20)과 중첩하도록 배치된 인듐-아연-주석 산화물층(In-Zn-Sn oxide, 이하 IZTO라고 함)을 채널층(45)으로 형성할 수 있다. 상기 IZTO 채널층(45)은 스퍼터링 등의 물리적 증착법 또는 화학기상증착법, 원자층증착법 등의 화학적 증착법을 사용하여 증착된 후, 결정화하여 형성할 수 있다. 상기 증착은 스퍼터링법일 수 있고, 불활성 기체 분위기에서 인듐 산화물 (In2O3) 타겟, 산화 아연 (ZnO) 타겟, 및 산화 주석 (SnO2) 타겟을 사용하여 스퍼터링하되 각 타겟에 대해 서로 다른 파워를 사용함으로써, 조성을 세밀하게 조절할 수 있다. 구체적으로, 상기 IZTO 채널층(45)은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 갖도록 형성될 수 있다. 여기서, x 값은 0.3 내지 0.36일 때 일 예로서, x 값이 0.33일 수 있다. 상기 IZTO 채널층(45)은 형성된 직후에는 비정질 상태에 있을 수 있다. 상기 IZTO 채널층(45)은 후술하는 열처리에서 충분히 결정화될 수 있는 수 내지 수십 nm의 두께, 예를 들어, 10 내지 50nm, 일 예로서, 10 내지 30nm의 두께로 형성할 수 있다.
상기 IZTO 채널층(45)의 양측 단부들 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성하여, 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 상기 IZTO 채널층(45)의 일부 표면을 노출시킬 수 있다. 소오스 전극(50S)과 드레인 전극(50D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금, 또는 금속산화물 전도성막 일 예로서, ITO(Indium Tin Oxide)을 사용하여 형성할 수 있다.
상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 노출된 상기 IZTO 채널층(45) 상에 패터닝된 캡핑층(60)을 형성할 수 있다. 상기 캡핑층(60)은 전이금속을 함유하는 층으로 이에 함유된 전이금속은 상기 IZTO 채널층(45) 내에 함유된 금속(들) 즉, In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속일 수 있다. 일 예로서, 상기 캡핑층은 Ta층, Ti층, 또는 Mo층일 수 있다. 다른 예로서, 상기 캡핑층은 소량의 질소를 포함하는(예를 들어, 질소의 함량이 5 내지 35 원자퍼센트인) 전이금속 질화막, 다시 말해서 전이금속리치한 전이금속 질화막 일 예로서 Ti 리치한 TiN층, Ta 리치한 TaN층, 또는 Mo 리치한 MoN층일 수 있다.
구체적으로, 상기 캡핑층(60)에 함유된 전이금속이 Ta인 경우, Ta 산화물 일 예로서, Ta2O5를 형성하기 위한 깁스 프리 에너지(Gibbs free energy, △Gf)는, 상기 IZTO 채널층(45) 내에 함유된 금속들의 산화물 즉, In 산화물 일 예로서, In2O3, Zn 산화물 일 예로서, ZnO, 및 Sn 산화물 일 예로서, SnO2를 형성하기 위한 모든 깁스 프리 에너지에 비해 낮을 수 있다. 다시 말해서, Ta가 In, Zn, 및 Sn 대비 산화경향이 클 수 있다.
상기 캡핑층(60)은 3 내지 30 nm의 두께, 일 예로서, 5 내지 20nm 구체적으로 7 내지 15nm의 두께로 형성될 수 있다. 상기 IZTO 채널층(45)의 두께와 상기 캡핑층(60)의 두께의 비는, 추후 진행되는 상기 IZTO 채널층의 균일한 결정화를 위해, 3:1 내지 1:2, 일 예로서 2.5:1 내지 1:1일 수 있다.
또한, 상기 캡핑층(60)은 상기 IZTO 채널층(45) 하부에 위치하는 상기 게이트 전극(20)과 중첩되도록 형성, 구체적으로 상기 게이트 전극(20)의 중앙부 혹은 TFT의 채널영역의 중앙부와 중첩되도록 형성될 수 있다. 다만, 본 실시예에서 상기 캡핑층(60)은 TFT의 채널길이 즉, 상기 소오스/드레인 전극들(50S, 50D) 사이의 간격 대비 짧은 길이를 가져 상기 캡핑층(60)이 상기 소오스/드레인 전극들(50S, 50D)에 접촉하지 않도록 형성될 수 있고, TFT의 채널폭 즉, 상기 IZTO 채널층(45)의 폭 대비 같거나 넓은 폭를 가져 상기 IZTO 채널층(45)의 채널폭 전체에서 후술하는 결정화가 일어날 수 있도록 할 수 있다.
상기 캡핑층(60)을 형성한 후, 이 결과물을 열처리 구체적으로, 포스트-증착 어닐링(post-deposition annealing, PDA)할 수 있다. 상기 열처리는 산소 분위기에서 수행할 수 있고, 약 150℃ 내지 500℃, 구체적으로는 약 250℃ 초과 400℃ 미만, 더 구체적으로는 약 270℃ 내지 350℃또는 약 290℃ 내지 310℃의 온도범위에서 수행할 수 있다.
상기 열처리 과정에서, 상기 캡핑층(60)과 상기 IZTO 채널층(45) 사이 계면 근처의 상기 IZTO 채널층(45) 내에서, 금속원자에 느슨하게 결합된 산소종들 예를 들어, 격자간 산소 (interstitial oxygen)와 하이드록실기 등은 상기 캡핑층(60) 내의 금속과 반응하여 전이금속 산화물(MaOx를, Ma는 전이금속층 내 금속)을 형성하면서 제거되거나 소모될 수 있고, 이와 동시에 상기 캡핑층(60) 내에서 상기 전이금속 산화물이 형성되면서 상기 IZTO 채널층(45) 내로 전자들을 방출할 수 있다. 상기 캡핑층(60)과 접하는 계면에서의 상기 IZTO 채널층(45) 내로 공급된 상기 전자들은 상기 IZTO 채널층(45) 내의 금속-산소 결합의 반결합 오비탈(antibonding orbital)로 전달되고, 이로 인해 계면의 금속-산소 결합은 약해질 수 있다. 또한, 결정화 어닐링 과정에서 약해진 계면의 금속-산소 결합은 파괴된 후 계면에서부터 재배열되고 또한 상기 IZTO 채널층(45) 내부로 이러한 재배열이 전파되면서, 상기 IZTO 채널층(45) 전체가 비교적 낮은 온도에서도 결정질로 변환될 수 있다. 그 결과, 상기 IZTO 채널층(45) 내의 금속-산소 격자분율이 열처리 전에 비해 증가하고 또한 결정화도가 증가할 수 있다. 한편, 상기 IZTO 채널층(45) 내의 결정화도는 상기 캡핑층(60)에 접하는 면에서 이의 반대면 방향즉, 게이트 절연막(30) 방향으로 갈수록 낮아질 수 있다. 다시 말해서, 상기 IZTO 채널층(45) 내의 결정화도는 상기 게이트 절연막(30)에 접하는 면에 대한 반대면에서 게이트 절연막(30) 방향으로 갈수록 낮아질 수 있다.
상기 열처리 과정에서 상기 소오스/드레인 전극들(50S, 50D)과 상기 IZTO 채널층(45) 사이에 오믹 접합 또한 형성될 수 있다.
한편, 상기 결정화 열처리가 산소 분위기에서 진행되는 경우, 상기 캡핑층(60)은 상기 IZTO 채널층(45)에 접하는 계면뿐 아니라 산소 분위기에 노출된 면까지 모두 산화되어 절연체인 전이금속 산화물층(ex. Ta 산화막, Ti 산화막, 또는 Mo 산화막)으로 변화할 수 있다. 상기 결정화 열처리 이후, 상기 전이금속 산화물층은 식각에 의해 제거되어 상기 IZTO 채널층(45)의 표면이 노출될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
상기 결정화된 IZTO 채널층(45)은 스피넬 단일결정상(spinel single-phase crystalline) 구조를 가질 수 있다. 여기서 단일결정상이라함은 다수의 결정립들을 포함하되, 상기 다수의 결정립들은 모두 같은 결정상을 갖지만 기준면에 대해 다른 결정방향을 갖는 것을 의미할 수 있다. 부연하면, 상기 결정화된 IZTO 채널층(45) 내의 다수의 결정립들은 동일한 스피넬 결정상을 갖지만 결정립들의 결정방향은 다양한 것일 수 있다. 또한, 상기 결정화된 IZTO 채널층(45)은 스피넬 결정상 외의 다른 결정상은 가지지 않을 수 있다. 앞서 설명한 바와 같이, Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 구체적으로 x 값이 0.3 내지 0.36일 때 일 예로서, x 값이 0.33일 수 있다. 상기 결정화된 IZTO 채널층(45)은 다수의 결정립들을 갖되, 모든 결정립들은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 상기 결정화된 IZTO 채널층(45)은 (220), (222), (331), 및 (422)인 결정면들을 구비할 수 있다.
상기 결정화된 IZTO 채널층(45)이 스피넬 단일결정상 구조를 갖게 하기 위해서는 앞서 설명한 바와 같이, 스퍼터링 타겟을 금속 종류별로 별도 배치하고 각 타겟에 대해 서로 다른 파워를 사용하여 조성을 세밀하게 조절할 수 있다. 또한, 상기 캡핑층(60)을 사용한 결정화 열처리를 통해 보다 낮은 온도에서 결정화하여 상기 IZTO 채널층(45)이 스피넬 단일결정상 구조를 갖게 할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 2를 참조하면, 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성하고, 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 게이트 절연막(30)의 상기 게이트 전극(20)에 중첩된 부분 중 적어도 일부가 노출될 수 있다.
상기 노출된 게이트 절연막(30) 및 상기 소오스 전극(50S)과 드레인 전극(50D)을 덮는 IZTO 채널층을 도 1을 참조하여 설명한 바와 같이 형성할 수 있다. 이 후, 상기 IZTO 채널층 상에 캡핑층을 형성할 수 있다. 이 후, 상기 캡핑층과 상기 IZTO 채널층을 차례로 패터닝하여 상기 게이트 절연막(30) 상에 차례로 적층된 패터닝된 IZTO 채널층(45)과 패터닝된 캡핑층(60)을 형성할 수 있다. 그 결과, 패터닝된 IZTO 채널층(45)과 캡핑층(60)은 실질적으로 동일한 폭과 길이를 가질 수 있다. 상기 IZTO 채널층(45)은 상기 게이트 전극(20)의 상부를 가로지르고 또한 양측 단부들에서 상기 소오스 전극(50S)과 드레인 전극(50D)에 각각 접속할 수 있다. 다시 말해서, 상기 소오스 전극(50S)과 드레인 전극(50D)은 상기 IZTO 채널층(45)의 양측 단부들 하부에서 상기 IZTO 채널층(45)에 접속할 수 있다.
상기 캡핑층(60)을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 도 1을 참조하여 설명한 바와 같이 열처리할 수 있다. 상기 결정화 열처리 과정에서 상기 IZTO 채널층(45)은 도 1을 참조하여 설명한 바와 같이, 결정화될 수 있다.
구체적으로, 상기 결정화된 IZTO 채널층(45)은 스피넬 단일결정상(spinel single-phase crystalline) 구조를 가질 수 있다. 여기서 단일결정상이라함은 다수의 결정립들을 포함하되, 상기 다수의 결정립들은 모두 같은 결정상을 갖지만 기준면에 대해 다른 결정방향을 갖는 것을 의미할 수 있다. 부연하면, 상기 결정화된 IZTO 채널층(45) 내의 다수의 결정립들은 동일한 스피넬 결정상을 갖지만 결정립들의 결정방향은 다양한 것일 수 있다. 상기 결정화된 IZTO 채널층(45)은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 구체적으로 x 값이 0.3 내지 0.36일 때 일 예로서, x 값이 0.33일 수 있다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 3a를 참조하면, 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 버퍼층(15) 상에 캡핑층과 IZTO 채널층을 차례로 형성하고, 상기 IZTO 채널층과 상기 캡핑층을 차례로 패터닝하여 상기 버퍼층(15) 상에 차례로 적층되고 패터닝된 캡핑층(60)과 IZTO 채널층(45)을 형성할 수 있다. 그 결과, 패터닝된 IZTO 채널층(45)과 캡핑층(60)은 실질적으로 동일한 폭과 길이를 가질 수 있다.
상기 IZTO 채널층을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 도 1을 참조하여 설명한 바와 같이 결정화 열처리할 수 있다. 구체적으로, 상기 결정화 열처리는 약 150℃ 내지 500℃, 구체적으로는 약 250℃ 초과 400℃ 미만, 더 구체적으로는 약 270℃ 내지 350℃또는 약 290℃ 내지 310℃의 온도범위에서 열처리할 수 있다.
상기 결정화 열처리 과정에서 상기 IZTO 채널층(45)은 도 1을 참조하여 설명한 바와 같이, 결정화될 수 있다. 구체적으로, 상기 결정화된 IZTO 채널층(45)은 스피넬 단일결정상(spinel single-phase crystalline) 구조를 가질 수 있다. 여기서 단일결정상이라함은 다수의 결정립들을 포함하되, 상기 다수의 결정립들은 모두 같은 결정상을 갖지만 기준면에 대해 다른 결정방향을 갖는 것을 의미할 수 있다. 부연하면, 상기 결정화된 IZTO 채널층(45) 내의 다수의 결정립들은 동일한 스피넬 결정상을 갖지만 결정립들의 결정방향은 다양한 것일 수 있다. 상기 결정화된 IZTO 채널층(45)은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 가질 수 있다. 구체적으로 x 값이 0.3 내지 0.36일 때 일 예로서, x 값이 0.33일 수 있다.
도 3b를 참조하면, 상기 IZTO 채널층(45) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 상기 IZTO 채널층(45)의 상부를 가로지르는 게이트 전극(20)을 형성할 수 있다. 그 결과, 상기 게이트 전극(20)의 하부에서 상기 IZTO 채널층(45)이 상기 게이트 전극(20)와 중첩되어 배치될 수 있다. 이 후, 상기 게이트 전극(20) 상에 상기 게이트 전극(20)을 덮는 층간 절연막(35)을 형성할 수 있다. 상기 층간 절연막(35)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 층간 절연막(35) 및 그 하부의 게이트 절연막(30) 내에 상기 IZTO 채널층(45)의 양측 단부들을 각각 노출시키는 컨택홀들을 형성하고, 상기 컨택홀들 내에 상기 IZTO 채널층(45)의 양측 단부에 각각 접속하는 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 이 후, 상기 IZTO 채널층(45)과 상기 소오스/드레인 전극들(50S, 50D) 사이의 오믹 접합성을 향상시키는 열처리를 추가적으로 수행할 수 있다. 그러나, 이에 한정되지 않고 앞서 설명한 결정화 열처리를 상기 소오스/드레인 전극들(50S, 50D)을 형성한 후 수행하여 상기 IZTO 채널층(45) 결정화시킴과 동시에 상기 IZTO 채널층(45)과 상기 소오스/드레인 전극들(50S, 50D) 사이의 오믹 접합성을 향상시킬 수도 있다.
도 1, 도 2, 및 도 3b에서 도시된 박막트랜지스터는 각각 바텀게이트/탑컨택 구조, 바텀게이트/바텀컨택 구조, 및 탑게이트/탑컨택 구조를 나타내나, 이에 한정되지 않고 탑게이트/바텀컨택 구조의 박막트랜지스터 또한 구현 가능하다.
또한, 앞서 설명한 n형 반도체인 IZTO 채널층을 구비하는 n형 박막트랜지스터는 p형 박막트랜지스터와 함께 상보성 박막트랜지스터(complementary TFT) 회로 일 예로서 인버터를 구성할 수 있다. 이 때, p형 박막트랜지스터는 p형 산화물 반도체를 채널층으로 구비할 수 있고, p형 산화물 반도체는 SnO, Cu2O, NiO일 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 n형 박막트랜지스터는 유기발광다이오드(OLED) 혹은 액정디스플레이의 화소전극에 전기적으로 연결된 스위칭 소자로서 사용할 수 있고, 또는 메모리 소자 일 예로서, 저항변화메모리(RRAM), PRAM(phase change RAM), 또는 MRAM(magnetic RAM)의 일측 전극에 전기적으로 연결된 스위칭 소자로서도 사용될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
TFT 제조예 1
게이트 전극인 p형 Si 웨이퍼(<0.005Ω·cm)를 열산화하여 p형 Si 웨이퍼 상에 게이트 절연막인 100nm의 SiO2층을 성장시켰다. 상기 SiO2층 상에 새도우 마스크를 배치하고, 실온에서 RF 마그네트론 스퍼터링을 사용하여 20nm의 두께를 갖는 비정질 IZTO 반도체 패턴을 증착하였다. 스퍼터링 동안 챔버는 Ar 10 sccm 조건에서 3 mTorr의 압력을 유지하였고, 인듐 산화물 (In2O3) 타겟, 산화 아연 (ZnO) 타겟, 및 산화 주석 (SnO2) 타겟의 3개의 타겟들을 사용하되 각각 70w, 130w, 및 45w의 파워로 스퍼터링하였다.
상기 비정질 IZTO 반도체 패턴 상에 새도우 마스크를 배치하고 Ar 분위기 하에서 스퍼터링을 사용하여 ITO 패턴을 증착하여, 상기 IZTO 반도체 패턴의 양측 단부들 상에 소오스/드레인 전극들을 형성하였다. 상기 소오스/드레인 전극들 각각의 폭은 1000㎛였고, 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이는 300㎛였다.
상기 소오스/드레인 전극들 사이에 노출된 상기 반도체 패턴 상에, 새도우 마스크를 사용하여 10 nm의 Ta 층을 스퍼터링(Ar 10 sccm/ 2m Torr/ 100 w 조건)에 의해 형성하였다. 이 때, Ta층의 폭은 상기 소오스/드레인 전극들의 폭 보다 넓은 2300㎛였고, Ta층의 길이는 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이보다 짧은 150㎛였다.
이 후, 포스트-증착 어닐링(post-deposition annealing, PDA)이 O2 분위기에서 300℃로 1 시간동안 수행되었다.
TFT 제조예 2
포스트-증착 어닐링(PDA)을 O2 분위기에서 200℃로 1 시간 동안 수행한 것을 제외하고는 TFT 제조예 1과 동일한 방법을 수행하여 TFT를 제조하였다.
TFT 제조예들 3 내지 5
Ta층을 형성하지 않고, 소오스/드레인 전극들 사이에 반도체 패턴이 노출된 상태에서, 포스트-증착 어닐링(PDA)을 O2 분위기에서 400℃ (제조예 3), 700℃ (제조예 4), 또는 800℃ (제조예 5)로 1 시간 동안 수행한 것을 제외하고는 TFT 제조예 1과 동일한 방법을 수행하여 TFT를 제조하였다.
금속 산화물 박막 제조예 1 내지 3
p형 Si 웨이퍼(<0.005Ω·cm)를 열산화하여 100nm의 SiO2층을 성장시켰다. 상기 SiO2층 상에 실온에서 RF 마그네트론 스퍼터링을 사용하여 20nm의 두께를 갖는 비정질 IZTO 반도체 패턴을 증착하였다. 스퍼터링 시 타겟은 ZnO와 SnO2가 2:1의 몰비를 갖는 Zn2SnO4의 스피넬의 단일 결정상을 갖는 타겟이었으며, 스퍼터링 챔버는 3 mTorr의 압력을 유지하되, 하기 표 1에 나타낸 것과 같은 기체유량 조건에서 진행되었다.
금속 산화물 박막 제조예 4
상기 금속 산화물 박막 제조예 1에 따른 금속 산화물 박막 상에 10 nm의 Ta 층을 스퍼터링에 의해 형성하고, 포스트-증착 어닐링(PDA)을 O2 분위기에서 300℃로 1 시간동안 수행하여 금속 산화물 박막을 제조하였다.
금속 산화물 박막 제조예들 5 내지 7
상기 금속 산화물 박막 제조예 1에 따른 금속 산화물 박막이 노출된 상태에서, 포스트-증착 어닐링(PDA)을 공기 분위기에서 400℃(제조예 5), 700℃(제조예 6), 또는 800℃(제조예 7)로 1 시간동안 수행하여 금속 산화물 박막을 제조하였다.
하기 표 1은 금속 산화물 박막 제조예들 1 내지 3에 따른 공정 조건 및 결과물로 얻어진 금속 산화물 박막의 조성을 나타낸 표이다.
스퍼터링 타겟 스퍼터링시 기체유량 조건
Ar:O2(V:V)
금속 산화물 박막 조성
Zn (at%) Sn (at%)
금속 산화물 박막 제조예 1 Zn2SnO4 10:0 61.9 38.1
금속 산화물 박막 제조예 2 9:1 58.6 41.4
금속 산화물 박막 제조예 3 8:2 57.8 42.2
도 4는 금속 산화물 박막 제조예들 1 내지 3에 따른 결과물로 얻어진 금속 산화물 박막의 조성을 스퍼터링시 기체유량 조건에 따라 나타낸 그래프이다.
표 1 및 도 4를 참고하면, 스퍼터링 시 Ar 기체만을 사용한 경우에도 타겟과 얻어진 박막은 서로 다른 Zn/Sn 원자비를 나타내었다. 또한, Ar 유량에 대해 산소의 유량이 상대적으로 증가한 경우에는, 타겟과 얻어진 박막의 Zn/Sn 원자비의 조성차이는 더 커졌다. 이는 Zn-O의 결합에너지가 Sn-O의 결합에너지 대비 크기 때문인 것으로 추정되었다. 이를 참고하면, 스퍼터링에 의해 얻어지는 박막의 조성은 타겟의 조성과는 반드시 같을 수는 없으며, 타겟 내 금속의 질량 및 금속과 산소 사이의 화학적 결합의 차이에 의해 타겟의 조성과 박막의 조성은 달라질 수 있음을 알 수 있다.
도 5는 금속 산화물 박막 제조예들 4 내지 7에 따른 금속 산화물 박막들의 XRD 패턴들을 보여주는 그래프이다.
도 5를 참조하면, 공기 분위기에서 400 ℃로 열처리한 박막(금속 산화물 박막 제조예 5)은 결정화되지 않은 비정질 상태였다. 공기 분위기에서 700 ℃로 열처리한 박막(금속 산화물 박막 제조예 6)과 800 ℃로 열처리한 박막(금속 산화물 박막 제조예 7)은 결정화되어, 둘 모두 큐빅 스피넬(cubic spinel) Zn2SnO4 결정상과 정방정계(tetragonal) SnO2 결정상을 나타내었으나, 800 ℃로 열처리한 박막(금속 산화물 박막 제조예 7)은 각 피크의 세기가 더 컸다. 한편, Ta 캡핑층을 형성한 후 O2 분위기에서 300 ℃로 열처리한 박막(금속 산화물 박막 제조예 4)은 낮은 온도에서도 결정화되어, 큐빅 스피넬 Zn2SnO4 결정상과 사방정계(orthorhombic) SnO2 결정상을 나타내었다.
이와 같이, 동일한 조성의 스퍼터링 타겟 즉, Zn2SnO4의 스피넬의 단일 결정상을 갖는 타겟을 사용하여 금속 산화물 박막을 제조하였으나, 포스트-증착 어닐링(PDA)을 Ta 캡핑층 없이 공기 분위기에서 700 ℃ 이상의 조건에서 진행한 경우(금속 산화물 박막 제조예들 6 및 7)에는 큐빅 스피넬(cubic spinel) Zn2SnO4 결정상과 더불어 정방정계(tetragonal) SnO2 결정상을 나타난 반면, Ta 캡핑층을 형성한 후 O2 분위기에서 300 ℃로 열처리한 박막(금속 산화물 박막 제조예 4)은 큐빅 스피넬 Zn2SnO4 결정상과 사방정계(orthorhombic) SnO2 결정상을 나타내는 것으로 보아, 동일한 조성의 스퍼터링 타겟을 사용하여 형성한 박막이라도 어닐링 공정의 차이로 나타나는 결정상이 다를 수 있음을 알 수 있다.
도 6은 TFT 제조예들 1 내지 5에서 제조된 TFT들에 포함된 IZTO 반도체 패턴들의 XRD 패턴들을 보여주는 그래프이다.
도 6을 참조하면, Ta 캡핑층을 형성하지 않은 상태에서 포스트-증착 어닐링(PDA)을 공기 분위기에서 700 ℃ 이하의 조건에서 진행한 경우(TFT 제조예들 3 및 4)에는 결정성 피크가 보이지 않는 반면, 800 ℃ 이상의 조건에서 진행한 경우(TFT 제조예 5)에는 스피넬 Zn1.67Sn0.67In0.66O4 결정상이 확인(확인부탁드립니다)되었다. 한편, Ta 캡핑층을 형성한 상태에서 포스트-증착 어닐링(PDA)을 산소 분위기에서 200 ℃ 이하의 조건에서 진행한 경우(TFT 제조예 2)에는 Ta가 완전히 산화되지 않아 Ta 피크가 보이고 IZTO 반도체 패턴으로부터 기인하는 결정성 피크는 보이지 않는 반면, 300 ℃ 이상의 조건에서 진행한 경우(TFT 제조예 1)에는 IZTO 반도체 패턴으로부터 기인하는 스피넬 Zn1.67Sn0.67In0.66O4 결정상이 확인되었다.
도 7은 TFT 제조예 1에서 제조된 TFT에 포함된 IZTO 반도체 패턴의 단면을 촬영한 TEM (Transmission Electron Microscope) 이미지이다.
도 7을 참조하면, TFT 제조예 1에서 제조된 IZTO 반도체 패턴은 스피넬 결정상의 (220) 면이 확인되며, 면간거리는 3.06 Å인 것으로 나타났다. 또한, 스피넬 결정상의 (220) 면의 방향이 IZTO 반도체 패턴의 표면과 이루는 각은 위치에 따라 다를 수 있음도 보여주고 있다.
도 8은 TFT 제조예 1에서 제조된 TFT의 전달특성을 보여주는 그래프이다.
도 8을 참조하면, TFT 제조예 1에서 제조된 TFT는 86.55 ± 5.3 cm2/Vs의 전계-효과 이동도 (field-effect mobility, μFE), 0.119 ± 0.025 V/dec.의 SS (SubThreshold Swing), -0.13 ± 0.23 V의 문턱전압(VTH)을 나타내었고, hysteresis는 0.001이며, 2.06 × 1011/cm2eV의 계면 트랩 밀도를 나타내었다.
이와 같이, 스피넬의 단일 결정상을 갖는 IZTO 채널층을 갖는 박막트랜지스터는 매우 우수한 전계-효과 이동도와 SS값을 갖는 것을 알 수 있다.
도 9는 TFT 제조예 1와 TFT 제조예 3에 따른 TFT들의 이동도, SS, 및 문턱전압의 산포를 나타낸 그래프이다. 이 때, 산포는 기판 내에 형성된 다수의 TFT들의 이동도, SS, 및 문턱전압을 측정하여 나타낸 것이다.
도 9를 참조하면, TFT 제조예 3에 따른 TFT 즉, 비정질 IZTO를 채널층으로 구비한 TFT 대비, TFT 제조예 1에 따른 TFT 즉, 스피넬의 단일 결정상을 갖는 IZTO 채널층을 구비하는 TFT는 이동도, SS, 및 문턱전압에서 낮은 산포를 나타내었다. 일반적으로 우수한 산포를 보인다고 알려진 비정질 채널층을 구비하는 TFT 대비 스피넬의 단일 결정상을 갖는 IZTO 채널층을 구비하는 TFT가 더 우수한 산포를 나타내는 것은 예상치 못한 결과이며, 또한 스피넬의 단일 결정상을 갖는 IZTO 채널층을 구비하는 TFT를 대면적 디스플레이 또는 반도체 제조에 사용할 수 있음을 의미할 수 있다.
도 10은 TFT 제조예 3에 따른 TFT의 양의 게이트 바이어스 스트레스(PBS) 조건에서의 전달특성(a)과 음의 게이트 바이어스 스트레스(NBS) 조건에서의 전달특성(b)을 나타낸다. 도 11은 TFT 제조예 1에 따른 TFT의 양의 게이트 바이어스 스트레스(PBS) 조건에서의 전달특성(a)과 음의 게이트 바이어스 스트레스(NBS) 조건에서의 전달특성(b)을 나타낸다. 양의 게이트 바이어스 스트레스(PBS)는 VTH + 20V의 게이트 바이어스 및 5.1 V의 드레인 바이어스 조건에서 표시된 시간만큼 가해졌다. 음의 게이트 바이어스 스트레스(NBS)는 VTH - 20V의 게이트 바이어스 및 5.1 V의 드레인 바이어스 조건에서 표시된 시간만큼 가해졌다.
도 10 및 도 11을 참조하면, TFT 제조예 1에 따른 TFT는 제조예 3에 따른 TFT 대비 양의 게이트 바이어스 스트레스(PBS) 혹은 음의 게이트 바이어스 스트레스(NBS)에도 VTH 변화가 더 적은 것을 알 수 있다. 이와 같이 우수한 게이트 바이어스 스트레스 안정성은 결정화에 기인하는 것으로 이해되었다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (11)

  1. 게이트 전극;
    상기 게이트 전극의 상부 또는 하부와 중첩하고, 스피넬 단일결정상(spinel single-phase crystalline)인 IZTO(In-Zn-Sn oxide) 채널층;
    상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및
    상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 IZTO 채널층은 동일한 스피넬 결정상을 갖되 결정방향은 다양한 다수의 결정립들을 구비하는 박막트랜지스터.
  3. 제1항에 있어서,
    상기 IZTO 채널층은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 갖는 박막트랜지스터.
  4. 제3항에 있어서,
    상기 x는 0.3 내지 0.36인 박막트랜지스터.
  5. 제4항에 있어서,
    상기 x는 0.33인 박막트랜지스터.
  6. 제1항에 있어서,
    상기 IZTO 채널층은 결정면들 (220), (222), (331), 및 (422)를 구비하는 박막트랜지스터.
  7. 게이트 전극;
    상기 게이트 전극의 상부 또는 하부와 중첩하고, 다수의 결정립들을 갖되, 모든 결정립들은 Zn2-xSn1-xIn2xO4 (0<x<0.45)의 조성을 갖는 IZTO(In-Zn-Sn oxide) 채널층;
    상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및
    상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터.
  8. 제7항에 있어서,
    상기 결정립들의 결정방향은 다양한 박막트랜지스터.
  9. 제7항에 있어서,
    상기 x는 0.3 내지 0.36인 박막트랜지스터.
  10. 제9항에 있어서,
    상기 x는 0.33인 박막트랜지스터.
  11. 제7항에 있어서,
    상기 IZTO 채널층은 결정면들 (220), (222), (331), 및 (422)를 구비하는 박막트랜지스터.
KR1020210173205A 2021-12-06 2021-12-06 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터 KR20230085291A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210173205A KR20230085291A (ko) 2021-12-06 2021-12-06 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터
PCT/KR2022/019688 WO2023106781A1 (ko) 2021-12-06 2022-12-06 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210173205A KR20230085291A (ko) 2021-12-06 2021-12-06 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터

Publications (1)

Publication Number Publication Date
KR20230085291A true KR20230085291A (ko) 2023-06-14

Family

ID=86730901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210173205A KR20230085291A (ko) 2021-12-06 2021-12-06 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터

Country Status (2)

Country Link
KR (1) KR20230085291A (ko)
WO (1) WO2023106781A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI555867B (zh) * 2012-05-31 2016-11-01 Idemitsu Kosan Co Sputtering target
JP6284710B2 (ja) * 2012-10-18 2018-02-28 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
US9577107B2 (en) * 2013-03-19 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and method for forming oxide semiconductor film
KR102166272B1 (ko) * 2013-05-23 2020-10-16 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
KR102524882B1 (ko) * 2020-02-18 2023-04-25 한양대학교 산학협력단 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법

Also Published As

Publication number Publication date
WO2023106781A1 (ko) 2023-06-15

Similar Documents

Publication Publication Date Title
JP6338361B2 (ja) 半導体物質とそれを含む薄膜トランジスタ及び該薄膜トランジスタを含む電子素子
KR101980196B1 (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR102142268B1 (ko) 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
JP5966840B2 (ja) 酸化物半導体薄膜および薄膜トランジスタ
KR102144992B1 (ko) 반도체 물질과 이를 포함하는 트랜지스터 및 트랜지스터를 포함하는 전자소자
EP4086936A1 (en) Tellurium oxide, and thin film transistor comprising same as channel layer
KR102205698B1 (ko) 반도체막의 형성방법 및 반도체막을 포함하는 트랜지스터의 제조방법
KR102524882B1 (ko) 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
KR102076057B1 (ko) 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층 및 알루미늄 산화막을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
KR20230085291A (ko) 스피넬 단일 결정상의 izto 산화물 반도체를 구비하는 박막트랜지스터
KR102436433B1 (ko) 빅스비아이트 결정을 함유하는 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
KR20090059494A (ko) 산화물 반도체 및 이를 포함하는 박막 트랜지스터
US20230108600A1 (en) Thin film transistor comprising crystalline izto oxide semiconductor, and method for producing same
JP2022077434A (ja) 薄膜トランジスタとその製造方法、及び表示装置
KR102389220B1 (ko) 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
KR102509588B1 (ko) 이종접합 igzo 채널층을 구비하는 박막트랜지스터
CN110660865A (zh) 一种可靠的双极性SnO薄膜晶体管及其制备方法
KR102661897B1 (ko) 저온 공정으로 제작 가능한 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 반도체 소자 및 전자 기기
KR102628292B1 (ko) 텔루륨계 반도체 소자의 제조방법, 이에 의해 제조된 텔루륨계 반도체 소자 및 박막 트랜지스터
CN110634882B (zh) 半导体装置和用于制造该半导体装置的方法
TWI689096B (zh) 金屬氧化物結晶結構及具有此金屬氧化物結晶結構之顯示面板的電路結構及薄膜電晶體
KR102034767B1 (ko) 산화물 박막 트랜지스터 제조방법 및 산화물 박막 트랜지스터
KR20240019976A (ko) 박막 트랜지스터 및 이의 제조방법
KR20150018917A (ko) 금속 질산화물 채널층을 구비한 박막 트랜지스터 및 그 제조 방법, 이를 포함하는 디스플레이

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right