KR101980196B1 - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
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Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 금속 질산화물을 포함하는 채널층 및 상기 채널층의 제1 및 제2 영역에 접촉된 소오스전극 및 드레인전극을 포함할 수 있다. 상기 채널층의 제1 및 제2 영역은 플라즈마로 처리되어 상기 채널층의 나머지 영역보다 높은 캐리어 농도를 가질 수 있다. 상기 제1 및 제2 영역은 수소를 포함하는 플라즈마로 처리된 영역일 수 있다. 상기 제1 및 제2 영역은 수소를 함유할 수 있다. 상기 제1 및 제2 영역은 상기 채널층의 나머지 영역보다 낮은 산소 농도를 가질 수 있다. 상기 제1 및 제2 영역은 상기 채널층의 나머지 영역보다 높은 질소 농도를 가질 수 있다. 상기 채널층의 금속 질산화물은 ZnON 계열의 반도체를 포함할 수 있다.
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
질산화물 반도체를 포함하는 채널층을 적용한 트랜지스터를 제공한다.
우수한 성능 및 동작 특성을 갖는 질산화물 박막 트랜지스터를 제공한다.
채널층과 소오스/드레인전극 사이의 콘택 저항이 낮은 트랜지스터를 제공한다.
상기 트랜지스터의 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자(ex, 평판표시장치)를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 게이트전극; 상기 게이트전극에 대향하는 것으로 금속 질산화물(metal oxynitride)을 포함하는 채널층; 상기 채널층과 상기 게이트전극 사이에 구비된 게이트절연층; 및 상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극;을 포함하고, 상기 소오스전극 및 드레인전극에 접촉된 상기 채널층의 제1 및 제2 영역은 플라즈마 처리되어 나머지 영역보다 높은 캐리어 농도를 갖는 트랜지스터가 제공된다.
상기 채널층의 제1 및 제2 영역은 수소를 포함하는 플라즈마로 처리된 영역일 수 있다.
상기 채널층의 제1 및 제2 영역은 수소를 함유할 수 있다.
상기 채널층의 제1 및 제2 영역은 상기 채널층의 나머지 영역보다 낮은 산소 농도를 가질 수 있다.
상기 채널층의 제1 및 제2 영역은 상기 채널층의 나머지 영역보다 높은 질소 농도를 가질 수 있다.
상기 채널층의 금속 질산화물은 ZnON 계열의 반도체를 포함할 수 있다.
상기 ZnON 계열의 반도체는 원소 X를 더 포함할 수 있다. 여기서, 상기 원소 X는 B, Al, Ga, In, Sn, Ti, Zr, Hf, Si 중 적어도 하나의 양이온(cation)을 포함하거나, F, Cl, Br, I, S, Se 중 적어도 하나의 음이온(anion)을 포함하거나, 이들의 조합을 포함할 수 있다.
상기 채널층 상에 식각정지층이 구비될 수 있다. 이 경우, 상기 채널층의 제1 및 제2 영역은 상기 식각정지층 양측의 영역일 수 있다.
상기 게이트전극은 상기 채널층 아래에 구비될 수 있다.
상기 게이트전극은 상기 채널층 위에 구비될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다.
상기 평판표시장치는 액정표시장치 또는 유기발광표시장치일 수 있다.
상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 채널층, 게이트전극, 소오스전극 및 드레인전극을 포함하는 트랜지스터의 제조방법에 있어서, 금속 질산화물(metal oxynitride)을 포함하는 채널층을 형성하는 단계; 상기 채널층의 제1 및 제2 영역을 플라즈마로 처리하는 단계; 및 상기 플라즈마로 처리된 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극을 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 플라즈마 처리는 수소를 포함하는 가스를 사용하여 수행할 수 있다.
상기 수소를 포함하는 가스는 NH3, H2, SiH4 및 이들의 혼합물 중 어느 하나를 포함할 수 있다.
상기 플라즈마 처리는 20∼350℃ 정도의 온도에서 수행할 수 있다.
상기 채널층의 금속 질산화물은 ZnON 계열의 반도체를 포함할 수 있다.
상기 ZnON 계열의 반도체는 원소 X를 더 포함할 수 있다. 여기서, 상기 원소 X는 B, Al, Ga, In, Sn, Ti, Zr, Hf, Si 중 적어도 하나의 양이온(cation)을 포함하거나, F, Cl, Br, I, S, Se 중 적어도 하나의 음이온(anion)을 포함하거나, 이들의 조합을 포함할 수 있다.
상기 채널층은 반응성 스퍼터링(reactive sputtering) 법으로 형성할 수 있다.
상기 반응성 스퍼터링 법은 Zn을 포함하는 타겟 및 원소 X를 포함하는 타겟을 사용하거나, Zn과 원소 X를 모두 포함하는 타겟을 사용할 수 있다.
상기 반응성 스퍼터링 법은 반응 가스로 O2 가스 및 N2 가스를 사용할 수 있다.
상기 반응성 스퍼터링 법은 Ar 가스를 더 사용할 수 있다.
상기 O2 가스의 유량은 1∼15 sccm 정도일 수 있다.
상기 N2 가스의 유량은 20∼200 sccm 정도일 수 있다.
상기 Ar 가스의 유량은 1∼100 sccm 정도일 수 있다.
상기 반응성 스퍼터링 법은 25∼300℃ 정도의 온도로 수행할 수 있다.
상기 채널층의 제1 및 제2 영역을 플라즈마로 처리 단계 전, 상기 채널층을 150∼350℃ 정도의 온도로 어닐링하는 단계를 더 수행할 수 있다.
상기 채널층 상에 식각정지층을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 채널층의 제1 및 제2 영역은 상기 식각정지층에 의해 정의될 수 있다.
상기 게이트전극은 상기 채널층 아래에 형성할 수 있다.
상기 게이트전극은 상기 채널층 위에 형성할 수 있다.
채널층 물질로 질산화물 반도체를 포함하고, 우수한 성능 및 동작 특성을 갖는 트랜지스터를 구현할 수 있다. 채널층과 소오스/드레인전극 사이의 콘택 특성이 개선된 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 성능을 향상시킬 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 트랜지스터의 단면도이다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 8의 (A) 및 (B)는 비교예 및 본 발명의 실시예에 따른 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 트랜스퍼(transfer) 특성을 보여주는 그래프이다.
도 9의 (A) 및 (B)는 비교예 및 본 발명의 실시예에 따른 트랜지스터의 드레인전압(Vd)-드레인전류(Id) 출력(output) 특성을 보여주는 그래프이다.
도 10은 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자(평판표시장치)의 일례를 보여주는 단면도이다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 8의 (A) 및 (B)는 비교예 및 본 발명의 실시예에 따른 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 트랜스퍼(transfer) 특성을 보여주는 그래프이다.
도 9의 (A) 및 (B)는 비교예 및 본 발명의 실시예에 따른 트랜지스터의 드레인전압(Vd)-드레인전류(Id) 출력(output) 특성을 보여주는 그래프이다.
도 10은 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자(평판표시장치)의 일례를 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 게이트전극(G1)이 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트전극(G1)이 구비될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(G1)은 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 기판(SUB1) 상에 게이트전극(G1)을 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질산화물층이나 실리콘 질화물층을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층을 포함할 수도 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다.
게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트전극(G1) 위쪽에 게이트전극(G1)과 대향하도록 구비될 수 있다. 채널층(C1)의 X축 방향 폭은 게이트전극(G1)의 X축 방향 폭과 유사하거나 그보다 클 수 있다. 그러나 경우에 따라서는, 채널층(C1)의 폭이 게이트전극(G1)의 폭보다 작을 수도 있다. 채널층(C1)은 금속 질산화물(metal oxynitride) 반도체를 포함할 수 있다. 상기 금속 질산화물 반도체는, 예컨대, ZnON 계열의 반도체를 포함할 수 있다. 구체적인 예로, 채널층(C1)은 ZnON을 포함하거나 ZnON-X (X: 추가 원소)를 포함할 수 있다. 상기 ZnON-X 에서 추가 원소 X는 B, Al, Ga, In, Sn, Ti, Zr, Hf, Si 중 적어도 하나의 양이온(cation)을 포함하거나, F, Cl, Br, I, S, Se 중 적어도 하나의 음이온(anion)을 포함하거나, 상기 양이온 중 적어도 하나와 상기 음이온 중 적어도 하나를 포함할 수도 있다. 상기 양이온을 포함하는 물질의 예로는 ZnON-Al, ZnON-Ga, ZnON-Hf, ZnON-Si 등이 있고, 상기 음이온을 포함하는 물질의 예로는 ZnON-F, ZnON-Cl 등이 있다. 상기 ZnON-X 에서 추가 원소 X는 도펀트(dopant)라고 할 수 있다. 채널층(C1)을 구성하는 상기 금속 질산화물 반도체는 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다. 한편, 채널층(C1)의 두께는 5∼150nm 정도, 예컨대, 10∼100nm 정도일 수 있다. 그러나 채널층(C1)의 두께 범위는 달라질 수 있다.
채널층(C1)에 접촉된 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1)은 채널층(C1)의 제1 영역(1a)에 접촉될 수 있고, 드레인전극(D1)은 채널층(C1)의 제2 영역(1b)에 접촉될 수 있다. 소오스전극(S1)이 접촉된 채널층(C1)의 제1 영역(1a)은 채널층(C1)의 일단일 수 있고, 드레인전극(D1)이 접촉된 채널층(C1)의 제2 영역(1b)은 채널층(C1)의 타단일 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 게이트전극(G1)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일층 또는 다중층일 수 있다. 구체적인 예로, 소오스전극(S1) 및 드레인전극(D1)은 Al, Nd, Cr, Cu, Ta, Ti, Mo, W, Au, Ag 등의 금속 및 이들의 합금을 포함하거나, In-Sn-O(indium tin oxide)(ITO), In-Zn-O(indium zinc oxide)(IZO), Al-Zn-O(aluminum zinc oxide)(AZO), Ga-Zn-O(gallium zinc oxide)(GZO), Zn-Sn-O(zinc tin oxide)(ZTO) 등의 투명 도전성 산화물(tranparent conductive oxide)(TCO) 및 이들의 합금을 포함할 수 있다. 소오스전극(S1) 및 드레인전극(D1)의 형태 및 위치는 달라질 수 있다.
소오스전극(S1) 및 드레인전극(D1)이 접촉된 채널층(C1)의 제1 및 제2 영역(1a, 1b)은 '플라즈마로 처리된 영역'일 수 있다. 예컨대, 제1 및 제2 영역(1a, 1b)은 수소(hydrogen)를 포함하는 플라즈마로 처리된 영역일 수 있다. 상기 수소를 포함하는 플라즈마는 '수소를 포함하는 가스의 플라즈마'를 의미할 수 있다. 이러한 플라즈마로 처리된 제1 및 제2 영역(1a, 1b)은 수소 원소를 함유할 수 있다. 상기 수소 원소는 캐리어 도너(carrier donor)와 같이 작용하여 캐리어 농도를 높이는 역할을 할 수 있다. 또한, 제1 및 제2 영역(1a, 1b)은 채널층(C1)의 나머지 영역보다 낮은 산소 농도를 가질 수 있다. 즉, 제1 및 제2 영역(1a, 1b)의 산소 함유량은 상기 나머지 영역의 산소 함유량보다 낮을 수 있다. 제1 및 제2 영역(1a, 1b)의 산소 결함 농도는 상기 나머지 영역의 산소 결함 농도보다 클 수 있다. 상기 산소 결함은 자유 전자(free electron)를 발생시켜 캐리어 농도를 높이는 역할을 할 수 있다. 그리고, 제1 및 제2 영역(1a, 1b)은 채널층(C1)의 나머지 영역보다 높은 질소 농도를 가질 수 있다. 즉, 제1 및 제2 영역(1a, 1b)의 질소 함유량은 상기 나머지 영역의 질소 함유량보다 높을 수 있다. 이러한 제1 및 제2 영역(1a, 1b)은 채널층(C1)의 나머지 영역보다 높은 캐리어 농도를 가질 수 있다. 예컨대, 제1 및 제2 영역(1a, 1b)의 캐리어 농도는 상기 나머지 영역의 캐리어 농도보다 수십 배 내지 수백 배 이상 높을 수 있다. 또한, 제1 및 제2 영역(1a, 1b)은 채널층(C1)의 나머지 영역보다 낮은 전기 저항을 가질 수 있다. 따라서, 제1 영역(1a)과 소소오스전극(S1) 사이 및 제2 영역(1b)과 드레인전극(D1) 사이의 콘택 저항은 낮을 수 있다. 즉, 채널층(C1)과 소오스/드레인전극(S1, D1) 사이의 콘택 저항은 제1 및 제2 영역(1a, 1b)에 의해 낮아질 수 있다.
채널층(C1) 상에 식각정지층(etch stop layer)(ES1)이 구비될 수 있다. 소오소전극(S1)은 제1 영역(1a)과 콘택되면서 식각정지층(ES1)의 일단 위로 연장된 구조를 가질 수 있고, 드레인전극(D1)은 제2 영역(1b)과 콘택되면서 식각정지층(ES1)의 타단 위로 연장된 구조를 가질 수 있다. 식각정지층(ES1)은 소오스전극(S1) 및 드레인전극(D1)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C1)이 손상되는 것을 방지하는 역할을 할 수 있다. 식각정지층(ES1)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 유기절연물 등을 포함할 수 있다. 채널층(C1)의 제1 및 제2 영역(1a, 1b)은 식각정지층(ES1) 양측의 영역일 수 있다. 식각정지층(ES1) 양측의 채널층(C1) 영역을 플라즈마로 처리하여 제1 및 제2 영역(1a, 1b)을 형성할 수 있다. 다시 말해, 식각정지층(ES1)은 채널층(C1)에 제1 및 제2 영역(1a, 1b)을 형성하기 위한 '마스크'의 역할을 할 수 있다. 이런 점에서, 제1 및 제2 영역(1a, 1b)은 식각정지층(ES1)에 의해 정의된 영역이라고 할 수 있다.
게이트전극(G1), 게이트절연층(GI1), 소오스전극(S1) 및 드레인전극(D1)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm 및 10∼200nm 정도일 수 있다. 그러나 이 두께 범위는 예시적인 것이고, 경우에 따라 달라질 수 있다.
도시하지는 않았지만, 게이트절연층(GI1) 상에 식각정지층(ES1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)이 더 구비될 수 있다. 상기 보호층은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 상기 보호층은, 예컨대, 50∼1200nm 정도의 두께를 가질 수 있다.
본 발명의 실시예에서는 제1 및 제2 영역(1a, 1b)에 의해 채널층(C1)과 소오스/드레인전극(S1, D1) 사이의 콘택 특성이 향상되기 때문에, 트랜지스터의 성능 및 동작 특성을 개선할 수 있다. 특히, 제1 및 제2 영역(1a, 1b)에 의해 채널층(C1)과 소오스/드레인전극(S1, D1) 사이의 콘택 저항이 감소하기 때문에, 트랜지스터의 전계 효과 이동도(field effect mobility)(μ) 및 서브문턱 스윙(subthreshold swing)(S.S.) 특성 등이 개선될 수 있다. 또한, 트랜지스터의 드레인전압(Vd)-드레인전류(Id) 출력(output) 특성이 개선될 수 있다.
금속 질산화물 반도체를 채널층 물질로 적용하는 경우, 금속 질산화물 반도체(채널층)와 소오스/드레인전극 사이의 콘택 특성을 확보하기가 용이하지 않을 수 있다. 특히, 금속 질산화물 반도체(채널층)와 소오스전극의 일함수 차이로 인해 이들 사이에 에너지 베리어(energy barrier)(즉, potential barrier)가 발생하고, 콘택 저항이 커질 수 있다. 따라서, 소오스전극으로부터 금속 질산화물 반도체(채널층)로의 캐리어(전자)의 유입이 어려워질 수 있다. 또한, 금속 질산화물 반도체(채널층)와 드레인전극 사이의 콘택 저항도 높을 수 있다. 이로 인해, 트랜지스터의 성능 및 동작 특성이 나빠질 수 있다. 그러나, 본 발명의 실시예에서는 플라즈마로 처리된 영역인 제1 및 제2 영역(1a, 1b)에서 캐리어 농도가 높기 때문에, 제1 및 제2 영역(1a, 1b)에 의해 채널층(C1)과 소오스/드레인전극(S1, D1) 사이의 에너지 베리어의 폭(두께)이 감소할 수 있고, 터널링(tunneling) 효과에 의해 캐리어(전자) 이동 특성이 향상될 수 있다. 또는, 제1 및 제2 영역(1a, 1b)에 의해 상기 에너지 베리어의 높이가 낮아질 수도 있다. 따라서, 채널층(C1)과 소오스/드레인전극(S1, D1) 사이의 콘택 특성이 크게 개선될 수 있고, 우수한 성능 및 동작 특성을 갖는 트랜지스터(금속 질산화물 박막 트랜지스터)를 구현할 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 트랜지스터에서 식각정지층(ES1)을 사용하지 않을 수도 있다. 그 예가 도 2에 도시되어 있다.
도 2를 참조하면, 채널층(C1)의 제1 영역(1a)에 접촉된 소오스전극(S1')이 구비될 수 있고, 채널층(C1)의 제2 영역(1b)에 접촉된 드레인전극(D1')이 구비될 수 있다. 소오스전극(S1')은 제1 영역(1a)에 인접한 채널층(C1) 부분으로 연장될 수 있고, 이와 유사하게, 드레인전극(D1')은 제2 영역(1b)에 인접한 채널층(C1) 부분으로 연장될 수 있다. 식각정지층(도 1의 ES1)을 사용하지 않는 것과 소오스전극(S1') 및 드레인전극(D1')의 형태가 다소 변형된 것을 제외하면, 도 2의 트랜지스터는 도 1의 트랜지스터와 유사하거나 동일할 수 있다.
도 2와 같이 식각정지층을 사용하지 않는 경우, 제1 및 제2 영역(1a, 1b)을 정의하기 위해 별도의 마스크층을 사용할 수 있다. 채널층(C1) 위에 상기 별도의 마스크층을 형성한 후, 그 양측에 노출된 채널층(C1) 부분을 플라즈마로 처리하여 제1 및 제2 영역(1a, 1b)을 형성할 수 있다. 이후, 상기 별도의 마스크층을 제거하고, 소오스전극(S1') 및 드레인전극(D1')을 형성할 수 있다. 소오스전극(S1') 및 드레인전극(D1')을 먼저 형성한 후에, 상기 별도의 마스크층을 제거할 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트전극(G2)이 채널층(C2) 위에 구비되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 3을 참조하면, 기판(SUB2) 상에 채널층(C2)이 구비될 수 있다. 채널층(C2)은 도 1의 채널층(C1)과 동일한 혹은 유사한 물질로 구성될 수 있다. 즉, 채널층(C2)은 금속 질산화물 반도체, 예컨대, ZnON 계열의 반도체를 포함할 수 있다. 구체적인 예로, 채널층(C2)은 ZnON을 포함하거나 ZnON-X (X: 추가 원소)를 포함할 수 있다. 상기 ZnON-X 에서 추가 원소 X는 B, Al, Ga, In, Sn, Ti, Zr, Hf, Si 중 적어도 하나의 양이온(cation)을 포함하거나, F, Cl, Br, I, S, Se 중 적어도 하나의 음이온(anion)을 포함하거나, 상기 양이온 중 적어도 하나와 상기 음이온 중 적어도 하나를 포함할 수도 있다.
채널층(C2) 상에 식각정지층(ES2)이 구비될 수 있고, 식각정지층(ES2) 양측의 채널층(C2) 내에 제1 및 제2 영역(2a, 2b)이 구비될 수 있다. 기판(SUB2) 상에 제1 및 제2 영역(2a, 2b)에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 채널층(C2)의 제1 및 제2 영역(2a, 2b)은 도 1의 제1 및 제2 영역(1a, 1b)과 동일하거나 그와 유사한 영역일 수 있다. 즉, 제1 및 제2 영역(2a, 2b)은 '플라즈마로 처리된 영역'일 수 있다. 제1 및 제2 영역(2a, 2b)은 수소를 포함하는 플라즈마로 처리된 영역일 수 있고, 수소 원소를 함유할 수 있다. 또한, 제1 및 제2 영역(2a, 2b)은 채널층(C2)의 나머지 영역보다 낮은 산소 농도를 가질 수 있다. 제1 및 제2 영역(2a, 2b)의 산소 결함 농도는 상기 나머지 영역의 산소 결함 농도보다 클 수 있다. 그리고, 제1 및 제2 영역(2a, 2b)은 채널층(C2)의 나머지 영역보다 높은 질소 농도를 가질 수 있다. 이러한 제1 및 제2 영역(2a, 2b)은 채널층(C2)의 나머지 영역보다 높은 캐리어 농도 및 낮은 전기 저항을 가질 수 있다. 따라서, 제1 및 제2 영역(2a, 2b)에 의해 채널층(C2)과 소오스/드레인전극(S2, D2) 사이의 콘택 특성이 향상될 수 있다.
기판(SUB2) 상에 채널층(C2)과 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 게이트절연층(GI2) 상에 게이트전극(G2)이 구비될 수 있다. 도시하지는 않았지만, 게이트절연층(GI2) 상에 게이트전극(G2)을 덮는 보호층(passivation layer)이 더 구비될 수 있다.
도 3의 기판(SUB2), 채널층(C2), 식각정지층(ES2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2) 및 게이트전극(G2) 각각의 물질 및 두께 등은 도 1의 기판(SUB1), 채널층(C1), 식각정지층(ES1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1) 및 게이트전극(G1) 각각의 그것들과 동일하거나 유사할 수 있다.
본 발명의 다른 실시예에 따르면, 도 3의 트랜지스터에서 식각정지층(ES2)을 사용하지 않을 수도 있다. 그 예가 도 4에 도시되어 있다.
도 4를 참조하면, 채널층(C2)의 제1 영역(2a)에 접촉된 소오스전극(S2')이 구비될 수 있고, 채널층(C2)의 제2 영역(2b)에 접촉된 드레인전극(D2')이 구비될 수 있다. 소오스전극(S2')은 제1 영역(2a)에 인접한 채널층(C2) 부분으로 연장될 수 있고, 이와 유사하게, 드레인전극(D2')은 제2 영역(2b)에 인접한 채널층(C2) 부분으로 연장될 수 있다. 식각정지층(도 3의 ES2)을 사용하지 않는 것과 소오스전극(S2') 및 드레인전극(D2')의 형태가 다소 변형된 것을 제외하면, 도 4의 트랜지스터는 도 3의 트랜지스터와 유사하거나 동일할 수 있다.
도 1 내지 도 4에서 제1 및 제2 영역(1a, 1b 또는 2a, 2b)의 형태는 달라질 수 있다. 그 일례가 도 5에 도시되어 있다. 도 5의 실시예는 도 1의 구조에서 제1 및 제2 영역(1a, 1b)의 형태가 변형된 경우이다.
도 5를 참조하면, 제1 및 제2 영역(1a', 1b')은 수평 방향(X축 방향)으로 전체적으로 균일한(혹은, 비교적 균일한) 두께를 가질 수 있다. 이는 도 1의 제1 및 제2 영역(1a, 1b)이 채널층(C1) 단부의 표면부 형상을 따라 굴곡진 형태를 갖는 것과 비교될 수 있다. 도 5의 제1 및 제2 영역(1a', 1b')이 도 1의 제1 및 제2 영역(1a, 1b)보다 채널층(C1) 내부로 상대적으로 깊게 침투되도록 형성되었다고 할 수 있다. 도 5에 도시된 제1 및 제2 영역(1a', 1b')의 형태 이외에도, 제1 및 제2 영역(도 1의 1a, 1b)의 형태는 다양하게 변형될 수 있다.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 바텀(bottom) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다.
도 6a를 참조하면, 기판(SUB10) 상에 게이트전극(G10)을 형성하고, 게이트전극(G10)을 덮는 게이트절연층(GI10)을 형성할 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성할 수 있다. 게이트절연층(GI10)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다.
도 6b를 참조하면, 게이트절연층(GI10) 상에 채널용 반도체층(C100)을 형성할 수 있다. 채널용 반도체층(C100)은 금속 질산화물 반도체로 형성할 수 있다. 상기 금속 질산화물 반도체는, 예컨대, ZnON 계열의 반도체일 수 있다. 구체적인 예로, 채널용 반도체층(C100)은 ZnON으로 형성하거나 ZnON-X (X: 추가 원소)로 형성할 수 있다. 상기 ZnON-X 에서 추가 원소 X는 B, Al, Ga, In, Sn, Ti, Zr, Hf, Si 중 적어도 하나의 양이온(cation)을 포함하거나, F, Cl, Br, I, S, Se 중 적어도 하나의 음이온(anion)을 포함하거나, 상기 양이온 중 적어도 하나와 상기 음이온 중 적어도 하나를 포함할 수도 있다. 상기 양이온을 포함하는 물질의 예로는 ZnON-Al, ZnON-Ga, ZnON-Hf, ZnON-Si 등이 있고, 상기 음이온을 포함하는 물질의 예로는 ZnON-F, ZnON-Cl 등이 있다. 상기 ZnON-X 에서 추가 원소 X는 도펀트(dopant)라고 할 수 있다. 채널용 반도체층(C100)은 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다. 채널용 반도체층(C100)의 두께는 5∼150nm 정도, 예컨대, 10∼100nm 정도일 수 있지만, 경우에 따라, 적정 두께 범위는 달라질 수 있다.
채널용 반도체층(C100)은, 예컨대, 반응성 스퍼터링(reactive sputtering) 법과 같은 물리 기상 증착(physical vapor deposition)(PVD) 방법으로 증착할 수 있다. 채널용 반도체층(C100)을 ZnON-X (X: 추가 원소)로 형성할 경우, 채널용 반도체층(C100)을 형성하기 위한 상기 반응성 스퍼터링 법은 Zn 타겟 및 원소 X를 포함하는 타겟을 사용하는 코스퍼터링(co-sputtering) 방식으로 수행될 수 있다. 또는, 상기 반응성 스퍼터링 법은 Zn과 원소 X를 모두 포함하는 하나의 타겟, 예컨대, Zn-X 합금 타겟을 사용할 수도 있다. 채널용 반도체층(C100)을 ZnON으로 형성할 경우에는 Zn 단일 타겟을 사용할 수 있다. 상기 반응성 스퍼터링 법은 반응 가스로서 O2 가스 및 N2 가스를 사용할 수 있다. 이때, 상기 O2 가스의 유량은 1∼15 sccm 정도일 수 있고, 상기 N2 가스의 유량은 20∼200 sccm 정도일 수 있다. 또한 상기 반응성 스퍼터링 법은 플라즈마 발생을 위해 Ar 가스를 더 사용할 수 있다. 이 경우, 상기 Ar 가스의 유량은 1∼100 sccm 정도일 수 있다. 상기 Ar 가스를 사용해서 플라즈마를 발생할 경우, 증착 효율이 향상될 수 있다. 상기 반응성 스퍼터링 법은 25∼300℃ 정도의 온도에서 수행할 수 있다. 다시 말해, 상기 반응성 스퍼터링 법으로 채널용 반도체층(C100)을 형성할 때, 기판(SUB10)의 온도는 25∼300℃ 정도로 유지할 수 있다. 전술한 채널용 반도체층(C100)의 형성방법은 예시적인 것이고, 이는 다양하게 변화될 수 있다. 예컨대, 채널용 반도체층(C100)은 상기 반응성 스퍼터링 법이 아닌 다른 방법, 예컨대, MOCVD(metal organic chemical vapor deposition) 법으로 형성할 수 있다. 그 밖에 다른 방법, 예컨대, CVD(chemical vapor deposition)나 ALD(atomic layer deposition) 또는 증발(evaporation) 법 등으로 채널용 반도체층(C100)을 형성할 수도 있다.
도 6c를 참조하면, 채널용 반도체층(C100)을 어닐링(annealing)(즉, 열처리)할 수 있다. 상기 어닐링은 '1차 어닐링'이라 할 수 있다. 이하에서는, 본 단계의 어닐링을 1차 어닐링이라 한다. 상기 1차 어닐링은 150∼350℃ 정도의 온도로 수행할 수 있다. 또한, 상기 1차 어닐링은 N2, O2 또는 공기(air) 분위기에서 수행할 수 있다. 이러한 1차 어닐링을 통해서, 채널용 반도체층(C100)이 안정화될 수 있다. 채널용 반도체층(C100)이 ZnON 계열의 반도체로 형성된 경우, 상기 ZnON 계열의 반도체는 수분 등과 반응하여 변성될 우려가 있다. 이를 방지하기 위해, 상기 1차 어닐링 단계를 통해, 채널용 반도체층(C100)을 안정화시킬 수 있다. 상기 1차 어닐링에 의해 채널용 반도체층(C100)의 표면부에 일종의 보호막(미도시)이 얇게 형성될 수 있고, 채널용 반도체층(C100)의 전체적인 물성이 안정화될 수 있다.
채널용 반도체층(C100)을 패터닝하여, 도 6d에 도시된 바와 같은 채널층(C10)을 형성할 수 있다. 채널층(C10)은 게이트전극(G10) 위쪽에 구비될 수 있다. 즉, 채널층(C10)은 게이트전극(G10)에 대향하도록 배치될 수 있다.
도 6e를 참조하면, 채널층(C10) 상에 식각정지층(ES10)을 형성할 수 있다. 식각정지층(ES10)은 채널층(C10)의 중앙부(혹은 그와 인접한 영역) 상에 형성할 수 있다. 따라서, 식각정지층(ES10) 양측의 채널층(C10) 부분은 식각정지층(ES10)으로 커버되지 않고 노출될 수 있다. 식각정지층(ES10)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 유기절연물 등으로 형성할 수 있다.
도 6f를 참조하면, 식각정지층(ES10)을 마스크로 이용해서, 채널층(C10)의 노출부를 플라즈마로 처리할 수 있다. 그 결과, 채널층(C10) 내에 상기 플라즈마로 처리된 영역인 제1 및 제2 영역(10a, 10b)을 형성할 수 있다. 상기 플라즈마 처리는 수소를 포함하는 가스를 사용해서 수행할 수 있다. 상기 수소를 포함하는 가스는, 예컨대, NH3, H2, SiH4 및 이들의 혼합물 중 어느 하나를 포함할 수 있다. 상기 플라즈마 처리는 20∼350℃ 정도의 온도에서 수행할 수 있다. 즉, 상기 플라즈마 처리시, 기판(SUB10)의 온도는 20∼350℃ 정도로 유지될 수 있다. 또한, 상기 플라즈마 처리는 수 초 내지 수 분 동안 수행할 수 있다. 이러한 플라즈마 처리를 통해 채널층(C10) 내에 형성되는 제1 및 제2 영역(10a, 10b)은 수소 원소를 함유할 수 있다. 상기 수소 원소는 캐리어 도너(carrier donor)와 같이 작용하여 캐리어 농도를 높이는 역할을 할 수 있다. 또한, 제1 및 제2 영역(10a, 10b)은 채널층(C10)의 나머지 영역보다 낮은 산소 농도를 가질 수 있다. 즉, 제1 및 제2 영역(10a, 10b)의 산소 함유량은 상기 나머지 영역의 산소 함유량보다 낮을 수 있다. 제1 및 제2 영역(10a, 10b)의 산소 결함 농도는 상기 나머지 영역의 산소 결함 농도보다 클 수 있다. 상기 산소 결함은 자유 전자(free electron)를 발생시켜 캐리어 농도를 높이는 역할을 할 수 있다. 그리고, 제1 및 제2 영역(10a, 10b)은 채널층(C10)의 나머지 영역보다 높은 질소 농도를 가질 수 있다. 즉, 제1 및 제2 영역(10a, 10b)의 질소 함유량은 상기 나머지 영역의 질소 함유량보다 높을 수 있다. 이러한 제1 및 제2 영역(10a, 10b)은 채널층(C10)의 나머지 영역보다 높은 캐리어 농도를 가질 수 있다. 예컨대, 제1 및 제2 영역(10a, 10b)의 캐리어 농도는 상기 나머지 영역의 캐리어 농도보다 수십 배 내지 수백 배 이상 높을 수 있다. 구체적인 예로, 채널층(C10)이 ZnON으로 형성된 경우, NH3 플라즈마를 이용해서 제1 및 제2 영역(10a, 10b)을 형성한 경우, 제1 및 제2 영역(10a, 10b)의 캐리어 농도는 1019 /㎤ 정도로 플라즈마로 처리되지 않은 나머지 영역의 캐리어 농도(약 1017 /㎤) 보다 100배 정도 높을 수 있다. 또한, 제1 및 제2 영역(10a, 10b)은 채널층(C10)의 나머지 영역보다 낮은 전기 저항을 가질 수 있다.
도 6g를 참조하면, 게이트절연층(GI10) 상에 채널층(C10)의 제1 및 제2 영역(10a, 10b)에 각각 접촉되는 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 소오스전극(S10)은 제1 영역(10a)에 접촉하면서 식각정지층(ES10)의 일단 위로 연장된 구조를 가질 수 있다. 드레인전극(D10)은 제2 영역(10b)에 접촉하면서 식각정지층(ES10)의 타단 위로 연장된 구조를 가질 수 있다. 게이트절연층(GI10) 상에 채널층(C10) 및 식각정지층(ES10)을 덮는 소정의 도전막을 형성한 후, 상기 도전막을 패터닝(식각)하여, 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 이때, 식각정지층(ES10)은 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정시, 식각에 의해 채널층(C10)이 손상되는 것을 방지하는 역할을 할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오스전극(S10) 및 드레인전극(D10)은 단일층 또는 다중층일 수 있다. 구체적인 예로, 소오스전극(S10) 및 드레인전극(D10)은 Al, Nd, Cr, Cu, Ta, Ti, Mo, W, Au, Ag 등의 금속 및 이들의 합금을 포함하거나, In-Sn-O(indium tin oxide)(ITO), In-Zn-O(indium zinc oxide)(IZO), Al-Zn-O(aluminum zinc oxide)(AZO), Ga-Zn-O(gallium zinc oxide)(GZO), Zn-Sn-O(zinc tin oxide)(ZTO) 등의 투명 도전성 산화물(tranparent conductive oxide)(TCO) 및 이들의 합금을 포함할 수 있다.
제1 및 제2 영역(10a, 10b)에 의해 채널층(C10)과 소오스/드레인전극(S10, D10) 사이의 콘택 특성이 향상될 수 있다. 즉, 채널층(C10)과 소오스/드레인전극(S10, D10) 사이의 콘택 저항은 제1 및 제2 영역(10a, 10b)에 의해 낮아질 수 있다.
다음, 도 6g의 결과물(즉, 트랜지스터)에 대한 후속 어닐링(열처리)을 수행할 수 있다. 상기 후속 어닐링은 2차 어닐링이라 할 수 있다. 이하에서는, 본 단계의 어닐링을 2차 어닐링이라 한다. 상기 2차 어닐링은, 예컨대, 150∼350℃ 정도의 온도로 수행할 수 있다. 또한, 상기 2차 어닐링은 N2, O2 또는 공기(air) 분위기에서 수행할 수 있다.
도시하지는 않았지만, 게이트절연층(GI10) 상에 식각정지층(ES10), 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)을 더 형성할 수 있다. 상기 보호층은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 상기 2차 어닐링은 상기 보호층을 형성하기 전이나 후에 수행할 수 있다.
전술한 도 6a 내지 도 6g의 제조방법은 도 1의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 2의 트랜지스터를 제조할 수 있다. 예컨대, 도 6e의 단계에서 식각정지층(ES10) 대신에 식각정지층(ES10)과 동일한(혹은 유사한) 형태의 마스크층을 형성한 후, 상기 마스크층 양측에 노출된 채널층(C10) 부분을 플라즈마 처리하여(도 6f의 단계와 유사) 제1 및 제2 영역(10a, 10b)을 형성한 다음, 상기 마스크층을 제거하고, 제1 및 제2 영역(10a, 10b)에 각각 접촉된 소오스/드레인전극을 형성하면, 도 2와 같은 트랜지스터를 제조할 수 있다. 이때, 상기 마스크층은 감광성 물질로 형성하거나, 일반적인 절연 물질(유전 물질)로 형성할 수 있다. 또한, 도 6f의 플라즈마 처리 조건에 따라, 제1 및 제2 영역(10a, 10b)의 형태는 달라질 수 있다. 따라서, 도 6f의 플라즈마 처리 조건을 조절하면, 도 5의 트랜지스터 구조가 얻어질 수 있다. 그 밖에도 도 6a 내지 도 6g의 제조방법은 다양하게 변형될 수 있다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 탑(top) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다.
도 7a를 참조하면, 기판(SUB20) 상에 채널층(C20)을 형성할 수 있고, 채널층(C20) 상에 식각정지층(ES20)을 형성할 수 있다. 채널층(C20)을 형성하는 방법은 도 6b 내지 도 6d를 참조하여 설명한 채널층(C10)의 형성방법과 동일하거나 유사할 수 있다. 따라서, 채널층(C20)은 금속 질산화물 반도체, 예컨대, ZnON 계열의 반도체를 포함할 수 있다. 식각정지층(ES20)을 형성하는 방법은 도 6e를 참조하여 설명한 식각정지층(ES10)의 형성방법과 동일하거나 유사할 수 있다.
도 7b를 참조하면, 식각정치층(ES20) 양측에 노출된 채널층(C20) 부분을 플라즈마 처리하여 제1 및 제2 영역(20a, 20b)을 형성할 수 있다. 이때, 상기 플라즈마 처리는 도 6f를 참조하여 설명한 플라즈마 처리와 동일하거나 유사할 수 있다. 즉, 도 7b의 플라즈마 처리는 수소를 포함하는 가스, 예컨대, NH3, H2, SiH4 및 이들의 혼합물을 이용해서 수행할 수 있고, 20∼350℃ 정도의 온도에서 수행할 수 있다. 상기 플라즈마 처리에 의해 채널층(C20) 내에 형성된 제1 및 제2 영역(20a, 20b)은 도 6f의 제1 및 제2 영역(10a, 10b)과 동일한 특성을 가질 수 있다.
도 7c를 참조하면, 기판(SUB20) 상에 제1 및 제2 영역(20a, 20b)에 각각 접촉된 소오스전극(S20) 및 드레인전극(D20)을 형성할 수 있다. 소오스전극(S20)과 드레인전극(D20)의 물질 및 형성방법은 도 6g를 참조하여 설명한 소오스전극(S10)과 드레인전극(D10)의 물질 및 형성방법과 동일하거나 유사할 수 있다.
도 7d를 참조하면, 기판(SUB20) 상에 소오스전극(S20), 드레인전극(D20) 및 이들 사이에 노출된 식각정지층(ES20)을 덮는 게이트절연층(GI20)을 형성할 수 있다. 게이트절연층(GI20) 상에 게이트전극(G20)을 형성할 수 있다. 게이트전극(G20)은 채널층(C20) 위쪽에 구비될 수 있다. 게이트절연층(GI20)과 게이트전극(G20)의 물질 및 형성방법은 도 6a를 참조하여 설명한 게이트절연층(GI10)과 게이트전극(G10)의 물질 및 형성방법과 동일하거나 유사할 수 있다.
다음, 도 7d의 결과물(즉, 트랜지스터)에 대한 후속 어닐링 공정을 수행할 수 있다. 상기 후속 어닐링 공정은 도 6g를 참조하여 설명한 후속 어닐링 공정(즉, 2차 어닐링 공정)과 동일하거나 유사할 수 있다. 또한, 도 7d에 도시하지는 않았지만, 게이트절연층(GI20) 상에 게이트전극(G20)을 덮는 보호층(passivation layer)을 더 형성할 수 있다. 상기 보호층은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 상기 후속 어닐링 공정은 상기 보호층을 형성하기 전 혹은 후에 수행할 수 있다.
전술한 도 7a 내지 도 7d의 제조방법은 도 3의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 4의 트랜지스터를 제조할 수 있다. 도 7a 내지 도 7d를 참조하여 설명한 방법에 기초해서 도 4의 트랜지스터를 제조하는 방법은 당업자가 잘 알 수 있는바, 이에 대한 자세한 설명은 생략한다.
도 8의 (A) 및 (B)는 비교예 및 본 발명의 실시예에 따른 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 트랜스퍼(transfer) 특성을 보여주는 그래프이다. 상기 비교예(A)에 따른 트랜지스터는 도 1과 유사한 구조를 갖되, 플라즈마 처리된 제1 및 제2 영역(1a, 1b)을 사용하지 않는다. 즉, 상기 비교예(A)에 따른 트랜지스터에서는 채널층의 양단을 플라즈마 처리하지 않고, 소오스전극 및 드레인전극을 형성하였다. 한편, 상기 실시예(B)에 따른 트랜지스터는 도 1과 같은 구조를 갖는다. 이때, 제1 및 제2 영역(1a, 1b)은 NH3 플라즈마로 약 20초 동안 처리된 영역이다. 상기 비교예(A) 및 실시예(B)에서 채널층은 모두 ZnON-Ga, 즉, GaZnON으로 형성되었다.
도 8의 (A) 및 (B)를 비교하면, 플라즈마 처리를 적용한 실시예(B)의 트랜지스터가 플라즈마 처리를 적용하지 않은 비교예(A)의 트랜지스터보다 우수한 전계 효과 이동도(field effect mobility)(μ) 및 서브문턱 스윙(subthreshold swing)(S.S.) 특성을 갖는 것을 알 수 있다. 이는 상기 플라즈마 처리를 통해 채널층과 소오스/드레인전극 사이의 콘택 특성이 향상된 결과라고 판단된다. 즉, 도 1에서와 같이 제1 및 제2 영역(1a, 1b)을 사용함으로써, 채널층(C1)과 소오스/드레인전극(S1, D1) 사이의 콘택 특성을 개선할 수 있고, 그에 따라, 트랜지스터의 성능 및 동작 특성이 개선될 수 있다.
도 8로부터 비교예(A)의 트랜지스터와 실시예(B)의 트랜지스터의 물성을 계산한 결과는 아래의 표 1과 같다.
| 전계 효과 이동도(μ) [㎠/Vs] | 서브문턱 스윙(S.S.) [V/dec] | |
| 비교예(A) | 9.38±1.31 | 1.96±0.16 |
| 실시예(B) | 28.22±0.93 | 1.26±0.03 |
표 1을 참조하면, 실시예(B)에 따른 트랜지스터는 비교예(A)에 따른 트랜지스터보다 3배 정도 높은 전계 효과 이동도(μ)를 갖는다. 또한, 실시예(B)에 따른 트랜지스터는 비교예(A)에 따른 트랜지스터보다 1.5배 정도 작은 서브문턱 스윙(subthreshold swing)(S.S.), 즉, 서브문턱 기울기(subthreshold slope)를 갖는다. 이러한 결과는 실시예(B)에 따른 트랜지스터가 비교예(A)에 따른 트랜지스터보다 우수한 전계 효과 이동도(μ) 및 서브문턱 스윙(subthreshold swing)(S.S.) 특성을 갖는다는 것을 의미한다.
도 9의 (A) 및 (B)는 비교예 및 본 발명의 실시예에 따른 트랜지스터의 드레인전압(Vd)-드레인전류(Id) 출력(output) 특성을 보여주는 그래프이다. 도 9의 비교예(A)에 따른 트랜지스터 및 실시예(B)에 따른 트랜지스터는 각각 도 8의 비교예(A)에 따른 트랜지스터 및 실시예(B)에 따른 트랜지스터와 동일하였다. 도 9의 출력 특성은 게이트전압(Vg)이 20V, 25V, 30V인 경우에 대해서 측정되었다.
도 9를 참조하면, 실시예(B)에 따른 트랜지스터의 드레인전압(Vd)-드레인전류(Id) 출력 특성이 비교예(A)에 따른 트랜지스터보다 월등히 우수한 것을 알 수 있다. 즉, 동일한 게이트전압(Vg)에서, 실시예(B)에 따른 트랜지스터의 드레인전류(Id)가 비교예(A)에 따른 트랜지스터의 드레인전류(Id)보다 월등히 높게 나타났다. 이로부터, 본 발명의 실시예에 따른 플라즈마 처리를 통해 채널층과 소오스/드레인전극 사이의 콘택 특성을 향상시킴으로써, 트랜지스터의 성능 및 동작 특성을 크게 개선할 수 있음을 알 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 특히, 본 발명의 실시예에 따른 트랜지스터는 UHD(ultra high definition) 영상을 제공하는 차세대 고해상도 AMLCD(active matrix liquid crystal display), AMOLED(active matrix organic light emitting diode) 등의 평판표시장치에 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 우수한 성능 및 동작 특성을 갖기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 성능을 향상시킬 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
도 10은 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자(평판표시장치)의 일례를 보여주는 단면도이다. 본 실시예의 전자소자(평판표시장치)는 액정표시장치이다.
도 10을 참조하면, 제1 기판(100)과 제2 기판(200) 사이에 액정층(liquid crystal layer)(150)이 구비될 수 있다. 제1 기판(100)은 본 발명의 실시예에 따른 트랜지스터, 예컨대, 도 1 내지 도 5의 트랜지스터 중 적어도 하나를 스위칭소자 또는 구동소자로 포함하는 어레이 기판(array substrate)일 수 있다. 제1 기판(100)은 트랜지스터에 연결된 화소전극(미도시)을 포함할 수 있다. 제2 기판(200)은 상기 화소전극에 대응하는 상대전극(미도시)을 포함할 수 있다. 제1 기판(100)과 제2 기판(200) 사이에 인가되는 전압에 따라, 액정층(150)의 액정 배열상태가 달라질 수 있다. 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 구성은 도 10의 구조에 한정되지 않고, 다양하게 변형될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 5의 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층은 다층 구조로 형성될 수 있고, 이 경우, 채널층을 구성하는 복수의 층 중 하나가 전술한 금속 질산화물 반도체층일 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수도 있다. 그리고 도 6a 내지 도 6g 및 도 7a 내지 도 7d의 제조방법도 다양하게 변화될 수 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
<도면의 주요 부분에 대한 부호의 설명>
C1, C2, C10, C20 : 채널층 D1, D2, D10, D20 : 드레인전극
ES1, ES2, ES10, ES20 : 식각정지층 G1, G2, G10, G20 : 게이트전극
GI1, GI2, GI10, GI20 : 게이트절연층 S1, S2, S10, S20 : 소오스전극
SUB1, SUB2, SUB10, SUB20 : 기판 1a, 2a, 10a, 20a : 제1 영역
1b, 2b, 10b, 20b : 제2 영역 100 : 제1 기판
150 : 액정층 200 : 제2 기판
C1, C2, C10, C20 : 채널층 D1, D2, D10, D20 : 드레인전극
ES1, ES2, ES10, ES20 : 식각정지층 G1, G2, G10, G20 : 게이트전극
GI1, GI2, GI10, GI20 : 게이트절연층 S1, S2, S10, S20 : 소오스전극
SUB1, SUB2, SUB10, SUB20 : 기판 1a, 2a, 10a, 20a : 제1 영역
1b, 2b, 10b, 20b : 제2 영역 100 : 제1 기판
150 : 액정층 200 : 제2 기판
Claims (27)
- 게이트전극;
상기 게이트전극에 대향하는 것으로, 금속 질산화물(metal oxynitride)을 포함하는 채널층;
상기 채널층과 상기 게이트전극 사이에 구비된 게이트절연층; 및
상기 채널층의 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극;을 포함하고,
상기 소오스전극 및 드레인전극에 접촉된 상기 채널층의 제1 및 제2 영역은 플라즈마 처리되어 나머지 영역보다 높은 캐리어 농도를 갖고,
상기 채널층의 제1 및 제2 영역은 상기 채널층의 나머지 영역보다 낮은 산소 농도를 갖고,
상기 채널층의 제1 및 제2 영역은 상기 채널층의 나머지 영역보다 높은 질소 농도를 갖는 트랜지스터. - 제 1 항에 있어서,
상기 채널층의 제1 및 제2 영역은 수소를 포함하는 플라즈마로 처리된 영역인 트랜지스터. - 제 1 항에 있어서,
상기 채널층의 제1 및 제2 영역은 수소를 함유하는 트랜지스터. - 삭제
- 삭제
- 제 1 내지 3 항 중 어느 한 항에 있어서,
상기 채널층의 금속 질산화물은 ZnON 계열의 반도체를 포함하는 트랜지스터. - 제 6 항에 있어서,
상기 ZnON 계열의 반도체는 원소 X를 더 포함하고,
상기 원소 X는 B, Al, Ga, In, Sn, Ti, Zr, Hf, Si 중 적어도 하나의 양이온(cation)을 포함하거나, F, Cl, Br, I, S, Se 중 적어도 하나의 음이온(anion)을 포함하거나, 이들의 조합을 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 채널층 상에 구비된 식각정지층을 더 포함하고,
상기 채널층의 제1 및 제2 영역은 상기 식각정지층 양측의 영역인 트랜지스터. - 제 1 항에 있어서,
상기 게이트전극은 상기 채널층 아래에 구비된 트랜지스터. - 제 1 항에 있어서,
상기 게이트전극은 상기 채널층 위에 구비된 트랜지스터. - 청구항 1에 기재된 트랜지스터를 포함하는 평판표시장치.
- 채널층, 게이트전극, 소오스전극 및 드레인전극을 포함하는 트랜지스터의 제조방법에 있어서,
금속 질산화물(metal oxynitride)을 포함하는 채널층을 형성하는 단계;
상기 채널층의 제1 및 제2 영역을 플라즈마로 처리하는 단계; 및
상기 플라즈마로 처리된 제1 및 제2 영역에 각각 접촉된 소오스전극 및 드레인전극을 형성하는 단계;를 포함하고,
상기 채널층의 제1 및 제2 영역은 상기 채널층의 나머지 영역보다 낮은 산소 농도를 갖도록 형성되고,
상기 채널층의 제1 및 제2 영역은 상기 채널층의 나머지 영역보다 높은 질소 농도를 갖도록 형성되는 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 플라즈마 처리는 수소를 포함하는 가스를 사용하여 수행하는 트랜지스터의 제조방법. - 제 13 항에 있어서,
상기 수소를 포함하는 가스는 NH3, H2, SiH4 및 이들의 혼합물 중 어느 하나를 포함하는 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 플라즈마 처리는 20∼350℃의 온도에서 수행하는 트랜지스터의 제조방법. - 제 12 내지 15 항 중 어느 한 항에 있어서,
상기 채널층의 금속 질산화물은 ZnON 계열의 반도체를 포함하는 트랜지스터의 제조방법. - 제 16 항에 있어서,
상기 ZnON 계열의 반도체는 원소 X를 더 포함하고,
상기 원소 X는 B, Al, Ga, In, Sn, Ti, Zr, Hf, Si 중 적어도 하나의 양이온(cation)을 포함하거나, F, Cl, Br, I, S, Se 중 적어도 하나의 음이온(anion)을 포함하거나, 이들의 조합을 포함하는 트랜지스터의 제조방법. - 제 17 항에 있어서,
상기 채널층은 반응성 스퍼터링(reactive sputtering) 법으로 형성하고,
상기 반응성 스퍼터링 법은 Zn을 포함하는 타겟 및 원소 X를 포함하는 타겟을 사용하거나, Zn과 원소 X를 모두 포함하는 타겟을 사용하는 트랜지스터의 제조방법. - 제 18 항에 있어서,
상기 반응성 스퍼터링 법은 반응 가스로 O2 가스 및 N2 가스를 사용하는 트랜지스터의 제조방법. - 제 19 항에 있어서,
상기 O2 가스의 유량은 1∼15 sccm 이고,
상기 N2 가스의 유량은 20∼200 sccm 인 트랜지스터의 제조방법. - 제 19 항에 있어서,
상기 반응성 스퍼터링 법은 Ar 가스를 더 사용하는 트랜지스터의 제조방법. - 제 21 항에 있어서,
상기 Ar 가스의 유량은 1∼100 sccm 인 트랜지스터의 제조방법. - 제 18 항에 있어서,
상기 반응성 스퍼터링 법은 25∼300℃의 온도로 수행하는 트랜지스터의 제조방법. - 제 12 항에 있어서, 상기 채널층의 제1 및 제2 영역을 플라즈마로 처리 단계 전,
상기 채널층을 150∼350℃의 온도로 어닐링하는 단계를 더 포함하는 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 채널층 상에 식각정지층을 형성하는 단계를 더 포함하고,
상기 채널층의 제1 및 제2 영역은 상기 식각정지층에 의해 정의되는 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 게이트전극은 상기 채널층 아래에 형성하는 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 게이트전극은 상기 채널층 위에 형성하는 트랜지스터의 제조방법.
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