JP2012134472A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法 Download PDF

Info

Publication number
JP2012134472A
JP2012134472A JP2011259843A JP2011259843A JP2012134472A JP 2012134472 A JP2012134472 A JP 2012134472A JP 2011259843 A JP2011259843 A JP 2011259843A JP 2011259843 A JP2011259843 A JP 2011259843A JP 2012134472 A JP2012134472 A JP 2012134472A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
layer
semiconductor layer
insulating layer
nitrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011259843A
Other languages
English (en)
Other versions
JP5964037B2 (ja
JP2012134472A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011259843A priority Critical patent/JP5964037B2/ja
Publication of JP2012134472A publication Critical patent/JP2012134472A/ja
Publication of JP2012134472A5 publication Critical patent/JP2012134472A5/ja
Application granted granted Critical
Publication of JP5964037B2 publication Critical patent/JP5964037B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02513Microstructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02551Group 12/16 materials
    • H01L21/02554Oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02565Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)

Abstract

【課題】酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面状態が良好なトランジスタ及びその作製方法を提供する。
【解決手段】酸化物半導体層と該酸化物半導体層と接する絶縁膜(ゲート絶縁層)との界面状態を良好とするために、酸化物半導体層の界面近傍に窒素を添加する。具体的には酸化物半導体層に窒素の濃度勾配を作り、窒素を多く含む領域をゲート絶縁層との界面に設ける。この窒素の添加によって、酸化物半導体層の界面近傍に結晶性の高い領域を形成でき、安定した界面状態を得ることができる。
【選択図】図1

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数nm以上数百nm以下程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透光性を有する電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化スズ、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている(特許文献1及び特許文献2)。
特開2007−123861号公報 特開2007−96055号公報
トランジスタの電気的特性は、酸化物半導体層と、該酸化物半導体層と接する絶縁膜との界面状態に影響されやすい。トランジスタの製造中または製造後において、酸化物半導体層が絶縁膜と接する界面、即ち、酸化物半導体層のゲート電極側の界面が非晶質状態であると、トランジスタの電気的特性の低下を招く恐れがある。
そこで、本発明は、酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面、即ち、酸化物半導体層のゲート電極側の界面状態が良好なトランジスタ及びその作製方法を提供することを課題の一つとする。
また、本発明は、電気的特性のバラツキの少ないトランジスタ及びその作製方法を提供することも課題の一つとする。
酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面状態を良好とするために、絶縁膜に窒素を添加する。そして、窒素を添加した絶縁膜と、酸化物半導体層とを接して設けることによって、酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面近傍に結晶性の高い領域を形成でき、安定した界面状態を得ることができる。
本発明の一形態は、ゲート電極層と、該ゲート電極層と接する第1の絶縁層と、該第1の絶縁層に接する酸化物半導体層と、該酸化物半導体層に接する第2の絶縁層とを有し、酸化物半導体層は、第1の絶縁層との界面に窒素濃度のピークを有し、第1の絶縁層は、窒素を含み、その窒素濃度のピークは酸化物半導体層との界面であることを特徴とする半導体装置である。
上記構成において、酸化物半導体層は、第1の絶縁層に近いほど高くなる窒素濃度の濃度勾配を有し、且つ、第2の絶縁層に近いほど高くなる酸素濃度の濃度勾配を有することを特徴の一つとする。
上記構成において、酸化物半導体層のうち、第1の絶縁層との界面近傍の領域は他の領域に比べて結晶性が高いことを特徴の一つとする。ただし、酸化物半導体層は非単結晶であり、酸化物半導体層全体が非晶質状態(アモルファス状態)ではなく、酸化物半導体層内に少なくともc軸配向を有する結晶を有する。
上記構成において、第1の絶縁層と酸化物半導体層の界面近傍の窒素濃度は、5×1019/cm以上7原子%未満であることを特徴の一つとする。また、第2の絶縁層と酸化物半導体層の界面近傍の窒素濃度は、1×1017/cm以上5×1019/cm未満であることを特徴の一つとする。酸化物半導体層において、窒素を多く含む領域は、窒素を多く含まない領域に比べてエネルギーギャップが小さく、キャリアを流しやすい。従って、トランジスタにおいて、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくする構造とする。
上記構成において、酸化物半導体層は、第2の絶縁層との界面に酸素濃度のピークを有し、第2の絶縁層は、酸素を含み、その酸素濃度のピークは酸化物半導体層との界面であることを特徴の一つとする。
本発明の一形態は、酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、減圧下で加熱を行った後、NまたはNOガスを用いてプラズマ処理を行って窒素を酸化物半導体層の一部に添加し、プラズマ処理を行った後、大気に触れることなく、酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層の窒素が添加された領域と重なる位置にゲート電極層を形成することを特徴とする半導体装置の作製方法である。
また、本発明の一形態は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、NまたはNOガスを用いてプラズマ処理を行って窒素をゲート絶縁層の一部に添加し、ゲート絶縁層を介してゲート電極層と重なる位置に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、減圧下で加熱を行った後、酸素プラズマ処理を行って酸素を酸化物半導体層の一部に添加し、酸素を含む雰囲気下でスパッタリング法により、酸化物半導体層、ソース電極層、及びドレイン電極層を覆う絶縁層を形成することを特徴とする半導体装置の作製方法である。
なお、本明細書においては、六方晶の結晶構造は六晶系(Crystal family)におけるものを指し、七晶系(Crystal system)の三方晶と六方晶を含む。
酸化物半導体層において、窒素を含む領域の結晶性は高く、酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面には未結合手に起因する界面準位が少なくなり、良好な界面状態を実現できる。
酸化物半導体層と接する絶縁膜との界面状態を良好なものとすることで、より電気的特性の向上したトランジスタを得ることができる。
本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す濃度プロファイルのモデル図の一例である。 本発明の一態様を示す断面図及び濃度プロファイルのモデル図の一例である。 本発明の一態様を示すブロック図及び等価回路図である。 本発明の一態様を示す断面図である。 電子機器の一態様を示す図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す濃度プロファイルのモデル図の一例である。 ウルツ鉱型の結晶構造を説明する図である。 ウルツ鉱型の結晶構造を説明する図である。 ウルツ鉱型の結晶構造及び非ウルツ鉱型の結晶構造を説明する図である。 実施の形態に係わる結晶構造を説明するHAADF−STEMの実観察像。 実施の形態に係わる結晶構造を説明するHAADF−STEMの実観察像。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
(実施の形態1)
本実施の形態では、酸化物半導体層と当該酸化物半導体層の一部と接する絶縁層との界面状態が良好なトップゲート型トランジスタの作製方法の一例を図1を用いて説明する。
図1(A)に示すように、基板100上に下地絶縁層101を形成する。
基板100としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。大量生産する上では、基板100は第8世代(2160mm×2460mm)、第9世代(2400mm×2800mm、または2450mm×3050mm)、第10世代(2950mm×3400mm)等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して大量生産を行う場合、作製工程の加熱処理は、600℃以下、好ましくは450℃以下とすることが望ましい。
下地絶縁層101としては、CVD法やスパッタリング法等を用いて、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を単層でまたは積層して形成することができる。
次いで、下地絶縁層101上に酸化物半導体層を形成する。酸化物半導体層の成膜は、ACスパッタ装置、DCスパッタ装置、またはRFスパッタ装置のいずれか一のスパッタ装置を用いて行われる。酸化物半導体層は、酸素ガスと希ガスの混合雰囲気、酸素と窒素の混合雰囲気、希ガスのみの雰囲気でのスパッタリング法により成膜される。酸化物半導体層としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるSn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
また、酸化物半導体層の形成時に、スパッタリング装置の処理室の圧力を0.4Pa以下とすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。
また、酸化物半導体層の形成時に、ターゲットの間の距離(T−S間距離)を40mm以上300mm以下(好ましくは60mm以上)とする。
また、スパッタリング法による酸化物半導体層の形成時において、被成膜面の温度は150℃以上450℃以下、好ましくは250℃以上320℃以下とする。250℃は、水、水素などの不純物の被成膜物中への混入を防ぎ、チャンバー内の気相へ不純物を放出する温度である。また、スパッタリング法による成膜時における被成膜面の温度の上限は、基板の熱処理上限温度、或いは被成膜物の上限温度(その温度を超えると大きく成膜中の成分が変化する温度)とする。
また、酸化物半導体層の形成時に、スパッタリング装置の処理室のリークレートを1×10−10Pa・m/秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体層中への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ(例えばクライオポンプなど)を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、酸化物半導体層の形成時に、スパッタリング装置の処理室に、例えば窒素ガスや、酸素ガスや、アルゴンガスなどを加熱した状態で導入して、成膜を行ってもよい。
また、酸化物半導体層の形成前に、スパッタ装置内壁や、ターゲット表面やターゲット材料中に残存している水分または水素を除去するためにプレヒート処理を行っても良い。プレヒート処理としては成膜チャンバー内を減圧下で200℃〜600℃に加熱する方法や、加熱しながら窒素や不活性ガスの導入と排気を繰り返す方法等がある。この場合のターゲット冷却液は、水ではなく油脂等を用いるとよい。加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、加熱しながら行うとなお良い。
下地絶縁層101、及び酸化物半導体層は大気に曝さずに連続的に形成することが好ましい。連続して成膜すると、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができる。
酸化物半導体層の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下(窒素雰囲気、酸素雰囲気、乾燥空気雰囲気(例えば、水分については露点−40℃以下、好ましくは露点−60℃以下)など)で加熱処理(温度範囲150℃以上650℃以下、好ましくは200℃以上500℃以下)を行ってもよい。この加熱処理は、酸化物半導体層中からH、OHなどを脱離させる脱水化または脱水素化とも呼ぶことができる。
次いで、酸化物半導体層を加工して島状の酸化物半導体層102を形成する。酸化物半導体積層の加工は、当該酸化物半導体層上にフォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該酸化物半導体層を選択的にエッチングすることで、形成することができる。
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
次いで酸化物半導体層102上に、導電膜を形成する。導電膜はスパッタリング法や真空蒸着法で形成することができる。導電膜に用いる材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wなどの金属材料、または該金属材料を成分とする合金材料で形成する。また、Al、Cuなどの金属層の下側もしくは上側の一方または双方にCr、Ta、Ti、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Si、Ti、Ta、W、Mo、Cr、Nd、Sc、YなどAl膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているAl材料を用いることで耐熱性を向上させることが可能となる。
例えば、金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層を積層した三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。また、金属導電膜としてアルミニウム層とタングステン層を積層した二層の積層構造、アルミニウム層とモリブデン層を積層した二層の積層構造とすることもできる。勿論、金属導電膜として単層、または4層以上の積層構造としてもよい。なお、金属導電膜の材料の一つとして銅を用いる場合には、酸化物半導体層と接して銅マグネシウムアルミニウム合金層を設け、その銅マグネシウムアルミニウム合金層に接して銅層を設けた積層を用いればよい。
次いで、導電膜上に、フォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該導電膜を選択的にエッチングすることで、ソース電極層103またはドレイン電極層104を形成することができる。なお、エッチングの際、酸化物半導体層102の一部が、削られてもよい。
図1(B)に示すように、ソース電極層103またはドレイン電極層104を形成した後、減圧下で加熱処理を行う。減圧下での加熱処理を行うことによって、酸化物半導体層102に含まれる、過剰な水素(水や水酸基を含む)を除去することができる。減圧下での加熱処理を行った後、NOまたはNなどのガスを用いたプラズマ処理を行う。プラズマ処理を行うことによって露出した酸化物半導体層102の表面近傍に窒素が添加される。プラズマ処理により窒素が添加された酸化物半導体層102aの窒素濃度は、窒素が添加されていない酸化物半導体層102bの窒素濃度に比べて高くなる。
酸化物半導体層において、窒素を多く含む領域(窒素が添加された酸化物半導体層102a)は、窒素を多く含まない領域(窒素が添加されていない酸化物半導体層102b)に比べてエネルギーギャップが小さく、キャリアを流しやすい。露出した酸化物半導体層の表面近傍に窒素をプラズマ処理により添加することで、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくすることができる。
なお、NOまたはNなどのガスを用いたプラズマ処理は、酸化物半導体層の成膜を行ったスパッタ成膜室内でソース電極層またはドレイン電極層を形成する前に行ってもよいし、ソース電極層またはドレイン電極層を形成した後にプラズマCVD装置内でゲート絶縁層を形成する前に行ってもよい。
窒素が添加された酸化物半導体層102aは、窒素が添加されていない酸化物半導体層102bに比べて結晶性が高く、c軸配向を有する。また、窒素が添加された当該酸化物半導体層102aの露出した表面領域は均一性が高くなる。
また、窒素が添加された酸化物半導体層102aに含まれる結晶は、六方晶のウルツ鉱型結晶構造であり、窒素が添加されていない酸化物半導体層102bに含まれる結晶は、六方晶の非ウルツ鉱型結晶構造である。ウルツ鉱型結晶構造と非ウルツ鉱型結晶構造はともに六方晶であるので、c軸方向からは六角形の格子像を確認できる。
図1(C)に示すように、NOまたはNなどのガスを用いたプラズマ処理を行った後、大気に触れることなく、ソース電極層103またはドレイン電極層104を覆い、且つ酸化物半導体層102の一部に接するゲート絶縁層105を形成する。ゲート絶縁層105としては、CVD法やスパッタリング法等を用いて、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を単層でまたは積層して形成することができる。なお、ゲート絶縁層105に用いる材料として、酸化窒化珪素膜(SiOxNyとも呼ぶ、ただし、x>y>0)がより好適である。
なお、残留窒素がゲート絶縁層105の一部もしくは、ゲート絶縁層105全体へ混入した場合、ゲート絶縁層105としての膜質低下を招く場合がある。従って、NOまたはNなどのガスを用いたプラズマ処理と、ゲート絶縁層105の成膜は、マルチチャンバーの成膜装置等を用いて別の成膜室で行ってもよい。
次いで、ゲート絶縁層105上の酸化物半導体層102と重なる位置にゲート電極層106を形成する。ゲート電極層106に用いる材料としては、チタン、モリブデン、クロム、タンタル、タングステン、銅、アルミニウムなどの金属材料またはその合金材料などを用いることができる。
また、ゲート電極層106とゲート絶縁層105との間に、ゲート絶縁層105に接する材料層として、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、ZnNなど)を設けることが好ましい。これらの膜は5電子ボルト、好ましくは5.5電子ボルト以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むIn−Ga−Zn−O膜を用いる場合、窒素濃度は、1×1020cm−3以上7原子%未満、少なくとも酸化物半導体層102aより高い窒素濃度のIn−Ga−Zn−O膜を用いる。
ゲート電極層106は、ゲート絶縁層105上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いてゲート絶縁層105上に形成された導電膜を選択的にエッチングすることで、形成することができる。
以上の工程で酸化物半導体層と当該酸化物半導体層の一部と接する絶縁層との界面状態が良好なトップゲート型トランジスタ111を作製することができる。
次に、図3(A)に示す、窒素濃度プロファイルを用いて、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の窒素濃度の状態について詳細に説明する。図3(A)は図1(C)において鎖線で切断した場合における膜厚方向における窒素濃度プロファイルを示す模式図である。図3(A)における第1の絶縁層が図1(C)におけるゲート絶縁層であり、図3(A)における第2の絶縁層が図1(C)における下地絶縁層である。
図3(A)に示すように、窒素が添加されていない酸化物半導体層102bの窒素濃度は、あまり変化せずほぼ一定の値を維持する。窒素が添加された酸化物半導体層102aの窒素濃度は、酸化物半導体層と第1の絶縁層との界面に近づくにつれて高くなる。酸化物半導体層と第1の絶縁層との界面で窒素濃度は、ピークを有する。
また、第1の絶縁層の窒素濃度は、酸化物半導体層との界面で最も高く、酸化物半導体層から遠ざかるにつれて緩やかに低くなり、ある領域で更に低くなる。
窒素濃度は、窒素が添加された酸化物半導体層102aと窒素が添加されていない酸化物半導体層102bとの界面付近で変化する。窒素濃度がこのような濃度勾配を有するのは、結晶性の高低に起因する。プラズマ処理によって窒素が添加された酸化物半導体層102aは、窒素が添加されていない酸化物半導体層102bに比べて結晶性が高い。即ち、窒素が添加された酸化物半導体層102aと、窒素が意図的に添加されていない酸化物半導体層102bとの界面は、結晶性が高い領域と低い領域との界面になるため、当該界面が比較的明確であり、結果的に濃度変化が起こりやすい。
具体的には、第1の絶縁層と酸化物半導体層との界面近傍領域112の窒素濃度は、5×1019/cm以上7原子%未満とする。
また、具体的には、プラズマ処理によって窒素が添加されていない酸化物半導体層102bの窒素濃度は、5×1019/cm未満、好ましくは1×1017/cm以上5×1019/cm未満とする。
酸化物半導体層と第1の絶縁層との界面は、窒素濃度のピークを有するため、最も結晶性が高くなる。その結果、酸化物半導体層と第1の絶縁層との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。従って、酸化物半導体層と第1の絶縁層との界面が非晶質状態である場合と比べて、トランジスタの電気的特性の低下を防ぐことができる。
図3(A)に示す窒素濃度プロファイルを有するトランジスタ111は、第1の絶縁層と酸化物半導体層との界面近傍領域112における窒素濃度が高い。従って、当該界面近傍領域112は、他の領域に比べて結晶性が高くなり、しかもc軸配向を有する。このため、より電気的特性(電界効果移動度やしきい値など)の向上したトランジスタ111を得ることができる。また当該界面近傍領域112は他の領域に比べて均一性も高いため、電気的特性のバラツキの少ないトランジスタ111を得ることができる。
また、基板平面に概略平行で、六角形の格子状の結合を有するa−b面を有し、基板平面に概略垂直なc軸を有している結晶性酸化物半導体膜をチャネル領域に有するトランジスタ111を作製することで、光照射試験前後、またはバイアス−熱ストレス(BT)試験前後においてもトランジスタ111のしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタ111を作製することができる。
(実施の形態2)
本実施の形態では、酸化物半導体層と当該酸化物半導体層の一部と接する絶縁層との界面状態が良好なボトムゲート型トランジスタの作製方法の一例について図2を用いて説明する。
図2(A)に示すように、基板200上にゲート電極層201を形成する。
ゲート電極層201は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅などの金属材料またはその合金材料などを用いて形成する。ゲート電極層201は、スパッタリング法や真空蒸着法で基板200上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。
次いで、ゲート電極層201を覆うゲート絶縁層202を形成する。なお、ゲート絶縁層202に用いる材料として、酸化窒化珪素膜(SiOxNyとも呼ぶ、ただし、x>y>0)がより好適である。ゲート絶縁層202を形成した後、NOまたはNなどのガスを用いたプラズマ処理を行う。プラズマ処理を行うことによってゲート絶縁層202の表面近傍に窒素が添加される。窒素が添加されたゲート絶縁層202aの窒素濃度は、窒素が添加されていないゲート絶縁層202bの窒素濃度に比べて高くなる。
また、ゲート電極層201とゲート絶縁層との間に、ゲート絶縁層に接する材料層として、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、ZnNなど)を用いることが好ましい。これらの膜は5電子ボルト、好ましくは5.5電子ボルト以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むIn−Ga−Zn−O膜を用いる場合、少なくとも酸化物半導体層102より高い窒素濃度のIn−Ga−Zn−O膜、具体的には窒素濃度が7原子%以上のIn−Ga−Zn−O膜を用いる。
なお、残留窒素がゲート絶縁層202の一部もしくは、ゲート絶縁層202全体へ混入した場合、ゲート絶縁層202としての膜質低下を招く場合がある。従って、NOまたはNなどのガスを用いたプラズマ処理と、ゲート絶縁層202の成膜は、マルチチャンバーの成膜装置等を用いて別の成膜室で行ってもよい。
なお、NOまたはNなどのガスを用いたプラズマ処理は、ゲート絶縁層を形成したプラズマCVD装置内で行ってもよいし、その後に形成する酸化物半導体層の成膜を行うスパッタ成膜室内で酸化物半導体層を形成する前に行ってもよい。
次いで、図2(B)に示すようにゲート絶縁層202上に接して酸化物半導体層を形成する。酸化物半導体層は、酸素ガスと希ガスの混合雰囲気、酸素と窒素の混合雰囲気、希ガスのみの雰囲気でのスパッタリング法により成膜する。
次いで、酸化物半導体層を加工して島状の酸化物半導体層203を形成する。酸化物半導体積層の加工は、当該酸化物半導体層上にフォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該酸化物半導体層を選択的にエッチングすることで、形成することができる。
このように、窒素が添加されたゲート絶縁層202aに接して酸化物半導体層203を設けることによって、当該窒素が添加されたゲート絶縁層202aと接する酸化物半導体層203の界面近傍にもまた、結晶性の高い酸化物半導体層207を形成することができる。
酸化物半導体層において、窒素を多く含む領域(結晶性の高い酸化物半導体層207)は、窒素を多く含まない領域に比べてエネルギーギャップが小さく、キャリアを流しやすい。プラズマ処理を行うことによってゲート絶縁層の表面近傍に窒素を添加することで、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくすることができる。
また、結晶性の高い酸化物半導体層207に含まれる結晶は、六方晶のウルツ鉱型結晶構造である。
即ち、窒素が添加されたゲート絶縁層202aと酸化物半導体層203との界面近傍領域212は、他の領域に比べて結晶性が高くなる。更に当該界面近傍領域212は、他の領域に比べて均一性が高くなる。また、ゲート絶縁層202と酸化物半導体層203との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。
次いで酸化物半導体層203上に、導電膜を形成する。導電膜はスパッタリング法や真空蒸着法で形成することができる。導電膜に用いる材料としては、Al、Cu、Cr、Ta、Ti、Mo、Wなどの金属材料、または該金属材料を成分とする合金材料で形成する。また、Al、Cuなどの金属層の下側もしくは上側の一方または双方にCr、Ta、Ti、Mo、Wなどの高融点金属層を積層させた構成としても良い。
次いで、導電膜上に、フォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該導電膜を選択的にエッチングすることで、ソース電極層204またはドレイン電極層205を形成することができる。なお、エッチングの際、酸化物半導体層203の一部が、削られてもよい。
ソース電極層204またはドレイン電極層205を形成した後、減圧下で加熱処理を行う。減圧下での加熱処理を行うことによって、酸化物半導体層203に含まれる過剰な水素(水や水酸基を含む)を除去することができる。減圧下での加熱処理を行った後、酸素プラズマ処理を行う。酸素プラズマ処理を行うことによって露出した酸化物半導体層203の表面近傍に酸素が添加される。酸素が添加された酸化物半導体層203aの酸素濃度は、酸素が添加されていない酸化物半導体層203bの酸素濃度に比べて高くなる。
図2(C)に示すように、酸素プラズマ処理を行った後、スパッタリング法により、ソース電極層204またはドレイン電極層205を覆い、且つ酸化物半導体層203の一部に接する保護絶縁層206を形成する。加熱により酸素の一部が放出する保護絶縁層206は、スパッタリング法を用いることで形成しやすいため好ましい。加熱により酸素の一部が放出する保護絶縁層206をスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を6%以上100%以下にすることが好ましい。
保護絶縁層206としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化アルミニウムガリウム、及び酸化ガリウムのいずれか一層もしくは積層を用いることができる。
なお、保護絶縁層206の膜厚は、50nm以上、好ましくは200nm以上500nm以下とする。保護絶縁層206を厚くすることで、保護絶縁層206からの酸素放出量を増加させることができると共に、その増加によって保護絶縁層206と酸化物半導体層203との界面における欠陥を低減することが可能である。
保護絶縁層206の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下(窒素雰囲気、酸素雰囲気、乾燥空気雰囲気(例えば、水分については露点−40℃以下、好ましくは露点−60℃以下)など)で加熱処理(温度範囲150℃以上650℃以下、好ましくは200℃以上500℃以下)を行ってもよい。
以上の工程で酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面状態が良好なボトムゲート型トランジスタ211を作製することができる。
次に、図3(B)に示す、窒素濃度プロファイルを用いて、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の窒素濃度の状態について、詳細に説明する。また図3(C)に示す、酸素濃度プロファイルを用いて、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の酸素濃度の状態について、詳細に説明する。図3(B)及び図3(C)は図2(C)において鎖線で切断した場合における膜厚方向における窒素濃度プロファイル及び酸素濃度プロファイルを示す模式図である。図3(B)及び図3(C)における第1の絶縁層が図2(C)におけるゲート絶縁層であり、図3(B)及び図3(C)における第2の絶縁層が図2(C)における保護絶縁層である。ただし、図3(B)及び図3(C)において窒素濃度と酸素濃度はそれぞれ異なる濃度であり、図3(B)の窒素濃度プロファイルと図3(C)の酸素濃度プロファイルは、それぞれの相対関係を示している模式図であり、どちらの濃度が高い、若しくは低い等を示しているものではない。プロファイルが比較できるように、図3(C)には図3(B)の窒素濃度プロファイルが示されている。
図3(B)に示すように、窒素が添加されたゲート絶縁層202aの窒素濃度は高くなり、第1の絶縁層と酸化物半導体層との界面に近づくにつれて緩やかに高くなる。第1の絶縁層と酸化物半導体層との界面で窒素濃度は、ピークを有する。
また、結晶性の高い酸化物半導体層207の窒素濃度は、第1の絶縁層側との界面で最も高く、第1の絶縁層から遠ざかるにつれて緩やかに低くなり、ある領域で更に低くなる。結晶性の高い酸化物半導体層207以外の酸化物半導体層の窒素濃度は、あまり変化せずほぼ一定の値を維持する。
窒素が添加されたゲート絶縁層202aに接して酸化物半導体層203が設けられることによって、窒素が添加されたゲート絶縁層202aと酸化物半導体層203との界面近傍領域212は、他の領域に比べて結晶性が高くなる。従って、結晶性が高い領域と低い領域との界面が比較的明確であり、濃度変化が起こりやすい。
具体的には、第1の絶縁層と酸化物半導体層との界面近傍領域212の窒素濃度は、5×1019/cm以上7原子%未満とする。
また、具体的には、結晶性の高い酸化物半導体層207以外の酸化物半導体層の窒素濃度は、1×1017/cm以上5×1019/cm未満とする。
図3(C)に示すように、酸化物半導体層の酸素濃度は、第2の絶縁層に近づくにつれて緩やかに高くなり、酸化物半導体層と、第2の絶縁層との界面で酸素濃度は、ピークを有する。
また、第2の絶縁層の酸素濃度は、酸化物半導体層側の領域で最も高く、酸化物半導体層から遠ざかるにつれて緩やかに低くなる。
酸化物半導体層の酸素濃度は、緩やかに変化する。このように酸素濃度が緩やかな濃度勾配を有するのは、酸素が添加された酸化物半導体層203aと、酸素が添加されていない酸化物半導体層203bとの界面が曖昧であることに起因する。
酸化物半導体層と第1の絶縁層との界面は、窒素濃度のピークを有するため、最も結晶性が高くなる。その結果、酸化物半導体層と第1の絶縁層との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。従って、酸化物半導体層と第1の絶縁層との界面が非晶質状態である場合と比べて、トランジスタの電気的特性の低下を防ぐことができる。
図3(B)に示す窒素濃度プロファイルを有するトランジスタ211は、第1の絶縁層と酸化物半導体層との界面近傍領域212における窒素濃度が高い。従って、当該界面近傍領域212は、他の領域に比べて結晶性が高くなり、しかもc軸配向を有する。このため、より電気的特性(電界効果移動度やしきい値など)の向上したトランジスタ211を得ることができる。また当該界面近傍領域212は他の領域に比べて均一性も高いため、電気的特性のバラツキの少ないトランジスタ211を得ることができる。
また、基板平面に概略平行で、六角形の格子状の結合を有するa−b面を有し、基板平面に概略垂直なc軸を有している結晶性酸化物半導体膜をチャネル領域に有するトランジスタ211を作製することで、光照射試験前後、またはバイアス−熱ストレス(BT)試験前後においてもトランジスタ211のしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタ211を作製することができる。
なお、図4に示すように、酸化物半導体層203を形成する際、成膜条件を複数回変更することによって、酸化物半導体層203を積層して形成してもよい。窒素濃度の高い酸化物半導体層203dを形成し、当該窒素濃度の高い酸化物半導体層203d上に接して、酸化物半導体層203cを形成してもよい。
この場合、例えば、窒素濃度の高い酸化物半導体層203dは、窒素ガスのみを用いたスパッタリング法により厚さ1nm以上10nm以下で成膜し、酸化物半導体層203cは、酸素ガスと希ガスの混合雰囲気、酸素と窒素の混合雰囲気、希ガスのみの雰囲気でのスパッタリング法により成膜してもよい。成膜室に導入するガスの種類を切り換えることで窒素濃度の高い酸化物半導体層203d、酸化物半導体層203cをそれぞれ形成することができるため、窒素濃度や酸素濃度を制御しやすく量産性に優れる。
酸化物半導体層において、窒素を多く含む領域(窒素濃度の高い酸化物半導体層203d)は、窒素を多く含まない領域(酸化物半導体層203c)に比べてエネルギーギャップが小さく、キャリアを流しやすい。成膜室に導入するガスの種類を切り換えて酸化物半導体層を積層して形成することで、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくすることができる。
また、窒素濃度の高い酸化物半導体層203dに含まれる結晶は、六方晶のウルツ鉱型結晶構造であり、酸化物半導体層203cに含まれる結晶は、六方晶の非ウルツ鉱型結晶構造である。ウルツ鉱型結晶構造と非ウルツ鉱型結晶構造はともに六方晶であるので、c軸方向からは六角形の格子像を確認できる。
図4(A)に示すように、窒素が添加されたゲート絶縁層202a上に接して、窒素濃度の高い酸化物半導体層203dを形成した場合は、図2に示すように、窒素が添加されたゲート絶縁層202a上に接して、酸化物半導体層203を形成した場合に比べて、界面近傍領域214の結晶性の制御がより容易になる。
窒素濃度の高い酸化物半導体層203dを形成する際、成膜時に導入する窒素ガス流量等を制御することで、結晶性の高低の制御や、結晶構造、及び結晶構造に付随するあらゆるパラメータを変化させることが可能になる。
例えば、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の窒素濃度の状態は、図4(B)に示す、窒素濃度プロファイルを用いて説明できる。図4(B)は図4(A)において鎖線で切断した場合における膜厚方向における窒素濃度プロファイルを示す模式図である。図4(B)における第1の絶縁層が図4(A)におけるゲート絶縁層であり、図4(B)における第2の絶縁層が図4(A)における保護絶縁層である。
図4(B)に示すように、酸化物半導体層203cの窒素濃度は、あまり変化せずほぼ一定の値を維持する。
界面近傍領域214の窒素濃度は、段階的に高くなる。具体的には、当該界面近傍領域214の窒素濃度は、第1の絶縁層に近づくにつれて2段階に分かれて高くなる。窒素濃度が最初に高くなるのは、酸化物半導体層203cと窒素濃度の高い酸化物半導体層203dの界面である。一度高くなった窒素濃度はあまり変化せずほぼ一定の値を維持する。また、窒素濃度の高い酸化物半導体層203dが、窒素が添加されたゲート絶縁層202aと接するため、窒素濃度の高い酸化物半導体層203d領域には、結晶化の進行の度合いが異なる領域が形成される。従って、窒素濃度が次に高くなるのは、窒素濃度の高い酸化物半導体層203dにおいて、結晶化の進行の度合いが異なる領域が接する界面である。
窒素濃度の高い酸化物半導体層203dにおいて、結晶化の進行の度合いが異なるのは、窒素濃度の高い酸化物半導体層203dが、窒素が添加されていないゲート絶縁層202bではなく、窒素が添加されたゲート絶縁層202aと接するためである。窒素が添加されたゲート絶縁層202a上に接して窒素濃度の高い酸化物半導体層203dが形成されることで、窒素濃度の高い酸化物半導体層203dにおける結晶化の進行の度合いに差が生じる。
図3(B)における酸化物半導体層と第1の絶縁層との界面に比べて、図4(B)における酸化物半導体層と第1の絶縁層との界面には窒素が多く含まれており、結晶化が進行しやすい。
酸化物半導体層と第1の絶縁層との界面は、窒素濃度のピークを有するため、最も結晶性が高くなる。また当該窒素濃度のピーク値は、図3(B)における窒素濃度のピーク値よりも高くなる。その結果、酸化物半導体層と第1の絶縁層との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。従って、酸化物半導体層と第1の絶縁層との界面が非晶質状態である場合と比べて、トランジスタの電気的特性の低下を防ぐことができる。
また、図4(B)に示す窒素濃度プロファイルを有するトランジスタ213は、第1の絶縁層と酸化物半導体層との界面近傍領域214における窒素濃度が高く、第1の絶縁層と酸化物半導体層との界面における窒素濃度は更に高い。従って、当該界面近傍領域214は、他の領域に比べて結晶性が高くなる。界面近傍領域214は、基板平面に概略平行で、六角形の格子状の結合を有するa−b面を有し、基板平面に概略垂直なc軸を有している。このため、より電気的特性(電界効果移動度やしきい値など)の向上したトランジスタ213を得ることができる。また当該界面近傍領域214は他の領域に比べて均一性も高いため、電気的特性のバラツキの少ないトランジスタ213を得ることができる。
また、基板平面に概略平行で、六角形の格子状の結合を有するa−b面を有し、基板平面に概略垂直なc軸を有している結晶性酸化物半導体膜をチャネル領域に有するトランジスタ213を作製することで、光照射試験前後、またはバイアス−熱ストレス(BT)試験前後においてもトランジスタ213のしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタ213を作製することができる。
(実施の形態3)
本実施の形態では、酸化物半導体層と当該酸化物半導体層の一部と接する絶縁層との界面状態が良好なボトムゲート型トランジスタの作製方法の一例について図8を用いて説明する。
図8(A)に示すように、基板300上にゲート電極層301を形成する。
ゲート電極層301は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅などの金属材料またはその合金材料などを用いて形成する。ゲート電極層301は、スパッタリング法や真空蒸着法で基板300上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。
次いで、ゲート電極層301を覆うゲート絶縁層302を形成する。なお、ゲート絶縁層302に用いる材料として、酸化窒化珪素膜(SiOxNyとも呼ぶ、ただし、x>y>0)がより好適である。ゲート絶縁層302を形成した後、NOまたはNなどのガスを用いたプラズマ処理を行う。プラズマ処理を行うことによってゲート絶縁層302の表面近傍に窒素が添加される。窒素が添加されたゲート絶縁層302aの窒素濃度は、窒素が添加されていないゲート絶縁層302bの窒素濃度に比べて高くなる。
なお、残留窒素がゲート絶縁層302の一部もしくは、ゲート絶縁層302全体へ混入した場合、ゲート絶縁層302としての膜質低下を招く場合がある。従って、NOまたはNなどのガスを用いたプラズマ処理と、ゲート絶縁層302の成膜は、マルチチャンバーの成膜装置等を用いて別の成膜室で行ってもよい。
なお、NOまたはNなどのガスを用いたプラズマ処理は、ゲート絶縁層を形成したプラズマCVD装置内で行ってもよいし、その後に形成する酸化物半導体層の成膜を行うスパッタ成膜室内で酸化物半導体層を形成する前に行ってもよい。
次いで、図8(B)に示すようにゲート絶縁層302上に接して酸化物半導体層を形成する。なお、酸化物半導体層303を形成する際、成膜室に導入するガスの種類を切り換えることで窒素濃度の高い酸化物半導体層303d、酸化物半導体層303cをそれぞれ形成する。最初に、成膜室に窒素ガスのみを導入し、途中から成膜室に導入するガスの種類を切り換えて、酸素ガスと希ガスの混合雰囲気、酸素と窒素の混合雰囲気、希ガスのみの雰囲気でのスパッタリング法により成膜をする。
なお、酸化物半導体層の形成時に、スパッタリング装置の処理室の圧力を、0.7Pa未満好ましくは0.1〜0.5Paとすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。
また、酸化物半導体層の形成時に、スパッタリング装置の処理室に導入するガス、例えば窒素ガスや、酸素ガスや、アルゴンガスなどは全て加熱した状態で導入して、成膜を行う。加熱をしながら成膜を行うことで、ゲート絶縁層302に接する領域から徐々に結晶化を進行させることができる。従ってスパッタリング成膜を一回行うだけで、結果的には、窒素濃度の高い酸化物半導体層303dと酸化物半導体層303cの積層状態を形成することができる。
次いで、酸化物半導体層を加工して島状の酸化物半導体層303を形成する。酸化物半導体積層の加工は、当該酸化物半導体層上にフォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該酸化物半導体層を選択的にエッチングすることで、形成することができる。
酸化物半導体層において、窒素を多く含む領域(窒素濃度の高い酸化物半導体層303d)は、窒素を多く含まない領域(酸化物半導体層303c)に比べてエネルギーギャップが小さく、キャリアを流しやすい。成膜室に導入するガスの種類を切り換えて、加熱をしながら成膜を行って、窒素濃度の高い酸化物半導体層303d及び酸化物半導体層303cを形成することで、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくすることができる。
窒素濃度の高い酸化物半導体層303dを形成する際、成膜時に導入する窒素ガス流量等を制御することで、結晶性の高低の制御や、結晶構造、及び結晶構造に付随するあらゆるパラメータを変化させることが可能になる。
また、窒素濃度の高い酸化物半導体層303dに含まれる結晶は、六方晶のウルツ鉱型結晶構造であり、酸化物半導体層303cに含まれる結晶は、六方晶の非ウルツ鉱型結晶構造である。ウルツ鉱型結晶構造と非ウルツ鉱型結晶構造はともに六方晶であるので、c軸方向からは六角形の格子像を確認できる。
即ち、窒素が添加されたゲート絶縁層302aと酸化物半導体層303との界面近傍領域314は、他の領域に比べて結晶性が高くなる。更に当該界面近傍領域314は、他の領域に比べて均一性が高くなる。また、ゲート絶縁層302と酸化物半導体層303との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。
次いで酸化物半導体層303上に、導電膜を形成する。導電膜はスパッタリング法や真空蒸着法で形成することができる。導電膜に用いる材料としては、Al、Cu、Cr、Ta、Ti、Mo、Wなどの金属材料、または該金属材料を成分とする合金材料で形成する。また、Al、Cuなどの金属層の下側もしくは上側の一方または双方にCr、Ta、Ti、Mo、Wなどの高融点金属層を積層させた構成としても良い。
次いで、導電膜上に、フォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該導電膜を選択的にエッチングすることで、ソース電極層304またはドレイン電極層305を形成することができる。なお、エッチングの際、酸化物半導体層303の一部が、削られてもよい。
ソース電極層304またはドレイン電極層305を形成した後、減圧下で加熱処理を行う。減圧下での加熱処理を行うことによって、酸化物半導体層303に含まれる過剰な水素(水や水酸基を含む)を除去することができる。減圧下での加熱処理を行った後、酸素プラズマ処理を行う。酸素プラズマ処理を行うことによって露出した酸化物半導体層303の表面近傍に酸素が添加される。酸素が添加された酸化物半導体層303aの酸素濃度は、酸素が添加されていない酸化物半導体層303cの酸素濃度に比べて高くなる。
図8(C)に示すように、酸素プラズマ処理を行った後、スパッタリング法により、ソース電極層304またはドレイン電極層305を覆い、且つ酸化物半導体層303の一部に接する保護絶縁層306を形成する。加熱により酸素の一部が放出する保護絶縁層306は、スパッタリング法を用いることで形成しやすいため好ましい。加熱により酸素の一部が放出する保護絶縁層306をスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を6%以上100%以下にすることが好ましい。
保護絶縁層306としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化アルミニウムガリウム、及び酸化ガリウムのいずれか一以上との積層構造を用いることができる。
なお、保護絶縁層306の膜厚は、50nm以上、好ましくは200nm以上500nm以下とする。保護絶縁層306を厚くすることで、保護絶縁層306からの酸素放出量を増加させることができると共に、その増加によって保護絶縁層306と酸化物半導体層303との界面における欠陥を低減することが可能である。
保護絶縁層306の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下(窒素雰囲気、酸素雰囲気、乾燥空気雰囲気(例えば、水分については露点−40℃以下、好ましくは露点−60℃以下)など)で加熱処理(温度範囲150℃以上650℃以下、好ましくは200℃以上500℃以下)を行ってもよい。
以上の工程で酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面状態が良好なボトムゲート型トランジスタ313を作製することができる。
次に、図9に示す、窒素濃度プロファイルを用いて、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の窒素濃度の状態について、詳細に説明する。図9は図8(C)において鎖線で切断した場合における膜厚方向における窒素濃度プロファイル及び酸素濃度プロファイルを示す模式図である。図9における第1の絶縁層が図8(C)におけるゲート絶縁層であり、図8(C)における第2の絶縁層が図2における保護絶縁層である。
図9に示すように、酸化物半導体層303cの窒素濃度は、あまり変化せずほぼ一定の値を維持する。
界面近傍領域314の窒素濃度は、段階的に高くなる。具体的には、当該界面近傍領域314の窒素濃度は、第1の絶縁層に近づくにつれて2段階に分かれて高くなる。窒素濃度が最初に高くなるのは、酸化物半導体層303cと窒素濃度の高い酸化物半導体層303dの界面である。一度高くなった窒素濃度はあまり変化せずほぼ一定の値を維持する。また、窒素濃度の高い酸化物半導体層303dが、窒素が添加されたゲート絶縁層302aと接するため、窒素濃度の高い酸化物半導体層303d領域には、結晶化の進行の度合いが異なる領域が形成される。従って、窒素濃度が次に高くなるのは、窒素濃度の高い酸化物半導体層303dにおいて、結晶化の進行の度合いが異なる領域が接する界面である。
窒素濃度の高い酸化物半導体層303dにおいて、結晶化の進行の度合いが異なるのは、窒素濃度の高い酸化物半導体層303dが、窒素が添加されていないゲート絶縁層302bではなく、窒素が添加されたゲート絶縁層302aと接するためである。窒素が添加されたゲート絶縁層302a上に接して窒素濃度の高い酸化物半導体層303dが形成されることで、窒素濃度の高い酸化物半導体層303dにおける結晶化の進行の度合いに差が生じる。
図3(B)における酸化物半導体層と第1の絶縁層との界面に比べて、図9における酸化物半導体層と第1の絶縁層との界面には窒素が多く含まれており、結晶化が進行する。
酸化物半導体層と第1の絶縁層との界面は、窒素濃度のピークを有するため、最も結晶性が高くなる。また当該窒素濃度のピーク値は、図3(B)における窒素濃度のピーク値よりも高くなる。その結果、酸化物半導体層と第1の絶縁層との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。従って、酸化物半導体層と第1の絶縁層との界面が非晶質状態である場合と比べて、トランジスタの電気的特性の低下を防ぐことができる。
また、図9に示す窒素濃度プロファイルを有するトランジスタ313は、第1の絶縁層と酸化物半導体層との界面近傍領域314における窒素濃度が高く、第1の絶縁層と酸化物半導体層との界面における窒素濃度は更に高い。従って、当該界面近傍領域314は、他の領域に比べて結晶性が高くなり、しかもc軸配向を有する。このため、より電気的特性(電界効果移動度やしきい値など)の向上したトランジスタ313を得ることができる。また当該界面近傍領域314は他の領域に比べて均一性も高いため、電気的特性のバラツキの少ないトランジスタ313を得ることができる。
また、基板平面に概略平行で、六角形の格子状の結合を有するa−b面を有し、基板平面に概略垂直なc軸を有している結晶性酸化物半導体膜をチャネル領域に有するトランジスタ313を作製することで、光照射試験前後、またはバイアス−熱ストレス(BT)試験前後においてもトランジスタ313のしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタ313を作製することができる。
(実施の形態4)
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを有する表示装置を作製する例について以下に説明する。
画素部に配置するトランジスタは、実施の形態1または実施の形態2または実施の形態3に従って形成する。また、実施の形態1または実施の形態2または実施の形態3に示すトランジスタはnチャネル型トランジスタであるため、駆動回路のうち、nチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図5(A)に示す。表示装置の基板5300上には、画素部5301、第1の走査線駆動回路5302、第2の走査線駆動回路5303、信号線駆動回路5304を有する。画素部5301には、複数の信号線が信号線駆動回路5304から延伸して配置され、複数の走査線が第1の走査線駆動回路5302、及び第2の走査線駆動回路5303から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板5300はFPC(Flexible Printed Circuit)等の接続部を介して、タイミング制御回路(コントローラ、制御ICともいう)に接続されている。
図5(A)では、第1の走査線駆動回路5302、第2の走査線駆動回路5303、信号線駆動回路5304は、画素部5301と同じ基板5300上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板5300外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板5300上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素部の回路構成の一例を図5(B)に示す。ここでは、VA方式の液晶表示パネルの画素構造を示す。
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
トランジスタ628のゲート配線602と、トランジスタ629のゲート配線603には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層616は、トランジスタ628とトランジスタ629で共通に用いられている。トランジスタ628とトランジスタ629は実施の形態1または実施の形態2または実施の形態3のトランジスタを適宜用いることができる。
第1の画素電極層と第2の画素電極層の形状は異なっており、スリットによって分離されている。V字型に広がる第1の画素電極層の外側を囲むように第2の画素電極層が形成されている。第1の画素電極層と第2の画素電極層に印加する電圧のタイミングを、トランジスタ628及びトランジスタ629により異ならせることで、液晶の配向を制御している。トランジスタ628はゲート配線602と接続し、トランジスタ629はゲート配線603と接続している。ゲート配線602とゲート配線603は異なるゲート信号を与えることで、トランジスタ628とトランジスタ629の動作タイミングを異ならせることができる。
また、容量配線690が設けられ、ゲート絶縁層を誘電体とし、第1の画素電極層または第2の画素電極層と電気的に接続する容量電極と保持容量を形成する。
第1の画素電極層と液晶層と対向電極層が重なり合うことで、第1の液晶素子651が形成されている。また、第2の画素電極層と液晶層と対向電極層が重なり合うことで、第2の液晶素子652が形成されている。また、一画素に第1の液晶素子651と第2の液晶素子652が設けられたマルチドメイン構造である。
なお、図5(B)に示す画素構成は、これに限定されない。例えば、図5(B)に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
また、本実施の形態では、VA方式の液晶表示パネルの例を示したが特に限定されず、様々な方式の液晶表示装置に応用することができる。例えば、視野角特性を改善する方法として、基板主表面に対して水平方向の電界を液晶層に印加する横電界方式(IPS方式とも呼ぶ)に応用することができる。
例えば、IPS方式の液晶表示パネルとして、配向膜を用いないブルー相を示す液晶相を用いることが好ましい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶素子の液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED(発光ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成している各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術(例えばフィールドシーケンシャル方式など)もある。面光源として、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。面光源として、異なる色を呈する3種類以上の光源(例えば、R(赤)、G(緑)、B(青))を用いる場合は、カラーフィルタを用いなくともカラー表示が行える。また、面光源として、白色発光のLEDを用いる場合は、カラーフィルタを設けてカラー表示を行う。独立して複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLEDの発光タイミングを同期させることもできる。LEDを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
また、画素部の回路構成の一例を図5(C)に示す。ここでは、有機EL素子を用いた表示パネルの画素構造を示す。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図5(C)は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。
画素6400は、スイッチング用トランジスタ6401、駆動用トランジスタ6402、発光素子6404及び容量素子6403を有している。スイッチング用トランジスタ6401は、ゲート電極層が走査線6406に接続され、第1電極(ソース電極層及びドレイン電極層の一方)が信号線6405に接続され、第2電極(ソース電極層及びドレイン電極層の他方)が駆動用トランジスタ6402のゲート電極層に接続されている。駆動用トランジスタ6402は、ゲート電極層が容量素子6403を介して電源線6407に接続され、第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極(画素電極)に接続されている。発光素子6404の第2電極は共通電極6408に相当する。共通電極6408は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子6404の第2電極(共通電極6408)には低電源電位が設定されている。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略することも可能である。駆動用トランジスタ6402のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ6402のゲート電極層には、駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ6402は線形領域で動作させる。駆動用トランジスタ6402は線形領域で動作させるため、電源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲート電極層にかける。なお、信号線6405には、(電源線電圧+駆動用トランジスタ6402のVth)以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図5(C)と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲート電極層に発光素子6404の順方向電圧+駆動用トランジスタ6402のVth以上の電圧をかける。発光素子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するようなビデオ信号を入力することで、発光素子6404に電流を流すことができる。駆動用トランジスタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジスタ6402のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図5(C)に示す画素構成は、これに限定されない。例えば、図5(C)に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
次に、発光素子の構成について、図6を用いて説明する。ここでは、発光素子駆動用トランジスタがnチャネル型の場合を例に挙げて、画素の断面構造について説明する。図6(A)、図6(B)、及び図6(C)の半導体装置に用いられる発光素子駆動用トランジスタ7001、7011、7021は、実施の形態1または実施の形態2または実施の形態3に示すトランジスタと同様に作製でき、ゲート絶縁層と酸化物半導体層との界面に高濃度の窒素を含むトランジスタである。
発光素子の第1の電極または第2の電極の少なくとも一方は可視光を透過する導電膜を用いて形成し、発光素子から発光を取り出す。発光を取り出す方向に着目した構造としては、発光素子とトランジスタが形成された基板を介することなく、基板上の当該発光素子が形成された側から発光を取り出す上面射出構造、発光素子が形成された基板を介し、当該発光素子が形成されていない側から発光を取り出す下面射出構造、並びに基板上の発光素子が形成された側及び発光素子が形成されていない側から発光を取り出す両面射出構造がある。そして、図5(C)に示す画素構成はどの射出構造の発光素子にも適用することができる。
下面射出構造の発光素子について図6(A)を用いて説明する。下面射出構造の発光素子は、図6(A)に矢印で示す方向に光を発する。
また、図6(A)において、発光素子駆動用トランジスタ7011は実施の形態2に示すトランジスタ211を用いる例を示しているが、特に限定されない。
図6(A)では、発光素子駆動用トランジスタ7011のソース電極またはドレイン電極と電気的に接続された透光性を有する第1の電極7017上に、EL層7014、第2の電極7015、遮蔽膜7016が順に積層されている。
第1の電極7017は可視光を透過する導電膜を用いる。可視光を透過する導電膜としては、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOとする。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などを挙げることができる。また、光を透過する程度(好ましくは、5nm〜30nm程度)の金属薄膜を用いることもできる。例えば20nmの膜厚を有するアルミニウム膜を他の透光性を有する導電膜に積層して用いることができる。
第2の電極7015はEL層7014が発する光を効率よく反射する材料が好ましい。なぜなら光の取り出し効率を向上できるためである。なお、第2の電極7015を積層構造としてもよい。例えば、EL層7014に接する側に可視光を透過する導電膜を用い、他方に光を遮光する膜として遮蔽膜7016を積層して用いることもできる。光を遮光する膜としては、EL層が発する光を効率よく反射する金属膜等が好ましいが、例えば黒の顔料を添加した樹脂等を用いることもできる。
なお、第1の電極7017、又は第2の電極7015のいずれか一方は陽極として機能し、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好ましく、陰極として機能する電極には仕事関数の小さな物質が好ましい。
仕事関数が大きい材料としては、例えば、ZrN、Ti、W、Ni、Pt、Cr等や、ITO、IZO(登録商標)などを用いることができる。仕事関数が小さい材料としては、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、およびこれらを含む合金(Mg:Ag、Al:Liなど)の他、YbやEr等の希土類金属等を用いることができる。
なお、消費電力を比較する場合、第1の電極7017を陰極として機能させ、第2の電極7015を陽極として機能させるほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくできるため好ましい。
EL層7014は、少なくとも発光層を含めば良く、単数の層で構成されていても、複数の層が積層された構成でもよい。複数の層で積層された構成としては、陽極側から正孔注入層、正孔輸送層、発光層、電子輸送層、並びに電子注入層、陰極が積層された構成を例に挙げることができる。なお、発光層を除くこれらの層はEL層7014中に必ずしも全て設ける必要はない。また、これらの層は重複して設けることもできる。具体的には、EL層7014中に複数の発光層を重ねて設けてもよく、電子注入層に重ねて正孔注入層を設けてもよい。また、中間層として電荷発生層の他、電子リレー層など他の構成を適宜加えることができる。
また、発光素子7012は第1の電極7017の端部を覆う隔壁7019を備える。隔壁7019は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜の他、無機絶縁膜または有機ポリシロキサン膜を適用できる。特に、隔壁7019の側面が連続した曲率を持って形成される傾斜面となるように、感光性の樹脂材料を用いて形成することが好ましい。隔壁7019に感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。また、隔壁を無機絶縁膜で形成することもできる。無機絶縁膜を隔壁に用いることで、隔壁に含まれる水分量を低減できる。
なお、カラーフィルタ層7033が発光素子7012と基板7010の間に設けられている(図6(A)参照)。発光素子7012に白色に発光する構成を適用することにより、発光素子7012が発する光はカラーフィルタ層7033を通過し、第2のゲート絶縁層7031、第1のゲート絶縁層7030、及び基板7010を通過して、射出される。
複数の種類のカラーフィルタ層7033を形成してもよく、例えば画素毎に赤色のカラーフィルタ層、青色のカラーフィルタ層、緑色のカラーフィルタ層などを設けることができる。なお、カラーフィルタ層7033はインクジェット法などの液滴吐出法や、印刷法、またはフォトリソグラフィ技術を用いたエッチング法などでそれぞれ形成する。
また、カラーフィルタ層7033はオーバーコート層7034で覆われ、さらに保護絶縁層7035によって覆う。なお、図6(A)ではオーバーコート層7034は薄い膜厚で図示したが、オーバーコート層7034は、アクリル樹脂などの樹脂材料を用い、カラーフィルタ層7033に起因する凹凸を平坦化する機能を有している。
また、第2のゲート絶縁層7031、絶縁層7032、カラーフィルタ層7033、オーバーコート層7034、及び保護絶縁層7035に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁7019と重なる位置に配置する。
次に、両面射出構造の発光素子について、図6(B)を用いて説明する。両面射出構造の発光素子は、図6(B)に矢印で示す方向に光を発する。
図6(B)において、発光素子駆動用トランジスタ7021は実施の形態2に示すnチャネル型のトランジスタ211を用いる例を示しているが、特に限定されない。
図6(B)では、発光素子駆動用トランジスタ7021のソース電極またはドレイン電極と電気的に接続された透光性を有する第1の電極7027上に、EL層7024、第2の電極7025が順に積層されている。
第1の電極7027、及び第2の電極7025は可視光を透過する導電膜を用いる。可視光を透過する導電膜としては、図6(A)の第1の電極7017に用いることができる材料を適用することができる。よって、詳細な説明は第1の電極7017の説明を援用する。
なお、第1の電極7027、又は第2の電極7025のいずれか一方は陽極として機能し、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好ましく、陰極として機能する電極には仕事関数の小さな物質が好ましい。
EL層7024は単数の層で構成されていても、複数の層が積層された構成でもよい。EL層7024としては、図6(A)のEL層7014に用いることができる構成、及び材料を適用することができる。よって、詳細な説明はEL層7014の説明を援用する。
また、発光素子7022は第1の電極7027の端部を覆う隔壁7029を備える。隔壁7029は、図6(A)の隔壁7019に用いることができる構成、及び材料を適用することができる。よって、詳細な説明は隔壁7019の説明を援用する。
また、図6(B)に示した素子構造の場合、発光素子7022から発せられる光は、矢印で示すように第2の電極7025側と第1の電極7027側の両方に射出し、第1の電極7027側に発せられる一方の光は、第2のゲート絶縁層7041、絶縁層7042、第1のゲート絶縁層7040、及び基板7020を通過して射出させる。
また、図6(B)の構造においては、フルカラー表示を行う場合、例えば発光素子7022として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光素子を青色発光素子とする。また、3種類の発光素子だけでなく白色素子を加えた4種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
次に、上面射出構造の発光素子について、図6(C)を用いて説明する。上面射出構造の発光素子は、図6(C)に矢印で示す方向に光を発する。
図6(C)において、発光素子駆動用トランジスタ7001は実施の形態2に示すnチャネル型のトランジスタ211を用いる例を示しているが、特に限定されない。
図6(C)では、発光素子駆動用トランジスタ7001のソース電極またはドレイン電極と電気的に接続された第1の電極7003上に、EL層7004、第2の電極7005が順に積層されている。
第1の電極7003はEL層7004が発する光を効率よく反射する材料が好ましい。なぜなら光の取り出し効率を向上できるためである。なお、第1の電極7003を積層構造としてもよい。例えば、EL層7004に接する側に可視光を透過する導電膜を用い、他方に光を遮光する膜を積層して用いることもできる。光を遮光する膜としては、EL層が発する光を効率よく反射する金属膜等が好ましいが、例えば黒の顔料を添加した樹脂等を用いることもできる。
第2の電極7005は可視光を透過する導電膜を用いる。可視光を透過する導電膜としては、図6(A)の第1の電極7017に用いることができる材料を適用することができる。よって、詳細な説明は第1の電極7017の説明を援用する。
なお、第1の電極7003、又は第2の電極7005のいずれか一方は陽極として機能し、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好ましく、陰極として機能する電極には仕事関数の小さな物質が好ましい。
EL層7004は単数の層で構成されていても、複数の層が積層された構成でもよい。EL層7004としては、図6(A)のEL層7014に用いることができる構成、及び材料を適用することができる。よって、詳細な説明はEL層7014の説明を援用する。
また、発光素子7002は第1の電極7003の端部を覆う隔壁7009を備える。隔壁7009は、図6(A)の隔壁7019に用いることができる構成、及び材料を適用することができる。よって、詳細な説明は隔壁7019の説明を援用する。
また、図6(C)において、発光素子駆動用トランジスタ7001のソース電極またはドレイン電極は、保護絶縁層7052及び絶縁層7055に設けられたコンタクトホールを介して第1の電極7003と電気的に接続する。平坦化絶縁層7053は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層7053を形成してもよい。平坦化絶縁層7053の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)等を用いることができる。
また、図6(C)の構造においては、フルカラー表示を行う場合、例えば発光素子7002として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光素子を青色発光素子とする。また、3種類の発光素子だけでなく白色素子を加えた4種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図6(C)の構造においては、配置する複数の発光素子を全て白色発光素子として、発光素子7002上方にカラーフィルタなどを有する封止基板を配置する構成とし、フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成してもよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、発光素子の駆動を制御するトランジスタ(発光素子駆動用トランジスタ)と発光素子とが電気的に接続されている例を示したが、発光素子駆動用トランジスタと発光素子との間に電流制御用トランジスタが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図6に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
(実施の形態5)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
図7(A)は、携帯型の情報端末であり、本体3001、筐体3002、表示部3003a、3003bなどによって構成されている。表示部3003bはタッチ入力機能を有するパネルとなっており、表示部3003bに表示されるキーボードボタン3004を触れることで画面操作や、文字入力を行うことができる。勿論、表示部3003aをタッチ入力機能を有するパネルとして構成してもよい。実施の形態1で示したトランジスタ111をスイッチング素子として用い、実施の形態4に示す液晶パネルや有機発光パネルを作製して表示部3003a、3003bに適用することにより、携帯型の情報端末とすることができる。
図7(A)は、様々な情報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子など)、記録媒体挿入部などを備える構成としてもよい。
また、図7(A)に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
また、図7(A)に示す携帯型の情報端末は、2つの表示部3003a、3003bのうち、一方を取り外すことができ、取り外した場合の図を図7(B)に示している。表示部3003aもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、片手で筐体3002をもってもう片方の手で操作することができ、便利である。
さらに、図7(B)に示す筐体3002にアンテナやマイク機能や無線機能を持たせ、携帯電話機として用いてもよい。
図7(C)は、携帯電話機の一例を示している。図7(C)に示す携帯電話機5005は、筐体に組み込まれた表示部5001の他、ヒンジ5002に取り付けられた表示パネル5003、操作ボタン5004、スピーカ、マイクなどを備えている。
図7(C)に示す携帯電話機5005は、表示パネル5003がスライドして、表示部5001と重なるようになっており、透光性を有するカバーとしても機能する。表示パネル5003は、実施の形態4の図6(B)に示した、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を用いた表示パネルである。
また、両面射出構造の発光素子を用いた表示パネル5003であるため、表示部5001と重ねた状態でも表示を行うことができ、使用者はどちらも表示し、どちらの表示も視認することもできる。表示パネル5003は透光性を有し、表示パネルの向こう側が透けて見えるパネルである。例えば、地図の表示を表示部5001で行い、使用者の所在地ポイントを表示パネル5003で表示することによって現在地を認識しやすい状態を提供することができる。
また、携帯電話機5005に撮像素子を設け、テレビ電話として使用する場合、複数の相手の顔を表示しながら、複数の相手と会話ができるため、テレビ会議なども行うことができる。例えば、表示パネル5003に一人または複数の相手の顔を表示し、さらに表示部5001にもう一人の顔を表示させることで、使用者は2人以上の顔を見ながら会話を行うことができる。
また、表示パネル5003に表示されたタッチ入力ボタン5006を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示パネル5003をスライドさせて、操作ボタン5004を指などで触れることにより行うことができる。
図7(D)は、テレビジョン装置9600の一例を示している。テレビジョン装置9600は、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、CPUを内蔵したスタンド9605により筐体9601を支持した構成を示している。実施の形態2で示したトランジスタ211を表示部9603に適用することにより、テレビジョン装置9600とすることができる。
テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
また、テレビジョン装置9600は、外部接続端子9604や、記憶媒体再生録画部9602、外部メモリスロットを備えている。外部接続端子9604は、USBケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部9602では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ9606にデータ保存されている画像や映像などを表示部9603に映し出すことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、絶縁表面に一方の面を接する窒素濃度の高い酸化物半導体膜と、窒素濃度の高い酸化物半導体膜の他方の面に接する酸化物半導体膜と、の積層を有し、窒素濃度の高い酸化物半導体膜はc軸配向し、且つウルツ鉱型(第1の結晶型)の結晶を含み、酸化物半導体膜はc軸配向し、且つ第1の結晶型とは異なる第2の結晶型の六方晶系の異方性結晶を含む半導体膜の積層について、図10乃至図14を参照して説明する。
本実施の形態で例示する異なる結晶構造の積層を有する半導体膜の模式断面図を図10に示す。
半導体膜430は、窒素濃度の高い酸化物半導体膜431と酸化物半導体膜432を有する。窒素濃度の高い酸化物半導体膜431が基板400上の絶縁表面402に接して設けられた半導体膜430の態様を図10に図示する。なお絶縁表面402は、窒素が添加された絶縁表面402aと窒素が添加されていない絶縁表面402bを有する。窒素濃度の高い酸化物半導体膜431はc軸配向し、且つ第1の結晶型のウルツ鉱型の結晶を含み、酸化物半導体膜432はc軸配向し、且つ第2の結晶型の六方晶系の異方性結晶を含み、窒素濃度の高い酸化物半導体膜431は酸化物半導体膜432よりも結晶性が高い。
<六方晶系の結晶構造>
第1の結晶型および第2の結晶型である六方晶系の結晶構造について説明する。
はじめに、第1の結晶型のウルツ鉱型の結晶構造を、図11を用いて説明する。ウルツ鉱型の結晶構造について、a−b面での原子の配置を図11(A)に、c軸方向を縦方向とする構造を図11(B)に示す。
ウルツ鉱型の結晶構造を備える結晶としては、例えば窒化インジウム、窒化ガリウム等をその例に挙げることができる。また、窒素を含む酸化物半導体もc軸配向し、かつウルツ鉱型の結晶を含む膜となる場合がある。
具体的には、窒素を5×1019/cm−3以上、好ましくは1×1020/cm−3以上7原子%未満含むIn−Ga−Zn−O膜はc軸配向し、かつウルツ鉱型の結晶を含む膜となり、金属サイトにはInとGaとZnがランダムに入っている。
次に、第2の結晶型の六方晶系の結晶構造について説明する。
例えば、窒素を1×1017/cm以上5×1019/cm以下含むIn−Ga−Zn−O膜はc軸配向し、且つ第2の結晶型の六方晶系の結晶を含む膜となる。c軸配向し、且つ第2の結晶型の六方晶系の結晶を含むIn−Ga−Zn−O膜は、a−b面にIn−Oの結晶面(インジウムと酸素を含む結晶面)を備え、In−Oの結晶面とIn−Oの結晶面との間に、GaおよびZnを有する二つの層を備える。なお、GaおよびZnを有する二つの層において、GaおよびZnは一方の層または双方の層に有すればよく、その位置は限定されない。
第1の結晶型のウルツ鉱型の結晶構造および第2の結晶型の六方晶系の結晶構造は、いずれも六方晶系であり、a−b面において原子が六角形に位置する。そして、第2の結晶型の六方晶系の結晶がウルツ鉱型の結晶に接し、第2の結晶型の六方晶系の結晶がウルツ鉱型の結晶に整合する。
ウルツ鉱型の結晶上に、格子定数を同じくする第2の結晶型の六方晶系の結晶が整合する様子を図12に示す。第2の結晶型の六方晶系の結晶構造を図12(A)に示し、ウルツ鉱型の結晶の構造を図12(B)に示す。また、第2の結晶型の六方晶系の結晶がウルツ鉱型の結晶に接して、第2の結晶型の六方晶系の結晶がウルツ鉱型の結晶に整合する模式図を図12(C)に模式的に示す。
従って、結晶性が高く、結晶化が容易なウルツ鉱型の結晶を含む窒素濃度の高い酸化物半導体膜を形成し、次いで窒素濃度の高い酸化物半導体膜に接して酸化物半導体膜を形成する構成とすることにより、窒素濃度の高い酸化物半導体膜に含まれるウルツ鉱型の結晶が該酸化物半導体膜の結晶化を容易にするという効果を奏する。
<窒素濃度の高い酸化物半導体膜>
次に、窒素濃度の高い酸化物半導体膜について説明する。窒素濃度の高い酸化物半導体膜はc軸配向し、且つウルツ鉱型の結晶を含む。特に、窒素濃度の高い酸化物半導体膜は酸化物半導体膜に比べて結晶性が高く、結晶化し易い材料を用いる。
窒素濃度の高い酸化物半導体膜に用いることができる第1の結晶型であるウルツ鉱型の結晶について説明する。
ウルツ鉱型の結晶構造を備え、窒素濃度の高い酸化物半導体膜の有する窒素濃度は、5×1019/cm−3以上、好ましくは1×1020/cm−3以上7原子%未満である。窒素濃度が5×1019/cm−3以上、好ましくは1×10cm−3以上7原子%未満となるように意図的に含ませた窒素濃度の高い酸化物半導体膜は、窒素を意図的に含ませていない酸化物半導体膜に比べてエネルギーギャップが小さく、キャリアを流しやすい。
なお、ウルツ鉱型の結晶構造のHAADF(high−angle annular dark field)−STEMの実観察像には、輝点が互いちがいに現れる回折像が観察される場合がある。
ウルツ鉱型の結晶構造に基づいて計算により得たHAADF−STEMの実観察像を図13(A)に示す。
また、窒素のみを含む成膜ガスを用いて成膜したIn−Ga−Zn−O膜のHAADF−STEMの実観察像を図13(B)に示す。
図13(A)に示すHAADF−STEMの実観察像、または図13(B)に示すHAADF−STEMの実観察像は、いずれも2周期性の層構造を有するウルツ鉱型の結晶構造を有することが確認できる。
窒素を含むIn−Ga−Zn−O膜は、スパッタリング法を用いて石英ガラス基板上に300nmの厚さで成膜した。ターゲットとしてIn:Ga:Zn=1:1:1[atom比]を用い、基板−ターゲット間の距離を60mmとし、DC電源を用いて0.5kwの電力で、圧力0.4Paにて成膜した。また、成膜中の基板温度を400℃とし、スパッタリングガスは窒素のみとし、成膜室に40sccmの流量で流した。
次に、第2の結晶型の六方晶系の結晶について説明する。
第2の結晶型(非ウルツ鉱型)の六方晶系の結晶構造としては、YbFe型構造、YbFe型構造及びその変形型構造をその例に挙げることができる。例えば、三元系金属酸化物であるIn−Ga−Zn−Oは、第2の結晶型の六方晶系の結晶構造を備え、酸化物半導体膜に用いることができる。なお、酸化物半導体膜に用いることができるIn−Ga−Zn−O膜は、窒素を1×1017/cm以上5×1019/cm以下含んでいても良い。
三元系金属酸化物であるIn−Ga−Zn−Oには、YbFe型構造であるInGaZnO4や、YbFe型構造であるInGaZnO等があり、その変形型構造をとりうる(M. Nakamura, N. Kimizuka, and T. Mohri、「The Phase Relations in the In2O3−Ga2ZnO4−ZnO System at 1350℃」、J. Solid State Chem.、1991、Vol.93, p.298−315)。
また、酸化物半導体膜には四元系金属酸化物であるIn−Sn−Ga−Zn−O膜や、三元系金属酸化物であるIn−Ga−Zn−O膜、In−Sn−Zn−O膜、In−Al−Zn−O膜、Sn−Ga−Zn−O膜、Al−Ga−Zn−O膜、Sn−Al−Zn−O膜や、二元系金属酸化物であるIn−Zn−O膜、Sn−Zn−O膜、Al−Zn−O膜、In−Ga−O膜などを用いることができる。また、上記酸化物半導体膜は珪素を含んでもよい。ここで、例えば、In−Ga−Zn−O膜とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を含む酸化物膜である。
四元系金属酸化物であるIn−Ga−Zn−Oには、YbFe型構造であるInGaZnOや、YbFe型構造であるInGaZnO等があり、その変形型構造をとりうることが知られている(M. Nakamura, N. Kimizuka, and T. Mohri、「The Phase Relations in the In−GaZnO−ZnO System at 1350℃」、J. Solid State Chem.、1991、Vol.93, p.298−315)。なお、YbFe型構造は、Ybを含む層をA層としFeを含む層をB層とすると、ABB|ABB|ABB|の繰り返し構造を有し、その変形構造としては、例えば、ABBB|ABBB|の繰り返し構造を挙げることができる。また、YbFe型構造は、ABB|AB|ABB|AB|の繰り返し構造を有し、その変形構造としては、例えば、ABBB|ABB|ABBB|ABB|ABBB|ABB|の繰り返し構造を挙げることができる。
酸化物半導体膜は、窒素濃度の高い酸化物半導体膜上に接して形成されている。これにより、結晶型の異なる積層構造を有する半導体膜における結晶性の高い領域が絶縁性の表面に接する構成とすることで、未結合手に起因する界面準位が少なくなり、良好な界面状態を備えた結晶型の異なる積層構造を有する半導体膜を提供できる。
第2の結晶型の六方晶系の結晶構造のHAADF(high−angle annular dark field)−STEMの実観察像には、3つに一つの明暗を伴う回折像が観察される場合がある。
第2の結晶型の六方晶系の結晶構造に基づいて計算により得たHAADF−STEMの実観察像を図14(A)に示す。
また、In−Ga−Zn−O膜のHAADF−STEMの実観察像を図14(B)に示す。
図14(A)に示すHAADF−STEMの実観察像または図14(B)に示すHAADF−STEMの実観察像は、いずれも3つに一つの明暗を伴っており、9周期性の層構造を有する第2の結晶型の六方晶系の結晶構造を有することが確認できる。
In−Ga−Zn−O膜は、スパッタリング法を用いて石英ガラス基板上に300nmの厚さで成膜した。ターゲットとしてIn:Ga:Zn=1:1:1[atom比]を用い、基板−ターゲット間の距離を60mmとし、DC電源を用いて0.5kwの電力で、圧力0.4Paにて成膜した。また、成膜中の基板温度を400℃とし、スパッタリングガスは酸素のみとし、成膜室に40sccmの流量で流した。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
100 基板
101 下地絶縁層
102 酸化物半導体層
102a 酸化物半導体層
102b 酸化物半導体層
103 ソース電極層
104 ドレイン電極層
105 ゲート絶縁層
106 ゲート電極層
111 トランジスタ
112 界面近傍領域
200 基板
201 ゲート電極層
202 ゲート絶縁層
202a ゲート絶縁層
202b ゲート絶縁層
203 酸化物半導体層
203a 酸化物半導体層
203b 酸化物半導体層
203c 酸化物半導体層
203d 酸化物半導体層
204 ソース電極層
205 ドレイン電極層
206 保護絶縁層
207 酸化物半導体層
211 トランジスタ
212 界面近傍領域
213 トランジスタ
214 界面近傍領域
300 基板
301 ゲート電極層
302 ゲート絶縁層
302a ゲート絶縁層
302b ゲート絶縁層
303 酸化物半導体層
303a 酸化物半導体層
303b 酸化物半導体層
303c 酸化物半導体層
303d 酸化物半導体層
304 ソース電極層
305 ドレイン電極層
306 保護絶縁層
313 トランジスタ
314 界面近傍領域
400 基板
402 絶縁表面
402a 絶縁表面
402b 絶縁表面
430 半導体膜
431 酸化物半導体膜
432 酸化物半導体膜
602 ゲート配線
603 ゲート配線
616 ドレイン電極層
628 トランジスタ
629 トランジスタ
650 ℃以上
651 液晶素子
652 液晶素子
690 容量配線
3001 本体
3002 筐体
3003a 表示部
3003b 表示部
3004 キーボードボタン
5001 表示部
5002 ヒンジ
5003 表示パネル
5004 操作ボタン
5005 携帯電話機
5006 タッチ入力ボタン
5300 基板
5301 画素部
5302 走査線駆動回路
5303 走査線駆動回路
5304 信号線駆動回路
6400 画素
6401 スイッチング用トランジスタ
6402 駆動用トランジスタ
6403 容量素子
6404 発光素子
6405 信号線
6406 走査線
6407 電源線
6408 共通電極
7001 発光素子駆動用トランジスタ
7002 発光素子
7003 第1の電極
7004 EL層
7005 電極
7009 隔壁
7010 基板
7011 発光素子駆動用トランジスタ
7012 発光素子
7014 EL層
7015 電極
7016 遮蔽膜
7017 第1の電極
7019 隔壁
7020 基板
7021 発光素子駆動用トランジスタ
7022 発光素子
7024 EL層
7025 電極
7027 第1の電極
7029 隔壁
7030 ゲート絶縁層
7031 ゲート絶縁層
7032 絶縁層
7033 カラーフィルタ層
7034 オーバーコート層
7035 保護絶縁層
7040 ゲート絶縁層
7041 ゲート絶縁層
7042 絶縁層
7052 保護絶縁層
7053 平坦化絶縁層
7055 絶縁層
9600 テレビジョン装置
9601 筐体
9602 記憶媒体再生録画部
9603 表示部
9604 外部接続端子
9605 スタンド
9606 外部メモリ

Claims (10)

  1. ゲート電極層と、
    該ゲート電極層と接する第1の絶縁層と、
    該第1の絶縁層に接する酸化物半導体層と、
    該酸化物半導体層に接する第2の絶縁層とを有し、
    前記酸化物半導体層は、前記第1の絶縁層との界面に窒素濃度のピークを有し、
    前記第1の絶縁層は、窒素を含み、その窒素濃度のピークは酸化物半導体層との界面であることを特徴とする半導体装置。
  2. 請求項1において、前記酸化物半導体層は、前記第1の絶縁層に近いほど高くなる窒素濃度の濃度勾配を有し、且つ、前記第2の絶縁層に近いほど高くなる酸素濃度の濃度勾配を有することを特徴とする半導体装置。
  3. 請求項1または請求項2において、前記酸化物半導体層のうち、前記第1の絶縁層との界面近傍の領域は他の領域に比べて結晶性が高いことを特徴とする半導体装置。
  4. 請求項1乃至3のいずれか一において、前記第1の絶縁層と前記酸化物半導体層の界面近傍の窒素濃度は、5×1019/cm以上7原子%未満であることを特徴とする半導体装置。
  5. 請求項1乃至4のいずれか一において、前記第2の絶縁層と前記酸化物半導体層の界面近傍の窒素濃度は、1×1017/cm以上5×1019/cm未満であることを特徴とする半導体装置。
  6. 請求項1乃至5のいずれか一において、前記酸化物半導体層は、前記第2の絶縁層との界面に酸素濃度のピークを有し、
    前記第2の絶縁層は、酸素を含み、その酸素濃度のピークは酸化物半導体層との界面であることを特徴とする半導体装置。
  7. 酸化物半導体層を形成し、
    前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    減圧下で加熱を行った後、NまたはNOガスを用いてプラズマ処理を行って窒素を酸化物半導体層の一部に添加し、
    前記プラズマ処理を行った後、大気に触れることなく、前記酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層を介して前記酸化物半導体層の窒素が添加された領域と重なる位置にゲート電極層を形成することを特徴とする半導体装置の作製方法。
  8. ゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    またはNOガスを用いてプラズマ処理を行って窒素をゲート絶縁層の一部に添加し、
    前記ゲート絶縁層を介して前記ゲート電極層と重なる位置に酸化物半導体層を形成し、
    前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    減圧下で加熱を行った後、酸素プラズマ処理を行って酸素を酸化物半導体層の一部に添加し、
    酸素を含む雰囲気下でスパッタ法により、前記酸化物半導体層、ソース電極層、及びドレイン電極層を覆う絶縁層を形成することを特徴とする半導体装置の作製方法。
  9. 請求項7または請求項8において、NまたはNOガスを用いる前記プラズマ処理は、スパッタ装置で行うことを特徴とする半導体装置の作製方法。
  10. 請求項7または請求項8において、NまたはNOガスを用いる前記プラズマ処理は、プラズマCVD装置で行うことを特徴とする半導体装置の作製方法。
JP2011259843A 2010-11-30 2011-11-29 半導体装置およびその作製方法 Active JP5964037B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011259843A JP5964037B2 (ja) 2010-11-30 2011-11-29 半導体装置およびその作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010267919 2010-11-30
JP2010267919 2010-11-30
JP2011259843A JP5964037B2 (ja) 2010-11-30 2011-11-29 半導体装置およびその作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016128272A Division JP6267281B2 (ja) 2010-11-30 2016-06-29 半導体装置

Publications (3)

Publication Number Publication Date
JP2012134472A true JP2012134472A (ja) 2012-07-12
JP2012134472A5 JP2012134472A5 (ja) 2014-12-11
JP5964037B2 JP5964037B2 (ja) 2016-08-03

Family

ID=46126014

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011259843A Active JP5964037B2 (ja) 2010-11-30 2011-11-29 半導体装置およびその作製方法
JP2016128272A Active JP6267281B2 (ja) 2010-11-30 2016-06-29 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2016128272A Active JP6267281B2 (ja) 2010-11-30 2016-06-29 半導体装置

Country Status (4)

Country Link
US (2) US8816425B2 (ja)
JP (2) JP5964037B2 (ja)
KR (1) KR101923427B1 (ja)
TW (1) TWI642196B (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140074742A (ko) * 2012-12-10 2014-06-18 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP2014131023A (ja) * 2012-11-28 2014-07-10 Semiconductor Energy Lab Co Ltd 酸化物半導体膜、酸化物半導体膜の成膜方法、及び半導体装置
WO2014136916A1 (ja) * 2013-03-08 2014-09-12 住友金属鉱山株式会社 酸窒化物半導体薄膜
WO2014196107A1 (ja) * 2013-06-04 2014-12-11 パナソニック株式会社 薄膜トランジスタ素子とその製造方法及び表示装置
WO2015118710A1 (ja) * 2014-02-06 2015-08-13 株式会社 東芝 半導体装置及び撮像装置
JP2016076599A (ja) * 2014-10-06 2016-05-12 株式会社Joled 薄膜トランジスタ及びその製造方法
US9478664B2 (en) 2013-12-25 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018166220A (ja) * 2013-01-21 2018-10-25 株式会社半導体エネルギー研究所 トランジスタ
WO2022176484A1 (ja) * 2021-02-17 2022-08-25 株式会社ジャパンディスプレイ 半導体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809852B2 (en) * 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
US8816425B2 (en) * 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101457833B1 (ko) * 2010-12-03 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8802493B2 (en) 2011-09-13 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor device
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102067051B1 (ko) 2011-10-24 2020-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101976212B1 (ko) 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI621185B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TW201334191A (zh) * 2012-02-06 2013-08-16 Hon Hai Prec Ind Co Ltd 薄膜電晶體
CN103500710B (zh) * 2013-10-11 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管制作方法、薄膜晶体管及显示设备
US20150187574A1 (en) * 2013-12-26 2015-07-02 Lg Display Co. Ltd. IGZO with Intra-Layer Variations and Methods for Forming the Same
KR101884561B1 (ko) * 2017-03-15 2018-08-01 국민대학교산학협력단 질소 도핑된 금속 산화물 반도체층을 구비하는 금속 산화물 박막 트랜지스터 및 이의 제조방법
JP2021153082A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 半導体装置及び半導体記憶装置
KR102661897B1 (ko) * 2021-12-29 2024-04-29 한국전자기술연구원 저온 공정으로 제작 가능한 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 반도체 소자 및 전자 기기

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007305658A (ja) * 2006-05-09 2007-11-22 Bridgestone Corp 酸化物トランジスタ及びその製造方法
JP2007318105A (ja) * 2006-04-28 2007-12-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009260002A (ja) * 2008-04-16 2009-11-05 Hitachi Ltd 半導体装置及びその製造方法
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
US20100084655A1 (en) * 2008-10-08 2010-04-08 Canon Kabushiki Kaisha Field effect transistor and process for production thereof
JP2010080947A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US20100219410A1 (en) * 2009-02-27 2010-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7514376B2 (en) * 2003-04-30 2009-04-07 Fujitsu Microelectronics Limited Manufacture of semiconductor device having nitridized insulating film
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358355C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP5250929B2 (ja) * 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101623224B1 (ko) 2008-09-12 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010135771A (ja) 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
TWI489628B (zh) * 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5403464B2 (ja) * 2009-08-14 2014-01-29 Nltテクノロジー株式会社 薄膜デバイス及びその製造方法
KR101777643B1 (ko) * 2009-12-11 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 논리 회로, 및 cpu
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8816425B2 (en) * 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318105A (ja) * 2006-04-28 2007-12-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007305658A (ja) * 2006-05-09 2007-11-22 Bridgestone Corp 酸化物トランジスタ及びその製造方法
JP2009260002A (ja) * 2008-04-16 2009-11-05 Hitachi Ltd 半導体装置及びその製造方法
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
JP2010080947A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US20120122277A1 (en) * 2008-09-01 2012-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US20100084655A1 (en) * 2008-10-08 2010-04-08 Canon Kabushiki Kaisha Field effect transistor and process for production thereof
US20100219410A1 (en) * 2009-02-27 2010-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010226101A (ja) * 2009-02-27 2010-10-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014131023A (ja) * 2012-11-28 2014-07-10 Semiconductor Energy Lab Co Ltd 酸化物半導体膜、酸化物半導体膜の成膜方法、及び半導体装置
US9929010B2 (en) 2012-11-28 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20140074742A (ko) * 2012-12-10 2014-06-18 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101980196B1 (ko) * 2012-12-10 2019-05-21 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP2018166220A (ja) * 2013-01-21 2018-10-25 株式会社半導体エネルギー研究所 トランジスタ
US11888071B2 (en) 2013-01-21 2024-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11380802B2 (en) 2013-01-21 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10964821B2 (en) 2013-01-21 2021-03-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2014136916A1 (ja) * 2013-03-08 2014-09-12 住友金属鉱山株式会社 酸窒化物半導体薄膜
US9543447B2 (en) 2013-03-08 2017-01-10 Sumitomo Metal Mining Co., Ltd. Oxynitride semiconductor thin film
WO2014196107A1 (ja) * 2013-06-04 2014-12-11 パナソニック株式会社 薄膜トランジスタ素子とその製造方法及び表示装置
US9722056B2 (en) 2013-12-25 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10050132B2 (en) 2013-12-25 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9478664B2 (en) 2013-12-25 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015118710A1 (ja) * 2014-02-06 2015-08-13 株式会社 東芝 半導体装置及び撮像装置
JP2016076599A (ja) * 2014-10-06 2016-05-12 株式会社Joled 薄膜トランジスタ及びその製造方法
WO2022176484A1 (ja) * 2021-02-17 2022-08-25 株式会社ジャパンディスプレイ 半導体装置

Also Published As

Publication number Publication date
KR20120059414A (ko) 2012-06-08
TWI642196B (zh) 2018-11-21
US20140353663A1 (en) 2014-12-04
US9029937B2 (en) 2015-05-12
JP5964037B2 (ja) 2016-08-03
TW201244108A (en) 2012-11-01
KR101923427B1 (ko) 2019-02-22
JP2016197736A (ja) 2016-11-24
JP6267281B2 (ja) 2018-01-24
US20120132906A1 (en) 2012-05-31
US8816425B2 (en) 2014-08-26

Similar Documents

Publication Publication Date Title
JP6267281B2 (ja) 半導体装置
JP5917105B2 (ja) 半導体装置
JP5946633B2 (ja) 半導体装置およびその作製方法
JP6348204B2 (ja) 半導体装置
JP5933890B2 (ja) 半導体膜、及び半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141027

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160629

R150 Certificate of patent or registration of utility model

Ref document number: 5964037

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250