JP2012134472A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面状態が良好なトランジスタ及びその作製方法を提供する。
【解決手段】酸化物半導体層と該酸化物半導体層と接する絶縁膜（ゲート絶縁層）との界面状態を良好とするために、酸化物半導体層の界面近傍に窒素を添加する。具体的には酸化物半導体層に窒素の濃度勾配を作り、窒素を多く含む領域をゲート絶縁層との界面に設ける。この窒素の添加によって、酸化物半導体層の界面近傍に結晶性の高い領域を形成でき、安定した界面状態を得ることができる。
【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数ｎｍ以上数百ｎｍ以下程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透光性を有する電極材料として用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化スズ、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
トランジスタの電気的特性は、酸化物半導体層と、該酸化物半導体層と接する絶縁膜との界面状態に影響されやすい。トランジスタの製造中または製造後において、酸化物半導体層が絶縁膜と接する界面、即ち、酸化物半導体層のゲート電極側の界面が非晶質状態であると、トランジスタの電気的特性の低下を招く恐れがある。
そこで、本発明は、酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面、即ち、酸化物半導体層のゲート電極側の界面状態が良好なトランジスタ及びその作製方法を提供することを課題の一つとする。
また、本発明は、電気的特性のバラツキの少ないトランジスタ及びその作製方法を提供することも課題の一つとする。
酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面状態を良好とするために、絶縁膜に窒素を添加する。そして、窒素を添加した絶縁膜と、酸化物半導体層とを接して設けることによって、酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面近傍に結晶性の高い領域を形成でき、安定した界面状態を得ることができる。
本発明の一形態は、ゲート電極層と、該ゲート電極層と接する第１の絶縁層と、該第１の絶縁層に接する酸化物半導体層と、該酸化物半導体層に接する第２の絶縁層とを有し、酸化物半導体層は、第１の絶縁層との界面に窒素濃度のピークを有し、第１の絶縁層は、窒素を含み、その窒素濃度のピークは酸化物半導体層との界面であることを特徴とする半導体装置である。
上記構成において、酸化物半導体層は、第１の絶縁層に近いほど高くなる窒素濃度の濃度勾配を有し、且つ、第２の絶縁層に近いほど高くなる酸素濃度の濃度勾配を有することを特徴の一つとする。
上記構成において、酸化物半導体層のうち、第１の絶縁層との界面近傍の領域は他の領域に比べて結晶性が高いことを特徴の一つとする。ただし、酸化物半導体層は非単結晶であり、酸化物半導体層全体が非晶質状態（アモルファス状態）ではなく、酸化物半導体層内に少なくともｃ軸配向を有する結晶を有する。
上記構成において、第１の絶縁層と酸化物半導体層の界面近傍の窒素濃度は、５×１０１９／ｃｍ３以上７原子％未満であることを特徴の一つとする。また、第２の絶縁層と酸化物半導体層の界面近傍の窒素濃度は、１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３未満であることを特徴の一つとする。酸化物半導体層において、窒素を多く含む領域は、窒素を多く含まない領域に比べてエネルギーギャップが小さく、キャリアを流しやすい。従って、トランジスタにおいて、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくする構造とする。
上記構成において、酸化物半導体層は、第２の絶縁層との界面に酸素濃度のピークを有し、第２の絶縁層は、酸素を含み、その酸素濃度のピークは酸化物半導体層との界面であることを特徴の一つとする。
本発明の一形態は、酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、減圧下で加熱を行った後、Ｎ２またはＮ２Ｏガスを用いてプラズマ処理を行って窒素を酸化物半導体層の一部に添加し、プラズマ処理を行った後、大気に触れることなく、酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層の窒素が添加された領域と重なる位置にゲート電極層を形成することを特徴とする半導体装置の作製方法である。
また、本発明の一形態は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、Ｎ２またはＮ２Ｏガスを用いてプラズマ処理を行って窒素をゲート絶縁層の一部に添加し、ゲート絶縁層を介してゲート電極層と重なる位置に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、減圧下で加熱を行った後、酸素プラズマ処理を行って酸素を酸化物半導体層の一部に添加し、酸素を含む雰囲気下でスパッタリング法により、酸化物半導体層、ソース電極層、及びドレイン電極層を覆う絶縁層を形成することを特徴とする半導体装置の作製方法である。
なお、本明細書においては、六方晶の結晶構造は六晶系（Ｃｒｙｓｔａｌ ｆａｍｉｌｙ）におけるものを指し、七晶系（Ｃｒｙｓｔａｌ ｓｙｓｔｅｍ）の三方晶と六方晶を含む。
酸化物半導体層において、窒素を含む領域の結晶性は高く、酸化物半導体層と該酸化物半導体層と接する絶縁膜との界面には未結合手に起因する界面準位が少なくなり、良好な界面状態を実現できる。
酸化物半導体層と接する絶縁膜との界面状態を良好なものとすることで、より電気的特性の向上したトランジスタを得ることができる。
本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す濃度プロファイルのモデル図の一例である。 本発明の一態様を示す断面図及び濃度プロファイルのモデル図の一例である。 本発明の一態様を示すブロック図及び等価回路図である。 本発明の一態様を示す断面図である。 電子機器の一態様を示す図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す濃度プロファイルのモデル図の一例である。 ウルツ鉱型の結晶構造を説明する図である。 ウルツ鉱型の結晶構造を説明する図である。 ウルツ鉱型の結晶構造及び非ウルツ鉱型の結晶構造を説明する図である。 実施の形態に係わる結晶構造を説明するＨＡＡＤＦ−ＳＴＥＭの実観察像。 実施の形態に係わる結晶構造を説明するＨＡＡＤＦ−ＳＴＥＭの実観察像。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、酸化物半導体層と当該酸化物半導体層の一部と接する絶縁層との界面状態が良好なトップゲート型トランジスタの作製方法の一例を図１を用いて説明する。
図１（Ａ）に示すように、基板１００上に下地絶縁層１０１を形成する。
基板１００としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。大量生産する上では、基板１００は第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して大量生産を行う場合、作製工程の加熱処理は、６００℃以下、好ましくは４５０℃以下とすることが望ましい。
下地絶縁層１０１としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を単層でまたは積層して形成することができる。
次いで、下地絶縁層１０１上に酸化物半導体層を形成する。酸化物半導体層の成膜は、ＡＣスパッタ装置、ＤＣスパッタ装置、またはＲＦスパッタ装置のいずれか一のスパッタ装置を用いて行われる。酸化物半導体層は、酸素ガスと希ガスの混合雰囲気、酸素と窒素の混合雰囲気、希ガスのみの雰囲気でのスパッタリング法により成膜される。酸化物半導体層としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＳｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
また、酸化物半導体層の形成時に、スパッタリング装置の処理室の圧力を０．４Ｐａ以下とすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。
また、酸化物半導体層の形成時に、ターゲットの間の距離（Ｔ−Ｓ間距離）を４０ｍｍ以上３００ｍｍ以下（好ましくは６０ｍｍ以上）とする。
また、スパッタリング法による酸化物半導体層の形成時において、被成膜面の温度は１５０℃以上４５０℃以下、好ましくは２５０℃以上３２０℃以下とする。２５０℃は、水、水素などの不純物の被成膜物中への混入を防ぎ、チャンバー内の気相へ不純物を放出する温度である。また、スパッタリング法による成膜時における被成膜面の温度の上限は、基板の熱処理上限温度、或いは被成膜物の上限温度（その温度を超えると大きく成膜中の成分が変化する温度）とする。
また、酸化物半導体層の形成時に、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体層中への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ（例えばクライオポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、酸化物半導体層の形成時に、スパッタリング装置の処理室に、例えば窒素ガスや、酸素ガスや、アルゴンガスなどを加熱した状態で導入して、成膜を行ってもよい。
また、酸化物半導体層の形成前に、スパッタ装置内壁や、ターゲット表面やターゲット材料中に残存している水分または水素を除去するためにプレヒート処理を行っても良い。プレヒート処理としては成膜チャンバー内を減圧下で２００℃〜６００℃に加熱する方法や、加熱しながら窒素や不活性ガスの導入と排気を繰り返す方法等がある。この場合のターゲット冷却液は、水ではなく油脂等を用いるとよい。加熱せずに窒素の導入と排気を繰り返しても一定の効果が得られるが、加熱しながら行うとなお良い。
下地絶縁層１０１、及び酸化物半導体層は大気に曝さずに連続的に形成することが好ましい。連続して成膜すると、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができる。
酸化物半導体層の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点−４０℃以下、好ましくは露点−６０℃以下）など）で加熱処理（温度範囲１５０℃以上６５０℃以下、好ましくは２００℃以上５００℃以下）を行ってもよい。この加熱処理は、酸化物半導体層中からＨ、ＯＨなどを脱離させる脱水化または脱水素化とも呼ぶことができる。
次いで、酸化物半導体層を加工して島状の酸化物半導体層１０２を形成する。酸化物半導体積層の加工は、当該酸化物半導体層上にフォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該酸化物半導体層を選択的にエッチングすることで、形成することができる。
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
次いで酸化物半導体層１０２上に、導電膜を形成する。導電膜はスパッタリング法や真空蒸着法で形成することができる。導電膜に用いる材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの金属材料、または該金属材料を成分とする合金材料で形成する。また、Ａｌ、Ｃｕなどの金属層の下側もしくは上側の一方または双方にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、ＹなどＡｌ膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
例えば、金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層を積層した三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。また、金属導電膜としてアルミニウム層とタングステン層を積層した二層の積層構造、アルミニウム層とモリブデン層を積層した二層の積層構造とすることもできる。勿論、金属導電膜として単層、または４層以上の積層構造としてもよい。なお、金属導電膜の材料の一つとして銅を用いる場合には、酸化物半導体層と接して銅マグネシウムアルミニウム合金層を設け、その銅マグネシウムアルミニウム合金層に接して銅層を設けた積層を用いればよい。
次いで、導電膜上に、フォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該導電膜を選択的にエッチングすることで、ソース電極層１０３またはドレイン電極層１０４を形成することができる。なお、エッチングの際、酸化物半導体層１０２の一部が、削られてもよい。
図１（Ｂ）に示すように、ソース電極層１０３またはドレイン電極層１０４を形成した後、減圧下で加熱処理を行う。減圧下での加熱処理を行うことによって、酸化物半導体層１０２に含まれる、過剰な水素（水や水酸基を含む）を除去することができる。減圧下での加熱処理を行った後、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理を行う。プラズマ処理を行うことによって露出した酸化物半導体層１０２の表面近傍に窒素が添加される。プラズマ処理により窒素が添加された酸化物半導体層１０２ａの窒素濃度は、窒素が添加されていない酸化物半導体層１０２ｂの窒素濃度に比べて高くなる。
酸化物半導体層において、窒素を多く含む領域（窒素が添加された酸化物半導体層１０２ａ）は、窒素を多く含まない領域（窒素が添加されていない酸化物半導体層１０２ｂ）に比べてエネルギーギャップが小さく、キャリアを流しやすい。露出した酸化物半導体層の表面近傍に窒素をプラズマ処理により添加することで、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくすることができる。
なお、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理は、酸化物半導体層の成膜を行ったスパッタ成膜室内でソース電極層またはドレイン電極層を形成する前に行ってもよいし、ソース電極層またはドレイン電極層を形成した後にプラズマＣＶＤ装置内でゲート絶縁層を形成する前に行ってもよい。
窒素が添加された酸化物半導体層１０２ａは、窒素が添加されていない酸化物半導体層１０２ｂに比べて結晶性が高く、ｃ軸配向を有する。また、窒素が添加された当該酸化物半導体層１０２ａの露出した表面領域は均一性が高くなる。
また、窒素が添加された酸化物半導体層１０２ａに含まれる結晶は、六方晶のウルツ鉱型結晶構造であり、窒素が添加されていない酸化物半導体層１０２ｂに含まれる結晶は、六方晶の非ウルツ鉱型結晶構造である。ウルツ鉱型結晶構造と非ウルツ鉱型結晶構造はともに六方晶であるので、ｃ軸方向からは六角形の格子像を確認できる。
図１（Ｃ）に示すように、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理を行った後、大気に触れることなく、ソース電極層１０３またはドレイン電極層１０４を覆い、且つ酸化物半導体層１０２の一部に接するゲート絶縁層１０５を形成する。ゲート絶縁層１０５としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を単層でまたは積層して形成することができる。なお、ゲート絶縁層１０５に用いる材料として、酸化窒化珪素膜（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）がより好適である。
なお、残留窒素がゲート絶縁層１０５の一部もしくは、ゲート絶縁層１０５全体へ混入した場合、ゲート絶縁層１０５としての膜質低下を招く場合がある。従って、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理と、ゲート絶縁層１０５の成膜は、マルチチャンバーの成膜装置等を用いて別の成膜室で行ってもよい。
次いで、ゲート絶縁層１０５上の酸化物半導体層１０２と重なる位置にゲート電極層１０６を形成する。ゲート電極層１０６に用いる材料としては、チタン、モリブデン、クロム、タンタル、タングステン、銅、アルミニウムなどの金属材料またはその合金材料などを用いることができる。
また、ゲート電極層１０６とゲート絶縁層１０５との間に、ゲート絶縁層１０５に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、窒素濃度は、１×１０２０ｃｍ−３以上７原子％未満、少なくとも酸化物半導体層１０２ａより高い窒素濃度のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
ゲート電極層１０６は、ゲート絶縁層１０５上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いてゲート絶縁層１０５上に形成された導電膜を選択的にエッチングすることで、形成することができる。
以上の工程で酸化物半導体層と当該酸化物半導体層の一部と接する絶縁層との界面状態が良好なトップゲート型トランジスタ１１１を作製することができる。
次に、図３（Ａ）に示す、窒素濃度プロファイルを用いて、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の窒素濃度の状態について詳細に説明する。図３（Ａ）は図１（Ｃ）において鎖線で切断した場合における膜厚方向における窒素濃度プロファイルを示す模式図である。図３（Ａ）における第１の絶縁層が図１（Ｃ）におけるゲート絶縁層であり、図３（Ａ）における第２の絶縁層が図１（Ｃ）における下地絶縁層である。
図３（Ａ）に示すように、窒素が添加されていない酸化物半導体層１０２ｂの窒素濃度は、あまり変化せずほぼ一定の値を維持する。窒素が添加された酸化物半導体層１０２ａの窒素濃度は、酸化物半導体層と第１の絶縁層との界面に近づくにつれて高くなる。酸化物半導体層と第１の絶縁層との界面で窒素濃度は、ピークを有する。
また、第１の絶縁層の窒素濃度は、酸化物半導体層との界面で最も高く、酸化物半導体層から遠ざかるにつれて緩やかに低くなり、ある領域で更に低くなる。
窒素濃度は、窒素が添加された酸化物半導体層１０２ａと窒素が添加されていない酸化物半導体層１０２ｂとの界面付近で変化する。窒素濃度がこのような濃度勾配を有するのは、結晶性の高低に起因する。プラズマ処理によって窒素が添加された酸化物半導体層１０２ａは、窒素が添加されていない酸化物半導体層１０２ｂに比べて結晶性が高い。即ち、窒素が添加された酸化物半導体層１０２ａと、窒素が意図的に添加されていない酸化物半導体層１０２ｂとの界面は、結晶性が高い領域と低い領域との界面になるため、当該界面が比較的明確であり、結果的に濃度変化が起こりやすい。
具体的には、第１の絶縁層と酸化物半導体層との界面近傍領域１１２の窒素濃度は、５×１０１９／ｃｍ３以上７原子％未満とする。
また、具体的には、プラズマ処理によって窒素が添加されていない酸化物半導体層１０２ｂの窒素濃度は、５×１０１９／ｃｍ３未満、好ましくは１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３未満とする。
酸化物半導体層と第１の絶縁層との界面は、窒素濃度のピークを有するため、最も結晶性が高くなる。その結果、酸化物半導体層と第１の絶縁層との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。従って、酸化物半導体層と第１の絶縁層との界面が非晶質状態である場合と比べて、トランジスタの電気的特性の低下を防ぐことができる。
図３（Ａ）に示す窒素濃度プロファイルを有するトランジスタ１１１は、第１の絶縁層と酸化物半導体層との界面近傍領域１１２における窒素濃度が高い。従って、当該界面近傍領域１１２は、他の領域に比べて結晶性が高くなり、しかもｃ軸配向を有する。このため、より電気的特性（電界効果移動度やしきい値など）の向上したトランジスタ１１１を得ることができる。また当該界面近傍領域１１２は他の領域に比べて均一性も高いため、電気的特性のバラツキの少ないトランジスタ１１１を得ることができる。
また、基板平面に概略平行で、六角形の格子状の結合を有するａ−ｂ面を有し、基板平面に概略垂直なｃ軸を有している結晶性酸化物半導体膜をチャネル領域に有するトランジスタ１１１を作製することで、光照射試験前後、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタ１１１のしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタ１１１を作製することができる。
（実施の形態２）
本実施の形態では、酸化物半導体層と当該酸化物半導体層の一部と接する絶縁層との界面状態が良好なボトムゲート型トランジスタの作製方法の一例について図２を用いて説明する。
図２（Ａ）に示すように、基板２００上にゲート電極層２０１を形成する。
ゲート電極層２０１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅などの金属材料またはその合金材料などを用いて形成する。ゲート電極層２０１は、スパッタリング法や真空蒸着法で基板２００上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。
次いで、ゲート電極層２０１を覆うゲート絶縁層２０２を形成する。なお、ゲート絶縁層２０２に用いる材料として、酸化窒化珪素膜（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）がより好適である。ゲート絶縁層２０２を形成した後、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理を行う。プラズマ処理を行うことによってゲート絶縁層２０２の表面近傍に窒素が添加される。窒素が添加されたゲート絶縁層２０２ａの窒素濃度は、窒素が添加されていないゲート絶縁層２０２ｂの窒素濃度に比べて高くなる。
また、ゲート電極層２０１とゲート絶縁層との間に、ゲート絶縁層に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を用いることが好ましい。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体層１０２より高い窒素濃度のＩｎ−Ｇａ−Ｚｎ−Ｏ膜、具体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
なお、残留窒素がゲート絶縁層２０２の一部もしくは、ゲート絶縁層２０２全体へ混入した場合、ゲート絶縁層２０２としての膜質低下を招く場合がある。従って、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理と、ゲート絶縁層２０２の成膜は、マルチチャンバーの成膜装置等を用いて別の成膜室で行ってもよい。
なお、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理は、ゲート絶縁層を形成したプラズマＣＶＤ装置内で行ってもよいし、その後に形成する酸化物半導体層の成膜を行うスパッタ成膜室内で酸化物半導体層を形成する前に行ってもよい。
次いで、図２（Ｂ）に示すようにゲート絶縁層２０２上に接して酸化物半導体層を形成する。酸化物半導体層は、酸素ガスと希ガスの混合雰囲気、酸素と窒素の混合雰囲気、希ガスのみの雰囲気でのスパッタリング法により成膜する。
次いで、酸化物半導体層を加工して島状の酸化物半導体層２０３を形成する。酸化物半導体積層の加工は、当該酸化物半導体層上にフォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該酸化物半導体層を選択的にエッチングすることで、形成することができる。
このように、窒素が添加されたゲート絶縁層２０２ａに接して酸化物半導体層２０３を設けることによって、当該窒素が添加されたゲート絶縁層２０２ａと接する酸化物半導体層２０３の界面近傍にもまた、結晶性の高い酸化物半導体層２０７を形成することができる。
酸化物半導体層において、窒素を多く含む領域（結晶性の高い酸化物半導体層２０７）は、窒素を多く含まない領域に比べてエネルギーギャップが小さく、キャリアを流しやすい。プラズマ処理を行うことによってゲート絶縁層の表面近傍に窒素を添加することで、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくすることができる。
また、結晶性の高い酸化物半導体層２０７に含まれる結晶は、六方晶のウルツ鉱型結晶構造である。
即ち、窒素が添加されたゲート絶縁層２０２ａと酸化物半導体層２０３との界面近傍領域２１２は、他の領域に比べて結晶性が高くなる。更に当該界面近傍領域２１２は、他の領域に比べて均一性が高くなる。また、ゲート絶縁層２０２と酸化物半導体層２０３との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。
次いで酸化物半導体層２０３上に、導電膜を形成する。導電膜はスパッタリング法や真空蒸着法で形成することができる。導電膜に用いる材料としては、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの金属材料、または該金属材料を成分とする合金材料で形成する。また、Ａｌ、Ｃｕなどの金属層の下側もしくは上側の一方または双方にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。
次いで、導電膜上に、フォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該導電膜を選択的にエッチングすることで、ソース電極層２０４またはドレイン電極層２０５を形成することができる。なお、エッチングの際、酸化物半導体層２０３の一部が、削られてもよい。
ソース電極層２０４またはドレイン電極層２０５を形成した後、減圧下で加熱処理を行う。減圧下での加熱処理を行うことによって、酸化物半導体層２０３に含まれる過剰な水素（水や水酸基を含む）を除去することができる。減圧下での加熱処理を行った後、酸素プラズマ処理を行う。酸素プラズマ処理を行うことによって露出した酸化物半導体層２０３の表面近傍に酸素が添加される。酸素が添加された酸化物半導体層２０３ａの酸素濃度は、酸素が添加されていない酸化物半導体層２０３ｂの酸素濃度に比べて高くなる。
図２（Ｃ）に示すように、酸素プラズマ処理を行った後、スパッタリング法により、ソース電極層２０４またはドレイン電極層２０５を覆い、且つ酸化物半導体層２０３の一部に接する保護絶縁層２０６を形成する。加熱により酸素の一部が放出する保護絶縁層２０６は、スパッタリング法を用いることで形成しやすいため好ましい。加熱により酸素の一部が放出する保護絶縁層２０６をスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にすることが好ましい。
保護絶縁層２０６としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化アルミニウムガリウム、及び酸化ガリウムのいずれか一層もしくは積層を用いることができる。
なお、保護絶縁層２０６の膜厚は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする。保護絶縁層２０６を厚くすることで、保護絶縁層２０６からの酸素放出量を増加させることができると共に、その増加によって保護絶縁層２０６と酸化物半導体層２０３との界面における欠陥を低減することが可能である。
保護絶縁層２０６の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点−４０℃以下、好ましくは露点−６０℃以下）など）で加熱処理（温度範囲１５０℃以上６５０℃以下、好ましくは２００℃以上５００℃以下）を行ってもよい。
以上の工程で酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面状態が良好なボトムゲート型トランジスタ２１１を作製することができる。
次に、図３（Ｂ）に示す、窒素濃度プロファイルを用いて、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の窒素濃度の状態について、詳細に説明する。また図３（Ｃ）に示す、酸素濃度プロファイルを用いて、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の酸素濃度の状態について、詳細に説明する。図３（Ｂ）及び図３（Ｃ）は図２（Ｃ）において鎖線で切断した場合における膜厚方向における窒素濃度プロファイル及び酸素濃度プロファイルを示す模式図である。図３（Ｂ）及び図３（Ｃ）における第１の絶縁層が図２（Ｃ）におけるゲート絶縁層であり、図３（Ｂ）及び図３（Ｃ）における第２の絶縁層が図２（Ｃ）における保護絶縁層である。ただし、図３（Ｂ）及び図３（Ｃ）において窒素濃度と酸素濃度はそれぞれ異なる濃度であり、図３（Ｂ）の窒素濃度プロファイルと図３（Ｃ）の酸素濃度プロファイルは、それぞれの相対関係を示している模式図であり、どちらの濃度が高い、若しくは低い等を示しているものではない。プロファイルが比較できるように、図３（Ｃ）には図３（Ｂ）の窒素濃度プロファイルが示されている。
図３（Ｂ）に示すように、窒素が添加されたゲート絶縁層２０２ａの窒素濃度は高くなり、第１の絶縁層と酸化物半導体層との界面に近づくにつれて緩やかに高くなる。第１の絶縁層と酸化物半導体層との界面で窒素濃度は、ピークを有する。
また、結晶性の高い酸化物半導体層２０７の窒素濃度は、第１の絶縁層側との界面で最も高く、第１の絶縁層から遠ざかるにつれて緩やかに低くなり、ある領域で更に低くなる。結晶性の高い酸化物半導体層２０７以外の酸化物半導体層の窒素濃度は、あまり変化せずほぼ一定の値を維持する。
窒素が添加されたゲート絶縁層２０２ａに接して酸化物半導体層２０３が設けられることによって、窒素が添加されたゲート絶縁層２０２ａと酸化物半導体層２０３との界面近傍領域２１２は、他の領域に比べて結晶性が高くなる。従って、結晶性が高い領域と低い領域との界面が比較的明確であり、濃度変化が起こりやすい。
具体的には、第１の絶縁層と酸化物半導体層との界面近傍領域２１２の窒素濃度は、５×１０１９／ｃｍ３以上７原子％未満とする。
また、具体的には、結晶性の高い酸化物半導体層２０７以外の酸化物半導体層の窒素濃度は、１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３未満とする。
図３（Ｃ）に示すように、酸化物半導体層の酸素濃度は、第２の絶縁層に近づくにつれて緩やかに高くなり、酸化物半導体層と、第２の絶縁層との界面で酸素濃度は、ピークを有する。
また、第２の絶縁層の酸素濃度は、酸化物半導体層側の領域で最も高く、酸化物半導体層から遠ざかるにつれて緩やかに低くなる。
酸化物半導体層の酸素濃度は、緩やかに変化する。このように酸素濃度が緩やかな濃度勾配を有するのは、酸素が添加された酸化物半導体層２０３ａと、酸素が添加されていない酸化物半導体層２０３ｂとの界面が曖昧であることに起因する。
酸化物半導体層と第１の絶縁層との界面は、窒素濃度のピークを有するため、最も結晶性が高くなる。その結果、酸化物半導体層と第１の絶縁層との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。従って、酸化物半導体層と第１の絶縁層との界面が非晶質状態である場合と比べて、トランジスタの電気的特性の低下を防ぐことができる。
図３（Ｂ）に示す窒素濃度プロファイルを有するトランジスタ２１１は、第１の絶縁層と酸化物半導体層との界面近傍領域２１２における窒素濃度が高い。従って、当該界面近傍領域２１２は、他の領域に比べて結晶性が高くなり、しかもｃ軸配向を有する。このため、より電気的特性（電界効果移動度やしきい値など）の向上したトランジスタ２１１を得ることができる。また当該界面近傍領域２１２は他の領域に比べて均一性も高いため、電気的特性のバラツキの少ないトランジスタ２１１を得ることができる。
また、基板平面に概略平行で、六角形の格子状の結合を有するａ−ｂ面を有し、基板平面に概略垂直なｃ軸を有している結晶性酸化物半導体膜をチャネル領域に有するトランジスタ２１１を作製することで、光照射試験前後、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタ２１１のしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタ２１１を作製することができる。
なお、図４に示すように、酸化物半導体層２０３を形成する際、成膜条件を複数回変更することによって、酸化物半導体層２０３を積層して形成してもよい。窒素濃度の高い酸化物半導体層２０３ｄを形成し、当該窒素濃度の高い酸化物半導体層２０３ｄ上に接して、酸化物半導体層２０３ｃを形成してもよい。
この場合、例えば、窒素濃度の高い酸化物半導体層２０３ｄは、窒素ガスのみを用いたスパッタリング法により厚さ１ｎｍ以上１０ｎｍ以下で成膜し、酸化物半導体層２０３ｃは、酸素ガスと希ガスの混合雰囲気、酸素と窒素の混合雰囲気、希ガスのみの雰囲気でのスパッタリング法により成膜してもよい。成膜室に導入するガスの種類を切り換えることで窒素濃度の高い酸化物半導体層２０３ｄ、酸化物半導体層２０３ｃをそれぞれ形成することができるため、窒素濃度や酸素濃度を制御しやすく量産性に優れる。
酸化物半導体層において、窒素を多く含む領域（窒素濃度の高い酸化物半導体層２０３ｄ）は、窒素を多く含まない領域（酸化物半導体層２０３ｃ）に比べてエネルギーギャップが小さく、キャリアを流しやすい。成膜室に導入するガスの種類を切り換えて酸化物半導体層を積層して形成することで、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくすることができる。
また、窒素濃度の高い酸化物半導体層２０３ｄに含まれる結晶は、六方晶のウルツ鉱型結晶構造であり、酸化物半導体層２０３ｃに含まれる結晶は、六方晶の非ウルツ鉱型結晶構造である。ウルツ鉱型結晶構造と非ウルツ鉱型結晶構造はともに六方晶であるので、ｃ軸方向からは六角形の格子像を確認できる。
図４（Ａ）に示すように、窒素が添加されたゲート絶縁層２０２ａ上に接して、窒素濃度の高い酸化物半導体層２０３ｄを形成した場合は、図２に示すように、窒素が添加されたゲート絶縁層２０２ａ上に接して、酸化物半導体層２０３を形成した場合に比べて、界面近傍領域２１４の結晶性の制御がより容易になる。
窒素濃度の高い酸化物半導体層２０３ｄを形成する際、成膜時に導入する窒素ガス流量等を制御することで、結晶性の高低の制御や、結晶構造、及び結晶構造に付随するあらゆるパラメータを変化させることが可能になる。
例えば、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の窒素濃度の状態は、図４（Ｂ）に示す、窒素濃度プロファイルを用いて説明できる。図４（Ｂ）は図４（Ａ）において鎖線で切断した場合における膜厚方向における窒素濃度プロファイルを示す模式図である。図４（Ｂ）における第１の絶縁層が図４（Ａ）におけるゲート絶縁層であり、図４（Ｂ）における第２の絶縁層が図４（Ａ）における保護絶縁層である。
図４（Ｂ）に示すように、酸化物半導体層２０３ｃの窒素濃度は、あまり変化せずほぼ一定の値を維持する。
界面近傍領域２１４の窒素濃度は、段階的に高くなる。具体的には、当該界面近傍領域２１４の窒素濃度は、第１の絶縁層に近づくにつれて２段階に分かれて高くなる。窒素濃度が最初に高くなるのは、酸化物半導体層２０３ｃと窒素濃度の高い酸化物半導体層２０３ｄの界面である。一度高くなった窒素濃度はあまり変化せずほぼ一定の値を維持する。また、窒素濃度の高い酸化物半導体層２０３ｄが、窒素が添加されたゲート絶縁層２０２ａと接するため、窒素濃度の高い酸化物半導体層２０３ｄ領域には、結晶化の進行の度合いが異なる領域が形成される。従って、窒素濃度が次に高くなるのは、窒素濃度の高い酸化物半導体層２０３ｄにおいて、結晶化の進行の度合いが異なる領域が接する界面である。
窒素濃度の高い酸化物半導体層２０３ｄにおいて、結晶化の進行の度合いが異なるのは、窒素濃度の高い酸化物半導体層２０３ｄが、窒素が添加されていないゲート絶縁層２０２ｂではなく、窒素が添加されたゲート絶縁層２０２ａと接するためである。窒素が添加されたゲート絶縁層２０２ａ上に接して窒素濃度の高い酸化物半導体層２０３ｄが形成されることで、窒素濃度の高い酸化物半導体層２０３ｄにおける結晶化の進行の度合いに差が生じる。
図３（Ｂ）における酸化物半導体層と第１の絶縁層との界面に比べて、図４（Ｂ）における酸化物半導体層と第１の絶縁層との界面には窒素が多く含まれており、結晶化が進行しやすい。
酸化物半導体層と第１の絶縁層との界面は、窒素濃度のピークを有するため、最も結晶性が高くなる。また当該窒素濃度のピーク値は、図３（Ｂ）における窒素濃度のピーク値よりも高くなる。その結果、酸化物半導体層と第１の絶縁層との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。従って、酸化物半導体層と第１の絶縁層との界面が非晶質状態である場合と比べて、トランジスタの電気的特性の低下を防ぐことができる。
また、図４（Ｂ）に示す窒素濃度プロファイルを有するトランジスタ２１３は、第１の絶縁層と酸化物半導体層との界面近傍領域２１４における窒素濃度が高く、第１の絶縁層と酸化物半導体層との界面における窒素濃度は更に高い。従って、当該界面近傍領域２１４は、他の領域に比べて結晶性が高くなる。界面近傍領域２１４は、基板平面に概略平行で、六角形の格子状の結合を有するａ−ｂ面を有し、基板平面に概略垂直なｃ軸を有している。このため、より電気的特性（電界効果移動度やしきい値など）の向上したトランジスタ２１３を得ることができる。また当該界面近傍領域２１４は他の領域に比べて均一性も高いため、電気的特性のバラツキの少ないトランジスタ２１３を得ることができる。
また、基板平面に概略平行で、六角形の格子状の結合を有するａ−ｂ面を有し、基板平面に概略垂直なｃ軸を有している結晶性酸化物半導体膜をチャネル領域に有するトランジスタ２１３を作製することで、光照射試験前後、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタ２１３のしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタ２１３を作製することができる。
（実施の形態３）
本実施の形態では、酸化物半導体層と当該酸化物半導体層の一部と接する絶縁層との界面状態が良好なボトムゲート型トランジスタの作製方法の一例について図８を用いて説明する。
図８（Ａ）に示すように、基板３００上にゲート電極層３０１を形成する。
ゲート電極層３０１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅などの金属材料またはその合金材料などを用いて形成する。ゲート電極層３０１は、スパッタリング法や真空蒸着法で基板３００上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。
次いで、ゲート電極層３０１を覆うゲート絶縁層３０２を形成する。なお、ゲート絶縁層３０２に用いる材料として、酸化窒化珪素膜（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）がより好適である。ゲート絶縁層３０２を形成した後、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理を行う。プラズマ処理を行うことによってゲート絶縁層３０２の表面近傍に窒素が添加される。窒素が添加されたゲート絶縁層３０２ａの窒素濃度は、窒素が添加されていないゲート絶縁層３０２ｂの窒素濃度に比べて高くなる。
なお、残留窒素がゲート絶縁層３０２の一部もしくは、ゲート絶縁層３０２全体へ混入した場合、ゲート絶縁層３０２としての膜質低下を招く場合がある。従って、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理と、ゲート絶縁層３０２の成膜は、マルチチャンバーの成膜装置等を用いて別の成膜室で行ってもよい。
なお、Ｎ２ＯまたはＮ２などのガスを用いたプラズマ処理は、ゲート絶縁層を形成したプラズマＣＶＤ装置内で行ってもよいし、その後に形成する酸化物半導体層の成膜を行うスパッタ成膜室内で酸化物半導体層を形成する前に行ってもよい。
次いで、図８（Ｂ）に示すようにゲート絶縁層３０２上に接して酸化物半導体層を形成する。なお、酸化物半導体層３０３を形成する際、成膜室に導入するガスの種類を切り換えることで窒素濃度の高い酸化物半導体層３０３ｄ、酸化物半導体層３０３ｃをそれぞれ形成する。最初に、成膜室に窒素ガスのみを導入し、途中から成膜室に導入するガスの種類を切り換えて、酸素ガスと希ガスの混合雰囲気、酸素と窒素の混合雰囲気、希ガスのみの雰囲気でのスパッタリング法により成膜をする。
なお、酸化物半導体層の形成時に、スパッタリング装置の処理室の圧力を、０．７Ｐａ未満好ましくは０．１〜０．５Ｐａとすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。
また、酸化物半導体層の形成時に、スパッタリング装置の処理室に導入するガス、例えば窒素ガスや、酸素ガスや、アルゴンガスなどは全て加熱した状態で導入して、成膜を行う。加熱をしながら成膜を行うことで、ゲート絶縁層３０２に接する領域から徐々に結晶化を進行させることができる。従ってスパッタリング成膜を一回行うだけで、結果的には、窒素濃度の高い酸化物半導体層３０３ｄと酸化物半導体層３０３ｃの積層状態を形成することができる。
次いで、酸化物半導体層を加工して島状の酸化物半導体層３０３を形成する。酸化物半導体積層の加工は、当該酸化物半導体層上にフォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該酸化物半導体層を選択的にエッチングすることで、形成することができる。
酸化物半導体層において、窒素を多く含む領域（窒素濃度の高い酸化物半導体層３０３ｄ）は、窒素を多く含まない領域（酸化物半導体層３０３ｃ）に比べてエネルギーギャップが小さく、キャリアを流しやすい。成膜室に導入するガスの種類を切り換えて、加熱をしながら成膜を行って、窒素濃度の高い酸化物半導体層３０３ｄ及び酸化物半導体層３０３ｃを形成することで、酸化物半導体層のキャリアが流れる領域に窒素を多く含ませ、その他の領域に含まれる窒素を少なくすることができる。
窒素濃度の高い酸化物半導体層３０３ｄを形成する際、成膜時に導入する窒素ガス流量等を制御することで、結晶性の高低の制御や、結晶構造、及び結晶構造に付随するあらゆるパラメータを変化させることが可能になる。
また、窒素濃度の高い酸化物半導体層３０３ｄに含まれる結晶は、六方晶のウルツ鉱型結晶構造であり、酸化物半導体層３０３ｃに含まれる結晶は、六方晶の非ウルツ鉱型結晶構造である。ウルツ鉱型結晶構造と非ウルツ鉱型結晶構造はともに六方晶であるので、ｃ軸方向からは六角形の格子像を確認できる。
即ち、窒素が添加されたゲート絶縁層３０２ａと酸化物半導体層３０３との界面近傍領域３１４は、他の領域に比べて結晶性が高くなる。更に当該界面近傍領域３１４は、他の領域に比べて均一性が高くなる。また、ゲート絶縁層３０２と酸化物半導体層３０３との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。
次いで酸化物半導体層３０３上に、導電膜を形成する。導電膜はスパッタリング法や真空蒸着法で形成することができる。導電膜に用いる材料としては、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの金属材料、または該金属材料を成分とする合金材料で形成する。また、Ａｌ、Ｃｕなどの金属層の下側もしくは上側の一方または双方にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。
次いで、導電膜上に、フォトリソグラフィ技術またはインクジェット法により所望の形状のマスクを形成し、当該マスクを用いて当該導電膜を選択的にエッチングすることで、ソース電極層３０４またはドレイン電極層３０５を形成することができる。なお、エッチングの際、酸化物半導体層３０３の一部が、削られてもよい。
ソース電極層３０４またはドレイン電極層３０５を形成した後、減圧下で加熱処理を行う。減圧下での加熱処理を行うことによって、酸化物半導体層３０３に含まれる過剰な水素（水や水酸基を含む）を除去することができる。減圧下での加熱処理を行った後、酸素プラズマ処理を行う。酸素プラズマ処理を行うことによって露出した酸化物半導体層３０３の表面近傍に酸素が添加される。酸素が添加された酸化物半導体層３０３ａの酸素濃度は、酸素が添加されていない酸化物半導体層３０３ｃの酸素濃度に比べて高くなる。
図８（Ｃ）に示すように、酸素プラズマ処理を行った後、スパッタリング法により、ソース電極層３０４またはドレイン電極層３０５を覆い、且つ酸化物半導体層３０３の一部に接する保護絶縁層３０６を形成する。加熱により酸素の一部が放出する保護絶縁層３０６は、スパッタリング法を用いることで形成しやすいため好ましい。加熱により酸素の一部が放出する保護絶縁層３０６をスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にすることが好ましい。
保護絶縁層３０６としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化アルミニウムガリウム、及び酸化ガリウムのいずれか一以上との積層構造を用いることができる。
なお、保護絶縁層３０６の膜厚は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする。保護絶縁層３０６を厚くすることで、保護絶縁層３０６からの酸素放出量を増加させることができると共に、その増加によって保護絶縁層３０６と酸化物半導体層３０３との界面における欠陥を低減することが可能である。
保護絶縁層３０６の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点−４０℃以下、好ましくは露点−６０℃以下）など）で加熱処理（温度範囲１５０℃以上６５０℃以下、好ましくは２００℃以上５００℃以下）を行ってもよい。
以上の工程で酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面状態が良好なボトムゲート型トランジスタ３１３を作製することができる。
次に、図９に示す、窒素濃度プロファイルを用いて、酸化物半導体層と当該酸化物半導体層と接する絶縁層との界面付近の窒素濃度の状態について、詳細に説明する。図９は図８（Ｃ）において鎖線で切断した場合における膜厚方向における窒素濃度プロファイル及び酸素濃度プロファイルを示す模式図である。図９における第１の絶縁層が図８（Ｃ）におけるゲート絶縁層であり、図８（Ｃ）における第２の絶縁層が図２における保護絶縁層である。
図９に示すように、酸化物半導体層３０３ｃの窒素濃度は、あまり変化せずほぼ一定の値を維持する。
界面近傍領域３１４の窒素濃度は、段階的に高くなる。具体的には、当該界面近傍領域３１４の窒素濃度は、第１の絶縁層に近づくにつれて２段階に分かれて高くなる。窒素濃度が最初に高くなるのは、酸化物半導体層３０３ｃと窒素濃度の高い酸化物半導体層３０３ｄの界面である。一度高くなった窒素濃度はあまり変化せずほぼ一定の値を維持する。また、窒素濃度の高い酸化物半導体層３０３ｄが、窒素が添加されたゲート絶縁層３０２ａと接するため、窒素濃度の高い酸化物半導体層３０３ｄ領域には、結晶化の進行の度合いが異なる領域が形成される。従って、窒素濃度が次に高くなるのは、窒素濃度の高い酸化物半導体層３０３ｄにおいて、結晶化の進行の度合いが異なる領域が接する界面である。
窒素濃度の高い酸化物半導体層３０３ｄにおいて、結晶化の進行の度合いが異なるのは、窒素濃度の高い酸化物半導体層３０３ｄが、窒素が添加されていないゲート絶縁層３０２ｂではなく、窒素が添加されたゲート絶縁層３０２ａと接するためである。窒素が添加されたゲート絶縁層３０２ａ上に接して窒素濃度の高い酸化物半導体層３０３ｄが形成されることで、窒素濃度の高い酸化物半導体層３０３ｄにおける結晶化の進行の度合いに差が生じる。
図３（Ｂ）における酸化物半導体層と第１の絶縁層との界面に比べて、図９における酸化物半導体層と第１の絶縁層との界面には窒素が多く含まれており、結晶化が進行する。
酸化物半導体層と第１の絶縁層との界面は、窒素濃度のピークを有するため、最も結晶性が高くなる。また当該窒素濃度のピーク値は、図３（Ｂ）における窒素濃度のピーク値よりも高くなる。その結果、酸化物半導体層と第１の絶縁層との界面には未結合手に起因する界面準位が少なくなるため、良好な界面状態を実現できる。従って、酸化物半導体層と第１の絶縁層との界面が非晶質状態である場合と比べて、トランジスタの電気的特性の低下を防ぐことができる。
また、図９に示す窒素濃度プロファイルを有するトランジスタ３１３は、第１の絶縁層と酸化物半導体層との界面近傍領域３１４における窒素濃度が高く、第１の絶縁層と酸化物半導体層との界面における窒素濃度は更に高い。従って、当該界面近傍領域３１４は、他の領域に比べて結晶性が高くなり、しかもｃ軸配向を有する。このため、より電気的特性（電界効果移動度やしきい値など）の向上したトランジスタ３１３を得ることができる。また当該界面近傍領域３１４は他の領域に比べて均一性も高いため、電気的特性のバラツキの少ないトランジスタ３１３を得ることができる。
また、基板平面に概略平行で、六角形の格子状の結合を有するａ−ｂ面を有し、基板平面に概略垂直なｃ軸を有している結晶性酸化物半導体膜をチャネル領域に有するトランジスタ３１３を作製することで、光照射試験前後、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタ３１３のしきい値電圧の変化量が低減でき、安定した電気的特性を有するトランジスタ３１３を作製することができる。
（実施の形態４）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを有する表示装置を作製する例について以下に説明する。
画素部に配置するトランジスタは、実施の形態１または実施の形態２または実施の形態３に従って形成する。また、実施の形態１または実施の形態２または実施の形態３に示すトランジスタはｎチャネル型トランジスタであるため、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図５（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図５（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素部の回路構成の一例を図５（Ｂ）に示す。ここでは、ＶＡ方式の液晶表示パネルの画素構造を示す。
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
トランジスタ６２８のゲート配線６０２と、トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６１６は、トランジスタ６２８とトランジスタ６２９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１または実施の形態２または実施の形態３のトランジスタを適宜用いることができる。
第１の画素電極層と第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６２８及びトランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６２８はゲート配線６０２と接続し、トランジスタ６２９はゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、トランジスタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
また、容量配線６９０が設けられ、ゲート絶縁層を誘電体とし、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極と保持容量を形成する。
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６５１が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５２が設けられたマルチドメイン構造である。
なお、図５（Ｂ）に示す画素構成は、これに限定されない。例えば、図５（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
また、本実施の形態では、ＶＡ方式の液晶表示パネルの例を示したが特に限定されず、様々な方式の液晶表示装置に応用することができる。例えば、視野角特性を改善する方法として、基板主表面に対して水平方向の電界を液晶層に印加する横電界方式（ＩＰＳ方式とも呼ぶ）に応用することができる。
例えば、ＩＰＳ方式の液晶表示パネルとして、配向膜を用いないブルー相を示す液晶相を用いることが好ましい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶素子の液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術（例えばフィールドシーケンシャル方式など）もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。面光源として、異なる色を呈する３種類以上の光源（例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青））を用いる場合は、カラーフィルタを用いなくともカラー表示が行える。また、面光源として、白色発光のＬＥＤを用いる場合は、カラーフィルタを設けてカラー表示を行う。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
また、画素部の回路構成の一例を図５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図５（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は、ゲート電極層が走査線６４０６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６４０２のゲート電極層に接続されている。駆動用トランジスタ６４０２は、ゲート電極層が容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極層には、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極層にかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図５（Ｃ）と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極層に発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図５（Ｃ）に示す画素構成は、これに限定されない。例えば、図５（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
次に、発光素子の構成について、図６を用いて説明する。ここでは、発光素子駆動用トランジスタがｎチャネル型の場合を例に挙げて、画素の断面構造について説明する。図６（Ａ）、図６（Ｂ）、及び図６（Ｃ）の半導体装置に用いられる発光素子駆動用トランジスタ７００１、７０１１、７０２１は、実施の形態１または実施の形態２または実施の形態３に示すトランジスタと同様に作製でき、ゲート絶縁層と酸化物半導体層との界面に高濃度の窒素を含むトランジスタである。
発光素子の第１の電極または第２の電極の少なくとも一方は可視光を透過する導電膜を用いて形成し、発光素子から発光を取り出す。発光を取り出す方向に着目した構造としては、発光素子とトランジスタが形成された基板を介することなく、基板上の当該発光素子が形成された側から発光を取り出す上面射出構造、発光素子が形成された基板を介し、当該発光素子が形成されていない側から発光を取り出す下面射出構造、並びに基板上の発光素子が形成された側及び発光素子が形成されていない側から発光を取り出す両面射出構造がある。そして、図５（Ｃ）に示す画素構成はどの射出構造の発光素子にも適用することができる。
下面射出構造の発光素子について図６（Ａ）を用いて説明する。下面射出構造の発光素子は、図６（Ａ）に矢印で示す方向に光を発する。
また、図６（Ａ）において、発光素子駆動用トランジスタ７０１１は実施の形態２に示すトランジスタ２１１を用いる例を示しているが、特に限定されない。
図６（Ａ）では、発光素子駆動用トランジスタ７０１１のソース電極またはドレイン電極と電気的に接続された透光性を有する第１の電極７０１７上に、ＥＬ層７０１４、第２の電極７０１５、遮蔽膜７０１６が順に積層されている。
第１の電極７０１７は可視光を透過する導電膜を用いる。可視光を透過する導電膜としては、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯとする。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などを挙げることができる。また、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）の金属薄膜を用いることもできる。例えば２０ｎｍの膜厚を有するアルミニウム膜を他の透光性を有する導電膜に積層して用いることができる。
第２の電極７０１５はＥＬ層７０１４が発する光を効率よく反射する材料が好ましい。なぜなら光の取り出し効率を向上できるためである。なお、第２の電極７０１５を積層構造としてもよい。例えば、ＥＬ層７０１４に接する側に可視光を透過する導電膜を用い、他方に光を遮光する膜として遮蔽膜７０１６を積層して用いることもできる。光を遮光する膜としては、ＥＬ層が発する光を効率よく反射する金属膜等が好ましいが、例えば黒の顔料を添加した樹脂等を用いることもできる。
なお、第１の電極７０１７、又は第２の電極７０１５のいずれか一方は陽極として機能し、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好ましく、陰極として機能する電極には仕事関数の小さな物質が好ましい。
仕事関数が大きい材料としては、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ（登録商標）などを用いることができる。仕事関数が小さい材料としては、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等を用いることができる。
なお、消費電力を比較する場合、第１の電極７０１７を陰極として機能させ、第２の電極７０１５を陽極として機能させるほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくできるため好ましい。
ＥＬ層７０１４は、少なくとも発光層を含めば良く、単数の層で構成されていても、複数の層が積層された構成でもよい。複数の層で積層された構成としては、陽極側から正孔注入層、正孔輸送層、発光層、電子輸送層、並びに電子注入層、陰極が積層された構成を例に挙げることができる。なお、発光層を除くこれらの層はＥＬ層７０１４中に必ずしも全て設ける必要はない。また、これらの層は重複して設けることもできる。具体的には、ＥＬ層７０１４中に複数の発光層を重ねて設けてもよく、電子注入層に重ねて正孔注入層を設けてもよい。また、中間層として電荷発生層の他、電子リレー層など他の構成を適宜加えることができる。
また、発光素子７０１２は第１の電極７０１７の端部を覆う隔壁７０１９を備える。隔壁７０１９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜の他、無機絶縁膜または有機ポリシロキサン膜を適用できる。特に、隔壁７０１９の側面が連続した曲率を持って形成される傾斜面となるように、感光性の樹脂材料を用いて形成することが好ましい。隔壁７０１９に感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。また、隔壁を無機絶縁膜で形成することもできる。無機絶縁膜を隔壁に用いることで、隔壁に含まれる水分量を低減できる。
なお、カラーフィルタ層７０３３が発光素子７０１２と基板７０１０の間に設けられている（図６（Ａ）参照）。発光素子７０１２に白色に発光する構成を適用することにより、発光素子７０１２が発する光はカラーフィルタ層７０３３を通過し、第２のゲート絶縁層７０３１、第１のゲート絶縁層７０３０、及び基板７０１０を通過して、射出される。
複数の種類のカラーフィルタ層７０３３を形成してもよく、例えば画素毎に赤色のカラーフィルタ層、青色のカラーフィルタ層、緑色のカラーフィルタ層などを設けることができる。なお、カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、またはフォトリソグラフィ技術を用いたエッチング法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁層７０３５によって覆う。なお、図６（Ａ）ではオーバーコート層７０３４は薄い膜厚で図示したが、オーバーコート層７０３４は、アクリル樹脂などの樹脂材料を用い、カラーフィルタ層７０３３に起因する凹凸を平坦化する機能を有している。
また、第２のゲート絶縁層７０３１、絶縁層７０３２、カラーフィルタ層７０３３、オーバーコート層７０３４、及び保護絶縁層７０３５に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０１９と重なる位置に配置する。
次に、両面射出構造の発光素子について、図６（Ｂ）を用いて説明する。両面射出構造の発光素子は、図６（Ｂ）に矢印で示す方向に光を発する。
図６（Ｂ）において、発光素子駆動用トランジスタ７０２１は実施の形態２に示すｎチャネル型のトランジスタ２１１を用いる例を示しているが、特に限定されない。
図６（Ｂ）では、発光素子駆動用トランジスタ７０２１のソース電極またはドレイン電極と電気的に接続された透光性を有する第１の電極７０２７上に、ＥＬ層７０２４、第２の電極７０２５が順に積層されている。
第１の電極７０２７、及び第２の電極７０２５は可視光を透過する導電膜を用いる。可視光を透過する導電膜としては、図６（Ａ）の第１の電極７０１７に用いることができる材料を適用することができる。よって、詳細な説明は第１の電極７０１７の説明を援用する。
なお、第１の電極７０２７、又は第２の電極７０２５のいずれか一方は陽極として機能し、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好ましく、陰極として機能する電極には仕事関数の小さな物質が好ましい。
ＥＬ層７０２４は単数の層で構成されていても、複数の層が積層された構成でもよい。ＥＬ層７０２４としては、図６（Ａ）のＥＬ層７０１４に用いることができる構成、及び材料を適用することができる。よって、詳細な説明はＥＬ層７０１４の説明を援用する。
また、発光素子７０２２は第１の電極７０２７の端部を覆う隔壁７０２９を備える。隔壁７０２９は、図６（Ａ）の隔壁７０１９に用いることができる構成、及び材料を適用することができる。よって、詳細な説明は隔壁７０１９の説明を援用する。
また、図６（Ｂ）に示した素子構造の場合、発光素子７０２２から発せられる光は、矢印で示すように第２の電極７０２５側と第１の電極７０２７側の両方に射出し、第１の電極７０２７側に発せられる一方の光は、第２のゲート絶縁層７０４１、絶縁層７０４２、第１のゲート絶縁層７０４０、及び基板７０２０を通過して射出させる。
また、図６（Ｂ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０２２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
次に、上面射出構造の発光素子について、図６（Ｃ）を用いて説明する。上面射出構造の発光素子は、図６（Ｃ）に矢印で示す方向に光を発する。
図６（Ｃ）において、発光素子駆動用トランジスタ７００１は実施の形態２に示すｎチャネル型のトランジスタ２１１を用いる例を示しているが、特に限定されない。
図６（Ｃ）では、発光素子駆動用トランジスタ７００１のソース電極またはドレイン電極と電気的に接続された第１の電極７００３上に、ＥＬ層７００４、第２の電極７００５が順に積層されている。
第１の電極７００３はＥＬ層７００４が発する光を効率よく反射する材料が好ましい。なぜなら光の取り出し効率を向上できるためである。なお、第１の電極７００３を積層構造としてもよい。例えば、ＥＬ層７００４に接する側に可視光を透過する導電膜を用い、他方に光を遮光する膜を積層して用いることもできる。光を遮光する膜としては、ＥＬ層が発する光を効率よく反射する金属膜等が好ましいが、例えば黒の顔料を添加した樹脂等を用いることもできる。
第２の電極７００５は可視光を透過する導電膜を用いる。可視光を透過する導電膜としては、図６（Ａ）の第１の電極７０１７に用いることができる材料を適用することができる。よって、詳細な説明は第１の電極７０１７の説明を援用する。
なお、第１の電極７００３、又は第２の電極７００５のいずれか一方は陽極として機能し、他方は陰極として機能する。陽極として機能する電極には、仕事関数の大きな物質が好ましく、陰極として機能する電極には仕事関数の小さな物質が好ましい。
ＥＬ層７００４は単数の層で構成されていても、複数の層が積層された構成でもよい。ＥＬ層７００４としては、図６（Ａ）のＥＬ層７０１４に用いることができる構成、及び材料を適用することができる。よって、詳細な説明はＥＬ層７０１４の説明を援用する。
また、発光素子７００２は第１の電極７００３の端部を覆う隔壁７００９を備える。隔壁７００９は、図６（Ａ）の隔壁７０１９に用いることができる構成、及び材料を適用することができる。よって、詳細な説明は隔壁７０１９の説明を援用する。
また、図６（Ｃ）において、発光素子駆動用トランジスタ７００１のソース電極またはドレイン電極は、保護絶縁層７０５２及び絶縁層７０５５に設けられたコンタクトホールを介して第１の電極７００３と電気的に接続する。平坦化絶縁層７０５３は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層７０５３を形成してもよい。平坦化絶縁層７０５３の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）等を用いることができる。
また、図６（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７００２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図６（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子として、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成してもよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、発光素子の駆動を制御するトランジスタ（発光素子駆動用トランジスタ）と発光素子とが電気的に接続されている例を示したが、発光素子駆動用トランジスタと発光素子との間に電流制御用トランジスタが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図６に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
（実施の形態５）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
図７（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００３ａ、３００３ｂなどによって構成されている。表示部３００３ｂはタッチ入力機能を有するパネルとなっており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチ入力機能を有するパネルとして構成してもよい。実施の形態１で示したトランジスタ１１１をスイッチング素子として用い、実施の形態４に示す液晶パネルや有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、携帯型の情報端末とすることができる。
図７（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図７（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
また、図７（Ａ）に示す携帯型の情報端末は、２つの表示部３００３ａ、３００３ｂのうち、一方を取り外すことができ、取り外した場合の図を図７（Ｂ）に示している。表示部３００３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、片手で筐体３００２をもってもう片方の手で操作することができ、便利である。
さらに、図７（Ｂ）に示す筐体３００２にアンテナやマイク機能や無線機能を持たせ、携帯電話機として用いてもよい。
図７（Ｃ）は、携帯電話機の一例を示している。図７（Ｃ）に示す携帯電話機５００５は、筐体に組み込まれた表示部５００１の他、ヒンジ５００２に取り付けられた表示パネル５００３、操作ボタン５００４、スピーカ、マイクなどを備えている。
図７（Ｃ）に示す携帯電話機５００５は、表示パネル５００３がスライドして、表示部５００１と重なるようになっており、透光性を有するカバーとしても機能する。表示パネル５００３は、実施の形態４の図６（Ｂ）に示した、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を用いた表示パネルである。
また、両面射出構造の発光素子を用いた表示パネル５００３であるため、表示部５００１と重ねた状態でも表示を行うことができ、使用者はどちらも表示し、どちらの表示も視認することもできる。表示パネル５００３は透光性を有し、表示パネルの向こう側が透けて見えるパネルである。例えば、地図の表示を表示部５００１で行い、使用者の所在地ポイントを表示パネル５００３で表示することによって現在地を認識しやすい状態を提供することができる。
また、携帯電話機５００５に撮像素子を設け、テレビ電話として使用する場合、複数の相手の顔を表示しながら、複数の相手と会話ができるため、テレビ会議なども行うことができる。例えば、表示パネル５００３に一人または複数の相手の顔を表示し、さらに表示部５００１にもう一人の顔を表示させることで、使用者は２人以上の顔を見ながら会話を行うことができる。
また、表示パネル５００３に表示されたタッチ入力ボタン５００６を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示パネル５００３をスライドさせて、操作ボタン５００４を指などで触れることにより行うことができる。
図７（Ｄ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態２で示したトランジスタ２１１を表示部９６０３に適用することにより、テレビジョン装置９６００とすることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表示部９６０３に映し出すことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、絶縁表面に一方の面を接する窒素濃度の高い酸化物半導体膜と、窒素濃度の高い酸化物半導体膜の他方の面に接する酸化物半導体膜と、の積層を有し、窒素濃度の高い酸化物半導体膜はｃ軸配向し、且つウルツ鉱型（第１の結晶型）の結晶を含み、酸化物半導体膜はｃ軸配向し、且つ第１の結晶型とは異なる第２の結晶型の六方晶系の異方性結晶を含む半導体膜の積層について、図１０乃至図１４を参照して説明する。
本実施の形態で例示する異なる結晶構造の積層を有する半導体膜の模式断面図を図１０に示す。
半導体膜４３０は、窒素濃度の高い酸化物半導体膜４３１と酸化物半導体膜４３２を有する。窒素濃度の高い酸化物半導体膜４３１が基板４００上の絶縁表面４０２に接して設けられた半導体膜４３０の態様を図１０に図示する。なお絶縁表面４０２は、窒素が添加された絶縁表面４０２ａと窒素が添加されていない絶縁表面４０２ｂを有する。窒素濃度の高い酸化物半導体膜４３１はｃ軸配向し、且つ第１の結晶型のウルツ鉱型の結晶を含み、酸化物半導体膜４３２はｃ軸配向し、且つ第２の結晶型の六方晶系の異方性結晶を含み、窒素濃度の高い酸化物半導体膜４３１は酸化物半導体膜４３２よりも結晶性が高い。
＜六方晶系の結晶構造＞
第１の結晶型および第２の結晶型である六方晶系の結晶構造について説明する。
はじめに、第１の結晶型のウルツ鉱型の結晶構造を、図１１を用いて説明する。ウルツ鉱型の結晶構造について、ａ−ｂ面での原子の配置を図１１（Ａ）に、ｃ軸方向を縦方向とする構造を図１１（Ｂ）に示す。
ウルツ鉱型の結晶構造を備える結晶としては、例えば窒化インジウム、窒化ガリウム等をその例に挙げることができる。また、窒素を含む酸化物半導体もｃ軸配向し、かつウルツ鉱型の結晶を含む膜となる場合がある。
具体的には、窒素を５×１０１９／ｃｍ−３以上、好ましくは１×１０２０／ｃｍ−３以上７原子％未満含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜はｃ軸配向し、かつウルツ鉱型の結晶を含む膜となり、金属サイトにはＩｎとＧａとＺｎがランダムに入っている。
次に、第２の結晶型の六方晶系の結晶構造について説明する。
例えば、窒素を１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３以下含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜はｃ軸配向し、且つ第２の結晶型の六方晶系の結晶を含む膜となる。ｃ軸配向し、且つ第２の結晶型の六方晶系の結晶を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、ａ−ｂ面にＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）を備え、Ｉｎ−Ｏの結晶面とＩｎ−Ｏの結晶面との間に、ＧａおよびＺｎを有する二つの層を備える。なお、ＧａおよびＺｎを有する二つの層において、ＧａおよびＺｎは一方の層または双方の層に有すればよく、その位置は限定されない。
第１の結晶型のウルツ鉱型の結晶構造および第２の結晶型の六方晶系の結晶構造は、いずれも六方晶系であり、ａ−ｂ面において原子が六角形に位置する。そして、第２の結晶型の六方晶系の結晶がウルツ鉱型の結晶に接し、第２の結晶型の六方晶系の結晶がウルツ鉱型の結晶に整合する。
ウルツ鉱型の結晶上に、格子定数を同じくする第２の結晶型の六方晶系の結晶が整合する様子を図１２に示す。第２の結晶型の六方晶系の結晶構造を図１２（Ａ）に示し、ウルツ鉱型の結晶の構造を図１２（Ｂ）に示す。また、第２の結晶型の六方晶系の結晶がウルツ鉱型の結晶に接して、第２の結晶型の六方晶系の結晶がウルツ鉱型の結晶に整合する模式図を図１２（Ｃ）に模式的に示す。
従って、結晶性が高く、結晶化が容易なウルツ鉱型の結晶を含む窒素濃度の高い酸化物半導体膜を形成し、次いで窒素濃度の高い酸化物半導体膜に接して酸化物半導体膜を形成する構成とすることにより、窒素濃度の高い酸化物半導体膜に含まれるウルツ鉱型の結晶が該酸化物半導体膜の結晶化を容易にするという効果を奏する。
＜窒素濃度の高い酸化物半導体膜＞
次に、窒素濃度の高い酸化物半導体膜について説明する。窒素濃度の高い酸化物半導体膜はｃ軸配向し、且つウルツ鉱型の結晶を含む。特に、窒素濃度の高い酸化物半導体膜は酸化物半導体膜に比べて結晶性が高く、結晶化し易い材料を用いる。
窒素濃度の高い酸化物半導体膜に用いることができる第１の結晶型であるウルツ鉱型の結晶について説明する。
ウルツ鉱型の結晶構造を備え、窒素濃度の高い酸化物半導体膜の有する窒素濃度は、５×１０１９／ｃｍ−３以上、好ましくは１×１０２０／ｃｍ−３以上７原子％未満である。窒素濃度が５×１０１９／ｃｍ−３以上、好ましくは１×１０２／０ｃｍ−３以上７原子％未満となるように意図的に含ませた窒素濃度の高い酸化物半導体膜は、窒素を意図的に含ませていない酸化物半導体膜に比べてエネルギーギャップが小さく、キャリアを流しやすい。
なお、ウルツ鉱型の結晶構造のＨＡＡＤＦ（ｈｉｇｈ−ａｎｇｌｅ ａｎｎｕｌａｒ ｄａｒｋ ｆｉｅｌｄ）−ＳＴＥＭの実観察像には、輝点が互いちがいに現れる回折像が観察される場合がある。
ウルツ鉱型の結晶構造に基づいて計算により得たＨＡＡＤＦ−ＳＴＥＭの実観察像を図１３（Ａ）に示す。
また、窒素のみを含む成膜ガスを用いて成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ膜のＨＡＡＤＦ−ＳＴＥＭの実観察像を図１３（Ｂ）に示す。
図１３（Ａ）に示すＨＡＡＤＦ−ＳＴＥＭの実観察像、または図１３（Ｂ）に示すＨＡＡＤＦ−ＳＴＥＭの実観察像は、いずれも２周期性の層構造を有するウルツ鉱型の結晶構造を有することが確認できる。
窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、スパッタリング法を用いて石英ガラス基板上に３００ｎｍの厚さで成膜した。ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］を用い、基板−ターゲット間の距離を６０ｍｍとし、ＤＣ電源を用いて０．５ｋｗの電力で、圧力０．４Ｐａにて成膜した。また、成膜中の基板温度を４００℃とし、スパッタリングガスは窒素のみとし、成膜室に４０ｓｃｃｍの流量で流した。
次に、第２の結晶型の六方晶系の結晶について説明する。
第２の結晶型（非ウルツ鉱型）の六方晶系の結晶構造としては、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造及びその変形型構造をその例に挙げることができる。例えば、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏは、第２の結晶型の六方晶系の結晶構造を備え、酸化物半導体膜に用いることができる。なお、酸化物半導体膜に用いることができるＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、窒素を１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３以下含んでいても良い。
三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏには、ＹｂＦｅ２Ｏ４型構造であるＩｎＧａＺｎＯ４や、Ｙｂ２Ｆｅ３Ｏ７型構造であるＩｎ２Ｇａ２ＺｎＯ７等があり、その変形型構造をとりうる（Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５）。
また、酸化物半導体膜には四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｉｎ−Ｇａ−Ｏ膜などを用いることができる。また、上記酸化物半導体膜は珪素を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を含む酸化物膜である。
四元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏには、ＹｂＦｅ２Ｏ４型構造であるＩｎＧａＺｎＯ４や、Ｙｂ２Ｆｅ３Ｏ７型構造であるＩｎ２Ｇａ２ＺｎＯ７等があり、その変形型構造をとりうることが知られている（Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５）。なお、ＹｂＦｅ２Ｏ４型構造は、Ｙｂを含む層をＡ層としＦｅを含む層をＢ層とすると、ＡＢＢ｜ＡＢＢ｜ＡＢＢ｜の繰り返し構造を有し、その変形構造としては、例えば、ＡＢＢＢ｜ＡＢＢＢ｜の繰り返し構造を挙げることができる。また、Ｙｂ２Ｆｅ３Ｏ７型構造は、ＡＢＢ｜ＡＢ｜ＡＢＢ｜ＡＢ｜の繰り返し構造を有し、その変形構造としては、例えば、ＡＢＢＢ｜ＡＢＢ｜ＡＢＢＢ｜ＡＢＢ｜ＡＢＢＢ｜ＡＢＢ｜の繰り返し構造を挙げることができる。
酸化物半導体膜は、窒素濃度の高い酸化物半導体膜上に接して形成されている。これにより、結晶型の異なる積層構造を有する半導体膜における結晶性の高い領域が絶縁性の表面に接する構成とすることで、未結合手に起因する界面準位が少なくなり、良好な界面状態を備えた結晶型の異なる積層構造を有する半導体膜を提供できる。
第２の結晶型の六方晶系の結晶構造のＨＡＡＤＦ（ｈｉｇｈ−ａｎｇｌｅ ａｎｎｕｌａｒ ｄａｒｋ ｆｉｅｌｄ）−ＳＴＥＭの実観察像には、３つに一つの明暗を伴う回折像が観察される場合がある。
第２の結晶型の六方晶系の結晶構造に基づいて計算により得たＨＡＡＤＦ−ＳＴＥＭの実観察像を図１４（Ａ）に示す。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜のＨＡＡＤＦ−ＳＴＥＭの実観察像を図１４（Ｂ）に示す。
図１４（Ａ）に示すＨＡＡＤＦ−ＳＴＥＭの実観察像または図１４（Ｂ）に示すＨＡＡＤＦ−ＳＴＥＭの実観察像は、いずれも３つに一つの明暗を伴っており、９周期性の層構造を有する第２の結晶型の六方晶系の結晶構造を有することが確認できる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、スパッタリング法を用いて石英ガラス基板上に３００ｎｍの厚さで成膜した。ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］を用い、基板−ターゲット間の距離を６０ｍｍとし、ＤＣ電源を用いて０．５ｋｗの電力で、圧力０．４Ｐａにて成膜した。また、成膜中の基板温度を４００℃とし、スパッタリングガスは酸素のみとし、成膜室に４０ｓｃｃｍの流量で流した。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０１ 下地絶縁層
１０２ 酸化物半導体層
１０２ａ 酸化物半導体層
１０２ｂ 酸化物半導体層
１０３ ソース電極層
１０４ ドレイン電極層
１０５ ゲート絶縁層
１０６ ゲート電極層
１１１ トランジスタ
１１２ 界面近傍領域
２００ 基板
２０１ ゲート電極層
２０２ ゲート絶縁層
２０２ａ ゲート絶縁層
２０２ｂ ゲート絶縁層
２０３ 酸化物半導体層
２０３ａ 酸化物半導体層
２０３ｂ 酸化物半導体層
２０３ｃ 酸化物半導体層
２０３ｄ 酸化物半導体層
２０４ ソース電極層
２０５ ドレイン電極層
２０６ 保護絶縁層
２０７ 酸化物半導体層
２１１ トランジスタ
２１２ 界面近傍領域
２１３ トランジスタ
２１４ 界面近傍領域
３００ 基板
３０１ ゲート電極層
３０２ ゲート絶縁層
３０２ａ ゲート絶縁層
３０２ｂ ゲート絶縁層
３０３ 酸化物半導体層
３０３ａ 酸化物半導体層
３０３ｂ 酸化物半導体層
３０３ｃ 酸化物半導体層
３０３ｄ 酸化物半導体層
３０４ ソース電極層
３０５ ドレイン電極層
３０６ 保護絶縁層
３１３ トランジスタ
３１４ 界面近傍領域
４００ 基板
４０２ 絶縁表面
４０２ａ 絶縁表面
４０２ｂ 絶縁表面
４３０ 半導体膜
４３１ 酸化物半導体膜
４３２ 酸化物半導体膜
６０２ ゲート配線
６０３ ゲート配線
６１６ ドレイン電極層
６２８ トランジスタ
６２９ トランジスタ
６５０ ℃以上
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
３００１ 本体
３００２ 筐体
３００３ａ 表示部
３００３ｂ 表示部
３００４ キーボードボタン
５００１ 表示部
５００２ ヒンジ
５００３ 表示パネル
５００４ 操作ボタン
５００５ 携帯電話機
５００６ タッチ入力ボタン
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 発光素子駆動用トランジスタ
７００２ 発光素子
７００３ 第１の電極
７００４ ＥＬ層
７００５ 電極
７００９ 隔壁
７０１０ 基板
７０１１ 発光素子駆動用トランジスタ
７０１２ 発光素子
７０１４ ＥＬ層
７０１５ 電極
７０１６ 遮蔽膜
７０１７ 第１の電極
７０１９ 隔壁
７０２０ 基板
７０２１ 発光素子駆動用トランジスタ
７０２２ 発光素子
７０２４ ＥＬ層
７０２５ 電極
７０２７ 第１の電極
７０２９ 隔壁
７０３０ ゲート絶縁層
７０３１ ゲート絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０４０ ゲート絶縁層
７０４１ ゲート絶縁層
７０４２ 絶縁層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
９６００ テレビジョン装置
９６０１ 筐体
９６０２ 記憶媒体再生録画部
９６０３ 表示部
９６０４ 外部接続端子
９６０５ スタンド
９６０６ 外部メモリ

Claims (10)

  1. ゲート電極層と、
    該ゲート電極層と接する第１の絶縁層と、
    該第１の絶縁層に接する酸化物半導体層と、
    該酸化物半導体層に接する第２の絶縁層とを有し、
    前記酸化物半導体層は、前記第１の絶縁層との界面に窒素濃度のピークを有し、
    前記第１の絶縁層は、窒素を含み、その窒素濃度のピークは酸化物半導体層との界面であることを特徴とする半導体装置。
  2. 請求項１において、前記酸化物半導体層は、前記第１の絶縁層に近いほど高くなる窒素濃度の濃度勾配を有し、且つ、前記第２の絶縁層に近いほど高くなる酸素濃度の濃度勾配を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、前記酸化物半導体層のうち、前記第１の絶縁層との界面近傍の領域は他の領域に比べて結晶性が高いことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、前記第１の絶縁層と前記酸化物半導体層の界面近傍の窒素濃度は、５×１０１９／ｃｍ３以上７原子％未満であることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、前記第２の絶縁層と前記酸化物半導体層の界面近傍の窒素濃度は、１×１０１７／ｃｍ３以上５×１０１９／ｃｍ３未満であることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一において、前記酸化物半導体層は、前記第２の絶縁層との界面に酸素濃度のピークを有し、
    前記第２の絶縁層は、酸素を含み、その酸素濃度のピークは酸化物半導体層との界面であることを特徴とする半導体装置。
  7. 酸化物半導体層を形成し、
    前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    減圧下で加熱を行った後、Ｎ２またはＮ２Ｏガスを用いてプラズマ処理を行って窒素を酸化物半導体層の一部に添加し、
    前記プラズマ処理を行った後、大気に触れることなく、前記酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層を介して前記酸化物半導体層の窒素が添加された領域と重なる位置にゲート電極層を形成することを特徴とする半導体装置の作製方法。
  8. ゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    Ｎ２またはＮ２Ｏガスを用いてプラズマ処理を行って窒素をゲート絶縁層の一部に添加し、
    前記ゲート絶縁層を介して前記ゲート電極層と重なる位置に酸化物半導体層を形成し、
    前記酸化物半導体層上にソース電極層及びドレイン電極層を形成し、
    減圧下で加熱を行った後、酸素プラズマ処理を行って酸素を酸化物半導体層の一部に添加し、
    酸素を含む雰囲気下でスパッタ法により、前記酸化物半導体層、ソース電極層、及びドレイン電極層を覆う絶縁層を形成することを特徴とする半導体装置の作製方法。
  9. 請求項７または請求項８において、Ｎ２またはＮ２Ｏガスを用いる前記プラズマ処理は、スパッタ装置で行うことを特徴とする半導体装置の作製方法。
  10. 請求項７または請求項８において、Ｎ２またはＮ２Ｏガスを用いる前記プラズマ処理は、プラズマＣＶＤ装置で行うことを特徴とする半導体装置の作製方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140074742A (ko) * 2012-12-10 2014-06-18 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP2014131023A (ja) * 2012-11-28 2014-07-10 Semiconductor Energy Lab Co Ltd 酸化物半導体膜、酸化物半導体膜の成膜方法、及び半導体装置
WO2014136916A1 (ja) * 2013-03-08 2014-09-12 住友金属鉱山株式会社 酸窒化物半導体薄膜
WO2014196107A1 (ja) * 2013-06-04 2014-12-11 パナソニック株式会社 薄膜トランジスタ素子とその製造方法及び表示装置
WO2015118710A1 (ja) * 2014-02-06 2015-08-13 株式会社 東芝 半導体装置及び撮像装置
JP2016076599A (ja) * 2014-10-06 2016-05-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
US9478664B2 (en) 2013-12-25 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018166220A (ja) * 2013-01-21 2018-10-25 株式会社半導体エネルギー研究所 トランジスタ
WO2022176484A1 (ja) * 2021-02-17 2022-08-25 株式会社ジャパンディスプレイ 半導体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809852B2 (en) * 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8816425B2 (en) * 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20240025046A (ko) * 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US8802493B2 (en) 2011-09-13 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor device
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101976212B1 (ko) 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102067051B1 (ko) 2011-10-24 2020-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI621185B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TW201334191A (zh) * 2012-02-06 2013-08-16 Hon Hai Prec Ind Co Ltd 薄膜電晶體
CN103500710B (zh) * 2013-10-11 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管制作方法、薄膜晶体管及显示设备
US20150187574A1 (en) * 2013-12-26 2015-07-02 Lg Display Co. Ltd. IGZO with Intra-Layer Variations and Methods for Forming the Same
KR101884561B1 (ko) * 2017-03-15 2018-08-01 국민대학교산학협력단 질소 도핑된 금속 산화물 반도체층을 구비하는 금속 산화물 박막 트랜지스터 및 이의 제조방법
JP2021153082A (ja) 2020-03-24 2021-09-30 キオクシア株式会社 半導体装置及び半導体記憶装置
KR102661897B1 (ko) * 2021-12-29 2024-04-29 한국전자기술연구원 저온 공정으로 제작 가능한 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 반도체 소자 및 전자 기기

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007305658A (ja) * 2006-05-09 2007-11-22 Bridgestone Corp 酸化物トランジスタ及びその製造方法
JP2007318105A (ja) * 2006-04-28 2007-12-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009260002A (ja) * 2008-04-16 2009-11-05 Hitachi Ltd 半導体装置及びその製造方法
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
US20100084655A1 (en) * 2008-10-08 2010-04-08 Canon Kabushiki Kaisha Field effect transistor and process for production thereof
JP2010080947A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US20100219410A1 (en) * 2009-02-27 2010-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7514376B2 (en) * 2003-04-30 2009-04-07 Fujitsu Microelectronics Limited Manufacture of semiconductor device having nitridized insulating film
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
JP5250929B2 (ja) * 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101812935B1 (ko) 2008-09-12 2018-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 디스플레이 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI467663B (zh) 2008-11-07 2015-01-01 Semiconductor Energy Lab 半導體裝置和該半導體裝置的製造方法
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
TWI489628B (zh) * 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5403464B2 (ja) * 2009-08-14 2014-01-29 Ｎｌｔテクノロジー株式会社 薄膜デバイス及びその製造方法
EP2510541A4 (en) * 2009-12-11 2016-04-13 Semiconductor Energy Lab NON-VOLTAGE SHUTTER AND LOGIC SWITCHING AND SEMICONDUCTOR DEVICE THEREWITH
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
TWI525818B (zh) 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8816425B2 (en) * 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007318105A (ja) * 2006-04-28 2007-12-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007305658A (ja) * 2006-05-09 2007-11-22 Bridgestone Corp 酸化物トランジスタ及びその製造方法
JP2009260002A (ja) * 2008-04-16 2009-11-05 Hitachi Ltd 半導体装置及びその製造方法
JP2010062229A (ja) * 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
JP2010080947A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US20120122277A1 (en) * 2008-09-01 2012-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US20100084655A1 (en) * 2008-10-08 2010-04-08 Canon Kabushiki Kaisha Field effect transistor and process for production thereof
US20100219410A1 (en) * 2009-02-27 2010-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010226101A (ja) * 2009-02-27 2010-10-07 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014131023A (ja) * 2012-11-28 2014-07-10 Semiconductor Energy Lab Co Ltd 酸化物半導体膜、酸化物半導体膜の成膜方法、及び半導体装置
US9929010B2 (en) 2012-11-28 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20140074742A (ko) * 2012-12-10 2014-06-18 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101980196B1 (ko) * 2012-12-10 2019-05-21 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP2018166220A (ja) * 2013-01-21 2018-10-25 株式会社半導体エネルギー研究所 トランジスタ
US11888071B2 (en) 2013-01-21 2024-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11380802B2 (en) 2013-01-21 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10964821B2 (en) 2013-01-21 2021-03-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2014136916A1 (ja) * 2013-03-08 2014-09-12 住友金属鉱山株式会社 酸窒化物半導体薄膜
US9543447B2 (en) 2013-03-08 2017-01-10 Sumitomo Metal Mining Co., Ltd. Oxynitride semiconductor thin film
WO2014196107A1 (ja) * 2013-06-04 2014-12-11 パナソニック株式会社 薄膜トランジスタ素子とその製造方法及び表示装置
US9722056B2 (en) 2013-12-25 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10050132B2 (en) 2013-12-25 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9478664B2 (en) 2013-12-25 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015118710A1 (ja) * 2014-02-06 2015-08-13 株式会社 東芝 半導体装置及び撮像装置
JP2016076599A (ja) * 2014-10-06 2016-05-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
WO2022176484A1 (ja) * 2021-02-17 2022-08-25 株式会社ジャパンディスプレイ 半導体装置

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