JP2009260002A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高性能かつばらつきの小さい金属酸化物半導体装置を提供する。
【解決手段】金属酸化物をチャネルに用いる電界効果型トランジスタであって、 前記金属酸化物中にチャネル領域と、前記チャネル領域に比べて酸素濃度が低く導電性の高いソース領域及びドレイン領域とを有し、前記チャネル領域は半導体性を示し、かつ表面から深さが増すにつれて酸素濃度が低くなっている。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に係り、特に、金属酸化物膜をチャネルに用いる電界効果型トランジスタ及びその製造方法に関する。
近年、金属酸化物膜をチャネル層に用いて電界効果型トランジスタ（Field Effect Transistor :以下、この明細書では単に FETと称する場合がある）を形成しようとする試みが行なわれている。特に、ＺｎＯ、ＩｎＧａＺｎＯ、ＺｎＳｎＯなどをチャネル層に用いた薄膜トランジスタ（Thin Film Transistor : 以下、この明細書では単にTFTと称する場合がある）の開発が行なわれているが、その主な原動力は、製造工程が低温でかつ簡易であることにある。この低温、簡易という特長を活かし、プラスチックフィルムなどのいわゆるフレキシブル基板上に直接ＴＦＴを形成する研究開発も活発に進められている。
現在最も広く使われているＴＦＴは、アモルファスまたは多結晶シリコンをチャネル層に用いたものである。しかしながら、シリコンＴＦＴはデバイス作製に高温プロセスが不可欠で、フレキシブル基板上への作製に不向きという問題がある。
酸化物ＴＦＴでは、通常、金属やＩＴＯ（Indium Tin Oxide）などチャネル層とは異なる材料からなる導電膜をチャネル層に直付けすることで、ソース電極及びドレイン電極を形成する。そのため、半導体である金属酸化物膜と導電膜との間のコンタクト抵抗や、チャネル領域とソース電極あるいはドレイン電極との間の寄生抵抗がＴＦＴ特性の向上を妨げる原因になっている。また、コンタクト抵抗や寄生抵抗が大きいと、そのばらつきはＴＦＴ特性ばらつきの大きな要因になり、回路や表示装置などを形成した際の性能向上を妨げる原因となる。特に、ＴＦＴをアナログ的に用いる有機ＬＥＤ（Organic Light Emitting Diode : OLED）表示装置では、ＴＦＴのばらつきが画質を大きく劣化させる。
これらの理由より、酸化物ＴＦＴでは、コンタクト抵抗及び寄生抵抗を低減すること、並びにそれらのばらつきを低減することが求められている。
上記課題を解決するため、特許文献１及び特許文献２では、金属酸化物膜中の所望の領域の導電性を高めてソース領域及びドレイン領域を形成することで、コンタクト抵抗及びそのばらつきを低減する方法が開示されている。同時に、自己整合的にソース領域及びドレイン領域を形成し、寄生抵抗及びそのばらつきも低減する方法が開示されている。
金属酸化物膜の導電性は膜中の酸素濃度や不純物水素の濃度で制御可能なことが知られており、上記特許文献１及び特許文献２ではこれを応用している。金属酸化物膜中では、酸素欠損あるいは不純物水素がｎ型ドナーとして作用し膜中にキャリア電子を生成するため、酸素濃度が低いほど、あるいは水素濃度が高いほど、導電性が高まり膜の抵抗が低くなる。
特開２００７−０７３６９９号 特開２００７−２５０９８３号
特許文献１では、金属酸化物膜中の所望の領域に短波長光または高エネルギーの粒子を照射して酸素欠損を生じさせることでソース領域及びドレイン領域を形成し、コンタクト抵抗及びそのばらつきを低減する方法が開示されている。開示されているトップゲート型ＴＦＴの製造方法によれば、ゲート電極に対して自己整合的にソース領域及びドレイン領域が形成されるため、寄生抵抗及びそのばらつきも低減することができる。
しかし、特許文献１に開示の方法では、金属酸化物膜成膜時にチャネル領域のキャリア濃度が決まるため、その後の工程、たとえばソース領域及びドレイン領域、あるいはソース電極及びドレイン電極を形成した後に、ＴＦＴの閾値電圧（Ｖｔｈ）を調整することができないという問題がある。そのため、ＴＦＴ量産時に歩留りの低下を起こしやすいという問題や、たとえばＴＦＴを適用する製品種が変わったときのプロセス修正が困難という問題がある。また、同一基板上に閾値電圧（Ｖｔｈ）の異なるＴＦＴを作り分けることができず、回路設計の自由度が低いという問題もある。さらに、一般的にボトムゲート型ＴＦＴの方が製造が容易で量産には適しているが、開示されている方法ではボトムゲート型ＴＦＴを製造することができないという問題もある。
一方、特許文献２では、金属酸化物膜中の所望の領域に水素または重水素を導入することでソース領域及びドレイン領域を形成し、コンタクト抵抗及びそのばらつきを低減する方法が開示されている。開示されているトップゲート型ＴＦＴの製造方法の場合、ゲート電極に対して自己整合的にソース領域及びドレイン領域が形成され、またボトムゲート型ＴＦＴの場合、ソース電極及びドレイン電極に対して自己整合的にソース領域及びドレイン領域が形成されるため、寄生抵抗及びそのばらつきも低減することができる。
しかし、特許文献２に開示の方法でも、金属酸化物膜成膜時にチャネル領域のキャリア濃度が決まるため、その後の工程、たとえばソース領域及びドレイン領域、あるいはソース電極及びドレイン電極を形成した後に、ＴＦＴの閾値電圧（Ｖｔｈ）を調整することができないという問題がある。そのため、ＴＦＴ量産時に歩留りの低下を起こしやすいという問題や、たとえばＴＦＴを適用する製品種が変わったときのプロセス修正が困難という問題もある。また、トップゲート型、ボトムゲート型いずれの構造においても、同一基板上にＶｔｈの異なるＴＦＴを作り分けることができず、回路設計の自由度が低いという問題もある。さらに、開示されているボトムゲート型ＴＦＴの場合、リフトオフ工程においてチャネル領域が有機溶媒にさらされるため、特性の劣化やばらつきの増大を免れないものとなっている。特に、有機溶媒との化学反応によりチャネル領域表面から酸素が引き抜かれたり、有機溶媒中の水素がチャネル領域に侵入したりすることによる、バックチャネルの形成が懸念される。バックチャネルとは、チャネル領域内のゲート電極とは反対側の面に形成される電流経路のことで、オフリーク電流増大の原因になる。
本発明は、このような事情に基づいてなされたものであり、その目的は、次に示すようになっている。
本発明の第１の目的は、コンタクト抵抗と寄生抵抗、並びにそれらのばらつきが小さい半導体装置及びその製造方法を提供することにある。
本発明の第２の目的は、ソース領域及びドレイン領域、あるいはソース電極及びドレイン電極を形成した後に、Ｖｔｈを調整することができる半導体装置及びその製造方法を提供することにある。
本発明の第３の目的は、同一基板上にＶｔｈの異なる酸化物ＦＥＴを作り分けることができる半導体装置及びその製造方法を提供することにある。
本発明の第４の目的は、バックチャネルの形成を抑制し得る半導体装置及びその製造方法を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明による半導体装置は、たとえば、金属酸化物をチャネルに用いる電界効果型トランジスタであって、
前記金属酸化物中にチャネル領域と、前記チャネル領域に比べて酸素濃度が低く導電性の高いソース領域及びドレイン領域とを有し、
前記チャネル領域は半導体性を示し、かつ表面から深さが増すにつれて酸素濃度が低くなっていることを特徴とする。
（２）本発明による半導体装置は、たとえば、（１）の構成を前提とし、基板上に、ゲート電極、ゲート絶縁膜、金属酸化物膜が順次形成され、その上にソース電極及びドレイン電極が形成されたボトムゲート型薄膜トランジスタであって、
前記金属酸化物膜のうち、前記ソース電極を重畳する領域が前記ソース領域であり、
前記金属酸化物膜のうち、前記ドレイン電極を重畳する領域が前記ドレイン領域であり、
前記金属酸化物膜のうち、前記ドレイン領域と前記ソース領域の間の領域が前記チャネル領域であることを特徴とする。
（３）本発明による半導体装置の製造方法は、（２）の半導体装置にあって、前記ソース電極及び前記ドレイン電極をマスクにし、少なくとも前記ソース電極とドレイン電極の間の前記金属酸化物膜に酸素を導入することによって、前記ソース領域及び前記ドレイン領域よりも酸素濃度が高い前記チャネル領域を形成することを特徴とする。
（４）本発明による半導体装置は、（１）の構成を前提とし、基板上に、前記金属酸化物膜が形成され、その上にソース電極及びドレイン電極が形成され、さらにその上にゲート絶縁膜、ゲート電極が順次形成されたトップゲート型薄膜トランジスタであって、
前記金属酸化物膜のうち、前記ソース電極を重畳する領域が前記ソース領域であり、
前記金属酸化物膜のうち、前記ドレイン電極を重畳する領域が前記ドレイン領域であり、
前記金属酸化物膜のうち、前記ドレイン領域と前記ソース領域の間の領域が前記チャネル領域であることを特徴とする。
（５）本発明による半導体装置の製造方法は、（４）の半導体装置にあって、前記ソース電極及び前記ドレイン電極をマスクにし、少なくとも前記ソース電極とドレイン電極の間の前記金属酸化物膜に酸素を導入することによって、前記ソース領域及び前記ドレイン領域よりも酸素濃度が高い前記チャネル領域を形成することを特徴とする。
（６）本発明による半導体装置の製造方法は、基板上に、ソース電極及びドレイン電極が形成され、その上に前記金属酸化物膜、ゲート絶縁膜、ゲート電極が順次形成されたトップゲート型薄膜トランジスタであって、
前記金属酸化物膜を形成した後、前記金属酸化物膜のチャネル形成領域を開口したマスクを形成し、前記開口より前記金属酸化物膜に酸素を導入することによって、前記ソース領域及び前記ドレイン領域よりも酸素濃度が高いチャネル領域を形成することを特徴とする。
（７）本発明による半導体装置の製造方法は、（３）、（５）、（６）のいずれかを前提とし、酸素の導入は、酸素プラズマ照射、酸素雰囲気アニール、ラジカル酸化のうちいずれかを用いて行うことを特徴とする。
（８）本発明による半導体装置は、金属酸化物膜をチャネルに用いる半導体装置が同一の基板上に複数形成され、
しきい値電圧の高い第１群の半導体装置としきい値電圧の低い第２群の半導体装置を備え、
少なくとも第１群の半導体装置は（１）に示す半導体装置で構成されていることを特徴とする。
（９）本発明による半導体装置は、（８）の構成を前提とし、前記第２群の半導体装置のチャネル領域上において、前記第１群の半導体装置のチャネル領域上の絶縁膜よりも少なくとも一層多く絶縁膜が形成されていることを特徴とする。
（１０）本発明による半導体装置の製造方法は、しきい値電圧の高い第１群の半導体装置としきい値電圧の低い第２群の半導体装置を同一基板上に形成させる半導体装置の製造方法であって、
第１群の半導体装置のチャネル領域に保護膜を形成し、第２群の半導体装置の製造に（３）、（５）、（６）のいずれかに記載の製造方法を適用させたことを特徴とする半導体装置の製造方法。
（１１）本発明による半導体装置の製造方法は、しきい値電圧の高い第１群の半導体装置としきい値電圧の低い第２群の半導体装置を同一基板上に形成させる半導体装置の製造方法であって、
前記第２群の半導体装置に（３）、（５）、（６）のいずれかに記載の製造方法を適用し、その後、前記第２群の半導体装置のチャネル領域に保護膜を形成し、
次に、前記第２群の半導体装置に（３）、（５）、（６）のいずれかに記載の製造方法を適用することを特徴とする。
（１２）（１）、（２）、（４）、（８）、（９）のいずれかに記載の半導体装置が基板に形成されていることを特徴とする表示装置。
（１３）（１）、（２）、（４）、（８）、（９）のいずれかに記載の半導体装置が基板に形成されていることを特徴とする記憶装置。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
このような半導体装置及びその製造方法によれば、コンタクト抵抗と寄生抵抗、並びにそれらのばらつきの低減することで、酸化物ＦＥＴの特性向上とばらつき低減を図ることができる。
また、ソース領域及びドレイン領域、あるいはソース電極及びドレイン電極を形成した後にＶｔｈを調整することで、ＴＦＴ量産時の歩留り低下を抑制したり、プロセス修正を容易化したりすることができる。
また、同一基板上にＶｔｈの異なる酸化物ＦＥＴを作り分けることで、回路設計の自由度を高めることができる。
さらには、ボトムゲート型酸化物ＴＦＴのバックチャネルの形成を抑制しオフリーク電流を低減することで、半導体装置の消費電流を低減することができる。
なお、本発明によるその他の効果については、明細書全体の記載から明らかにされるようになる。
以下、本発明による半導体装置及びその製造方法の実施例について図面を用いて説明をする。
〈実施例１〉
（構成及び製造方法）
図１（Ａ）は、本発明による半導体装置の実施例１を示した構成図である。半導体装置としていわゆるボトムゲート型酸化物ＴＦＴを揚げている。図１（Ａ）に示すように、基板ＳＵＢ上にゲート電極ＧＴが形成されている。そして、該基板ＳＵＢの上面に前記ゲート電極ＧＴをも被ってゲート絶縁膜ＧＩが形成されている。また、前記ゲート絶縁膜ＧＩ上に少なくとも前記ゲート電極ＧＴを跨るようにして金属酸化物膜ＭＯＸが形成されている。さらに、前記金属酸化物膜ＭＯＸに直接に接触させてソース電極ＳＴ及びドレイン電極ＤＴが形成されている。前記ソース電極ＳＴとドレイン電極ＤＴは、少なくともゲート電極ＧＴの直上で分離され、この分離部を間にして対向するように形成されている。ここで、前記金属酸化物膜ＭＯＸは、前記ソース電極ＳＴとドレイン電極ＤＴの間の領域においてチャネル領域ＣＨＮを構成し、このチャネル領域ＣＨＮには半導体性を示し、かつ表面から深さが増すにつれて酸素濃度が低くなるように構成されている。
図１（ａ）、（ｂ）は、図１（Ａ）に示した半導体装置の製造方法の実施例１を示した説明図である。まず、一般的な製造プロセスを用いて図１（ａ）に示す構造を作製する。すなわち、基板ＳＵＢ上にゲート電極ＧＴを形成する。そして、該基板ＳＵＢの上面に前記ゲート電極ＧＴをも被ってゲート絶縁膜ＧＩを形成する。その後、前記ゲート絶縁膜ＧＩ上に少なくとも前記ゲート電極ＧＴを跨るようにして金属酸化物膜ＭＯＸを形成する。さらに、前記金属酸化物膜ＭＯＸに直接に接触させてソース電極ＳＴ及びドレイン電極ＤＴを形成する。前記ソース電極ＳＴとドレイン電極ＤＴは、少なくともゲート電極ＧＴの直上で分離され、この分離部を間にして対向するように形成されている。これにより、金属酸化物膜ＭＯＸは、前記ソース電極ＳＴとドレイン電極ＤＴの分離部において、外部に露出された状態になっている。
次に、図１（ｂ）に示すように、ソース電極ＳＴ、ドレイン電極ＤＴの前記分離部を通して金属酸化物膜ＭＯＸの一部に酸素を導入する。この場合、前記ソース電極ＳＴおよびドレイン電極ＤＴはマスクとなり、該ソース電極ＳＴとドレイン電極ＤＴの間の前記金属酸化物膜ＭＯＸにはチャネル領域ＣＨＮが形成されるようになる。酸素を導入する方法としては、たとえば、酸素プラズマ照射、酸素雰囲気アニール、ラジカル酸化などが挙げられるが、その他の方法を用いてもよい。酸素を導入することで、金属酸化物膜ＭＯＸ内の外部に露出された領域は、より酸素濃度の高い状態に変わる。金属酸化物膜中では、酸素欠損がｎ型ドナーとして作用し、膜中にキャリア電子を生成するようになり導電性は低くなる。こうして形成された酸素濃度の高い領域が半導体性を示し、酸化物ＴＦＴのチャネル領域として機能できる。前記チャネル領域ＣＨＮを除く金属酸化物膜ＭＯＸ内の領域は、前記ソース電極ＳＴと接続されるソース領域ＳＲ、前記ドレイン電極ＤＴと接続されるドレイン領域ＤＲとして形成される。
なお、上述のように金属酸化物膜ＭＯＸ内にチャネル領域ＣＨＮを形成する場合、該金属酸化物膜ＭＯＸの外側（上側）から酸素を導入するようにしていることから、前記チャネル領域ＣＨＮの拡大図である図１（ｃ）に示すように、外部に露出されている側で相対的に酸素濃度が高く、ゲート絶縁膜ＧＩ側にいくにつれて酸素濃度が低くなる。なお、図１（ｃ）では、金属酸化物膜ＭＯＸの深さ方向に沿って酸素濃度の変化していく過程を便宜上段差的に描画しているが、実際には滑らかな勾配を有して変化している。ＴＦＴ動作の際にはゲート絶縁膜ＧＩとチャネル領域ＣＨＮとの界面がチャネルの主要部分になり、主にここで電流が流れる。このため、本実施例のＴＦＴでは界面の酸素濃度を最適化できるようになる。この場合、界面より上方では必然的に酸素濃度がより高くなる。金属酸化物膜ＭＯＸの膜厚や成膜条件などにもよるが、酸素濃度が最も高い領域（チャネル領域ＣＨＮの上層）では、界面に比べて２倍以上酸素濃度が高いことが望ましい。また、ソース領域ＳＲ及びドレイン領域ＤＲに比べても２倍以上酸素濃度が高いことが望ましい。さらには、界面での酸素濃度はソース領域ＳＲ及びドレイン領域ＤＲでの酸素濃度の１０倍以上、したがって、チャネル領域ＣＨＮの上層での酸素濃度はソース領域ＳＲ及びドレイン領域ＤＲでの酸素濃度の２０倍以上であるようにすることがより望ましい。
本実施例における基板ＳＵＢは、たとえば、ガラス、石英、プラスチックフィルムなどの絶縁体からなり、必要に応じてゲート電極ＧＴが形成される側の表面に絶縁体膜のコーティングがなされている。ゲート電極ＧＴ、ソース電極ＳＴ、ドレイン電極ＤＴは、たとえば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯなどの金属酸化物導電膜、あるいは前述の金属と金属酸化物導電膜の積層膜によって形成されている。ゲート電極ＧＴ、ソース電極ＳＴ、ドレイン電極ＤＴは、同一の材料から形成されても良いし、異なる材料から形成されても良い。絶縁膜ＧＩは、たとえば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、あるいはその他の絶縁膜によって形成されている。金属酸化物膜ＭＯＸは、たとえば、ＺｎＯ、ＩｎＧａＺｎＯ、ＺｎＩｎＯ、ＺｎＳｎＯ、あるいは導電性を示すその他の金属酸化物によって形成されている。
本実施例のＴＦＴは、たとえば図２に示すように、アクティブマトリクス型液晶表示装置のスイッチングトランジスタとして用いられる。図中ｘ方向に延在するゲート線ＧＬに走査信号が供給されるとＴＦＴがオンし、このオンされたＴＦＴを通して、図中ｙ方向に延在するデータ線ＤＬからの映像信号が画素電極ＰＴに供給される。なお、ゲート線ＧＬは図中ｙ方向に並設され、データ線ＤＬは図中ｘ方向に並設され、隣接する一対のゲート線ＧＬと隣接する一対のドレイン線ＤＬで囲まれる領域（画素領域）に前記画素電極ＰＴが配置されている。この場合、たとえばデータ線ＤＬがソース電極ＳＴと電気的に接続され、画素電極ＰＴがドレイン電極ＤＴと電気的に接続される。あるいは、データ線ＤＬがソース電極ＳＴを兼ね、画素電極ＰＴがドレイン電極ＤＴを兼ねても良い。また、液晶表示装置に限らずＯＬＥＤ表示装置などの画素回路を構成するトランジスタとして用いても良い。
また、図３に示すように、基板ＳＵＢ１上に形成される表示装置や記憶装置などにおいて、その素子がアレイ状に複数配置されている場合、各素子のスイッチングや駆動用のトランジスタに前記酸化物ＴＦＴを用いるのはもちろん、該酸化物ＴＦＴのゲート電極ＧＴにつながるゲート線ＧＬに信号を送るゲート線駆動回路ＧＤＣや、該酸化物ＴＦＴのソース電極ＳＴにつながるデータ線ＤＬに信号を送るデータ線駆動回路ＤＤＣを構成するトランジスタに用いても良い。この場合、各素子の酸化物ＴＦＴと前記ゲート線駆動回路ＧＤＣあるいは前記データ線駆動回路ＤＤＣ内の酸化物ＴＦＴを並行して形成することができる。
また、上述した酸化膜ＴＦＴを、たとえば図４に示す構成、すなわち、アンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣ、からなる無線タグを構成する各トランジスタに用いても良い。なお、無線タグはリーダＲＤまたはライタＷＲと無線で通信を行うことができるようになっている。 酸化物ＴＦＴが低温で形成できることを活かして表示装置や記憶装置、無線タグなどをプラスチックフィルムなどのいわゆるフレキシブル基板上に形成した構成においても適用できる。
（効果）
本実施例において、たとえば、金属酸化物膜ＭＯＸをあらかじめ導電性の高い膜として成膜しておけば、ソース領域ＳＲ及びドレイン領域ＤＲでの寄生抵抗、並びにソース領域ＳＲとソース電極ＳＴ、ドレイン領域ＤＲとドレイン電極ＤＴとの間のコンタクト抵抗を低くすることができる。これにより、良好な電気接続が得られ、酸化物ＦＥＴの特性を向上することができる。
また、ソース電極ＳＴ及びドレイン電極ＤＴに対して、ソース領域ＳＲ、チャネル領域ＣＨＮ、ドレイン領域ＤＲが自己整合的に形成されるため、コンタクト抵抗と寄生抵抗のばらつきを低減し、ひいてはＴＦＴのばらつきを低減することができる。
また、ソース領域ＳＲ及びドレイン領域ＤＲ、並びにソース電極ＳＴ及びドレイン電極ＤＴを形成した後に、チャネル領域ＣＨＮの形成、及びＶｔｈ調整を行なうことができる。このため、ＴＦＴ量産時の歩留り低下を抑制したり、プロセス修正を容易化したりすることができる。
さらに、ゲート絶縁膜ＧＩとチャネル領域ＣＨＮとの界面で酸素濃度が最適化され、それより上方では酸素濃度はより高くなっているため、いわゆるバックチャネルの形成を抑制し、オフリーク電流を低減することができる。したがって、半導体装置の消費電流を低減することができる。
〈実施例２〉
（構成及び製造方法）
図５（Ａ）は、本発明による半導体装置の実施例２を示す断面図である。図５（Ａ）は、同一基板上にＶｔｈの異なる２種のボトムゲート型酸化物ＴＦＴを形成することを示した図となっている。
すなわち、基板ＳＵＢ１の上面に酸化物ＴＦＴ１および酸化物ＴＦＴ２が形成されている。これら酸化物ＴＦＴ１および酸化物ＴＦＴ２は、それらを構成する材料層の積層構造がほぼ同じとなっており、前記酸化物ＴＦＴ１においてそのＶｔｈが高く形成され、前記酸化物ＴＦＴ２においてそのＶｔｈが低く形成されている。すなわち、前記酸化物ＴＦＴ１は、そのチャネル領域ＣＨＮにおいて、ソース領域ＳＲ、ドレイン領域ＤＲに比べて酸素濃度が高く導入され、前記酸化物ＴＦＴ２は、そのチャネル領域ＣＨＮにおいて、ソース領域ＳＲ、ドレイン領域ＤＲに比べて酸素濃度差がなく構成されている。
図５（ａ）、（ｂ）は、図５（Ａ）に示した半導体装置の製造方法の実施例１を示した説明図である。まず、一般的な製造プロセスを用いて、前記酸化物ＴＦＴ１および酸化物ＴＦＴ２を図５（ａ）に示した構造に形成する。この段階では、まだ、前記酸化物ＴＦＴ１および酸化物ＴＦＴ２の各チャネル領域に酸素が導入されていないものとなっている。次に、図５（ｂ）に示すように、酸化物ＴＦＴ２の金属酸化物膜ＭＯＸの少なくともチャネル形成領域上に保護膜ＰＲＯを被って形成する。そして、酸化物ＴＦＴ１において、その金属酸化物ＭＯＸに酸素を導入する。これにより、酸化物ＴＦＴ１は、そのチャネル領域ＣＨＮにおいてソース領域ＳＲおよびドレイン領域ＤＲに比べて酸素濃度が高く、Ｖｔｈが高い特性として得られ、酸化物ＴＦＴ２は、ソース領域、チャネル領域、およびドレイン領域間で酸素濃度の差がほとんどなく、Ｖｔｈが低い特性として得られるようになる。
なお、図５（Ａ）においては、基板ＳＵＢ１において、酸化物ＴＦＴ１と酸化物ＴＦＴ２からなる２個の酸化物ＴＦＴを示したものである。しかし、前記酸化物ＴＦＴ１と同一のＶｔｈを有するようにする複数の酸化物ＴＦＴ群、前記酸化物ＴＦＴ２と同一のＶｔｈを有するようにする複数の酸化物ＴＦＴ群を備え、これら群ごとに上述した工程を得る製造を行うようにしてもよい。このような製造は実施例３以降の実施例においても同様に適用できる。
（効果）
実施例２においては、同一基板上にＶｔｈの異なる酸化物ＴＦＴを作り分けることができ、回路設計の自由度を高めることができる。また、Ｖｔｈの高い酸化物ＴＦＴ１では実施例１に示した効果も得られる。
〈実施例３〉
（構成及び製造方法）
図６（Ａ）は、本発明による半導体装置の実施例３を示す断面図で、図５（Ａ）と対応した図となっている。図６（Ａ）は、図５（Ａ）の場合と同様、同一基板上にＶｔｈの異なる２種のボトムゲート型酸化物ＴＦＴを形成していることを示した図である。図５（Ａ）の場合と比較して異なる構成は、酸化物ＴＦＴ２においても、そのチャネル領域ＣＨＮに酸素が導入され、その濃度は、酸化物ＴＦＴ１のチャネル領域ＣＨＮの酸素濃度よりも低く構成されていることにある。
図６（ａ）、（ｂ）は、図６（Ａ）に示した半導体装置の製造方法の実施例を示した説明図である。まず、一般的な製造プロセスおよび本明細書に開示の製造プロセスを用いて、前記酸化物ＴＦＴ１および酸化物ＴＦＴ２を図１（ｂ）に示した構造に形成する（図６（ａ））。この段階では、前記酸化物ＴＦＴ１および酸化物ＴＦＴ２の各チャネル領域に同量の酸素が導入されているものとする。次に、図６（ｂ）に示すように、酸化物ＴＦＴ２の金属酸化物膜ＭＯＸの少なくともチャネル形成領域上に保護膜ＰＲＯを被って形成する。そして、酸化物ＴＦＴ１において、その金属酸化物ＭＯＸに酸素を導入する。これにより、酸化物ＴＦＴ１のチャネル領域は、ソース領域ＳＲ、ドレイン領域ＤＲに比べて酸素濃度を高くでき、酸化物ＴＦＴ２のチャネル領域も、ソース領域ＳＲ、ドレイン領域ＤＲに比べて酸素濃度を高くできる。そして、酸化物ＴＦＴ１のチャネル領域ＣＨＮは、酸化物ＴＦＴ２のチャネル領域ＣＨＮに比べて酸素濃度を高くできる。
（効果）
本実施例においては、同一基板上にＶｔｈの異なる酸化物ＴＦＴを作り分けることができ、回路設計の自由度を高めることができる。また、実施例２に比べ、酸化物ＴＦＴ１、酸化物ＴＦＴ２のいずれにおいても、実施例１に示した効果が得られるという利点がある。
〈実施例４〉
（構成及び製造方法）
図７（Ａ）は、本発明による半導体装置の実施例４を示す断面図である。図７（Ａ）は、トップゲート型酸化物ＴＦＴを示している。図７（Ａ）において、基板ＳＵＢがあり、その上面に金属酸化物膜ＭＯＸが形成されている。該金属酸化物膜ＭＯＸはたとえば導電性の高い膜として成膜され、そのチャネル領域ＣＨＮには酸素が導入されている。該チャネル領域ＣＨＮの両脇に形成されるソース領域およびドレイン領域には、それぞれ、ソース電極ＳＴおよびドレイン電極ＤＴが重畳されて形成されている。そして、前記チャネル領域ＣＨＮ、ソース電極ＳＴ、およびドレイン電極ＤＴをも被ってゲート絶縁膜ＧＩが形成され、このゲート絶縁膜ＧＩの上面には少なくとも前記チャネル領域ＣＨＮに重畳するようにしてゲート電極ＧＴが形成されている。
このように構成された半導体装置はたとえば次のようにして製造される。図７（ａ）に示すように、基板ＳＵＢの上面に金属酸化物膜ＭＯＸを形成する。次に、図７（ｂ）に示すように、前記金属酸化物膜ＭＯＸの上面に金属膜を形成し、この金属膜をパターン化することによって、ソース電極ＳＴ、ドレイン電極ＤＴを形成する。そして、前記ソース電極ＳＴと前記ドレイン電極ＤＴをマスクとし、前記ソース電極ＳＴと前記ドレイン電極ＤＴの間のチャネル領域ＣＨＮに酸素を導入する。次に、図７（ｃ）に示すように、前記チャネル領域ＣＨＮ、ソース電極ＳＴ、およびドレイン電極ＤＴをも被ってゲート絶縁膜ＧＩを形成し、前記ゲート絶縁膜ＧＩの上面に前記チャネル領域ＣＨＮに重畳するようにしてゲート電極ＧＴを形成する。
（効果）
実施例４においては、たとえば、金属酸化物膜ＭＯＸをあらかじめ導電性の高い膜として成膜しておけば、ソース領域ＳＲ及びドレイン領域ＤＲでの寄生抵抗、並びにソース領域ＳＲとソース電極ＳＴ、ドレイン領域ＤＲとドレイン電極ＤＴとの間のコンタクト抵抗を低くすることができる。したがって、良好な電気接続が得られ、酸化物ＦＥＴの特性を向上させることができる。また、ソース電極ＳＴ及びドレイン電極ＤＴに対して、ソース領域ＳＲ、チャネル領域ＣＨＮ、ドレイン領域ＤＲを自己整合的に形成できるため、コンタクト抵抗と寄生抵抗のばらつきを低減し、ひいてはＴＦＴのばらつきを低減することができる。さらに、ソース領域ＳＲ及びドレイン領域ＤＲ、並びにソース電極ＳＴ及びドレイン電極ＤＴを形成した後に、チャネル領域ＣＨＮの形成、及びＶｔｈ調整を行なうことができる。これにより、ＴＦＴ量産時の歩留り低下を抑制でき、プロセス修正を容易にできる。
〈実施例５〉
（構成及び製造方法）
図８（Ａ）は、本発明による半導体装置の実施例５を示す断面図である。図８（Ａ）は、トップゲート型酸化物ＴＦＴを示している。図８（Ａ）において、基板ＳＵＢがあり、その上面にソース電極ＳＴおよびドレイン電極ＤＴが形成されている。そして、前記ソース電極ＳＴおよびドレイン電極ＤＴを被い前記ソース電極ＳＴおよびドレイン電極ＤＴの間の領域に金属酸化物膜ＭＯＸが形成されている。該金属酸化物膜ＭＯＸはたとえば導電性の高い膜として成膜され、前記ソース電極ＳＴおよびドレイン電極ＤＴの間の領域の一部にチャネル領域ＣＨＮが形成されている。該チャネル領域ＣＨＮには酸素が導入されている。そして、前記チャネル領域ＣＨＮ、ソース電極ＳＴ、およびドレイン電極ＤＴをも被ってゲート絶縁膜ＧＩが形成され、このゲート絶縁膜ＧＩの上面には少なくとも前記チャネル領域ＣＨＮに重畳するようにしてゲート電極ＧＴが形成されている。
このように構成された半導体装置はたとえば次のようにして製造される。図８（ａ）に示すように、基板ＳＵＢの上面にソース電極ＳＴ、ドレイン電極ＤＴを形成する。次に、図８（ｂ）に示すように、ソース電極ＳＴ、ドレイン電極ＤＴを被い、該ソース電極ＳＴおよびドレイン電極ＤＴの間の領域に金属酸化物膜ＭＯＸを成膜する。次に、図７（ｃ）に示すように、フォトレジスト膜ＲＥＧを形成する。このフォトレジスト膜ＲＥＧは、前記金属酸化物膜ＭＯＸのチャネル領域ＣＨＮに相当する領域を露出させる開口を有する。そして、前記開口を通して前記金属酸化物膜ＭＯＸに酸素を導入し、チャネル領域ＣＨＮを形成する。その後、図８（ｄ）に示すように、前記フォトレジスト膜ＲＥＧを除去し、ゲート絶縁膜ＧＩ及びゲート電極ＧＴを順次形成して完了する。なお、図８（ｄ）では、前記フォトレジスト膜ＲＥＧを除去した場合を示しているが、前記フォトレジスト膜ＲＥＧは、必ずしも除去する必要はなく、残したままにしてもよい。絶縁膜として機能させることができるからである。
（効果）
実施例５においては、たとえば、金属酸化物膜ＭＯＸをあらかじめ導電性の高い膜として成膜しておけば、ソース領域ＳＲ及びドレイン領域ＤＲでの寄生抵抗、並びにソース領域ＳＲとソース電極ＳＴ、ドレイン領域ＤＲとドレイン電極ＤＴとの間のコンタクト抵抗を低くすることができる。したがって、良好な電気接続が得られ、酸化物ＦＥＴの特性を向上することができる。
また、ソース電極ＳＴ及びドレイン電極ＤＴに対して、ソース領域ＳＲ、チャネル領域ＣＨＮ、ドレイン領域ＤＲが自己整合的に形成されるため、コンタクト抵抗と寄生抵抗のばらつきを低減し、ひいてはＴＦＴのばらつきを低減することができる。
また、ソース領域ＳＲ及びドレイン領域ＤＲ、並びにソース電極ＳＴ及びドレイン電極ＤＴを形成した後に、チャネル領域ＣＨＮの形成、及びＶｔｈ調整を行なうことができる。したがって、ＴＦＴ量産時の歩留り低下を抑制したり、プロセス修正を容易化したりすることができる。
以上、実施例を用いて本発明を説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
上述した各実施例の半導体装置及びその製造方法は、透過型、反射型、半透過型の各液晶表示装置、並びにＯＬＥＤ表示装置などの各画素を駆動するトランジスタや周辺回路に適用できる。また、記憶素子アレイ、無線タグなどにも適用できる。
本発明による半導体装置の構成及びその製造方法の一実施例を示す図である。 本発明による半導体装置を適用した表示装置の一実施例を示す構成図である 本発明による半導体装置を適用したアレイの一実施例を示す構成図である。 本発明による半導体装置を適用した無線タグの一実施例を示す構成図である。 本発明による半導体装置の構成の別の実施例を示す図である。 本発明による半導体装置の構成の別の実施例を示す図である。 本発明による半導体装置の構成及びその製造方法の別の実施例を示す図である。 本発明による半導体装置の構成及びその製造方法の別の実施例を示す図である。
符号の説明
ＳＵＢ・・・・・・基板、ＭＯＸ・・・・・・金属酸化物膜、ＣＨＮ・・・・・・チャネル領域、ＳＲ・・・・・・ソース領域、ＤＲ・・・・・・ドレイン領域、ＳＴ・・・・・・ソース電極、ＤＴ・・・・・・ドレイン電極、ＧＴ・・・・・・ゲート電極、ＧＩ・・・・・・ゲート絶縁膜、ＴＦＴ・・・・・・薄膜トランジスタ、ＤＬ・・・・・・データ線、ＧＬ・・・・・・ゲート線、ＤＤＣ・・・・・・データ線駆動回路、ＧＤＣ・・・・・・ゲート線駆動回路、ＲＤ・・・・・・リーダ、ＷＲ・・・・・・ライタ、ＡＲ・・・・・・アンテナ共振回路、ＲＣＴ・・・・・・整流器、ＭＯＤ・・・・・・変調器、ＤＧＣ・・・・・・デジタル回路。

Claims (13)

  1. 金属酸化物をチャネルに用いる電界効果型トランジスタであって、
    前記金属酸化物中にチャネル領域と、前記チャネル領域に比べて酸素濃度が低く導電性の高いソース領域及びドレイン領域とを有し、
    前記チャネル領域は半導体性を示し、かつ表面から深さが増すにつれて酸素濃度が低くなっていることを特徴とする半導体装置。
  2. 基板上に、ゲート電極、ゲート絶縁膜、金属酸化物膜が順次形成され、その上にソース電極及びドレイン電極が形成されたボトムゲート型薄膜トランジスタであって、
    前記金属酸化物膜のうち、前記ソース電極を重畳する領域が前記ソース領域であり、
    前記金属酸化物膜のうち、前記ドレイン電極を重畳する領域が前記ドレイン領域であり、
    前記金属酸化物膜のうち、前記ドレイン領域と前記ソース領域の間の領域が前記チャネル領域であることを特徴とする請求項１に記載の半導体装置。
  3. 請求項２に記載の半導体装置にあって、前記ソース電極及び前記ドレイン電極をマスクにし、少なくとも前記ソース電極とドレイン電極の間の前記金属酸化物膜に酸素を導入することによって、前記ソース領域及び前記ドレイン領域よりも酸素濃度が高い前記チャネル領域を形成することを特徴とする半導体装置の製造方法。
  4. 基板上に、前記金属酸化物膜が形成され、その上にソース電極及びドレイン電極が形成され、さらにその上にゲート絶縁膜、ゲート電極が順次形成されたトップゲート型薄膜トランジスタであって、
    前記金属酸化物膜のうち、前記ソース電極を重畳する領域が前記ソース領域であり、
    前記金属酸化物膜のうち、前記ドレイン電極を重畳する領域が前記ドレイン領域であり、
    前記金属酸化物膜のうち、前記ドレイン領域と前記ソース領域の間の領域が前記チャネル領域であることを特徴とする請求項１に記載の半導体装置。
  5. 請求項４に記載の半導体装置であって、前記ソース電極及び前記ドレイン電極をマスクにし、少なくとも前記ソース電極とドレイン電極の間の前記金属酸化物膜に酸素を導入することによって、前記ソース領域及び前記ドレイン領域よりも酸素濃度が高い前記チャネル領域を形成することを特徴とする半導体装置の製造方法。
  6. 基板上に、ソース電極及びドレイン電極が形成され、その上に前記金属酸化物膜、ゲート絶縁膜、ゲート電極が順次形成されたトップゲート型薄膜トランジスタであって、
    前記金属酸化物膜を形成した後、前記金属酸化物膜のチャネル形成領域を開口したマスクを形成し、前記開口より前記金属酸化物膜に酸素を導入することによって、前記ソース領域及び前記ドレイン領域よりも酸素濃度が高いチャネル領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 酸素の導入は、酸素プラズマ照射、酸素雰囲気アニール、ラジカル酸化のうちいずれかを用いて行うことを特徴とする請求項３、５、６のいずれかに記載の半導体装置の製造方法。
  8. 金属酸化物膜をチャネルに用いる半導体装置が同一の基板上に複数形成され、
    しきい値電圧の高い第１群の半導体装置としきい値電圧の低い第２群の半導体装置を備え、
    少なくとも第１群の半導体装置は請求項１に示す半導体装置で構成されていることを特徴とする半導体装置。
  9. 前記第２群の半導体装置のチャネル領域上において、前記第１群の半導体装置のチャネル領域上の絶縁膜よりも少なくとも一層多く絶縁膜が形成されていることを特徴とする請求項８に記載の半導体装置。
  10. しきい値電圧の高い第１群の半導体装置としきい値電圧の低い第２群の半導体装置を同一基板上に形成させる半導体装置の製造方法であって、
    第１群の半導体装置のチャネル領域に保護膜を形成し、第２群の半導体装置の製造に請求項３、５、６のいずれかに記載の製造方法を適用させたことを特徴とする半導体装置の製造方法。
  11. しきい値電圧の高い第１群の半導体装置としきい値電圧の低い第２群の半導体装置を同一基板上に形成させる半導体装置の製造方法であって、
    前記第２群の半導体装置に請求項３、５、６のいずれかに記載の製造方法を適用し、その後、前記第２群の半導体装置のチャネル領域に保護膜を形成し、
    次に、前記第２群の半導体装置に請求項３、５、６のいずれかに記載の製造方法を適用することを特徴とする半導体装置の製造方法。
  12. 請求項１、２、４、８、９のいずれかに記載の半導体装置が基板に形成されていることを特徴とする表示装置。
  13. 請求項１、２、４、８、９のいずれかに記載の半導体装置が基板に形成されていることを特徴とする記憶装置。
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