JP2021153082A - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置 Download PDF

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友紀 石丸
伸二 森
Shinji Mori
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Kazunori Matsuo
和展 松尾
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Keiichi Sawa
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Abstract

【課題】オフリーク電流の低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素を含む第１の金属領域と、第１の金属領域と第２の電極との間に設けられ、少なくとも一つの金属元素を含む第２の金属領域と、第１の金属領域と第２の金属領域との間に設けられ、少なくとも一つの金属元素と、酸素（Ｏ）を含む半導体領域と、第１の金属領域と第２の金属領域との間に設けられ、半導体領域に囲まれた絶縁領域と、半導体領域を囲むゲート電極と、半導体領域とゲート電極との間に設けられたゲート絶縁層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。
酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流、すなわちオフリーク電流が極めて小さいという優れた特性を備える。酸化物半導体トランジスタをメモリデバイスのトランジスタに適用するためには、さらなるオフリーク電流の低減と、オン抵抗の低減が望まれる。
特許第６５３８５９８号明細書
本発明が解決しようとする課題は、オフリーク電流の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素を含む第１の金属領域と、前記第１の金属領域と前記第２の電極との間に設けられ、前記少なくとも一つの金属元素を含む第２の金属領域と、前記第１の金属領域と前記第２の金属領域との間に設けられ、前記少なくとも一つの金属元素と、酸素（Ｏ）を含む半導体領域と、前記第１の金属領域と前記第２の金属領域との間に設けられ、前記半導体領域に囲まれた絶縁領域と、前記半導体領域を囲むゲート電極と、前記半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 比較例の半導体装置の模式断面図。 第１の実施形態の半導体装置の第１の変形例の模式断面図。 第１の実施形態の半導体装置の第２の変形例の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の第１の変形例の模式断面図。 第２の実施形態の半導体装置の第２の変形例の模式断面図。 第３の実施形態の半導体記憶装置のブロック図。 第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第３の実施形態の半導体記憶装置の第１のメモリセルの模式断面図。 第３の実施形態の半導体記憶装置の第２のメモリセルの模式断面図。 第４の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第４の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第４の実施形態の半導体記憶装置の第１のメモリセルの模式断面図。 第４の実施形態の半導体記憶装置の第２のメモリセルの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体装置及び半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ−Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体装置及び半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定は、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）により行うことが可能である。また、半導体装置及び半導体記憶装置を構成する部材の電気抵抗の測定は、例えば、走査型拡がり抵抗顕微鏡法（Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＳＲＭ）により行うことが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素を含む第１の金属領域と、第１の金属領域と第２の電極との間に設けられ、少なくとも一つの金属元素を含む第２の金属領域と、第１の金属領域と第２の金属領域との間に設けられ、少なくとも一つの金属元素と、酸素（Ｏ）を含む半導体領域と、第１の金属領域と第２の金属領域との間に設けられ、半導体領域に囲まれた絶縁領域と、半導体領域を囲むゲート電極と、半導体領域とゲート電極との間に設けられたゲート絶縁層と、を備える。
図１、図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面図である。図２において、水平方向を第１の方向、奥行方向を第２の方向、上下方向を第３の方向と称する。
第１の実施形態の半導体装置は、トランジスタ１００である。トランジスタ１００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ１００は、ゲート電極が、チャネルが形成される酸化物半導体を囲んで設けられる。トランジスタ１００は、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ１００は、いわゆる縦型トランジスタである。
トランジスタ１００は、ソース電極１０、ドレイン電極１２、ソース領域１４、ドレイン領域１６、チャネル領域１８、ゲート電極２０、ゲート絶縁層２２、コア絶縁領域２４、第１の層間絶縁層２６、第２の層間絶縁層２８、第１の保護絶縁層３０、及び、第２の保護絶縁層３２を備える。
ソース電極１０は第１の電極の一例である。ドレイン電極１２は第２の電極の一例である。ソース領域１４は、第１の金属領域の一例である。ドレイン領域１６は、第２の金属領域の一例である。チャネル領域１８は、半導体領域の一例である。コア絶縁領域２４は、絶縁領域の一例である。
ソース電極１０は、例えば、金属、又は、金属化合物である。ソース電極１０は、例えば、タングステン（Ｗ）である。
ドレイン電極１２は、例えば、金属、又は、金属化合物である。ソース電極１０は、例えば、タングステン（Ｗ）である。
ソース領域１４は、ソース電極１０とドレイン電極１２との間に設けられる。ソース領域１４とソース電極１０は接する。ソース領域１４とソース電極１０は電気的に接続される。
ソース領域１４は、金属である。ソース領域１４は、酸化物が半導体となる金属である。ソース領域１４は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素を含む。
ドレイン領域１６は、ソース領域１４とドレイン電極１２との間に設けられる。ドレイン領域１６は、ドレイン電極１２に接する。ドレイン領域１６は、ドレイン電極１２に電気的に接続される。
ドレイン領域１６は、金属である。ドレイン領域１６は、酸化物が半導体となる金属である。ドレイン領域１６は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素を含む。
ドレイン領域１６は、ソース領域１４と同じ金属で形成される。ドレイン領域１６は、ソース領域１４と同じ金属元素を含む。
チャネル領域１８は、ソース領域１４とドレイン領域１６との間に設けられる。チャネル領域１８は、ソース領域１４及びドレイン領域１６に接する。
チャネル領域１８には、トランジスタ１００のオン動作時に、電流経路となるチャネルが形成される。チャネル領域１８は、ソース電極１０からドレイン電極１２に向かう方向、すなわち、第３の方向に延びる。トランジスタ１００のオン動作時には、チャネル領域１８の中を、電流が第３の方向に流れる。
チャネル領域１８は、例えば、円筒形状である。
チャネル領域１８のソース電極１０からドレイン電極１２に向かう方向の長さ、すなわち、チャネル領域１８の第３の方向の長さは、ソース領域１４とドレイン領域１６との間の第３の方向の距離（図１中のｄ１）に等しい。距離ｄ１は、例えば、２０ｎｍ以上１００ｎｍ以下である。
チャネル領域１８は、酸化物半導体である。チャネル領域１８は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素と、酸素（Ｏ）を含む。
チャネル領域１８は、ソース領域１４及びドレイン領域１６を形成する金属の酸化物である。チャネル領域１８は、ソース領域１４及びドレイン領域１６と同じ金属元素を含む。チャネル領域１８は、例えば、アモルファスである。
ソース領域１４及びドレイン領域１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。チャネル領域１８は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び、酸素（Ｏ）を含む。
ソース領域１４及びドレイン領域１６の中に、含まれる金属元素の中の、インジウム、ガリウム、及び、亜鉛の総和の原子比は、例えば、９０％以上である。例えば、ソース領域１４及びドレイン領域１６には、インジウム、ガリウム、及び、亜鉛のいずれか一つよりも大きな原子比を有する元素は存在しない。
チャネル領域１８の中に、含まれる金属元素の中の、インジウム、ガリウム、及び、亜鉛の総和の原子比は、例えば、９０％以上である。チャネル領域１８の中に含まれる酸素以外の元素の中の、インジウム、ガリウム、及び、亜鉛の総和の原子比は、例えば、９０％以上である。例えば、チャネル領域１８の中には、酸素以外の元素で、インジウム、ガリウム、及び、亜鉛のいずれか一つよりも大きな原子比を有する元素は存在しない。
ゲート電極２０は、チャネル領域１８を囲んで設けられる。ゲート電極２０は、チャネル領域１８の周囲に設けられる。
ゲート電極２０は、例えば、金属、金属化合物、又は、半導体である。ゲート電極２０は、例えば、タングステン（Ｗ）である。ゲート電極２０の第３の方向の長さ（図１中のｄ２）は、例えば、２０ｎｍ以上１００ｎｍ以下である。ゲート電極２０の第３の方向の長さｄ２は、トランジスタ１００のゲート長である。
ソース領域１４とドレイン領域１６との間の第３の方向の距離ｄ１は、例えば、ゲート電極２０の第３の方向の長さｄ２に等しい。
ゲート電極２０は、例えば、金属、金属化合物、又は、半導体である。ゲート電極２０は、例えば、タングステン（Ｗ）である。
ゲート絶縁層２２は、チャネル領域１８とゲート電極２０との間に設けられる。ゲート絶縁層２２は、チャネル領域１８を囲んで設けられる。
ゲート絶縁層２２は、例えば、酸化物、又は、酸窒化物である。ゲート絶縁層２２は、例えば、酸化シリコン、又は、酸化アルミニウムである。ゲート絶縁層２２の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
コア絶縁領域２４は、ソース領域１４とドレイン領域１６との間に設けられる。コア絶縁領域２４は、チャネル領域１８に囲まれる。コア絶縁領域２４は、例えば、円柱状である。コア絶縁領域２４とソース電極１０は離間する。コア絶縁領域２４とドレイン電極１２は離間する。
コア絶縁領域２４は、例えば、酸化物、窒化物、又は、酸窒化物である。コア絶縁領域２４は、例えば、酸化シリコン、窒化シリコン、又は、酸窒化シリコンである。
第１の層間絶縁層２６は、ソース電極１０と、ゲート電極２０との間に設けられる。第１の層間絶縁層２６は、ソース領域１４の周囲に設けられる。
第１の層間絶縁層２６は、例えば、酸化物、窒化物、又は、酸窒化物である。第１の層間絶縁層２６は、例えば、酸化シリコンである。
第２の層間絶縁層２８は、ドレイン電極１２と、ゲート電極２０との間に設けられる。第２の層間絶縁層２８は、ドレイン領域１６の周囲に設けられる。
第２の層間絶縁層２８は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の層間絶縁層２８は、例えば、酸化シリコンである。
第１の保護絶縁層３０は、第１の層間絶縁層２６と、ゲート電極２０との間に設けられる。第１の保護絶縁層３０は、ソース領域１４の周囲に設けられる。
第１の保護絶縁層３０は、例えば、酸化物、窒化物、又は、酸窒化物である。第１の保護絶縁層３０は、例えば、第１の層間絶縁層２６と異なる材料である。第１の保護絶縁層３０は、例えば、窒化シリコンである。
第２の保護絶縁層３２は、第２の層間絶縁層２８と、ゲート電極２０との間に設けられる。第２の保護絶縁層３２は、ドレイン領域１６の周囲に設けられる。
第２の保護絶縁層３２は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の保護絶縁層３２は、例えば、第２の層間絶縁層２８と異なる材料である。第２の保護絶縁層３２は、例えば、窒化シリコンである。
次に、第１の実施形態の半導体装置の製造方法の一例について、説明する。
図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、及び、図１６は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、及び、図１６は、図１に対応する断面である。
最初に、第１のタングステン膜４０、第１の酸化シリコン膜４２、第１の窒化シリコン膜４４、多結晶シリコン膜４６、第２の窒化シリコン膜４８、及び、第２の酸化シリコン膜５０を、この順に形成する（図３）。第１のタングステン膜４０、第１の酸化シリコン膜４２、第１の窒化シリコン膜４４、多結晶シリコン膜４６、第２の窒化シリコン膜４８、及び、第２の酸化シリコン膜５０は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
次に、第２の酸化シリコン膜５０の表面から、第１のタングステン膜４０に達する第１の開口部５２を形成する（図４）。第１の開口部５２は、例えば、リソグラフィ法、及び、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いて形成する。
次に、第１の開口部５２を第１の金属膜５４で埋め込む（図５）。第１の金属膜５４は、酸化物が酸化物半導体となる金属である。第１の金属膜５４は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。
次に、第２の酸化シリコン膜５０の表面の金属膜５４を除去する（図６）。金属膜５４の除去は、例えば、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（ＣＭＰ法）により行う。
次に、金属膜５４に第２の開口部５６を形成する（図７）。第２の開口部５６は、例えば、リソグラフィ法、及び、ＲＩＥ法を用いて形成する。
次に、第２の開口部５６を第３の酸化シリコン膜５８で埋め込む（図８）。第３の酸化シリコン膜５８は、例えば、ＣＶＤ法で形成する。
次に、第２の酸化シリコン膜５０の表面、及び、第２の開口部５６の中の一部の第３の酸化シリコン膜５８を除去する（図９）。一部の第３の酸化シリコン膜５８の除去は、例えば、ＲＩＥ法により行う。
次に、第２の開口部５６を第２の金属膜６０で埋め込む（図１０）。第２の金属膜６０は、第１の金属膜５４と同一の化学組成を有する。以後、第２の金属膜６０を第１の金属膜５４に含めて表記する。第２の金属膜６０は、例えば、ＣＶＤ法による堆積と、ＣＭＰ法による研磨により形成する。
次に、第２の酸化シリコン膜５０、及び、第１の金属膜５４の上に、第２のタングステン膜６２を形成する（図１１）。第２のタングステン膜６２は、例えば、ＣＶＤ法で形成する。
次に、多結晶シリコン膜４６を除去する（図１２）。多結晶シリコン膜４６は、例えば、ウェットエッチングにより除去する。
次に、多結晶シリコン膜４６が除去された領域に露出した第１の金属膜５４を酸化する（図１３）。第１の金属膜５４の酸化により、酸化物半導体領域６４が形成される。酸化物半導体領域６４は、チャネル領域１８となる。
次に、第１の窒化シリコン膜４４の一部及び第２の窒化シリコン膜４８の一部を除去し、第１の窒化シリコン膜４４及び第２の窒化シリコン膜４８を薄膜化する（図１４）。第１の窒化シリコン膜４４の一部及び第２の窒化シリコン膜４８の一部の除去は、例えば、ウェットエッチングにより行う。
次に、酸化物半導体領域６４に接するように、第４の酸化シリコン膜６６を形成する（図１５）。第４の酸化シリコン膜６６は、例えば、ＣＶＤ法で形成する。第４の酸化シリコン膜６６は、ゲート絶縁層２２となる。
次に、第４の酸化シリコン膜６６に接するように、第３のタングステン膜６８を形成する（図１６）。第３のタングステン膜６８は、例えば、ＣＶＤ法により形成する。第３のタングステン膜６８は、ゲート電極２０となる。
以上の製造方法により、図１に示すトランジスタ１００が形成される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
図１７は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、トランジスタ９００である。トランジスタ９００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ９００は、ゲート電極が、チャネルが形成される酸化物半導体を囲んで設けられる、いわゆるＳＧＴである。トランジスタ９００は、いわゆる縦型トランジスタである。
トランジスタ９００は、コア絶縁領域２４を備えない点で、第１の実施形態のトランジスタ１００と異なる。また、トランジスタ９００は、ソース領域１４及びドレイン領域１６が、金属ではなく、酸化物半導体である点で、トランジスタ１００と異なる。
トランジスタ９００は、コア絶縁領域２４を備えない。このため、チャネル領域１８の厚さが厚い。チャネル領域１８の厚さが厚いため、トランジスタ９００のオフ動作時に、チャネル領域１８のゲート電極２０から離れた領域で、リーク電流が流れやすい。したがって、オフリーク電流の低減が困難である。
また、トランジスタ９００は、ソース領域１４及びドレイン領域１６が酸化物半導体である。このため、ソース電極１０とソース領域１４との間の接合が、金属−半導体接合となり、コンタクト抵抗の低減が困難である。同様に、ドレイン電極１２とドレイン領域１６との間の接合が、金属−半導体接合となり、コンタクト抵抗の低減が困難である。したがって、オン抵抗の低減が困難である。
第１の実施形態のトランジスタ１００は、チャネル領域１８の内側にコア絶縁領域２４が設けられる。このため、チャネル領域１８の厚さを薄くすることができる。したがって、オフリーク電流の低減が容易である。
また、第１の実施形態のトランジスタ１００のソース領域１４及びドレイン領域１６は、金属である。このため、ソース電極１０とソース領域１４との間の接合が、金属−金属接合となり、コンタクト抵抗の低減が容易である。同様に、ドレイン電極１２とドレイン領域１６との間の接合が、金属−金属接合となり、コンタクト抵抗の低減が容易である。したがって、オン抵抗の低減が容易である。
また、チャネル領域１８は、ソース領域１４及びドレイン領域１６を形成する金属の酸化物で形成される。このため、チャネル領域１８を、ソース領域１４及びドレイン領域１６を形成する金属を酸化することで形成できる。このため、チャネル領域１８とソース領域１４の界面、及び、チャネル領域１８とドレイン領域１６との界面が、欠陥の少ない安定した界面となる。したがって、界面の抵抗が低減しオン抵抗が低減する。
第１の実施形態のトランジスタ１００によれば、比較例のトランジスタ９００と比較して、オフリーク電流が低減され、オン抵抗が低減される。
図１８は、第１の実施形態の半導体装置の第１の変形例の模式断面図である。第１の変形例の半導体装置は、トランジスタ１０１である。
トランジスタ１０１は、ソース領域１４の一部とゲート電極２０の第３の方向における位置が重なり、ドレイン領域１６の一部とゲート電極２０の第３の方向における位置が重なる点で、第１の実施形態のトランジスタ１００と異なる。すなわち、ソース領域１４とドレイン領域１６との間の第３の方向の距離（図１８中のｄ１）は、ゲート電極２０の第３の方向の長さ（図１８中のｄ２）より小さい。ソース領域１４とドレイン領域１６との間の第３の方向の距離ｄ１は、例えば、ゲート電極２０の第３の方向の長さｄ２の０．９倍以下である。
第１の変形例のトランジスタ１０１は、ソース領域１４とゲート電極２０、ドレイン領域１６とゲート電極２０がオーバーラップする。これにより、例えば、加工ばらつきに起因する、ソース領域１４とゲート電極２０、ドレイン領域１６とゲート電極２０のオフセットが生じにくい。したがって、オン抵抗の安定したトランジスタが実現する。
図１９は、第１の実施形態の半導体装置の第２の変形例の模式断面図である。第２の変形例の半導体装置は、トランジスタ１０２である。
トランジスタ１０２は、ソース領域１４とゲート電極２０の第３の方向における位置が重ならず、ドレイン領域１６とゲート電極２０の第３の方向における位置が重ならない点で、第１の実施形態のトランジスタ１００と異なる。すなわち、ソース領域１４とドレイン領域１６との間の第３の方向の距離（図１９中のｄ１）は、ゲート電極２０の第３の方向の長さ（図１９中のｄ２）より大きい。ソース領域１４とドレイン領域１６との間の第３の方向の距離ｄ１は、例えば、ゲート電極２０の第３の方向の長さｄ２の１．１倍以上である。
第２の変形例のトランジスタ１０２の構造によれば、ゲート電極２０の体積を低減することが可能である。したがって、特にゲート電極２０の材料が金属である場合に、トランジスタ１０２の応力が緩和する。よって、信頼性の高いトランジスタが実現できる。
以上、第１の実施形態及びその変形例によれば、オフリーク電流の低減、及び、オン抵抗の低減が可能なトランジスタを実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた第１の酸化物半導体領域と、第１の酸化物半導体領域と第２の電極との間に設けられた第２の酸化物半導体領域と、第１の酸化物半導体領域と第２の酸化物半導体領域との間に設けられ、第１の酸化物半導体領域及び第２の酸化物半導体領域よりも電気抵抗が高く、第１の部分と第１の部分に囲まれた第２の部分とを含み、第１の部分を挟む第１の酸化物半導体領域と第２の酸化物半導体領域との間の第１の距離は、第２の部分を挟む第１の酸化物半導体領域と第２の酸化物半導体領域との間の第２の距離よりも小さい第３の酸化物半導体領域と、第３の酸化物半導体領域を囲むゲート電極と、第３の酸化物半導体領域とゲート電極との間に設けられたゲート絶縁層と、を備える。
図２０、図２１、図２２は、第２の実施形態の半導体装置の模式断面図である。図２１は、図２０のＢＢ’断面図である。図２２は、図２０のＣＣ’断面図である。図２０において、水平方向を第１の方向、奥行方向を第２の方向、上下方向を第３の方向と称する。
第２の実施形態の半導体装置は、トランジスタ２００である。トランジスタ２００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ２００は、ゲート電極が、チャネルが形成される酸化物半導体を囲んで設けられる。トランジスタ２００は、いわゆるＳＧＴである。トランジスタ２００は、いわゆる縦型トランジスタである。
トランジスタ２００は、ソース電極１０、ドレイン電極１２、ソース領域１４、ドレイン領域１６、チャネル領域１８、ゲート電極２０、ゲート絶縁層２２、第１の層間絶縁層２６、及び、第２の層間絶縁層２８を備える。チャネル領域１８は、表面部分１８ａ及びコア部分１８ｂを有する。
ソース電極１０は第１の電極の一例である。ドレイン電極１２は第２の電極の一例である。ソース領域１４は、第１の酸化物半導体領域の一例である。ドレイン領域１６は、第２の酸化物半導体領域の一例である。チャネル領域１８は、第３の酸化物半導体領域の一例である。表面部分１８ａは、第１の部分の一例である。コア部分１８ｂは、第２の部分の一例である。
ソース電極１０は、例えば、金属、又は、金属化合物である。ソース電極１０は、例えば、タングステン（Ｗ）である。
ドレイン電極１２は、例えば、金属、又は、金属化合物である。ソース電極１０は、例えば、タングステン（Ｗ）である。
ソース領域１４は、ソース電極１０とドレイン電極１２との間に設けられる。ソース領域１４とソース電極１０は接する。ソース領域１４とソース電極１０は電気的に接続される。
ソース領域１４は、酸化物半導体である。ソース領域１４は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素と、酸素（Ｏ）を含む。ソース領域１４は、例えば、アモルファスである。
ドレイン領域１６は、ソース領域１４とドレイン電極１２との間に設けられる。ドレイン領域１６は、ドレイン電極１２に接する。ドレイン領域１６は、ドレイン電極１２に電気的に接続される。
ドレイン領域１６は、酸化物半導体である。ドレイン領域１６は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素と、酸素（Ｏ）を含む。
ドレイン領域１６は、ソース領域１４と同じ酸化物半導体で形成される。ドレイン領域１６は、ソース領域１４と同じ金属元素を含む。ドレイン領域１６は、例えば、アモルファスである。
チャネル領域１８は、ソース領域１４とドレイン領域１６との間に設けられる。チャネル領域１８は、ソース領域１４及びドレイン領域１６に接する。
チャネル領域１８は、ソース電極１０と離間する。チャネル領域１８は、ドレイン電極１２と離間する。
チャネル領域１８には、トランジスタ２００のオン動作時に、電流経路となるチャネルが形成される。チャネル領域１８は、ソース電極１０からドレイン電極１２に向かう方向、すなわち、第３の方向に延びる。トランジスタ２００のオン動作時には、チャネル領域１８の中を、電流が第３の方向に流れる。
チャネル領域１８は、表面部分１８ａとコア部分１８ｂを含む。コア部分１８ｂは、表面部分１８ａに囲まれる。コア部分１８ｂのソース領域１４側の一部は、ソース領域１４に囲まれる。コア部分１８ｂのドレイン領域１６側の一部は、ドレイン領域１６に囲まれる。
表面部分１８ａを挟むソース領域１４とドレイン領域１６との間の第３の方向の第１の距離（図２０中のｄ３）は、コア部分１８ｂを挟むソース領域１４とドレイン領域１６との間の第３の方向の第２の距離（図２０中のｄ４）よりも小さい。言い換えれば、表面部分１８ａの第３の方向の長さは、コア部分１８ｂの第３の方向の長さよりも小さい。
第１の距離ｄ３は、例えば、２０ｎｍ以上１００ｎｍ以下である。第２の距離ｄ４は、例えば、第１の距離ｄ３の１．２倍以上２．０倍以下である。
チャネル領域１８は、酸化物半導体である。チャネル領域１８は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素と、酸素（Ｏ）を含む。
チャネル領域１８は、ソース領域１４及びドレイン領域１６と同じ酸化物半導体で形成される。チャネル領域１８は、ソース領域１４及びドレイン領域１６と同じ金属元素を含む。チャネル領域１８は、例えば、アモルファスである。
チャネル領域１８の電気抵抗は、ソース領域１４の電気抵抗より高い。チャネル領域１８の電気抵抗は、ドレイン領域１６の電気抵抗より高い。
言い換えれば、ソース領域１４の電気抵抗は、チャネル領域１８の電気抵抗より低い。ドレイン領域１６の電気抵抗は、チャネル領域１８の電気抵抗より低い。
チャネル領域１８のキャリア濃度は、ソース領域１４のキャリア濃度より低い。チャネル領域１８のキャリア濃度は、ドレイン領域１６の電気抵抗より低い。
言い換えれば、ソース領域１４のキャリア濃度は、チャネル領域１８のキャリア濃度より高い。ドレイン領域１６のキャリア濃度は、チャネル領域１８のキャリア濃度より高い。
例えば、ソース領域１４及びドレイン領域１６は、インジウム（Ｉｎ）、シリコン（Ｓｉ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの所定元素を含む。チャネル領域１８は、上記所定元素を含むか又は含まない。ソース領域１４及びドレイン領域１６の中の上記所定元素の濃度は、チャネル領域１８の上記所定元素の濃度より高い。
上記所定元素は、酸化物半導体中で電子を放出するドナーとして機能する。ソース領域１４及びドレイン領域１６の上記所定元素の濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下である。
例えば、ソース領域１４及びドレイン領域１６は、酸素欠損（Ｏｘｉｄｅ Ｖａｃａｎｃｙ）を含む。チャネル領域１８は、酸素欠損を含むか又は含まない。ソース領域１４及びドレイン領域１６の中の酸素欠損の濃度は、チャネル領域１８の酸素欠損の濃度より高い。
酸素欠損は、酸化物半導体中で電子を放出するドナーとして機能する。
ソース領域１４、ドレイン領域１６、及び、チャネル領域１８は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び、酸素（Ｏ）を含む。
ソース領域１４、ドレイン領域１６、及び、チャネル領域１８の中に、含まれる金属元素の中の、インジウム、ガリウム、及び、亜鉛の総和の原子比は、例えば、９０％以上である。例えば、ソース領域１４及びドレイン領域１６には、インジウム、ガリウム、及び、亜鉛のいずれか一つよりも大きな原子比を有する元素は存在しない。
ソース領域１４、ドレイン領域１６、及び、チャネル領域１８の中に、含まれる金属元素の中の、インジウム、ガリウム、及び、亜鉛の総和の原子比は、例えば、９０％以上である。チャネル領域１８の中に含まれる酸素以外の元素の中の、インジウム、ガリウム、及び、亜鉛の総和の原子比は、例えば、９０％以上である。例えば、チャネル領域１８の中には、酸素以外の元素で、インジウム、ガリウム、及び、亜鉛のいずれか一つよりも大きな原子比を有する元素は存在しない。
ゲート電極２０は、チャネル領域１８を囲んで設けられる。ゲート電極２０は、チャネル領域１８の周囲に設けられる。
ゲート電極２０は、例えば、金属、金属化合物、又は、半導体である。ゲート電極２０は、例えば、タングステン（Ｗ）である。ゲート電極２０の第３の方向の長さ（図２０中のｄ２）は、例えば、２０ｎｍ以上１００ｎｍ以下である。ゲート電極２０の第３の方向の長さｄ２は、トランジスタ２００のゲート長である。
表面部分１８ａを挟むソース領域１４とドレイン領域１６との間の第３の方向の第１の距離ｄ３は、例えば、ゲート電極２０の第３の方向の長さｄ２に等しい。言い換えれば、表面部分１８ａの第３の方向の長さは、ゲート電極２０の第３の方向の長さｄ２に等しい。
ゲート電極２０は、例えば、金属、金属化合物、又は、半導体である。ゲート電極２０は、例えば、タングステン（Ｗ）である。
ゲート絶縁層２２は、チャネル領域１８とゲート電極２０との間に設けられる。ゲート絶縁層２２は、チャネル領域１８を囲んで設けられる。
ゲート絶縁層２２は、例えば、酸化物、又は、酸窒化物である。ゲート絶縁層２２は、例えば、酸化シリコン、又は、酸化アルミニウムである。ゲート絶縁層２２の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
第１の層間絶縁層２６は、ソース電極１０と、ゲート電極２０との間に設けられる。第１の層間絶縁層２６は、ソース領域１４の周囲に設けられる。
第１の層間絶縁層２６は、例えば、酸化物、窒化物、又は、酸窒化物である。第１の層間絶縁層２６は、例えば、酸化シリコンである。
第２の層間絶縁層２８は、ドレイン電極１２と、ゲート電極２０との間に設けられる。第２の層間絶縁層２８は、ドレイン領域１６の周囲に設けられる。
第２の層間絶縁層２８は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の層間絶縁層２８は、例えば、酸化シリコンである。
次に、第２の実施形態の半導体装置の製造方法の一例について、説明する。
図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、及び、図３４は、第２の実施形態の半導体装置の製造方法を示す模式断面図である。図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、及び、図３４は、図２０に対応する断面である。
最初に、第１のタングステン膜４０、第１の酸化シリコン膜４２、第１の窒化シリコン膜４４、多結晶シリコン膜４６、第２の窒化シリコン膜４８、及び、第２の酸化シリコン膜５０を、この順に形成する（図２３）。第１のタングステン膜４０、第１の酸化シリコン膜４２、第１の窒化シリコン膜４４、多結晶シリコン膜４６、第２の窒化シリコン膜４８、及び、第２の酸化シリコン膜５０は、例えば、ＣＶＤ法により形成する。
次に、第２の酸化シリコン膜５０の表面から、第１のタングステン膜４０に達する第１の開口部５２を形成する（図２４）。第１の開口部５２は、例えば、リソグラフィ法、及び、ＲＩＥ法を用いて形成する。
次に、第１の開口部５２を酸化物半導体膜５３で埋め込む（図２５）。酸化物半導体膜５３は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む。
次に、第２の酸化シリコン膜５０、及び、酸化物半導体膜５３の上に、第２のタングステン膜６２を形成する（図２６）。第２のタングステン膜６２は、例えば、ＣＶＤ法で形成する。
次に、第１の酸化シリコン膜４２及び第２の酸化シリコン膜５０を除去する（図２７）。第１の酸化シリコン膜４２及び第２の酸化シリコン膜５０は、例えば、ウェットエッチングにより除去する。
次に、酸化物半導体膜５３の露出部に、酸化物半導体膜５３を低抵抗化する処理を行い、第１の低抵抗領域５３ａを形成する（図２８）。
第１の低抵抗領域５３ａの形成は、例えば、インジウム（Ｉｎ）、シリコン（Ｓｉ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの所定元素を含む雰囲気中での熱処理により行う。熱処理により所定元素が、酸化物半導体膜５３に導入される。また、第１の低抵抗領域５３ａの形成は、例えば、水素アニールによる酸素欠陥の生成により行う。
次に、第１の窒化シリコン膜４４及び第２の窒化シリコン膜４８を除去する（図２９）。第１の窒化シリコン膜４４及び第２の窒化シリコン膜４８は、例えば、ウェットエッチングにより除去する。
次に、酸化物半導体膜５３の露出部に、酸化物半導体膜５３を低抵抗化する処理を行い、第２の低抵抗領域５３ｂを形成する（図３０）。
第２の低抵抗領域５３ｂの形成は、例えば、インジウム（Ｉｎ）、シリコン（Ｓｉ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの所定元素を含む雰囲気中での熱処理により行う。また、第２の低抵抗領域５３ｂの形成は、例えば、水素アニールによる酸素欠陥の生成により行う。
次に、酸化物半導体膜５３の露出部を覆うように第３の酸化シリコン膜６３を形成する（図３１）。酸化シリコン膜６３は、例えば、ＣＶＤ法で形成する。
次に、多結晶シリコン膜４６を除去する（図３２）。多結晶シリコン膜４６は、例えば、ウェットエッチングにより除去する。酸化物半導体膜５３の一部が露出する。
次に、酸化物半導体膜５３の露出部に接するように、第４の酸化シリコン膜６６を形成する（図３３）。第４の酸化シリコン膜６６は、例えば、ＣＶＤ法で形成する。第４の酸化シリコン膜６６は、ゲート絶縁層２２となる。
次に、第４の酸化シリコン膜６６に接するように、第３のタングステン膜６８を形成する（図３４）。第３のタングステン膜６８は、例えば、ＣＶＤ法により形成する。第３のタングステン膜６８は、ゲート電極２０となる。
以上の製造方法により、図２０に示すトランジスタ２００が形成される。
第２の実施形態のトランジスタ２００は、チャネル領域１８のゲート電極２０から離れた部分、すなわち、コア部分１８ｂでは、ソース領域１４とドレイン領域１６との間の距離（図２０中のｄ４）が、ゲート電極２０の直下の表面部分１８ａのソース領域１４とドレイン領域１６との間の距離（図２０中のｄ３）に比べて、大きくなっている。したがって、チャネル領域１８のゲート電極２０から離れた部分で、リーク電流が流れにくい。よって、オフリーク電流の低減が容易である。
また、第２の実施形態のトランジスタ２００のソース領域１４及びドレイン領域１６は、低抵抗な酸化物半導体である。このため、ソース電極１０とソース領域１４との間のコンタクト抵抗の低減が容易である。同様に、ドレイン電極１２とドレイン領域１６との間のコンタクト抵抗の低減が容易である。したがって、オン抵抗の低減が容易である。
第２の実施形態のトランジスタ２００によれば、第１の実施形態の比較例のトランジスタ９００と比較して、オフリーク電流が低減され、オン抵抗が低減される。
図３５は、第２の実施形態の半導体装置の第１の変形例の模式断面図である。第１の変形例の半導体装置は、トランジスタ２９１である。
トランジスタ２９１は、ソース領域１４の一部とゲート電極２０の第３の方向における位置が重なり、ドレイン領域１６の一部とゲート電極２０の第３の方向における位置が重なる点で、第２の実施形態のトランジスタ２００と異なる。すなわち、表面部分１８ａのソース領域１４とドレイン領域１６との間の距離（図３５中のｄ３）は、ゲート電極２０の第３の方向の長さ（図３５中のｄ２）より小さい。表面部分１８ａのソース領域１４とドレイン領域１６との間の距離ｄ３は、例えば、ゲート電極２０の第３の方向の長さｄ２の０．９倍以下である。
第１の変形例のトランジスタ２９１は、ソース領域１４とゲート電極２０、ドレイン領域１６とゲート電極２０がオーバーラップする。これにより、例えば、加工ばらつきに起因する、ソース領域１４とゲート電極２０、ドレイン領域１６とゲート電極２０のオフセットが生じにくい。したがって、オン抵抗の安定したトランジスタが実現する。
図３６は、第２の実施形態の半導体装置の第２の変形例の模式断面図である。第２の変形例の半導体装置は、トランジスタ２９２である。
トランジスタ２９２は、ソース領域１４とゲート電極２０の第３の方向における位置が重ならず、ドレイン領域１６とゲート電極２０の第３の方向における位置が重ならない点で、第２の実施形態のトランジスタ２００と異なる。すなわち、表面部分１８ａのソース領域１４とドレイン領域１６との間の距離（図３６中のｄ３）は、ゲート電極２０の第３の方向の長さ（図３６中のｄ２）より小さい。表面部分１８ａのソース領域１４とドレイン領域１６との間の距離ｄ３は、ゲート電極２０の第３の方向の長さｄ２の１．１倍以上である。
第２の変形例のトランジスタ２９２は、ソース領域１４とゲート電極２０、ドレイン領域１６とゲート電極２０がオフセットしている。したがって、更にオフリークが低減されたトランジスタが実現する。
以上、第２の実施形態によれば、オフリーク電流の低減、及び、オン抵抗の低減が可能なトランジスタを実現できる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１の方向に延びる第１の配線と、第１の方向と交差する第２の方向に延びる第２の配線と、メモリセルと、を備え、メモリセルは、第１の配線に電気的に接続される第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素を含む第１の金属領域と、第１の金属領域と第２の電極との間に設けられ、少なくとも一つの金属元素を含む第２の金属領域と、第１の金属領域と第２の金属領域との間に設けられ、少なくとも一つの金属元素と、酸素（Ｏ）を含む半導体領域と、第１の金属領域と第２の金属領域との間に設けられ、半導体領域に囲まれた絶縁領域と、半導体領域を囲み第２の配線に電気的に接続されたゲート電極と、半導体領域とゲート電極との間に設けられたゲート絶縁層と、第２の電極に電気的に接続されたキャパシタと、を含む。メモリセルが、第１の実施形態の半導体装置の第２の電極に電気的に接続されたキャパシタを備える。以下、第１の実施形態と重複する内容については一部記述を省略する。
第３の実施形態の半導体記憶装置は、半導体メモリ３００である。第３の実施形態の半導体記憶装置は、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）である。半導体メモリ３００は、第１の実施形態のトランジスタ１００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。
図３７は、第３の実施形態の半導体記憶装置のブロック図である。
図３７に示すように、半導体メモリ３００は、メモリセルアレイ２１０、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
図３８、図３９は、第３の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図３８は、第１の方向と第３の方向を含む面の断面図、図３９は、第２の方向と第３の方向を含む面の断面図である。第１の方向と第２の方向は交差する。第１の方向と第２の方向は、例えば垂直である。第３の方向は、第１の方向及び第２の方向に対して垂直な方向である。第３の方向は、例えば基板に対して垂直な方向である。
第３の実施形態のメモリセルアレイ２１０は、メモリセルが立体的に配置された三次元構造を備える。図３８、図３９において破線で囲まれた領域がそれぞれ１個のメモリセルを表している。
メモリセルアレイ２１０は、シリコン基板２５０を備える。
メモリセルアレイ２１０は、シリコン基板２５０の上に、例えば、複数のビット線ＢＬと複数のワード線ＷＬを備える。ビット線ＢＬは第１の方向に伸長する。ワード線ＷＬは第２の方向に伸長する。
ビット線ＢＬとワード線ＷＬとは、例えば、垂直に交差する。ビット線ＢＬとワード線ＷＬとの交差する領域に、メモリセルが配置される。メモリセルには、第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２が含まれる。第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２は、メモリセルの一例である。
第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２に接続されるビット線ＢＬがビット線ＢＬｘである。ビット線ＢＬｘは、第１の配線の一例である。第１のメモリセルＭＣ１に接続されるワード線ＷＬがワード線ＷＬｘである。ワード線ＷＬｘは、第２の配線の一例である。
第２のメモリセルＭＣ２に接続されるワード線ＷＬがワード線ＷＬｙである。ワード線ＷＬｘは、ビット線ＢＬｘの一方の側に設けられる。ワード線ＷＬｙは、ビット線ＢＬｘの他方の側に設けられる。
メモリセルアレイ２１０は、複数のプレート電極線ＰＬを有する。プレート電極線ＰＬは各メモリセルのプレート電極７２に接続される。
メモリセルアレイ２１０は、各配線及び各電極の電気的分離のために層間絶縁層２６０を備える。
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に電気的に接続される。
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、ビット線ＢＬの電位を検知して増幅する機能を備える。
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しないトランジスタや配線層によって構成される。トランジスタは、例えば、シリコン基板２５０を用いて形成される。
ビット線ＢＬ及びワード線ＷＬは、例えば金属である。ビット線ＢＬ及びワード線ＷＬは、例えば、窒化チタン、タングステン、又は、窒化チタンとタングステンの積層構造である。
図４０は、第３の実施形態の半導体記憶装置の第１のメモリセルの模式断面図である。図４１は、第３の実施形態の半導体記憶装置の第２のメモリセルの模式断面図である。
第１のメモリセルＭＣ１は、シリコン基板２５０とビット線ＢＬｘとの間に設けられる。シリコン基板２５０と第２のメモリセルＭＣ２との間に、ビット線ＢＬｘが設けられる。
第１のメモリセルＭＣ１は、ビット線ＢＬｘの下側に設けられる。第２のメモリセルＭＣ２は、ビット線ＢＬｘの上側に設けられる。
第１のメモリセルＭＣ１は、ビット線ＢＬｘの一方の側に設けられる。第２のメモリセルＭＣ２は、ビット線ＢＬｘの他方の側に設けられる。
第２のメモリセルＭＣ２は、第１のメモリセルＭＣ１を上下反転させた構造を有する。第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２は、それぞれトランジスタ１００及びキャパシタ２０１を備える。
トランジスタ１００は、ソース電極１０、ドレイン電極１２、ソース領域１４、ドレイン領域１６、チャネル領域１８、ゲート電極２０、ゲート絶縁層２２、コア絶縁領域２４を備える。
ソース電極１０は第１の電極の一例である。ドレイン電極１２は第２の電極の一例である。ソース領域１４は、第１の金属領域の一例である。ドレイン領域１６は、第２の金属領域の一例である。チャネル領域１８は、半導体領域の一例である。コア絶縁領域２４は、絶縁領域の一例である。
トランジスタ１００は、第１の実施形態のトランジスタ１００と同様の構成を備える。
キャパシタ２０１は、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１及びプレート電極７２は、例えば、窒化チタンである。また、キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
キャパシタ２０１のセル電極７１は、ドレイン電極１２に接続される。プレート電極７２はプレート電極線ＰＬに接続される。
ソース電極１０はビット線ＢＬに接続される。ゲート電極２０はワード線ＷＬに接続される。
なお、図３８、図３９、図４０、図４１では、ビット線ＢＬとソース電極１０、及び、ワード線ＷＬとゲート電極２０は、同一の材料で同時形成される場合を例に示している。ビット線ＢＬとソース電極１０、及び、ワード線ＷＬとゲート電極２０は、それぞれ異なる材料で別々に形成されるものであっても構わない。
第１のメモリセルＭＣ１のゲート電極２０にワード線ＷＬｘが電気的に接続される。また、第２のメモリセルＭＣ２のゲート電極２０にワード線ＷＬｙが電気的に接続される。
第３の実施形態によれば、第１の実施形態のトランジスタ１００をＤＲＡＭのスイッチングトランジスタとして用いることにより、メモリ特性の向上した半導体メモリが実現される。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の方向に延びる第１の配線と、第１の方向と交差する第２の方向に延びる第２の配線と、メモリセルと、を備え、メモリセルは、第１の配線に電気的に接続される第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた第１の酸化物半導体領域と、第１の酸化物半導体領域と第２の電極との間に設けられた第２の酸化物半導体領域と、第１の酸化物半導体領域と第２の酸化物半導体領域との間に設けられ、第１の酸化物半導体領域及び第２の酸化物半導体領域よりも電気抵抗が高く、第１の部分と第１の部分に囲まれた第２の部分とを含み、第１の部分を挟む第１の酸化物半導体領域と第２の酸化物半導体領域との間の第１の距離は、第２の部分を挟む第１の酸化物半導体領域と第２の酸化物半導体領域との間の第２の距離よりも小さい第３の酸化物半導体領域と、第３の酸化物半導体領域を囲み第２の配線に電気的に接続されたゲート電極と、第３の酸化物半導体領域とゲート電極との間に設けられたゲート絶縁層と、第２の電極に電気的に接続されたキャパシタと、を含む。メモリセルが、第２の実施形態の半導体装置の第２の電極に電気的に接続されたキャパシタを備える。以下、第２の実施形態及び第３の実施形態と重複する内容については一部記述を省略する。
第４の実施形態の半導体記憶装置は、半導体メモリである。第４の実施形態の半導体記憶装置は、ＤＲＡＭである。半導体メモリは、第２の実施形態のトランジスタ２００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。第４の実施形態の半導体記憶装置は、第３の実施形態の半導体メモリ３００のトランジスタ１００を、第２の実施形態のトランジスタ２００に置き換えた半導体メモリである。
図４２、図４３は、第４の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図４２は、第１の方向と第３の方向を含む面の断面図、図４３は、第２の方向と第３の方向を含む面の断面図である。第１の方向と第２の方向は交差する。第１の方向と第２の方向は、例えば垂直である。第３の方向は、第１の方向及び第２の方向に対して垂直な方向である。第３の方向は、例えば基板に対して垂直な方向である。
第４の実施形態のメモリセルアレイ３１０は、メモリセルが立体的に配置された三次元構造を備える。図４２、図４３において破線で囲まれた領域がそれぞれ１個のメモリセルを表している。
図４４は、第４の実施形態の半導体記憶装置の第１のメモリセルの模式断面図である。図４５は、第４の実施形態の半導体記憶装置の第２のメモリセルの模式断面図である。
第１のメモリセルＭＣ１は、シリコン基板２５０とビット線ＢＬｘとの間に設けられる。シリコン基板２５０と第２のメモリセルＭＣ２との間に、ビット線ＢＬｘが設けられる。
第１のメモリセルＭＣ１は、ビット線ＢＬｘの下側に設けられる。第２のメモリセルＭＣ２は、ビット線ＢＬｘの上側に設けられる。
第１のメモリセルＭＣ１は、ビット線ＢＬｘの一方の側に設けられる。第２のメモリセルＭＣ２は、ビット線ＢＬｘの他方の側に設けられる。
第２のメモリセルＭＣ２は、第１のメモリセルＭＣ１を上下反転させた構造を有する。第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２は、それぞれトランジスタ２００及びキャパシタ２０１を備える。
トランジスタ２００は、ソース電極１０、ドレイン電極１２、ソース領域１４、ドレイン領域１６、チャネル領域１８、ゲート電極２０、ゲート絶縁層２２、第１の層間絶縁層２６、及び、第２の層間絶縁層２８を備える。チャネル領域１８は、表面部分１８ａ及びコア部分１８ｂを有する。
ソース電極１０は第１の電極の一例である。ドレイン電極１２は第２の電極の一例である。ソース領域１４は、第１の酸化物半導体領域の一例である。ドレイン領域１６は、第２の酸化物半導体領域の一例である。チャネル領域１８は、第３の酸化物半導体領域の一例である。表面部分１８ａは、第１の部分の一例である。コア部分１８ｂは、第２の部分の一例である。
トランジスタ２００は、第２の実施形態のトランジスタ２００と同様の構成を備える。
キャパシタ２０１は、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１及びプレート電極７２は、例えば、窒化チタンである。また、キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。
キャパシタ２０１のセル電極７１は、ドレイン電極１２に接続される。プレート電極７２はプレート電極線ＰＬに接続される。
ソース電極１０はビット線ＢＬに接続される。ゲート電極２０はワード線ＷＬに接続される。
なお、図４２、図４３、図４４、図４５では、ビット線ＢＬとソース電極１０、及び、ワード線ＷＬとゲート電極２０は、同一の材料で同時形成される場合を例に示している。ビット線ＢＬとソース電極１０、及び、ワード線ＷＬとゲート電極２０は、それぞれ異なる材料で別々に形成されるものであっても構わない。
第１のメモリセルＭＣ１のゲート電極２０にワード線ＷＬｘが電気的に接続される。また、第２のメモリセルＭＣ２のゲート電極２０にワード線ＷＬｙが電気的に接続される。
第４の実施形態によれば、第２の実施形態のトランジスタ２００をＤＲＡＭのスイッチングトランジスタとして用いることにより、メモリ特性の向上した半導体メモリが実現される。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ソース電極（第１の電極）
１２ ドレイン電極（第２の電極）
１４ ソース領域（第１の金属領域、第１の酸化物半導体領域）
１６ ドレイン領域（第２の金属領域、第２の酸化物半導体領域）
１８ チャネル領域（半導体領域、第３の酸化物半導体領域）
１８ａ 表面部分（第１の部分）
１８ｂ コア部分（第２の部分）
２０ ゲート電極
２２ ゲート絶縁層
２４ コア絶縁領域（絶縁領域）
１００ トランジスタ（半導体装置）
２００ トランジスタ（半導体装置）
２０１ キャパシタ
３００ 半導体メモリ（半導体記憶装置）
ＢＬｘ ビット線（第１の配線）
ＭＣ１ 第１のメモリセル（メモリセル）
ＷＬｘ ワード線（第２の配線）

Claims (20)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素を含む第１の金属領域と、
    前記第１の金属領域と前記第２の電極との間に設けられ、前記少なくとも一つの金属元素を含む第２の金属領域と、
    前記第１の金属領域と前記第２の金属領域との間に設けられ、前記少なくとも一つの金属元素と、酸素（Ｏ）を含む半導体領域と、
    前記第１の金属領域と前記第２の金属領域との間に設けられ、前記半導体領域に囲まれた絶縁領域と、
    前記半導体領域を囲むゲート電極と、
    前記半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
    を備える半導体装置。
  2. 前記絶縁領域と前記第１の電極は離間し、前記絶縁領域と前記第２の電極は離間する請求項１記載の半導体装置。
  3. 前記第１の金属領域と前記第２の金属領域との間の距離は、前記ゲート電極の前記第１の電極から前記第２の電極に向かう方向の長さよりも小さい請求項１記載の半導体装置。
  4. 前記第１の金属領域と前記第２の金属領域との間の距離は、前記ゲート電極の前記第１の電極から前記第２の電極に向かう方向の長さよりも大きい請求項１記載の半導体装置。
  5. 前記少なくとも一つの金属元素は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）である請求項１記載の半導体装置。
  6. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた第１の酸化物半導体領域と、
    前記第１の酸化物半導体領域と前記第２の電極との間に設けられた第２の酸化物半導体領域と、
    前記第１の酸化物半導体領域と前記第２の酸化物半導体領域との間に設けられ、前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域よりも電気抵抗が高く、第１の部分と前記第１の部分に囲まれた第２の部分とを含み、前記第１の部分を挟む前記第１の酸化物半導体領域と前記第２の酸化物半導体領域との間の第１の距離は、前記第２の部分を挟む前記第１の酸化物半導体領域と前記第２の酸化物半導体領域との間の第２の距離よりも小さい第３の酸化物半導体領域と、
    前記第３の酸化物半導体領域を囲むゲート電極と、
    前記第３の酸化物半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
    を備える半導体装置。
  7. 前記第３の酸化物半導体領域と前記第１の電極は離間し、前記第３の酸化物半導体領域と前記第２の電極は離間する請求項６記載の半導体装置。
  8. 前記第２の距離は前記第１の距離の１．２倍以上である請求項６記載の半導体装置。
  9. 前記第１の距離は、前記ゲート電極の前記第１の電極から前記第２の電極に向かう方向の長さよりも小さい請求項６記載の半導体装置。
  10. 前記第２の距離は、前記ゲート電極の前記第１の電極から前記第２の電極に向かう方向の長さよりも大きい請求項６記載の半導体装置。
  11. 前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域が、インジウム（Ｉｎ）、シリコン（Ｓｉ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの所定元素を含む請求項６記載の半導体装置。
  12. 前記第１の酸化物半導体領域、前記第２の酸化物半導体領域、及び、前記第３の酸化物半導体領域は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む請求項６記載の半導体装置。
  13. 第１の方向に延びる第１の配線と、
    前記第１の方向と交差する第２の方向に延びる第２の配線と、
    メモリセルと、を備え、
    前記メモリセルは、
    前記第１の配線に電気的に接続される第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの金属元素を含む第１の金属領域と、
    前記第１の金属領域と前記第２の電極との間に設けられ、前記少なくとも一つの金属元素を含む第２の金属領域と、
    前記第１の金属領域と前記第２の金属領域との間に設けられ、前記少なくとも一つの金属元素と、酸素（Ｏ）を含む半導体領域と、
    前記第１の金属領域と前記第２の金属領域との間に設けられ、前記半導体領域に囲まれた絶縁領域と、
    前記半導体領域を囲み前記第２の配線に電気的に接続されたゲート電極と、
    前記半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記第２の電極に電気的に接続されたキャパシタと、
    を含む半導体記憶装置。
  14. 前記絶縁領域と前記第１の電極は離間し、前記絶縁領域と前記第２の電極は離間する請求項１３記載の半導体記憶装置。
  15. 前記少なくとも一つの金属元素は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）である請求項１３記載の半導体記憶装置。
  16. 第１の方向に延びる第１の配線と、
    前記第１の方向と交差する第２の方向に延びる第２の配線と、
    メモリセルと、を備え、
    前記メモリセルは、
    前記第１の配線に電気的に接続される第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた第１の酸化物半導体領域と、
    前記第１の酸化物半導体領域と前記第２の電極との間に設けられた第２の酸化物半導体領域と、
    前記第１の酸化物半導体領域と前記第２の酸化物半導体領域との間に設けられ、前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域よりも電気抵抗が高く、第１の部分と前記第１の部分に囲まれた第２の部分とを含み、前記第１の部分を挟む前記第１の酸化物半導体領域と前記第２の酸化物半導体領域との間の第１の距離は、前記第２の部分を挟む前記第１の酸化物半導体領域と前記第２の酸化物半導体領域との間の第２の距離よりも小さい第３の酸化物半導体領域と、
    前記第３の酸化物半導体領域を囲み前記第２の配線に電気的に接続されたゲート電極と、
    前記第３の酸化物半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記第２の電極に電気的に接続されたキャパシタと、
    を含む半導体記憶装置。
  17. 前記第３の酸化物半導体領域と前記第１の電極は離間し、前記第３の酸化物半導体領域と前記第２の電極は離間する請求項１６記載の半導体記憶装置。
  18. 前記第２の距離は前記第１の距離の１．２倍以上である請求項１６記載の半導体記憶装置。
  19. 前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域が、インジウム（Ｉｎ）、シリコン（Ｓｉ）、及び、スズ（Ｓｎ）から成る群から選ばれる少なくとも一つの所定元素を含む請求項１６記載の半導体記憶装置。
  20. 前記第１の酸化物半導体領域、前記第２の酸化物半導体領域、及び、前記第３の酸化物半導体領域は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び、亜鉛（Ｚｎ）を含む請求項１６記載の半導体記憶装置。
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