以下に説明する実施の形態1〜実施の形態5による半導体装置内に設けられる薄膜トランジスタ(Thin Film Transistor:TFT)は、スイッチングデバイスとして用いられる。なお、TFTは液晶表示装置(LCD)等の平面型表示装置(フラットパネルディスプレイ)に用いられ、画素用、駆動回路用に適用することができる。
<実施の形態1>
図1はTFT基板100の全体構成を模式的に説明する平面図である。同図に示すように、TFT基板100は、画素TFT30を含む画素(領域)がマトリクス状に配列されてなる表示領域24と、表示領域24を囲むように表示領域24の周辺に設けられた額縁領域23とに大きく分けられる。
表示領域24には、複数のゲート配線13と複数のソース配線12が互いに直交するように交差して配置され、ソース配線12とゲート配線13との各交差部に対応して画素TFT30及び画素電極を含む画素領域が設けられる。
ゲート配線13に駆動電圧を与える走査信号駆動回路25及びソース配線12に駆動電圧を与える表示信号駆動回路26が額縁領域23に配置されている。走査信号駆動回路25により選択的に1本のゲート配線13に電流が流れ、表示信号駆動回路26により選択的に1本のソース配線12に電流が流れた時に、それらの配線の交点に存在する画素の画素TFT30がオン状態となり、この画素TFT30に接続された画素電極に電荷が蓄積される。
酸化物半導体を構成材料としたチャネル層を有する画素TFT30を用いる場合、酸化物半導体は移動度が高く小型化できるので、当該画素TFT30と同じ酸化物半導体を構成材料としたチャネル層に用いた駆動用TFT20を用いて走査信号駆動回路25及び表示信号駆動回路26を作製することにより、走査信号駆動回路25及び表示信号駆動回路26の小型化が図れる。その結果、TFT基板100において額縁領域23に走査信号駆動回路25及び表示信号駆動回路26を収めることが可能となるため、上述した駆動回路25,26を低コスト化できると共に額縁領域23を狭くすることができる。
走査信号駆動回路25は、図1の注目領域A25に示すように、駆動用TFT20(T1,T2,T3)を有した駆動電圧発生回路SCを複数個備えている。表示信号駆動回路26も同様に複数の駆動電圧発生回路SCを有して構成される。ここで、駆動用TFT20に流れる電流はドレイン電極からソース電極に流れるものとする。なお、NMOSトランジスタT1〜T3はそれぞれTFT構成で形成される。
駆動電圧発生回路SCは、クロック信号CLKがドレインに与えられるNMOSトランジスタT1と、接地電位VSSがソースに与えられ、ドレインがNMOSトランジスタT1のソースに接続されたNMOSトランジスタT2と、電源電位VDDがドレインに与えられ、ソースがNMOSトランジスタT1のゲートに接続されたNMOSトランジスタT3とを備えている。なお、NMOSトランジスタT3のソースは、NMOSトランジスタT1,T2間の接続ノードN1にキャパシタC1を介して接続され、NMOSトランジスタT1、T2間の接続ノードN1が駆動電圧発生回路SCの出力ノードとなって、対応するゲート配線13及びソース配線12に駆動電圧を与える構成となっている。
NMOSトランジスタT3のゲートに与えられる信号によってNMOSトランジスタT3がオンすることにより、NMOSトランジスタT1がオン状態となってクロック信号CLKが接続ノードN1から出力され、NMOSトランジスタT2のゲートに与えられる信号によってNMOSトランジスタT2がオンすることで、接続ノードN1の電位が接地電位VSSに固定される。
本発明は実施の形態1〜実施の形態5におけるTFTを画素用及び駆動回路用のTFTのうち、少なくとも一方に用いる。以下では画素に用いた場合の画素TFT30を代表して説明する。
図2はこの発明の実施の形態1である画素TFT30の平面構造を示す平面図であり、図3は図2のA−A断面構造を示す断面図である。なお、図2及び図3にはそれぞれXYZ直交座標系を併せて示している。以下、画素TFT30に関し、図2及び図3を参照して説明する。
図3に示すように、画素TFT30は、例えば、ガラス等の透明性絶縁性基板1(基板)上に形成され、透明性絶縁性基板1上に、金属で構成されるゲート電極2が選択的に形成されている。なお、透明性絶縁性基板1上にはゲート配線13(図1参照)も形成され、ゲート電極2はゲート配線13(図1参照)と電気的に接続されている。
そして、ゲート電極2を被覆するように透明性絶縁性基板1上全面にゲート絶縁膜3が形成されている。このゲート絶縁膜3上において、平面視して(上方から見て)ゲート電極2と重なる領域の一部に酸化物半導体層4(第1の半導体層)が選択的に形成される。ここで、酸化物半導体層4は平面視してゲート電極2からはみ出した領域があっても良い。図3示す構造では、酸化物半導体層4は互いに距離を隔てて分離形成された2つの酸化物半導体層4a及び4b(一方及び他方部分半導体層)で構成される。すなわち、平面視してゲート電極2に対向する態様で、ゲート電極2の中心を基準として左側(−X方向側)に酸化物半導体層4aが設けられ、右側(+X方向側)に酸化物半導体層4bが設けられる。
そして、ゲート絶縁膜3の一部領域を覆うようにソース電極16及びドレイン電極17が選択的に形成される。ソース電極16はソース配線12(図1参照)と電気的に接続され、ドレイン電極17は画素電極15(図1参照)と電気的に接続される。なお、ソース電極16及びドレイン電極17はそれぞれモリブデン層21及びアルミニウム層22による積層構造で形成される。ソース電極16及びドレイン電極17間のゲート絶縁膜3上の領域がゲート電極2に対向する領域となる。
ここで、ソース電極16は酸化物半導体層4a上にも形成され、ドレイン電極17は酸化物半導体層4b上にも形成される。酸化物半導体層4a及び4bは、ソース電極16及びドレイン電極17と平面視して同一の形状をしていても良く、ソース電極16及びドレイン電極17からはみ出した領域があっても良い。
そして、ソース電極16,ドレイン電極17間のゲート絶縁膜3上から、ソース電極16及びドレイン電極17それぞれ上に延びて酸化物半導体層5(第2の半導体層)が形成され、ソース電極16及びドレイン電極17はそれぞれ酸化物半導体層5を介して接続される。
酸化物半導体層4がソース電極16及びドレイン電極17から平面視してはみ出した領域がある場合は、はみ出した領域上にも酸化物半導体層5が形成される。ここで、酸化物半導体層5はソース電極16及びドレイン電極17の側面及び上面と接触するとともに、酸化物半導体層4a及び酸化物半導体層4bそれぞれと隣接して接触する態様で、酸化物半導体層4と接続される。
すなわち、ソース電極16下の酸化物半導体層4aとドレイン電極17下の酸化物半導体層4bは酸化物半導体層4a及び4b間のゲート絶縁膜3上に形成される酸化物半導体層5を介して接続される。
そして、酸化物半導体層5のうち、ゲート絶縁膜3上においてソース電極16及びドレイン電極17に挟まれた領域(ゲート電極2に対向する領域)がチャネル主要領域RC5となる。
さらに、酸化物半導体層5、ソース電極16、ドレイン電極17、ゲート絶縁膜3上に保護絶縁膜18が形成される。なお、保護絶縁膜18がゲート絶縁膜3上に形成される箇所は図3では示されていない。
図4は図1で示したTFT基板100を備えた液晶表示装置200の概略構成を示す説明図である。TFT基板100は図2及び図3で示した画素TFT30を有している。
図4に示すように、液晶表示装置200は、バックライト104上に、偏光板101、TFT基板100、カラーフィルター102及び偏光板101が、この順で配置された構成を採り、2つの偏光板101の偏光方向は、互いに直交するように配置されている。
画素TFT30を用いたTFT基板100の表面に配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミドなどで構成されている。
一方、カラーフィルター102は、実際にはTFT基板100に対向配置される対向基板に設けられる。TFT基板100と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。
すなわち、TFT基板100と対向基板との間に、図4で図示しない液晶層が挟持される。このようにして貼り合わされたTFT基板100及び対向基板(カラーフィルター102)の外側の面に、図4に示した2つの偏光板101及びバックライト104が配置されることにより液晶表示装置200を得ることができる。
(製造方法)
図5〜図19は実施の形態1の画素TFT30の製造工程の処理手順を示す断面図である。以下、図5〜図19を参照して、実施の形態1の画素TFT30の製造方法の処理内容を説明する。なお、最終工程を示す断面図は、図3に相当する。
まず、図5に示すように、ガラス等の透明性絶縁性基板1を準備する。そして、図6に示すように、透明性絶縁性基板1上全面に、例えば、アルミニウム(Al)系合金膜、より具体的にはAlに3mol%のNiを添加した合金膜(Al−3mol%Ni膜)で金属膜19(第1の金属膜)を形成する。なお、「Al−3mol%Ni膜」とは、Alに対し、Niを3%のモル分率で合金した膜を意味する。
Al−3mol%Ni膜は、Al−3mol%Ni合金ターゲットを用いたスパッタリング法により成膜できる。ここでは、厚さ100nmのAl−3mol%Ni膜を成膜して金属膜19を形成した。なお、スパッタリングガスとしてはArガス、Krガスなどを用いることができる。
次に、図7に示すように、金属膜19上に塗布形成したフォトレジストを、フォトリソグラフィー(写真製版)工程によりパターニングしてレジストパターンRM1を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて金属膜19上に塗布し、厚さ約1.5μmとする。
そして、図8に示すように、レジストパターンRM1をエッチングマスクとして、リン酸(Phosphoric acid)、酢酸(Acetic acid)、硝酸(Nitric acid)を含むPAN系の溶液を用いたウエットエッチング法により金属膜19に対するパターニング処理(第1のパターニング処理)を実行することにより、透明性絶縁性基板1上にゲート電極2を形成する。
次に、アミン系のレジスト剥離液を用いてレジストパターンRM1を剥離除去した後、図9に示すように、ゲート電極2を覆うように、透明性絶縁性基板1上に、ゲート絶縁膜3を形成する。ゲート絶縁膜3は、例えば、シラン(SiH4)ガスと一酸化二窒素(N2O)ガスとを用いたプラズマCVD(Chemical Vapor Deposition)法で、例えば約50〜500nmの厚さに形成される。
次に、図10にように、ゲート絶縁膜3上に、製造用酸化物半導体層41(第1の製造用半導体層)を形成する。本実施の形態では、製造用酸化物半導体層41の構成材料として、酸化インジウム(In2O3)に酸化ガリウム(Ga2O3)及び酸化亜鉛(ZnO)を添加したInGaZnO系の酸化物半導体を用いる。
ここでは、例えばIn:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲット[In2O3・(Ga2O3)・(ZnO)2]を用いたDCスパッタリング法により製造用酸化物半導体層41を形成する。このとき、スパッタリングガスとしては、公知のアルゴン(Ar)ガス、クリプトン(Kr)ガスなどを用いることができる。このようなスパッタリング法を用いて形成されたInGaZnO膜は、通常は、酸素の原子組成比が化学量論組成よりも少なくなっており、酸素イオン欠損状態(上記の例ではOの組成比が4未満)の酸化膜となる。したがって、Arガスに酸素(O2)ガスを混合させてスパッタリングすることが望ましい。ここでは、Arガスに対して分圧比で10%のO2ガスを添加した混合ガスを用いて、スパッタリングを行い、例えば40nmの厚さでInGaZnO系の製造用酸化物半導体層41を形成する。なお、InGaZnO膜は非晶質構造であっても良い。
次に、図11に示すように、製造用酸化物半導体層41上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンRM2を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層41上に塗布し、厚さ約1.5μmとする。
そして、図12に示すように、レジストパターンRM2をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層41に対するパターニング処理(第2のパターニング処理)を実行することにより平面視してゲート電極2と重なる領域にパターニング済半導体層41P(パターニング済第1の製造用半導体層)を形成する。ここで、パターニング済半導体層41Pは平面視してゲート電極2はみ出した領域があっても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンRM2を剥離除去する。なお、図3で示す完成された酸化物半導体層4(4a及び4b)の形状を、ソース電極16及びドレイン電極17と平面して同形状とする場合は、上述した図11、図12に示したす工程を省略することができる。
次に、後にソース電極16、ドレイン電極17となる金属膜を成膜する。本実施の形態ではソース電極16、ドレイン電極17の金属膜として例えばモリブデン(Mo)とアルミニウム(Al)の2層構造とする。
まず、図13に示すように、パターニング済半導体層41P、ゲート絶縁膜3を覆うように、全面にモリブデン(Mo)層21を成膜する。モリブデン層21の成膜には例えば、Moターゲットを用いたDCスパッタリング法により形成する。
次に、図14に示すように、モリブデン層21上にアルミニウム(Al)層22を成膜する。アルミニウム層22の成膜には例えばAl−3mol%Ni合金ターゲットを用いたスパッタリング法によってAl−3mol%Ni膜を成膜する。モリブデン層21とアルミニウム層22の膜厚はそれぞれ例えば10〜100nmとする。これらMO及びAlによる積層金属層21及び22がソース電極16及びドレイン電極17形成用の第2の金属膜となる。
次に、図15に示すように、アルミニウム層22上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、ソース電極16及びドレイン電極17を形成するためのレジストパターンRM3を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いてアルミニウム層22上に塗布し、厚さ約1.5μmとする。
そして、図16に示すように、レジストパターンRM3をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法によりモリブデン層21及びアルミニウム層22に対するパターニング処理(第3のパターニング処理)を実行することにより、ソース電極16及びドレイン電極17を得る。
この第3のパターニング処理により、パターニング済半導体層41Pも併せてパターニングされる。すなわち、上記第3のパターニング処理の対象は、モリブデン層21、アルミニウム層22及びパターニング済半導体層41Pとなる。その結果、ソース電極16及びドレイン電極17下に酸化物半導体層4a及び4bが得られる。すなわち、酸化物半導体層4(第1の半導体層)として、ソース電極16側の酸化物半導体層4a(一方部分半導体層)と、ドレイン電極17側の酸化物半導体層4b(他方部分半導体層)とが分離して得られる。
このように、上記第3のパターニング処理により、ソース電極16及びドレイン電極17と共に酸化物半導体層4(第1の半導体層)を同時に形成することができる。
上記第3のパターニング処理後にソース電極16とドレイン電極17との間にゲート絶縁膜3の表面が露出した開口部28が形成される。開口部28は平面視してゲート電極2と完全重複する。すなわち、上記第3のパターニング処理後において、ソース電極16及びドレイン電極17間のゲート絶縁膜3上の領域がゲート電極2と対向する領域となる。
次に、図17に示すように、ソース電極16、ドレイン電極17、及び酸化物半導体層4上、並びに及び開口部28内におけるゲート絶縁膜3上に製造用酸化物半導体層51(第2の製造用半導体層)を成膜する。製造用酸化物半導体層51として、例えばInGaZnO系の酸化物半導体を用いる。ここでは、例えばIn:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲット[In2O3・(Ga2O3)・(ZnO)2]を用いたDCスパッタリング法により製造用酸化物半導体層51を成膜する。例えばArガスに対して分圧比で10%のO2ガスを添加した混合ガスを用いて、スパッタリングを行い、40nmの厚さでInGaZnO系の酸化物半導体層を成膜する。なお、InGaZnO膜は非晶質構造であっても良い。
次に、図18に示すように、開口部28を埋めつつ、製造用酸化物半導体層51上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンRM4を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層51上に塗布し、厚さ約1.5μmとする。
そして、図19に示すように、レジストパターンRM4をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層51に対するパターニング処理(第4のパターニング処理)を実行することにより、酸化物半導体層5(第2の半導体層)を得る。
ここで、酸化物半導体層5は平面視してゲート電極2からはみ出した領域があっても良い。また、酸化物半導体層5よりも酸化物半導体層4のキャリア密度が高くても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンRM4を剥離除去する。
酸化物半導体層5は、ゲート絶縁膜3上のソース電極16及びドレイン電極17間において、ゲート電極2と対向する領域に形成されるチャネル主要領域RC5を有し、ソース電極16及びドレイン電極17それぞれと側面及び上面の一部で接触し、チャネル主要領域RC5が酸化物半導体層4a及び4b間に挟まれることにより、酸化物半導体層4a及び4bに接触する。
次に、酸化物半導体層5、ソース電極16、ドレイン電極17、ゲート絶縁膜3上に保護絶縁膜18を成膜する。保護絶縁膜18は、例えば、シラン(SiH4)ガスと一酸化二窒素(N2O)ガスとを用いたプラズマCVD法で、例えば約50〜500nmの厚さに形成される。そして、図3に示した画素TFT30を完成する。
すなわち、ソース電極16及びドレイン電極17下の酸化物半導体層4a及び4bの一部、酸化物半導体層5のチャネル主要領域RC5をチャネル領域として、ソース電極16、ドレイン電極17、ゲート電極2及びゲート絶縁膜3からなるトランジスタ構造を有する画素TFT30が完成する。
このように、実施の形態1の画素TFT30を4回の第1〜第4のパターニング処理により製造することができる。
(効果)
実施の形態1の画素TFT30は、酸化物半導体層4及び5の構成材料を酸化物半導体としているため、移動度の高いチャネルパスを有するトランジスタ構造を得ることができる。その結果、画素TFT30を有するTFT基板100及び液晶表示装置200の省エネルギー化を図ることができる。
さらに、酸化物半導体層4及び5に移動度の高い酸化物半導体を用いることにより、画素TFT30のオン電流が高くすることができ、製造工程における特性にばらつきが発生しても、良好な特性を示す一定以上のオン電流を有する画素TFT30の割合を通常のコプレーナ型構造のTFTよりも多く製造することが期待できるため、歩留り向上を図ることができる。
なお、上述した効果は、酸化物半導体層4及び5のうち一方のみの構成材料を酸化物半導体にすることによっても、程度は下がるものの達成することができる。
実施の形態1の画素TFT30によれば、ソース電極16及びドレイン電極17の下層の酸化物半導体層4a及び4bにゲート電極2からゲート電界が印加されるため、ソース電極16及びドレイン電極17と酸化物半導体層4a及び4bとが平面視して重なった領域に電流パスが形成される。すなわち、図3に示すように、ソース電極16,ドレイン電極17間において電流パスI5が形成される。
したがって、酸化物半導体層5のチャネル主要領域RC5に加え、電流パスI5が流れる酸化物半導体層4a及び4bの一部が、画素TFT30のチャネル領域として機能する。
このように、実施の形態1の画素TFT30は、図3で示す電流パスI5を流すチャネル領域(酸化物半導体層4a及び4bのうち電流パスI5を形成する領域と酸化物半導体層5のチャネル主要領域RC5)を有することにより、ソース電極16及びドレイン電極17とチャネル領域との接触抵抗を低減したコプレーナ構造の画素TFT30を実現できる。
また、酸化物半導体層4a及び4b(一方及び他方部分半導体層)は、積層金属層21及び22(第2の金属膜)に対する第3のパターニング処理時に、ソース電極16及びドレイン電極17と共に同時に形成することができる。
さらに、画素TFT30は、ES構造と比べて、保護膜用半導体層とソース電極、ドレイン電極とのオーバーラップ領域が生じない構造であるため、TFTのサイズ及び寄生容量をそれぞれ小さくできる効果を奏する。
加えて、ソース電極16及びドレイン電極17の形成後にチャネル主要領域RC5を有する酸化物半導体層5を形成するため、信頼性の高いチャネル領域を有する画素TFT30を得ることができる。
すなわち、バックチャネルエッチング構造と比べて、酸化物半導体層5のチャネル主要領域RC5がソース電極16及びドレイン電極17形成時の第3のパターニング処理として実施されるウエットエッチングに晒されないためチャネル領域表面の欠陥密度を抑制することができる。その結果、欠陥に起因した劣化を抑制し、長寿命な画素TFT30を得ることができる。
また、実施の形態1の画素TFT30のソース電極16及びドレイン電極17にAlとMoの2層構造を用いた場合について考える。約40℃のPAN系の溶液でAl及びMoに対するエッチングを実行した場合のエッチングレートはそれぞれ324nm/min及び277nm/minであった。
ここで、Moを上層にした場合、エッチングレートの低い上層のMoよりも下層のAlが速くエッチングされ、ソース電極16及びドレイン電極17それぞれの断面形状がひさし形状となってしまう。このように、ソース電極16及びドレイン電極17の断面形状がひさし形状になるとTFT特性が劣化する。
そこで、実施の形態1の画素TFT30のように、モリブデン層21上にアルミニウム層22を形成して、エッチングレートの高いAlを上層にすることが望ましい。また、ソース電極16及びドレイン電極17にAlを用いて酸化物半導体をチャネル領域に用いるTFTである酸化物TFTを作製した場合の接触抵抗は101kΩであった。
一方、ソース電極16及びドレイン電極17にMoを用いて酸化物半導体TFTを作製した場合の接触抵抗は15kΩであった。ここからMoの方がAlよりも酸化物半導体を構成材料とする領域との接触抵抗が小さいことが分かる。したがって、酸化物半導体を構成材料とした酸化物半導体層4a及び4bがソース電極16及びドレイン電極17の下層となるモリブデン層21と接触する本実施の形態の画素TFT30によって酸化物半導体層4a及び4bとの接触抵抗を低減することができる。
さらに、酸化物半導体層5(第2の半導体層)よりも酸化物半導体層4(第1の半導体層)のキャリア密度を高くすることによって、ソース電極16及びドレイン電極17と酸化物半導体層4a及び4bとの接触抵抗を小さくできる。さらに、コプレーナ構造においてキャリア密度の高い領域(酸化物半導体層4)からキャリア密度の低いチャネル領域(酸化物半導体層5のチャネル主要領域RC5)にキャリアが拡散することによって正バイアス印加時の閾値電圧のシフトが抑制される効果が期待できる。
上記効果については、例えば、文献[S. H. Ha, D. H. Kang, I. Kang, J. U. Han, M. Mativenga, and J. Jang, “Channel Length Dependent Bias-Stability of Self-Aligned Coplanar a-IGZO TFTs,” IEEE/OSA J. Disp. Technol., vol. 9, no. 12, pp. 985-988, 2013.]に示唆されている。つまり、酸化物半導体層5に酸化物半導体層4(4a,4b)からキャリアが拡散することによって画素TFT30の信頼性を向上することができる。
このように、酸化物半導体層5より酸化物半導体層4のキャリア密度を高くすることによって、酸化物半導体層4a及び4bとソース電極16及びドレイン電極17との接触抵抗を小さくすることができる。
さらに、コプレーナ構造となる画素TFT30のトランジスタ構造においてキャリア密度の高い領域(酸化物半導体層4)からキャリア密度の低いチャネル領域(酸化物半導体層5)にキャリアが拡散することによって正バイアス印加時の閾値電圧のシフトを抑制することができる。その結果、酸化物半導体層5に酸化物半導体層4からキャリアが拡散することによってトランジスタ構造の信頼性を向上することができる。
また、画素TFT30の縮小化によって画素電極の領域を大きくすることができ、ソース電極16及びドレイン電極17,チャネル領域間の接触抵抗の低減化によって、ソース配線12及びゲート配線13の配線密度を高めることができる。
したがって、実施の形態1の画素TFT30を有するTFT基板100を用いて構成され、TFT基板100、対向基板(カラーフィルター102を有する)及びTFT基板100と対向基板内に挟持される液晶層を含んで構成される液晶表示装置200(図4参照)は、開口率が高く、高精細(高解像度)、高フレームレート、かつ、長寿命で、信頼性が高いという効果を奏する。
(変形例)
図20は画素TFTの変形例である画素TFT30Bの断面構造を示す断面図である。同図に示すように、ドレイン電極17の下方にのみ酸化物半導体層4(4b)が形成されている。
このようなコプレーナ型の画素TFT30Bにおいても、ドレイン電極17と酸化物半導体層4とが平面視重複しているため、ドレイン電極17とチャネル領域との接触抵抗の低減化を図ることができる効果を奏する。
すなわち、ソース電極16及びドレイン電極17のうち少なくとも一方の電極(図3で示す構造ではソース電極16及びドレイン電極17、図20で示す変形例の構造ではドレイン電極17)が酸化物半導体層4上に形成されることにより、ソース電極16及びドレイン電極17の少なくとも一方の電極下の酸化物半導体層4にゲート電極2からゲート電界が印加される。
その結果、少なくとも一方の電極と酸化物半導体層4とが平面視して重なった領域にも電流パスを形成することができるため、少なくとも一方の電極とチャネル領域の接触抵抗を抑制することができる効果を奏する。
<実施の形態2>
本実施の形態は実施の形態1と同様、TFTを画素、駆動回路の少なくとも一方に用いる。実施の形態1の画素TFT30と同じ構造を有し、製造用酸化物半導体層41に代えて製造用酸化物半導体層42を用い、製造用酸化物半導体層42の構成材料としてソース電極16及びドレイン電極17に対する第3のパターニング処理時に実行されるウエットエッチングに耐性のある酸化物半導体を用いる点が異なる。
(製造方法)
図21〜図30は、実施の形態2の画素TFT30の製造工程の処理手順を示す断面図である。以下、図21〜図30を参照して、実施の形態2の画素TFT30の製造方法について説明する。なお、最終工程を示す断面図は図3に示す、実施の形態1の画素TFT30と同一構造となる。
実施の形態1の製造方法と同様、図5〜図9で示した工程を経た後、図21に示すように、ゲート絶縁膜3上に、製造用酸化物半導体層42(第1の製造用酸化物半導体層)を形成する。本実施の形態では、製造用酸化物半導体層42として、ソース電極16及びドレイン電極17に対する第3のパターニング処理として実施されるウエットエッチング処理に関しウエットエッチング耐性のある酸化物半導体を構成材料としている。PAN耐性を示す酸化物半導体として、例えば特開2010−118407号公報で示されているIn、Ga,Zn、と錫元素(Sn)を含む酸化物半導体を用いる。
ここでは、例えばIn、Ga,Zn、Snが含まれるターゲットを用いたDCスパッタリング法により製造用酸化物半導体層42を例えば膜厚40nm成膜する。なお、製造用酸化物半導体層42は非晶質構造であっても良い。
次に、図22に示すように、製造用酸化物半導体層42上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンRM12を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層42上に塗布し、厚さ約1.5μmとする。
そして、図23に示すように、レジストパターンRM12をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層42に対するパターニング処理(第2のパターニング処理)を実行することによって、平面視してゲート電極2と重なるように酸化物半導体層4(4a及び4b)を形成する。ここで、酸化物半導体層4は平面視してゲート電極2からはみ出した領域があっても良い。
このように、上記第2のパターニング処理時に酸化物半導体層4(第1の半導体層)として、後に製造するソース電極16側の酸化物半導体層4a(一方部分半導体層)と、後に製造するドレイン電極17側の酸化物半導体層4b(他方部分半導体層)とが分離して得られる。すなわち、実施の形態2においては、実施の形態1のパターニング済半導体層41Pに対応する構造として、上記第2のパターニング処理後おいて完成された酸化物半導体層4を得ている。その後、アミン系のレジスト剥離液を用いてレジストパターンRM12を剥離除去する。
次に、後にソース電極16及びドレイン電極17形成用の金属膜を成膜する。本実施の形態ではソース電極16及びドレイン電極17の金属膜(第2の金属膜)として例えばMoとAlの2層構造とする。
まず、図24に示すように、酸化物半導体層4及びゲート絶縁膜3を覆うように、モリブデン層21を成膜する。モリブデン層21の成膜には例えば、Moターゲットを用いたDCスパッタリング法により形成する。
次に、図25に示すように、モリブデン層21上にアルミニウム層22を成膜する。Alの成膜には例えばAl−3mol%Ni合金ターゲットを用いたスパッタリング法によってAl−3mol%Ni膜を成膜する。モリブデン層21とアルミニウム層22の膜厚はそれぞれ例えば10〜100nmとする。
次に、図26に示すように、アルミニウム層22上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、ソース電極16及びドレイン電極17を形成するためのレジストパターンRM13を得る。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いてアルミニウム層22上に塗布し、厚さ約1.5μmとする。
そして、図27に示すように、レジストパターンRM13をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法によりモリブデン層21及びアルミニウム層22に対するパターニング処理(第3のパターニング処理)を実行することにより、ソース電極16及びドレイン電極17を得る。この際、ソース電極16とドレイン電極17との間にゲート絶縁膜3の表面が露出した開口部28が形成される。
ここで、レジストパターンRM13の下方に存在する酸化物半導体層4はパターニングされることはない。すなわち、上記第3のパターニング処理の対象は、モリブデン層21及びアルミニウム層22となり、上記第2のパターニング処理後のパターニング済半導体層に相当する酸化物半導体層4は含まれない。
次に、図28に示すように、ソース電極16、ドレイン電極17、及び酸化物半導体層4上、並びに開口部28内におけるゲート絶縁膜3上に製造用酸化物半導体層51(第2の製造用酸化物半導体層)を成膜する。製造用酸化物半導体層51として、上記第3のパターニング処理におけるウエットエッチングに耐性のある酸化物半導体を用いなくてもよい。ここでは、実施の形態1と同様、例えばInGaZnO系の酸化物半導体を用いる。
次に、図29に示すように、開口部28を埋めつつ、製造用酸化物半導体層51上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンRM14を得る。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層51上に塗布し、厚さ約1.5μmとする。
そして、図30に示すように、レジストパターンRM14をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層51に対するパターニング処理(第4のパターニング処理)を実行することにより酸化物半導体層5を得る。ここで、酸化物半導体層5は平面視してゲート電極2からはみ出した領域があっても良い。また、酸化物半導体層5よりも酸化物半導体層4のキャリア密度が高くても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンRM14を剥離除去する。
次に、酸化物半導体層5、ソース電極16、ドレイン電極17、ゲート絶縁膜3上に実施の形態1と同様に保護絶縁膜18を成膜する。そして、図3に示した画素TFT30と同一構造の実施の形態2の画素TFTとして得る。
(効果)
酸化物半導体層4を製造するための製造用酸化物半導体層42の構成材料としてソース電極16及びドレイン電極17に対する第3のパターニング処理として実行されるウエットエッチングに耐性のある酸化物半導体を用いることによって、上記第3のパターニング処理に先がけて実行される上記第2のパターニング処理時に酸化物半導体層4を精度良く形成できる。
このように、実施の形態2の画素TFT30の製造方法は、製造用酸化物半導体層42(第1の製造用半導体層)の構成材料として、積層金属層21及び22(第2の金属膜)に対する第3のパターニング処理の実行時にパターニングされない構成材料を用いることにより、図23に示す工程における第2のパターニング処理時に酸化物半導体層4(4a及び4b)を精度良く形成することができる。
さらに、酸化物半導体層4を図23に示す工程における上記第2のパターニング処理の実行により得た後、ソース電極16及びドレイン電極17を、図27に示す工程の第3のパターニング処理の実行により得ることができるため、平面視して酸化物半導体層4a及び4bをソース電極16及びドレイン電極17からはみ出した構造を容易に形成することできる。その結果、酸化物半導体層4と酸化物半導体層5とが隣接して接触する構造を比較的簡単に得ることができる効果を奏する。
<実施の形態3>
本実施の形態は実施の形態1及び実施の形態2と同様、TFTを画素、駆動回路の少なくとも一方に用いる。以下では画素に用いた場合として説明する。
図31は実施の形態3の画素TFT30Cの断面構造を示す断面図である。なお、図31で示す画素TFT30Cは図2のA−A断面に相当する。以下、図31を参照して実施の形態3の画素TFT30Cについて説明する。
同図に示すように、実施の形態3の画素TFT30Cは、酸化物半導体層5上にチャネル保護層6がさらに形成されている点が、図2及び図3で示した実施の形態1の画素TFT30と異なる。したがって、画素TFT30Cにおける透明性絶縁性基板1、ゲート電極2、ゲート絶縁膜3、酸化物半導体層4(4a,4b)、酸化物半導体層5、ソース電極16(21,22)及びドレイン電極17(21,22)からなる構造は、画素TFT30と同様である。
なお、酸化物半導体層5上に形成されるチャネル保護層6は、平面視して酸化物半導体層5がチャネル保護層6からはみ出した領域があっても良い。
そして、チャネル保護層6、酸化物半導体層5、ソース電極16、ドレイン電極17、ゲート絶縁膜3上に保護絶縁膜18が形成される。
(製造方法)
図32〜図35は、実施の形態3の画素TFT30Cの製造工程の処理手順を示す断面図である。以下、図32〜図35を参照して、実施の形態3の画素TFT30Cの製造方法について説明する。なお、最終工程を示す断面図は図31に示す構造となる。
まず、図5〜図17で示した実施の形態1の製造方法、あるいは図21〜図28で示した実施の形態2の製造方法を経て製造用酸化物半導体層51(第2の製造用酸化物半導体層)を成膜後、図32に示すように、全面に保護用絶縁膜61(保護膜用中間層)を成膜する。保護用絶縁膜61は、例えば、シラン(SiH4)ガスと一酸化二窒素(N2O)ガスとを用いたプラズマCVD法で、例えば約50〜500nmの厚さに形成される。
次に、図33に示すように、保護用絶縁膜61上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、チャネル保護層6を形成するためのレジストパターンRM24を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて保護用絶縁膜61上に塗布し、厚さ約1.5μmとする。
次に、図34に示すように、レジストパターンRM24をマスクとしてCHF3、CF4、SF6などのフッ素を含むガスと酸素(O2)ガスとを用いたドライエッチング法により保護用絶縁膜61に対するパターニング処理(第5のパターニング処理)を実行することによりチャネル保護層6を形成する。
次に、図35に示すように、チャネル保護層6をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層51に対するパターニング処理(第4のパターニング処理)を実行することにより酸化物半導体層5を得る。ここで、酸化物半導体層5は平面視してゲート電極2からはみ出した領域があっても良い。また、酸化物半導体層5よりも酸化物半導体層4のキャリア密度が高くても良い。
その後、アミン系のレジスト剥離液を用いてレジストパターンRM24を剥離除去する。この際、酸化物半導体層5上にはチャネル保護層6が形成されているため、レジストパターンRM24の剥離除去によって酸化物半導体層5がダメージを受けることはない。
次に、実施の形態1及び実施の形態2と同様、チャネル保護層6、酸化物半導体層5、ソース電極16、ドレイン電極17、ゲート絶縁膜3上に保護絶縁膜18を成膜することにより、図31で示す画素TFT30Cを得る。
上述した製造工程を経て、チャネル保護層6を有する実施の形態3の画素TFT30Cを製造することができる。
(効果)
製造用酸化物半導体層51に対する第4のパターニング処理(ウエットエッチング)後のレジストパターンRM24の剥離除去の際、酸化物半導体層5上にチャネル保護層6が形成されているため、酸化物半導体層5へのダメージ導入を抑制することができる。したがって、酸化物半導体層5内に欠陥の少ないチャネル主要領域RC5を形成することができ、実施の形態3の画素TFT30Cは良好なTFT特性を得て歩留り向上を図ることができる。
このように、実施の形態3の画素TFT30Cは、酸化物半導体層5(第2の半導体層)上にチャネル保護層6を設けることにより、上記第4のパターニング処理によって酸化物半導体層5を形成した後もチャネル保護層6を残存させることができるため、上記第4パターニング処理後においても、酸化物半導体層5が受けるダメージを受けることを防ぐことができる。その結果、上記第4のパターニング処理後における酸化物半導体層5へのへのダメージを抑制し、画素TFT30Cの特性劣化を防ぐことができる。
なお、上記ダメージとして、例えば、実施の形態1の画素TFT30の場合、図18,図19で示すレジストパターンRM14の剥離処理時に酸化物半導体層5が受けるダメージが該当するが、実施の形態3の画素TFT30Cは酸化物半導体層5上にチャネル保護層6が設けられているため、実施の形態1の上記ダメージを受けることはない。
<実施の形態4>
本実施の形態は実施の形態1〜実施の形態3と同様、TFTを画素、駆動回路の少なくとも一方に用いる。以下では画素に用いた場合として説明する。
図36は実施の形態4の画素TFT30Dの平面構造を示す平面図であり、図37は図36のB−B断面構造を示す断面図である。なお、図36及び図37にはそれぞれXYZ直交座標系を併せて示している。以下、画素TFT30Dに関し、図36及び図37を参照して説明する。
図37に示すように、実施の形態4の画素TFT30Dは、図2及び図3で示した実施の形態1の画素TFT30と同様の構造の透明性絶縁性基板1、ゲート電極2及びゲート絶縁膜3を有している。なお、実施の形態4の画素TFT30Dは、後に詳述する酸化物半導体層8(8a及び8b)が形成されている点を除き、図2及び図3で示した実施の形態1の画素TFT30と同様な構造を呈している。
このゲート絶縁膜3上に酸化物半導体層4及び酸化物半導体層8が形成される。ここで、同一構成材料で形成される4つの酸化物半導体層4a及び4b並びに酸化物半導体層8a及び8bが互いに距離を隔てて形成される。酸化物半導体層4a及び4bは酸化物半導体層4を構成し、実施の形態1〜実施の形態3と同様、ソース電極16及びドレイン電極17下に形成され、酸化物半導体層5のチャネル主要領域RC5と隣接して接触する態様で、酸化物半導体層5と接続される。
実施の形態4の画素TFT30Dは、さらに酸化物半導体層8a及び8bから構成され、酸化物半導体層4と同一構成材料で形成される酸化物半導体層8(第3の半導体層)を有している点を特徴としている。酸化物半導体層8aは、ソース電極16下において、酸化物半導体層4aより左側(−X方向側)のゲート絶縁膜3,ソース電極16間に設けられ、酸化物半導体層8bは、ドレイン電極17下において、酸化物半導体層4bより右側(+X方向側)のゲート絶縁膜3,ソース電極16間に設けられる。
酸化物半導体層8a及び8bは、ソース電極16及びドレイン電極17下に形成され、さらに、それぞれの一部が平面視してゲート電極2と重なる領域があることが望ましい。
そして、酸化物半導体層4、酸化物半導体層8、ゲート絶縁膜3の一部領域を覆うようにソース電極16及びドレイン電極17が形成される。前述したように、ソース電極16は酸化物半導体層4a及び酸化物半導体層8a上に形成され、ドレイン電極17は酸化物半導体層4b及び酸化物半導体層8b上に形成される。ここで、酸化物半導体層4a及び4b並びに酸化物半導体層8a及び8bは平面視してソース電極16及びドレイン電極17からはみ出した領域があっても良い。
そして、ソース電極16及びドレイン電極17上、並びにソース電極16,ドレイン電極17間のゲート絶縁膜3上に酸化物半導体層5(第2の半導体層)が形成され、ソース電極16及びドレイン電極17はそれぞれ酸化物半導体層5を介して接続される。
酸化物半導体層4a及び4bがソース電極16及びドレイン電極17から平面視してはみ出した領域がある場合は、はみ出した領域上にも酸化物半導体層5が形成される。ここで、酸化物半導体層5は酸化物半導体層4a及び酸化物半導体層4bと接触する態様で設けられる。一方、酸化物半導体層5は酸化物半導体層8a及び8bとは接続されない。
すなわち、ソース電極16下の酸化物半導体層4aとドレイン電極17下の酸化物半導体層4bは酸化物半導体層4a及び4b間のゲート絶縁膜3上に形成される酸化物半導体層5を介して接続される。一方、酸化物半導体層8a及び8bは、酸化物半導体層4と同一構成材料で形成され、ゲート絶縁膜3上に酸化物半導体層4と独立して設けられ、かつ酸化物半導体層5とは接触しない。
そして、酸化物半導体層5のうち、ゲート絶縁膜3上においてソース電極16及びドレイン電極17に挟まれた領域がチャネル主要領域RC5となる。
さらに、酸化物半導体層5、ソース電極16、ドレイン電極17、ゲート絶縁膜3上に保護絶縁膜18が形成される。
(製造方法)
図38〜図44は、実施の形態4の画素TFT30Dの製造工程の処理手順を示す断面図である。以下、図38〜図44を参照して、実施の形態4の画素TFT30Dの製造方法について説明する。なお、最終工程を示す断面図は図37に示す構造となる。
まず、図5〜図9で示した実施の形態1の製造工程を経て、図38に示すように、ゲート絶縁膜3上に製造用酸化物半導体層44を形成する。
ここで、製造用酸化物半導体層44の構成材料として、実施の形態1の製造用酸化物半導体層41と同様に、ソース電極16及びドレイン電極17に対する第3のパターニング処理として実行されるウエットエッチングに耐性のない酸化物半導体を用いても、実施の形態2の製造用酸化物半導体層42と同様に、上記ウエットエッチングに耐性のある酸化物半導体を用いても良い。
本実施の形態では、製造用酸化物半導体層44として、実施の形態1の製造用酸化物半導体層41と同様に、酸化インジウム(In2O3)に酸化ガリウム(Ga2O3)及び酸化亜鉛(ZnO)を添加したInGaZnO系の酸化物半導体を用いる。
次に、図39に示すように、製造用酸化物半導体層44上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンRM32を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層44上に塗布し、厚さ約1.5μmとする。
そして、図40に示すように、レジストパターンRM32をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層44に対するパターニング処理(第2のパターニング処理)を実行することにより、平面視してゲート電極2と重なるように中央残存酸化物半導体層44xを形成するともに、平面視してゲート電極2を挟むように酸化物半導体層8a及び8bを形成する。
このように、中央残存酸化物半導体層44x、酸化物半導体層8a及び8bが上記第2のパターニング処理によって得られるパターニング済第1の製造用半導体層となり、パターニング済第1の製造用半導体層に酸化物半導体層8a及び8bが含まれる。
中央残存酸化物半導体層44x、酸化物半導体層8a及び8bは、互いに離散して形成され、中央残存酸化物半導体層44xは後に製造される酸化物半導体層5との接続対象となる。一方、酸化物半導体層8a及び8bは酸化物半導体層5との接続対象とされない。
中央残存酸化物半導体層44xは平面視してゲート電極2からはみ出した領域があっても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンRM32を剥離除去する。
次に、図41に示すように、中央残存酸化物半導体層44x、酸化物半導体層8a及び8b、ゲート絶縁膜3を覆うように、全面にモリブデン層21を成膜する。モリブデン層21の成膜には例えば、Moターゲットを用いたDCスパッタリング法により形成する。
次に、図42に示すように、実施の形態1と同様、モリブデン層21上にアルミニウム層22を成膜する。これら積層金属層21及び22がソース電極16及びドレイン電極17形成用の第2の金属膜となる。
次に、図43に示すように、アルミニウム層22上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、ソース電極16及びドレイン電極17を形成するためのレジストパターンRM33を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いてアルミニウム層22上に塗布し、厚さ約1.5μmとする。
そして、図44に示すように、レジストパターンRM33をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法によりモリブデン層21及びアルミニウム層22に対するパターニング処理(第3のパターニング処理)を実行することにより、ソース電極16及びドレイン電極17を得る。
上記第3のパターニング処理により、中央残存酸化物半導体層44xも併せてパターニングされる。すなわち、上記第3のパターニング処理の対象は、モリブデン層21、アルミニウム層22及び中央残存酸化物半導体層44x(パターニング済第1の製造用半導体層の一部)となる。その結果、ソース電極16及びドレイン電極17下に酸化物半導体層4a及び4bが得られる。
さらに、上記第2のパターニング処理時に既に形成された酸化物半導体層8a及び8bは、ソース電極16及びドレイン電極17下に酸化物半導体層4a及び4bとは分離する態様で設けられる。
すなわち、ソース電極16側の酸化物半導体層4a(一方部分半導体層)と、ドレイン電極17側の酸化物半導体層4b(他方部分半導体層)とが分離して得られた結果、互いに分離形成された酸化物半導体層4a及び4b並びに酸化物半導体層8a及び8bが得られる。
その後、実施の形態1と同様の工程(図17〜図20参照)を実行することにより、図37及び図38で示す画素TFT30Dを完成することができる。
したがって、第4のパターニング処理による酸化物半導体層5の形成後において、酸化物半導体層8a及び8bは、酸化物半導体層5と接触しない態様で設けられることになる。
また、実施の形態4においても、実施の形態3と同様に酸化物半導体層5上にチャネル保護層6を設ける工程を追加して、酸化物半導体層5上にチャネル保護層6を有する構造を実現しても好い。
上述した製造工程を経て、酸化物半導体層8a及び8bを有する実施の形態4の画素TFT30Dを製造することができる。
(効果)
酸化物半導体TFTでは光が酸化物半導体層4及び5に入射することによって閾値電圧がシフトし、信頼性が劣化する。しかし、ソース電極16及びドレイン電極17の下に、酸化物半導体層5と接続されない酸化物半導体層8a及び8bを有することによって、バックライトの光がソース電極16、ドレイン電極17に反射され、酸化物半導体層4、酸化物半導体層5に入射されることを抑制することができる。
図45はMo上に酸化物半導体層を成膜したとき反射率分光特性を示すグラフである。同図において、膜厚依存曲線L1〜L6は、酸化物半導体層の膜厚が0nm、23nm、48nm、72nm、96nm及び148nmの場合の波長(nm)に対する反射率(%)を示している。
図45から、酸化物半導体層8(8a及び8b)の膜厚を変化させることにより、モリブデン層21と酸化物半導体層8との界面において、所望の波長の反射率を抑制できることが分かる。例えば、酸化物半導体層8の膜厚を48nmにすることで波長200−1000nmの光の反射率を比較的低く抑えることができる。
上述したように、画素TFT30Dを構成する酸化物半導体層4及び5のうち一方に光が入射することによって閾値電圧がシフトし、画素TFT30Dの信頼性が悪くなる恐れがある。
実施の形態4の画素TFT30Dは、酸化物半導体層8(第3の半導体層)の膜厚を変化させることにより、酸化物半導体層8a及び8bとソース電極16及びドレイン電極17(のモリブデン層21)との界面において、入射する光に所望の波長の反射率を抑制できることができる。
したがって、ソース電極16及びドレイン電極17下方に酸化物半導体層8a及び8bを有することによって、バックライトの光がソース電極16及びドレイン電極17に反射され、酸化物半導体層4あるいは酸化物半導体層5に入射されることを効果的に抑制する抑制することができる。その結果、実施の形態4の画素TFT30Dの信頼性を向上させることができる。
なお、上述した信頼性向上効果は、酸化物半導体層8a及び8bのうち一方のみ形成しても達成することができる。すなわち、酸化物半導体層8は酸化物半導体層5に接続されず、ソース電極16及びドレイン電極17のうち少なくとも一つの電極下に設けられることにより、上述した信頼性向上効果を達成することができる。
<実施の形態5>
図46は、実施の形態5に係る画素TFT30Eを有するTFT基板100の画素部分の構成を示す平面図であり、図47は、図46におけるC−C線での断面構成(ソース配線部、TFT部及び透過画素部の断面構成)を示す断面図である。
なお、以下においてTFT基板100は、TN方式の液晶表示装置に用いるものとして説明するが、In-Plane Switching方式及びFFS方式の液晶表示装置に用いても良い。
同図に示すように、図示しない画素用基板上にマトリクス状に複数のソース配線12及び複数のゲート配線13(図46では2本のソース配線12及び2本のゲート配線13のみ示す)が設けられる。
そして、複数のゲート配線13及び複数のソース配線12の交差部に対応して複数の画素TFT30Eが設けられ、複数の画素TFT30Eに対応して複数の画素電極15が設けられる。すなわち、2本のゲート配線13と2本のソース配線12との間に設けられる各画素形成領域に一単位の画素TFT30E及び画素電極15が形成される。
そして、対応するゲート配線13と画素TFT30Eのゲート電極2とが電気的に接続され、対応するソース配線12と画素TFT30Eのソース電極16とが電気的に接続され、各画素TFT30Eのドレイン電極17と対応する画素電極15とが電気的に接続される。
なお、実施の形態5の画素TFT30Eは、酸化物半導体層8a及び8bが酸化物半導体層9x及び9yに置き換わった点を除き、実施の形態4の画素TFT30Dと実質同様な構造を呈している。したがって、以下では、実施の形態5の画素TFT30Eの特徴部分を中心に説明する。
図47に示すように、画素TFT30Eは、例えばガラス等で形成され、上記画素用基板として機能する透明性絶縁性基板1上に形成され、透明性絶縁性基板1上に、金属膜19からゲート電極2が形成されている。
そして、ゲート電極2を被覆するように透明性絶縁性基板1上全面にゲート絶縁膜3が形成されている。このゲート絶縁膜3上に、同一構成材料とした酸化物半導体層4(第1の半導体層)及び酸化物半導体層9(第3の半導体層)が形成されている。
酸化物半導体層4は酸化物半導体層4a及び4bで構成され、酸化物半導体層9は各々が導電性を有する酸化物半導体層9x及び9yで構成され、酸化物半導体層4a及び4b並びに酸化物半導体層9x及び9yは、互いに距離を隔てて分離形成される。
酸化物半導体層4a及び4bは実施の形態1の画素TFT30と同様に酸化物半導体層5と接続され、酸化物半導体層9x及び9y(ドレイン電極下半導体層及びソース電極下半導体層)は、実施の形態4の酸化物半導体層8a及び8bと同様に酸化物半導体層5とは接続されずに、それぞれドレイン電極17及びソース電極16下に形成される。
なお、ソース電極16はソース配線12と機能するソース配線領域R12まで延在して形成しており、酸化物半導体層9yはソース配線領域R12下に延びて形成されている。
そして、酸化物半導体層9xの一部の画素電極領域R15は画素電極15として機能する。すなわち、実施の形態5の画素TFT30Eの画素電極15(画素電極領域R15)は酸化物半導体層4及び9と同一構成材料により、酸化物半導体層9x(ドレイン電極下半導体層)と一体的に形成されることを特徴としている。
言い換えれば、酸化物半導体層9xは画素電極15として機能する画素電極領域R15を有することを特徴としている。
ここで、In-Plane Switching方式の液晶表示装置に画素TFT30Eを有するTFT基板100を用いる場合、画素電極15はくし歯状の形状が望ましい。酸化物半導体層9x及び9yは平面視してゲート電極2と重なる領域があることが望ましい。
そして、酸化物半導体層4、酸化物半導体層9(酸化物半導体層9xの画素電極領域R15を除く)、ゲート絶縁膜3の上にソース電極16及びドレイン電極17が形成さる。
ソース電極16は酸化物半導体層4a及び酸化物半導体層9y上に形成され、ドレイン電極17は酸化物半導体層4b及び酸化物半導体層9x上に形成される。ここで、酸化物半導体層4及び酸化物半導体層9(画素電極領域R15を除く)は平面視してソース電極16及びドレイン電極17からはみでる領域があっても良い。なお、酸化物半導体層9xの画素電極領域R15は画素電極15として機能する必要があるため、ドレイン電極17から平面視してはみ出している。
酸化物半導体層9xの一部である画素電極15(画素電極領域R15)はドレイン電極17を介して酸化物半導体層5及び酸化物半導体層4と電気的に接続される。
そして、ソース電極16及びドレイン電極17上、並びにソース電極16,ドレイン電極17間のゲート絶縁膜3上に酸化物半導体層5(第2の半導体層)が形成され、ソース電極16及びドレイン電極17はそれぞれ酸化物半導体層5を介して接続される。
酸化物半導体層4がソース電極16及びドレイン電極17から平面視してはみ出した領域がある場合は、はみ出した領域上にも酸化物半導体層5が形成される。ここで、酸化物半導体層5はチャネル主要領域RC5が酸化物半導体層4a及び酸化物半導体層4bに挟まれて隣接形成されることにより、酸化物半導体層4と接触する態様で設けられる。
すなわち、ソース電極16下の酸化物半導体層4aとドレイン電極17下の酸化物半導体層4bは酸化物半導体層4a及び4b間のゲート絶縁膜3上に形成される酸化物半導体層5を介して接続される。そして、酸化物半導体層5のうち、ゲート絶縁膜3上においてソース電極16及びドレイン電極17に挟まれた領域がチャネル主要領域RC5となる。
さらに、酸化物半導体層5、ソース電極16、ドレイン電極17、ゲート絶縁膜3及び酸化物半導体層9xの画素電極領域R15上に保護絶縁膜18が形成される。
(製造方法)
図48〜図62は実施の形態5の画素TFT30Eの製造工程の処理手順を示す断面図である。以下、図48〜図62を参照して、実施の形態5の画素TFT30Eの製造方法の処理内容を説明する。なお、最終工程を示す断面図は、図47に相当する。
まず、図48に示すように、ガラス等の透明性絶縁性基板1(画素用基板)を準備する。そして、図49に示すように、実施の形態1と同様に、透明性絶縁性基板1上全面に、金属膜19(第1の金属膜)を形成する。
次に、図50に示すように、金属膜19上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして実施の形態1のレジストパターンRM1と同様にレジストパターンRM41を形成する。
そして、図51に示すように、レジストパターンRM1をエッチングマスクとして、リン酸、酢酸、硝酸を含むPAN系の溶液を用いたウエットエッチング法により金属膜19に対するパターニング処理(第1のパターニング処理)を実行することにより、透明性絶縁性基板1上にゲート電極2を形成する。
次に、アミン系のレジスト剥離液を用いてレジストパターンRM1を剥離除去した後、図52に示すように、実施の形態1と同様、ゲート電極2を覆うように、透明性絶縁性基板1上全面に、ゲート絶縁膜3を形成する。
その後、図53に示すように、ゲート絶縁膜3上に、製造用酸化物半導体層45(第1の製造用酸化物半導体層)を形成する。本実施の形態では、製造用酸化物半導体層45として、実施の形態2の製造用酸化物半導体層42と同様、ソース電極16及びドレイン電極17形成時の第3のパターニング処理時のウエットエッチング耐性のある酸化物半導体を構成材料として用いる。
さらに、製造用酸化物半導体層45は、キャリア密度を意図的に高くすることによって導体化させる。酸化物半導体層4及び5を導体化させる方法として例えば、DCスパッタリング中の酸素分圧を低くする方法、成膜後に紫外線を照射する方法などがある。
次に、図54に示すように、製造用酸化物半導体層45上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンRM42を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層45上に塗布し、厚さ約1.5μmとする。
そして、図55に示すように、レジストパターンRM42をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより、製造用酸化物半導体層45に対するパターニング処理(第2のパターニング処理)を実行することにより、平面視してゲート電極2と重なるように酸化物半導体層4a及び4bを形成するとともに、平面視してゲート電極2を挟むように酸化物半導体層9x及び9yを形成する。
ここで、酸化物半導体層4(4a,4b)は平面視してゲート電極2からはみ出した領域があっても良い。このように、上記第2のパターニング処理時に酸化物半導体層4(第1の半導体層)として、後に製造するソース電極16側の酸化物半導体層4a(一方部分半導体層)と、後に製造するドレイン電極17側の酸化物半導体層4b(他方部分半導体層)とが分離して得られる。すなわち、実施の形態5においては、実施の形態1のパターニング済半導体層41Pに対応する構造(パターニング済第1の製造用半導体層)として、上記第2のパターニング処理後おいて完成された酸化物半導体層4及び酸化物半導体層9を得ている。
酸化物半導体層4a及び4b並びに酸化物半導体層9x及び9yは、互いに離散して形成され、酸化物半導体層4a及び4bは後に製造される酸化物半導体層5との接続対象となる。一方、酸化物半導体層9x及び9yは酸化物半導体層5との接続対象とされない。また、酸化物半導体層9xは一部が画素電極15として機能するように、画素電極領域R15(図46,図47参照)に延在して形成され、酸化物半導体層9yはソース配線領域R12(図47参照)下に位置するように延在して形成される。
その後、アミン系のレジスト剥離液を用いてレジストパターンRM42を剥離除去する。
次に、ソース電極16及びドレイン電極17形成用の金属膜を成膜する。本実施の形態ではソース電極16及びドレイン電極17形成用の金属膜として例えばモリブデン(Mo)とアルミニウム(Al)の2層構造とする。
まず、図56に示すように、酸化物半導体層4、酸化物半導体層9、及びゲート絶縁膜3を覆うように、モリブデン層21を成膜する。モリブデン層21の成膜には例えば、Moターゲットを用いたDCスパッタリング法により形成する。
次に、図57に示すように、モリブデン層21上にアルミニウム層22を成膜する。Alの成膜には例えばAl−3mol%Ni合金ターゲットを用いたスパッタリング法によってAl−3mol%Ni膜を成膜する。モリブデン層21とアルミニウム層22の膜厚はそれぞれ例えば10〜100nmとする。これら積層金属層21及び22がソース電極16及びドレイン電極17形成用の第2の金属膜となる。
次に、図58に示すように、アルミニウム層22上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、ソース電極16及びドレイン電極17を形成するためのレジストパターンRM43を得る。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いてアルミニウム層22上に塗布し、厚さ約1.5μmとする。
そして、図59に示すように、レジストパターンRM43をエッチングマスクとして、PAN系の溶液を用いたウエットエッチング法によりモリブデン層21及びアルミニウム層22に対するパターニング処理(第3のパターニング処理)を実行することにより、ソース電極16及びドレイン電極17を得る。この際、ソース電極16とドレイン電極17との間にゲート絶縁膜3の表面が露出した開口部28が形成される。なお、ソース電極16の一部領域となるソース配線領域R12はソース配線12として機能する領域である。
ここで、酸化物半導体層4及び酸化物半導体層9はパターニングされない。すなわち、上記第3のパターニング処理の対象は、モリブデン層21及びアルミニウム層22となり、パターニング済第1の製造用半導体層に相当する酸化物半導体層4や酸化物半導体層9は上記第3のパターニング処理の対象とならない。
次に、図60に示すように、ソース電極16、ドレイン電極17、酸化物半導体層4、酸化物半導体層9、及び開口部28内におけるゲート絶縁膜3上に製造用酸化物半導体層51(第2の製造用酸化物半導体層)を成膜する。なお、製造用酸化物半導体層51の構成材料は実施の形態1と同様である。
次に、図61に示すように、開口部28を埋めつつ、製造用酸化物半導体層51上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンRM44を得る。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層51上に塗布し、厚さ約1.5μmとする。
そして、図62に示すように、レジストパターンRM44をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層51に対するパターニング処理(第4のパターニング処理)を実行することにより酸化物半導体層5を得る。ここで、酸化物半導体層5は平面視してゲート電極2からはみ出した領域があっても良い。また、酸化物半導体層5よりも酸化物半導体層4のキャリア密度が高くても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンRM44を剥離除去する。
次に、酸化物半導体層5、酸化物半導体層9(画素電極領域R15)、ソース電極16、ドレイン電極17、ゲート絶縁膜3上に実施の形態1と同様に保護絶縁膜18を成膜する。そして、図47に示した実施の形態5の画素TFT30Eを得る。
なお、実施の形態5においても、実施の形態3と同様に酸化物半導体層5上にチャネル保護層6を設ける工程を追加して、酸化物半導体層5上にチャネル保護層6を有する構造を実現しても好い。
上述した製造工程を経て、導電性を有する酸化物半導体層9x及び9yを具備する実施の形態5の画素TFT30Eを製造することができる。
(効果)
このように、酸化物半導体層4(4a及び4b)及び酸化物半導体層9(9x及び9y)を形成する工程で同時に、酸化物半導体層9xの一部である画素電極領域R15に画素電極15を形成することにより、実施の形態5の画素TFT30Eを有するTFT基板100のフォトリソグラフィー工程の回数を低減できる。
すなわち、画素TFT30Eを有するTFT基板100において、画素電極15は酸化物半導体層4及び酸化物半導体層9と同一構成材料により、酸化物半導体層9に含まれる酸化物半導体層9x(ドレイン電極下半導体層)の一部として一体的に形成されるため、酸化物半導体層9(第3の半導体層)の形成時に画素電極15を併せて形成することができる。その結果、画素TFT30Eを有するTFT基板100の製造工程の簡略化を図って、TFT基板100の製造コストを削減することができる。
また、導体化した酸化物半導体層9yをソース配線領域R12(ソース配線12)下にも形成することによって、ソース配線12の配線抵抗を低減できると共に、ソース配線12の断線を抑制できる。
すなわち、実施の形態5の画素TFT30Eにおける酸化物半導体層9(第3の半導体層)として、ソース電極16及びソース配線領域R12(ソース配線12の一部)下に形成され、導電化された酸化物半導体層9y(ソース電極下半導体層)を有することにより、ソース配線12の配線抵抗を低減できると共に、ソース配線12の断線を抑制できる効果を奏する。
なお、ソース配線12はソース電極16の形成時(第3のパターニング処理時)に併せて形成され、ゲート配線13はゲート電極2の形成時(第1のパターニング処理時)に併せて形成されるのが一般的であるため、ソース配線領域R12を含みソース配線12の全領域下に酸化物半導体層9yを形成することもできる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。