JPWO2011122205A1 - 薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置 - Google Patents

薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置 Download PDF

Info

Publication number
JPWO2011122205A1
JPWO2011122205A1 JP2012508157A JP2012508157A JPWO2011122205A1 JP WO2011122205 A1 JPWO2011122205 A1 JP WO2011122205A1 JP 2012508157 A JP2012508157 A JP 2012508157A JP 2012508157 A JP2012508157 A JP 2012508157A JP WO2011122205 A1 JPWO2011122205 A1 JP WO2011122205A1
Authority
JP
Japan
Prior art keywords
protective film
thin film
semiconductor layer
electrode
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012508157A
Other languages
English (en)
Inventor
典昭 池田
典昭 池田
ちひろ 今村
ちひろ 今村
伊藤　学
学 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Publication of JPWO2011122205A1 publication Critical patent/JPWO2011122205A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

【課題】製造工程数を削減し、簡略化して製造可能な薄膜トランジスタおよび画像表示装置を提供すること。【解決手段】本発明のうち請求項１に記載した発明は、基板上にゲート電極を形成する第１工程と、前記ゲート電極を覆うようにゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜上にソース電極およびドレイン電極を形成する第３工程と、前記ソース電極およびドレイン電極に接続する半導体層を形成する第４工程と、前記半導体層の直上で前記ソース電極と前記ドレイン電極の一部に重なるように保護膜を形成する第５工程と、前記保護膜をマスクとして前記半導体層のパターニングを行う第６工程と、を有することを特徴とする薄膜トランジスタの製造方法としたもの。【選択図】図１

Description

本発明は、画像表示装置およびアクティブマトリクス基板などに用いられる薄膜トランジスタ及びその製造方法に特徴を有する薄膜トランジスタ技術に関する。
近年、画像表示装置として、薄膜トランジスタアレイからなるアクティブマトリクス基板を用いた液晶表示装置、電気泳動表示装置、有機エレクトロルミネッセンス表示装置などの画像表示装置が広く使用されている。
これらのアクティブマトリクス基板を用いた画像表示装置においては、特許文献１に記載のように、薄膜トランジスタの半導体材料としてアモルファスシリコンや多結晶シリコンを用いたものが主流となっている。また、金属酸化物を半導体材料として使用した薄膜トランジスタの開発も、近年盛んに行われている。
一般的に、薄膜トランジスタは、ゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、半導体層などの薄膜からなっており、これらの導電材料、絶縁材料、半導体材料を成膜し、パターニングすることで作製される。薄膜の形成方法としては、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ法）やスパッタリング法などの真空成膜法が多く用いられている。パターニング方法としては、フォトリソグラフィ法が最も一般的である。
このように、薄膜トランジスタの製造においては、通常、真空成膜工程とフォトリソグラフィ工程とが用いられており、これらの製造工程の複雑化が製造コストの増大を招いている。
特公平８−１６７５７号公報
本発明は、上記のような点に着目したもので、製造工程数を削減し、簡略化して製造可能な薄膜トランジスタおよび画像表示装置を提供することを目的としている。
上記課題を解決するために、本発明のうち請求項１に記載した発明は、基板上にゲート電極を形成する第１工程と、前記ゲート電極を覆うようにゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜上にソース電極およびドレイン電極を形成する第３工程と、前記ソース電極およびドレイン電極に接続する半導体層を形成する第４工程と、前記半導体層の直上で前記ソース電極と前記ドレイン電極の一部に重なるように保護膜を形成する第５工程と、前記保護膜をマスクとして前記半導体層のパターニングを行う第６工程と、を有することを特徴とする薄膜トランジスタの製造方法である。
次に、請求項２に記載した発明は、前記第４工程では、インクジェット法を用いて前記保護膜を形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法である。
次に、請求項３に記載した発明は、前記第４工程では、凸版印刷法を用いて前記保護膜を形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法である。
次に、請求項４に記載した発明は、前記第４工程は、前記半導体層直上に第１の保護膜を形成する工程と、前記第１の保護膜上に、印刷法によりパターニングされた第２の保護膜を形成する工程と、前記第２の保護膜をマスクとして前記第１の保護膜と前記半導体層をパターニングする工程と、を備えることを特徴とする請求項１〜請求項３のいずれか１項に記載の薄膜トランジスタの製造方法である。
次に、請求項５に記載した発明は、前記半導体層が金属酸化物からなることを特徴とする請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタの製造方法である。
次に、請求項６に記載した発明は、前記請求項１〜請求項５のいずれか１項に記載の製造方法で製造されることを特徴とする薄膜トランジスタである。
次に、請求項７に記載した発明は、前記請求項１〜請求項５のいずれか１項に記載の第１工程〜第６工程に加え、前記ソース電極および前記ドレイン電極上に配置され且つ前記ドレイン電極の一部を露出するように形成された開口部を有する層間絶縁膜を形成する第７工程と、前記層間絶縁膜上に配置され前記開口部を介して前記ドレイン電極と電気的に接続する画素電極を形成する第８工程と、を有することを特徴とする薄膜トランジスタの製造方法である。
次に、請求項８に記載した発明は、前記第４工程は、保護膜を、前記ソース電極と平行な縞状パターンになるよう形成する工程を有することを特徴とする請求項７に記載の薄膜トランジスタの製造方法である。
次に、請求項９に記載した発明は、前記第４工程は、前記保護膜を、孤立した島状パターンになるよう形成する工程を有することを特徴とする請求項７に記載の薄膜トランジスタの製造方法である。
次に、請求項１０に記載した発明は、基板と、前記基板上に離間して形成されたゲート電極及びキャパシタ電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に離間して形成されたソース電極及びドレイン電極と、前記ソース電極および前記ドレイン電極を接続するように形成された半導体層と、前記半導体層上に島状に孤立して形成された保護膜と、前記ソース電極を覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成され且つ前記ドレイン電極と電気的に接続された画素電極と、を備え、島状の前記保護膜によって、半導体層がパターン形成されていることを特徴とする薄膜トランジスタである。
次に、請求項１１に記載した発明は、前記保護膜をマスクとして、前記半導体層がパターニングされて形成されたことを特徴とする請求項１０に記載の薄膜トランジスタである。
次に、請求項１２に記載した発明は、前記半導体層が金属酸化物からなることを特徴とする請求項１０又は請求項１１に記載の薄膜トランジスタである。
次に、請求項１３に記載した発明は、前記保護膜が有機材料からなることを特徴とする請求項１０〜請求項１２のいずれか１項に記載の薄膜トランジスタである。
次に、請求項１４に記載した発明は、前記保護膜は、無機材料からなる第１の保護膜と、前記第１の保護膜の上側に形成された有機材料からなる第２の保護膜と、を備えることを特徴とする請求項１０〜請求項１３のいずれか1項に記載の薄膜トランジスタである。
次に、請求項１５に記載した発明は、請求項１０〜請求項１４のいずれか１項に記載の薄膜トランジスタ上に、表示媒体、対向電極、及び対向基板を備えることを特徴とする画像表示装置である。
次に、請求項１６に記載した発明は、前記表示媒体は、電気泳動方式の表示媒体、液晶表示媒体、有機ＥＬ、無機ＥＬのいずれかであることを特徴とする請求項１５に記載の画像表示装置である。
本発明によれば、半導体層上に形成される保護膜を、島状に離間して形成することによって、上記保護膜を半導体層のエッチング時のマスクとして上記半導体層をパターニングすることが可能である。そのため、上記半導体層のパターニングのためにフォトレジストなどを用いる工程を行う必要がなく、製造工程を削減することが可能となる。
また、上記保護膜を有機材料で形成することで、保護膜を印刷法で形成することが可能となる。この結果、製造コストを抑えることができる。
上記保護膜を無機材料と有機材料との積層構造にすることで、上記半導体層の成膜後に連続で無機材料からなる保護膜を成膜することができる。この結果、製造工程における半導体層表面のダメージを軽減することができる。
また、本発明によれば、半導体層上に形成された保護膜をエッチング時のマスクとして使用する。この結果、上記半導体層をパターニングするためのフォトリソグラフィ工程等を削減することが可能となって、薄膜トランジスタ製造の製造工程数が削減され、また製造が簡略化する。
ここで、インクジェット法を用いることにより、島状に孤立した保護膜のパターン等を容易に形成することが可能となる。
また、凸版印刷法を用いることにより、低コストかつ高スループットで保護膜を形成することが可能となる。
また、上記保護膜を積層構造にすることにより、上記半導体層を全面に成膜した後に、連続で保護膜を成膜することができ、上記半導体層のバックチャネル部分のダメージを軽減することができる。
また、上記保護膜を上記ソース電極の配線パターンと平行に縞状のパターンとして形成することは、特に凸版印刷法を用いる場合に適しており、位置合わせ精度、かつ歩留りが良く上記保護膜を形成することが可能となる。
本発明の実施の形態に係る薄膜トランジスタを示す概略断面図である。 本発明の実施の形態に係るアクティブマトリクス基板のほぼ１画素分を示す 概略断面図である。 本発明に基づく実施形態に係る薄膜トランジスタの製造方法を説明する図である。 本発明に基づく実施形態に係る保護膜が複数層の場合の例の製造方法を示す図である。 本発明の実施例１に係るアクティブマトリクス基板のほぼ１画素分を示す概略平面図である。 本発明の実施例２に係るアクティブマトリクス基板のほぼ１画素分を示す概略平面図である。 本発明の実施例３に係るアクティブマトリクス基板のほぼ１画素分を示す概略断面図である。 本発明の実施の形態に係る画像表示装置のほぼ１画素分を示す概略断面図である。 本発明の実施の形態に係る画像表示装置のほぼ１画素分を示す概略断面図である。
以下、本発明の実施形態を、図面を参照しつつ説明する。なお、実施形態において、同一の構成要素には同一の符号を付け、各実施形態において重複する説明は省略する。
（薄膜トランジスタ） 図１は、本発明の実施の形態に係る薄膜トランジスタを示す概略断面図である。また、図１は、図２におけるＡ−Ｂ断面図である。
（薄膜トランジスタ）
本実施形態の薄膜トランジスタは、図５のように、基板１上に、ゲート電極２及びキャパシタ電極３が形成され、上記ゲート電極２を覆うようにゲート絶縁膜４形成され、ゲート絶縁膜４の上にソース電極５及びドレイン電極６形成され、ソース電極５およびドレイン電極６に接続するようにして半導体層７が形成され、その半導体層７上に保護膜８が形成されている。
本実施形態の薄膜トランジスタの製造方法は、次の第１工程〜第６工程を備える。すなわち、基板１上にゲート電極２を形成する第１工程と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁膜４を形成する第２工程と、ゲート電極２上に形成されたソース電極５とドレイン電極６を形成する第３工程と、ソース電極５およびドレイン電極６に接続される半導体層７を形成する第４工程と、半導体層７直上に保護膜８を形成する第５工程と、保護膜８をマスクとして半導体層７をパターニングする第６工程と、からなる。
（アクティブマトリクス基板）
また、図２は本発明の実施の形態に係るアクティブマトリクス基板のほぼ１画素分を示す概略断面図である。
本実施形態のアクティブマトリクス基板の製造方法は、上記薄膜トランジスタの製造方法の工程である第１工程〜第６工程に加えて、層間絶縁膜９を形成する第７工程と、画素電極１０を形成する第８工程と、を有しており、基板上にマトリクス状に薄膜トランジスタを形成することでアクティブマトリクス基板が形成される。
（薄膜トランジスタの製造方法）
以下、本実施形態の薄膜トランジスタの製造方法およびアクティブマトリクス基板の製造方法について、工程に沿って詳細に説明する。
本実施形態に係る基板１としては、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラスおよび石英等を使用することができる。本発明の基板１はこれらに限定されるものではない。これらは単独として使用してもよいが、二種以上を積層した複合の基板１として使用することもできる。
本実施形態に係る基板１が有機物フィルムである場合は、薄膜トランジスタの耐久性を向上させるために、透明のガスバリア層（図示せず）を形成することが好ましい。ガスバリア層としては酸化アルミニウム（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）およびダイヤモンドライクカーボン（ＤＬＣ）などが挙げられる。もっとも本発明はこれらに限定されるものではない。またこれらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法およびゾル−ゲル法などを用いて形成することができる。なお、本発明ではこれらに限定されるものではない。
まず、図３（ａ）のように、基板１上にゲート電極２及びキャパシタ電極３を形成する。アクティブマトリクス基板の場合には電極部分と配線部分は明確に分かれている必要はない。本実施形態では特に各薄膜トランジスタの構成要素としては電極と呼称している。
また電極と配線を区別する必要のない場合には、合わせて、ゲート、キャパシタ、ソース、ドレイン等と記載する。
本実施形態に係る各電極（ゲート電極２、キャパシタ電極３、ソース電極５、ドレイン電極６、画素電極１０）及び各電極に接続される配線には、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、銀（Ａｇ）、クロム（Ｃｒ）、タングステン（Ｗ）、金（Ａｕ）、白金（Ｐｔ）、チタン（Ｔｉ）、酸化インジウムスズ（ＩＴＯ）などの導電性材料を用いて形成することができる。また、これらの材料は、単層で用いても構わないし、積層および合金等として用いても構わない。
しかし、工程数を減らすためにゲートとキャパシタ、ソースとドレインは同一の材料・積層構造で形成することがより望ましい。
各電極及び配線は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができる。ただし、これらに限定されず、公知一般の方法を用いることができる。例えば、導電性材料を基板全面に成膜し、その上にフォトリソグラフィ法を用いて必要となるパターン形成部分にレジスト膜を形成し、エッチングにより不要部分を除去して行う方法や、導電性材料のインクを用いて印刷法によって直接パターニングを形成する方法などがある。ただし、これについてもこの方法に限定されず、公知一般のパターニング方法を用いることができる。
次に、図３（ｂ）のように、ゲート絶縁膜４を形成する。ゲート絶縁膜４は、ゲート電極２およびキャパシタ電極３の外部との接続部を除き、基板１上全面に形成することができる。
本実施形態に係るゲート絶縁膜４に使用される材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）等が挙げられる。ただし、これらに限定されるものではない。ゲートリーク電流を抑えるために、絶縁材料の抵抗率は１０１１Ωｃｍ以上、より好ましくは１０１４Ωｃｍ以上であることが望ましい。
ゲート絶縁膜４は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等の真空成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらのゲート絶縁膜４は単層として用いても構わないし、２層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。
次に、図３（ｃ）のように、ソース電極５およびドレイン電極６を形成する。ソース及びドレインの材料及び形成方法は、前述の通りである。またドレイン電極６は、キャパシタ電極３の直上にも位置するような形状で形成されている。
次に、図３（ｄ）のように、半導体層７を形成する。半導体層７は、ソース電極５およびドレイン電極６を接続するように成膜する。この時点では、基板１全体を覆うように半導体層７を形成する。
本実施形態に係る半導体層７としては、金属酸化物を主成分とする酸化物半導体材料が使用できる。酸化物半導体材料は亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）、及びガリウムのうち１種類以上の元素を含む酸化物である、例えば、酸化亜鉛（ＺｎＯ）、酸化インジウム（ＩｎＯ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯ）、及び酸化亜鉛ガリウムインジウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などの材料が挙げられる。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。
半導体層７は、ＣＶＤ法、スパッタリング法、パルスレーザー堆積法、真空蒸着法などの真空成膜法や、有機金属化合物を前駆体とするゾルゲル法や化学浴堆積法、また、金属酸化物の微結晶およびナノ結晶を分散させた溶液を塗布する方法等のウェット成膜法を用いることができるが、これらに限定されるものではない。
次に、図３（ｄ）に示すように、保護膜８を形成する。保護膜８は、半導体層７のエッチング工程以前に形成されるため、エッチング時のマスクとして機能する。すなわち、島状の保護膜によって、半導体層７がパターン形成されており、最終的な素子の状態において、保護膜パターンと半導体層パターンの形状が一致している。
一般的には、半導体層７をパターニングした後に保護膜８を形成するため、半導体層７上にエッチング時のマスクとなるレジストを塗布してエッチングを行い、その後にレジストを剥離するという工程を行う必要がある。これに対し、本実施形態においては、保護膜８を形成することで、半導体層７上でのパターニング工程を省略でき、かつ半導体層７にダメージを与えることなく、半導体層７のパターニングを行うことが可能となる。
さらに、保護膜８は、図７で示すように、多層構造とすることができる。この場合、上部の保護膜８ｂをエッチングストッパあるいはレジストとして用いることで、下層の保護膜８ａを容易にパターニングするこ とができる。言い換えると、保護膜８ａおよび半導体層７をパターニングするためのエッチングストッパあるいはレジストとして用いた有機絶縁材料を除去せずに保護膜８ｂとして用いることができる。
具体的には、まず、図４（ａ）のように、基板全面に下層の保護膜８ａを形成する。そしてその上に上部の保護膜８ｂのパターンを形成する。保護膜８ａの存在によって、保護膜８ｂのパターニング時に、フォトリソ工程での現像液や、エッチングによる半導体層７の劣化を回避することができる。
次に、図４（ｂ）のように、保護膜８ｂをエッチングストッパあるいはレジストとして、保護膜８ａのうち保護膜８ｂで覆われていない領域を除去し、続けて半導体層７のエッチングを行うことができる。この場合、パターニングしやすい有機絶縁材料を、上層の保護膜８ｂに用いることが好ましい。さらに、下層の保護膜８ａにはバリア性、耐久性に優れた無機絶縁材料を用いることが好ましい。
保護膜８の材料としては、半導体層７のパターニングに用いるエッチャントに対して耐性を持つもの、あるいは、エッチング時の選択比が十分に取れるものが好ましい。例えば無機材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等使用することができる。有機材料としては、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）、フッ素樹脂等を使用することができる。ただし、これらに限定されるものではない。また、有機絶縁材料に無機絶縁材料を混入させたものでも構わない。保護膜８は本発明に係る薄膜トランジスタの半導体層７に電気的影響を与えないために、その抵抗率が１０１１Ωｃｍ以上、特に１０１４Ωｃｍ以上であることが好ましい。
保護膜８は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等の真空成膜法や、インクジェット法、凸版印刷法、スクリーン印刷法、マイクロコンタクトプリンティング法等のウェット成膜法を、材料に応じて適宜用いて形成される。これらの保護膜８は、上記のように１つ又は複数の製造方法、材料を用いて２層以上積層した多層構造としても良い。
特に、図５に示すように保護膜８を島状の孤立したパターンとする際は、インクジェット法やマイクロコンタクトプリンティング法が好適に用いることができる。
また、図６に示すように保護膜８をソース電極５と平行な縞状パターンとする際は、凸版印刷法が好適に用いられる。
以上の工程で多層構造の保護膜８を容易に形成することができる。もちろん、この場合、保護膜８ｂをさらに多層に成膜することにより、多層構造の保護膜８ｂとすることも可能である。例えば、半導体層７と接する層に半導体層７の特性制御が可能な絶縁材料を用い、その上層にバリア性の高い絶縁材料を用いることが考えられる。
本実施の形態に係る薄膜トランジスタを用いたアクティブマトリクス基板とするため、図３（ｅ）のように、ソース電極５と画素電極１０を絶縁するための層間絶縁膜９を形成する。
本実施形態に係る層間絶縁膜９は、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、ＰＶＰ（ポリビニルフェノール）透明性ポリイミド、ポリエステル、エポキシ樹脂等を使用することができる。ただし、これらに限定されるものではない。
層間絶縁膜９は、ソース電極５と画素電極１０を絶縁するために、その抵抗率が１０１１Ωｃｍ以上、特に１０１４Ωｃｍ以上であることが好ましい。層間絶縁膜９はゲート絶縁膜４あるいは保護膜８と同じ材料であっても構わないし、異なる材料であっても構わない。また、これらの層間絶縁膜９は２層以上積層して用いても良い。
層間絶縁膜９は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。
層間絶縁膜９は、ドレイン電極６上に開口部９ａを有しており、開口部９ａを介してドレイン電極６と画素電極１０とを接続させることができる。開口部９ａは層間絶縁膜９の形成と同時または形成後にフォトリソグラフィ法やエッチング等の公知の方法を用いて設けられる。層間絶縁膜９を用いることにより、ソース電極５上にも画素電極を形成することが可能になるため、画像表示装置の開口率を向上させることができる。
次に、層間絶縁膜９上に導電性材料を成膜し、所定の画素形状にパターニングして、図３（ｆ）のように、画素電極１０を形成する。図２のように、ドレイン電極６が露出するように開口部９ａが形成されている層間絶縁膜上に画素電極を形成することにより、ドレイン電極６と画素電極の導通を取ることができる。
さらに、図８、図９に示すように、画素電極１０上に表示要素１１、対向電極１２および対向基板１３を設けることで、本実施形態の画像表示装置とすることができる。
表示要素の例としては、電気泳動方式の表示媒体（電子ペーパー）や、液晶表示媒体、有機ＥＬ、無機ＥＬ等が挙げられる。表示要素１１、対向電極１２および対向基板１３の積層方法としては、画素電極１０上に対向基板１３、対向電極１２、表示要素１１が形成された積層体を貼り合わせる方法や、画素電極１０上に表示要素、対向電極１２、対向基板１３を順次積層する方法等、表示要素の種類により適宜選択すればよい。
本発明に基づく実施例１として、図５に示すアクティブマトリクス基板を作製した。
基板１としてコーニング社製無アルカリガラスイーグル２０００を用いた。基板１上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、感光性ポジ型フォトレジストを塗布後、露光、アルカリ現像液により現像を行い、所望の形状のレジストパターンを形成した。さらにＩＴＯエッチング液によりエッチングを行い、不要なＩＴＯを溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状のゲート電極２およびキャパシタ電極３を形成した（以下、このようなパターニング方法をフォトリソグラフィ法として省略する）。
次に、ゲート電極２およびキャパシタ電極３を形成した基板１のゲート電極２およびキャパシタ電極３の外部との接続部分以外の全面に、ＰＥＣＶＤ法により窒化シリコン（ＳｉＮ）を３００ｎｍの膜厚で成膜し、ゲート絶縁膜４とした。
続いて、ＤＣマグネトロンスパッタ法によりＩＴＯを１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行い、ソース電極５およびドレイン電極６を形成した。
次に、半導体層７として膜厚４０ｎｍの酸化亜鉛インジウムガリウム（Ｉｎ―Ｇａ―Ｚｎ―Ｏ）をＲＦマグネトロンスパッタリング法により、基板全面に成膜した。
基板全面に成膜された半導体層７上の薄膜トランジスタのチャネル部となる領域で、ソース電極５およびドレイン電極６の一部に重なるようにインクジェット法により、フッ素樹脂を島状の孤立パターンとなるように滴下した後、焼成して保護膜８を形成した。
その後、基板１を０．１Ｍ塩酸溶液に浸漬し、保護膜８をマスクとして余分な半導体層７を溶解させ、半導体層７のパターニングを行った。
次に、感光性アクリル樹脂を３μｍの膜厚で塗布し、露光、現像、焼成を行い、層間絶縁膜９を形成した。
その上に、ＤＣマグネトロンスパッタ法により膜厚１００ｎｍのＩＴＯを成膜し、フォトリソグラフィ法によりパターニングを行い、画素電極１０を形成し、本発明に基づく実施例１のアクティブマトリクス基板を作製した。
本発明に基づく実施例２として、図６に示すアクティブマトリクス基板を作製した。
基板１としてコーニング社製無アルカリガラスイーグル２０００を用いた。基板１上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、感光性ポジ型フォトレジストを塗布後、露光、アルカリ現像液により現像を行い、所望の形状のレジストパターンを形成した。さらにＩＴＯエッチング液によりエッチングを行い、不要なＩＴＯを溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状のゲート電極２およびキャパシタ電極３を形成した（以下、このようなパターニング方法をフォトリソグラフィ法として省略する）。
次に、ゲート電極２およびキャパシタ電極３を形成した基板１のゲート電極２およびキャパシタ電極３の外部との接続部分以外の全面に、ＰＥＣＶＤ法により窒化シリコン（ＳｉＮ）を３００ｎｍの膜厚で成膜し、ゲート絶縁膜４とした。
続いて、ＤＣマグネトロンスパッタ法によりＩＴＯを１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行い、ソース電極５およびドレイン電極６を形成した。
次に、半導体層７として膜厚４０ｎｍの酸化亜鉛インジウムガリウム（Ｉｎ―Ｇａ―Ｚｎ―Ｏ）をＲＦマグネトロンスパッタリング法により、基板全面に成膜した。
基板全面に成膜された半導体層７上の薄膜トランジスタのチャネル部となる領域で、ソース電極５およびドレイン電極６の一部に重なるように凸版印刷法により、フッ素樹脂をソース電極５の配線パターンと平行な縞状パターンとなるように印刷し、焼成を行い保護膜８を形成した。
その後、基板１を０．１Ｍ塩酸溶液に浸漬し、保護膜８をマスクとして余分な半導体層７を溶解させ、半導体層７のパターニングを行った。
次に、感光性アクリル樹脂を３μｍの膜厚で塗布し、露光、現像、焼成を行い、層間絶縁膜９を形成した。
その上に、ＤＣマグネトロンスパッタ法により膜厚１００ｎｍのＩＴＯを成膜し、フォトリソグラフィ法によりパターニングを行い、画素電極１０を形成し、本発明に基づく実施例２のアクティブマトリクス基板を作製した。
本発明に基づく実施例３として、図７に示すアクティブマトリクス基板を作製した。
基板１としてコーニング社製無アルカリガラスイーグル２０００を用いた。基板１上に、ＤＣマグネトロンスパッタ法を用いてＩＴＯを１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、感光性ポジ型フォトレジストを塗布後、露光、アルカリ現像液により現像を行い、所望の形状のレジストパターンを形成した。さらにＩＴＯエッチング液によりエッチングを行い、不要なＩＴＯを溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状のゲート電極２およびキャパシタ電極３を形成した（以下、このようなパターニング方法をフォトリソグラフィ法として省略する）。
次に、ゲート電極２およびキャパシタ電極３を形成した基板１のゲート電極２およびキャパシタ電極３の外部との接続部分以外の全面に、ＰＥＣＶＤ法により窒化シリコン（ＳｉＮ）を３００ｎｍの膜厚で成膜し、ゲート絶縁膜４とした。
続いて、ＤＣマグネトロンスパッタ法によりＩＴＯを１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行い、ソース電極５およびドレイン電極６を形成した。
次に、半導体層７として膜厚４０ｎｍの酸化亜鉛インジウムガリウム（Ｉｎ―Ｇａ―Ｚｎ―Ｏ）をＲＦマグネトロンスパッタリング法により、基板全面に成膜した。
続けて、下部保護膜８ａとして、膜厚８０ｎｍのＳｉＯＮ膜をＲＦマグネトロンスパッタリング法により、基板全面に成膜した。下部保護膜８ａ上の薄膜トランジスタのチャネル部となる領域に、ソース電極５およびドレイン電極６の一部と重なるようにインクジェット法により、フッ素樹脂を滴下し、焼成を行い上部保護膜８ｂとした。
その後、上部保護膜８ｂをマスクとして、リアクティブイオンエッチングにより下部保護膜８ａの不要な部分のエッチングを行い、続けて基板１を０．１Ｍ塩酸溶液に浸漬し、半導体層７の不要な部分のエッチングをおこなった。
次に、感光性アクリル樹脂を３μｍの膜厚で塗布し、露光、現像、焼成を行い、層間絶縁膜９を形成した。
その上に、ＤＣマグネトロンスパッタ法により膜厚１００ｎｍのＩＴＯを成膜し、フォトリソグラフィ法によりパターニングを行い、画素電極１０を形成し、本発明に基づく実施例３のアクティブマトリクス基板を作製した。
上述のように、本発明の実施例に係る画像表示装置の製造方法において、保護膜８をマスクとして半導体層７をパターニングすることで、半導体層をパターニングするためのフォトリソグラフィ工程を削減し、製造工程を簡略化することが可能である。
１ 基板
２ ゲート電極
３ キャパシタ電極
４ ゲート絶縁膜
５ ソース電極
６ ドレイン電極
７ 半導体層
８ 保護膜
８ａ 下部保護膜
８ｂ 上部保護膜
９ 層間絶縁膜
９ａ 開口部
１０ 画素電極
１１ 表示要素
１２ 対向電極
１３ 対向基板

Claims (16)

  1. 基板上にゲート電極を形成する第１工程と、
    前記ゲート電極を覆うようにゲート絶縁膜を形成する第２工程と、
    前記ゲート絶縁膜上にソース電極およびドレイン電極を形成する第３工程と、
    前記ソース電極およびドレイン電極に接続する半導体層を形成する第４工程と、
    前記半導体層の直上で前記ソース電極と前記ドレイン電極の一部に重なるように保護膜を形成する第５工程と、
    前記保護膜をマスクとして前記半導体層のパターニングを行う第６工程と、
    を有することを特徴とする薄膜トランジスタの製造方法。
  2. 前記第４工程では、インクジェット法を用いて前記保護膜を形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記第４工程では、凸版印刷法を用いて前記保護膜を形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  4. 前記第４工程は、
    前記半導体層直上に第１の保護膜を形成する工程と、
    前記第１の保護膜上に、印刷法によりパターニングされた第２の保護膜を形成する工程と、
    前記第２の保護膜をマスクとして前記第１の保護膜と前記半導体層をパターニングする工程と、
    を備えることを特徴とする請求項１〜請求項３のいずれか１項に記載の薄膜トランジスタの製造方法。
  5. 前記半導体層が金属酸化物からなることを特徴とする請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタの製造方法。
  6. 前記請求項１〜請求項５のいずれか１項に記載の製造方法で製造されることを特徴とする薄膜トランジスタ。
  7. 前記請求項１〜請求項５のいずれか１項に記載の第１工程〜第６工程に加え、
    前記ソース電極および前記ドレイン電極上に配置され且つ前記ドレイン電極の一部を露出するように形成された開口部を有する層間絶縁膜を形成する第７工程と、
    前記層間絶縁膜上に配置され前記開口部を介して前記ドレイン電極と電気的に接続する画素電極を形成する第８工程と、
    を有することを特徴とする薄膜トランジスタの製造方法。
  8. 前記第４工程は、保護膜を、前記ソース電極と平行な縞状パターンになるよう形成する工程を有することを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
  9. 前記第４工程は、前記保護膜を、孤立した島状パターンになるよう形成する工程を有することを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
  10. 基板と、前記基板上に離間して形成されたゲート電極及びキャパシタ電極と、
    前記ゲート電極を覆うゲート絶縁膜と、
    前記ゲート絶縁膜上に離間して形成されたソース電極及びドレイン電極と、
    前記ソース電極および前記ドレイン電極を接続するように形成された半導体層と、
    前記半導体層上に島状に孤立して形成された保護膜と、
    前記ソース電極を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され且つ前記ドレイン電極と電気的に接続された画素電極と、を備え、島状の前記保護膜によって、半導体層がパターン形成されていることを特徴とする薄膜トランジスタ。
  11. 前記保護膜をマスクとして、前記半導体層がパターニングされて形成されたことを特徴とする請求項１０に記載の薄膜トランジスタ。
  12. 前記半導体層が金属酸化物からなることを特徴とする請求項１０又は請求項１１に記載の薄膜トランジスタ。
  13. 前記保護膜が有機材料からなることを特徴とする請求項１０〜請求項１２のいずれか１項に記載の薄膜トランジスタ。
  14. 前記保護膜は、無機材料からなる第１の保護膜と、前記第１の保護膜の上側に形成された有機材料からなる第２の保護膜と、を備えることを特徴とする請求項１０〜請求項１３のいずれか1項に記載の薄膜トランジスタ。
  15. 請求項１０〜請求項１４のいずれか１項に記載の薄膜トランジスタ上に、表示媒体、対向電極、及び対向基板を備えることを特徴とする画像表示装置。
  16. 前記表示媒体は、電気泳動方式の表示媒体、液晶表示媒体、有機ＥＬ、無機ＥＬのいずれかであることを特徴とする請求項１５に記載の画像表示装置。
JP2012508157A 2010-03-30 2011-03-01 薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置 Pending JPWO2011122205A1 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2010078573 2010-03-30
JP2010078575 2010-03-30
JP2010078573 2010-03-30
JP2010078575 2010-03-30
PCT/JP2011/054639 WO2011122205A1 (ja) 2010-03-30 2011-03-01 薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置

Publications (1)

Publication Number Publication Date
JPWO2011122205A1 true JPWO2011122205A1 (ja) 2013-07-08

Family

ID=44711934

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012508157A Pending JPWO2011122205A1 (ja) 2010-03-30 2011-03-01 薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置

Country Status (5)

Country Link
US (1) US20130056738A1 (ja)
JP (1) JPWO2011122205A1 (ja)
KR (1) KR20130050914A (ja)
TW (1) TWI508186B (ja)
WO (1) WO2011122205A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI493765B (zh) * 2012-08-07 2015-07-21 E Ink Holdings Inc 有機半導體元件及其製作方法
WO2014045543A1 (ja) 2012-09-21 2014-03-27 凸版印刷株式会社 薄膜トランジスタ及びその製造方法、画像表示装置
JP2014183265A (ja) * 2013-03-21 2014-09-29 Toppan Printing Co Ltd 薄膜トランジスタアレイおよびその製造方法ならびに画像表示装置
JP6123413B2 (ja) * 2013-03-27 2017-05-10 凸版印刷株式会社 薄膜トランジスタアレイおよび画像表示装置
JP6217162B2 (ja) * 2013-06-19 2017-10-25 凸版印刷株式会社 薄膜トランジスタ及びその製造方法並びに画像表示装置
KR102281300B1 (ko) 2013-09-11 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
EP3051579B1 (en) 2013-09-25 2018-03-21 Toppan Printing Co., Ltd. Thin film transistor array and image display device
JP6244812B2 (ja) * 2013-10-22 2017-12-13 凸版印刷株式会社 薄膜トランジスタおよびその製造方法ならびに画像表示装置
CN104867876B (zh) 2014-02-24 2017-11-14 清华大学 薄膜晶体管阵列的制备方法
JP2015195280A (ja) * 2014-03-31 2015-11-05 凸版印刷株式会社 薄膜トランジスタアレイ、その製造方法および画像表示装置
JP6584157B2 (ja) * 2015-06-08 2019-10-02 三菱電機株式会社 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置及び薄膜トランジスタの製造方法
CN109920729B (zh) * 2019-03-27 2022-12-02 合肥鑫晟光电科技有限公司 一种显示基板的制备方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100808A (ja) * 2004-08-31 2006-04-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2008065225A (ja) * 2006-09-11 2008-03-21 Toppan Printing Co Ltd 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法
JP2008235861A (ja) * 2007-02-21 2008-10-02 Toppan Printing Co Ltd 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、および薄膜トランジスタアレイを用いたアクティブマトリクス型ディスプレイ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732248B2 (en) * 2004-08-31 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7768008B2 (en) * 2007-11-13 2010-08-03 Toppan Printing Co., Ltd. Thin film transistor, method for manufacturing the same and display using the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100808A (ja) * 2004-08-31 2006-04-13 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2008065225A (ja) * 2006-09-11 2008-03-21 Toppan Printing Co Ltd 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法
JP2008235861A (ja) * 2007-02-21 2008-10-02 Toppan Printing Co Ltd 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、および薄膜トランジスタアレイを用いたアクティブマトリクス型ディスプレイ

Also Published As

Publication number Publication date
US20130056738A1 (en) 2013-03-07
KR20130050914A (ko) 2013-05-16
TW201142955A (en) 2011-12-01
TWI508186B (zh) 2015-11-11
WO2011122205A1 (ja) 2011-10-06

Similar Documents

Publication Publication Date Title
WO2011122205A1 (ja) 薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置
JP4935963B2 (ja) アクティブマトリクス基板及びその製造方法並びに画像表示装置
JP5540517B2 (ja) 画像表示装置
WO2012043338A1 (ja) 薄膜トランジスタ及びその製造方法、薄膜トランジスタを備える画像表示装置
US8487308B2 (en) Thin film transistor and image display unit
TWI566411B (zh) 薄膜電晶體及其製造方法、以及影像顯示裝置
JP5272342B2 (ja) 薄膜トランジスタ基板の製造方法及び画像表示装置
CN113658990B (zh) 显示面板及其制备方法、显示装置
JP5700291B2 (ja) 薄膜トランジスタとその製造方法、および当該薄膜トランジスタを用いた画像表示装置
JP5853390B2 (ja) 薄膜トランジスタ及びその製造方法並びに画像表示装置
JP6064353B2 (ja) 薄膜トランジスタの製造方法
JP2011049297A (ja) 薄膜トランジスタの製造方法
JP5169896B2 (ja) 薄膜トランジスタ及び画像表示装置
JP5782695B2 (ja) 薄膜トランジスタ、薄膜トランジスタを備える画像表示装置、薄膜トランジスタの製造方法、画像表示装置の製造方法
JP7163772B2 (ja) 有機薄膜トランジスタとその製造方法および画像表示装置
WO2017208923A1 (ja) 有機薄膜トランジスタおよび画像表示装置
JP2014175342A (ja) 薄膜トランジスタおよび画像表示装置
JP2013201201A (ja) 薄膜トランジスタアレイ、薄膜トランジスタアレイ製造方法、画像表示装置
JP2014154701A (ja) 薄膜トランジスタ及び画像表示装置
JP2014107280A (ja) 薄膜トランジスタ及びその製造方法
JP2013074192A (ja) 薄膜トランジスタ、画像表示装置
JP6286988B2 (ja) 薄膜トランジスタの製造方法
JP2022141883A (ja) 薄膜トランジスタ、および、薄膜トランジスタの製造方法
JP2024014093A (ja) 薄膜トランジスタ、トランジスタアレイ、及び、センサ装置
WO2019078267A1 (ja) 有機薄膜トランジスタ、その製造方法、アクティブマトリクスアレイおよび画像表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140610

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140725

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150120