KR102281300B1 - 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치 - Google Patents

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Abstract

박막 트랜지스터는 기판 상에 배치된 게이트 전극 및 기판 상에 배치되어 게이트 전극을 덮는 게이트 절연층을 포함한다. 산화물 반도체 패턴은 게이트 절연층 상에 배치되며, 게이트 전극과 중첩되는 채널부 및 채널부의 측부에 형성되며 산소 베이컨시를 함유하는 저저항 패턴을 포함한다. 채널 보호층은 산화물 반도체 패턴 상에 배치되며, 게이트 전극과 중첩된다. 반응층은 금속 산화물을 포함하며 산화물 반도체 패턴 및 채널 보호층을 커버한다. 소스 전극 및 드레인 전극은 산화물 반도체 패턴과 접촉한다. 저저항 패턴을 통해 전극들간의 기생 커패시턴스를 차단할 수 있다.

Description

박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치{THIN FILM TRANSISTOR, METHOD OF MANUFACTURING THE SAME, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치에 관한 것이다. 보다 상세하게는, 산화물 반도체를 액티브층으로 사용하는 박막 트랜지스터, 상기 박막 트랜지스터의 제조 방법 및 상기 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
일반적으로 바텀 게이트(bottom gate) 구조를 갖는 박막 트랜지스터(Thin Film Transistor: TFT)는, 기판 상에 형성된 게이트 전극, 이러한 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 게이트 전극과 중첩되는 액티브층(active layer) 및 상기 액티브층과 접촉하는 소스 전극과 드레인 전극을 포함한다.
종래의 박막 트랜지스터에 있어서, 액티브층은 통상적으로 아몰퍼스 실리콘(amorphous silicon)이나 폴리실리콘(polysilicon)과 같은 반도체 물질로 구성된다. 그러나, 상기 액티브층이 아몰퍼스 실리콘(amorphous silicon)으로 이루어질 경우, 전하의 이동도(mobility)가 낮아 고속으로 동작하는 표시 장치를 구현하기 어렵다. 또한, 상기 액티브층이 폴리실리콘(polysilicon)으로 구성되는 경우에는, 전하의 이동도는 높지만 문턱 전압이 불균일하다는 문제점이 있다.
상술한 문제점을 해결하기 위하여, 최근에는 금속산화물을 이용한 산화물 반도체를 액티브층으로 이용하는 산화물 박막 트랜지스터가 개발되고 있다. 상기 산화물 박막 트랜지스터의 경우 아몰퍼스 실리콘, 폴리실리콘 등과 같이 액티브층이 n+ 층과 같은 불순물층을 통하지 않고 직접 소스 전극 및 드레인 전극과 접속된다. 이에 따라, 액티브층에서의 저항이 증가할 수 있고 소스 전극과 게이트 전극 사이 또는 드레인 전극과 게이트 전극 사이에서 기생 커패시턴스(parasitic capacitance)가 발생하는 문제점이 있다.
본 발명의 일 목적은 전기적 특성이 우수한 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 전기적 특성이 우수한 박막 트랜지스터의 제조 방법을 포함하는 표시장치를 제공하는 것이다.
본 발명의 또 다른 목적은 전기적 특성이 우수한 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터는 기판, 게이트 전극, 게이트 절연층, 산화물 반도체 패턴, 채널 보호층, 반응층, 소스 전극 및 드레인 전극을 포함한다. 상기 게이트 전극은 상기 기판 상에 배치된다. 상기 게이트 절연층은 상기 기판 상에 배치되어 상기 게이트 전극을 덮는다. 상기 산화물 반도체 패턴은 상기 게이트 절연층 상에 배치되며, 상기 게이트 전극과 중첩되는 채널부 및 상기 채널부의 측부에 형성되며 산소 베이컨시를 함유하는 저저항 패턴을 포함한다. 상기 채널 보호층은 상기 산화물 반도체 패턴 상에 배치되며, 상기 게이트 전극과 중첩된다. 상기 반응층은 상기 산화물 반도체 패턴 및 상기 채널 보호층을 커버하며 금속 산화물을 포함한다. 상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체 패턴과 접촉한다.
예시적인 실시예들에 있어서, 상기 반응층은 알루미늄 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반응층은 상기 산화물 반도체 패턴으로부터 이동한 산소 원자 혹은 산소 이온을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 저저항 패턴은 상기 반응층과 접촉하며 상기 채널부 보다 낮은 산소 함량비를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반응층은 2.0 g/cm3 내지 3.7g/cm3 의 막밀도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반응층은 2.0 g/cm3 내지 3.3g/cm3 의 막밀도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반응층은 10nm 내지 100nm의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 반응층을 관통하여 상기 저저항 패턴과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 중첩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 산화물 반도체 패턴은 상기 소스 전극 및 상기 드레인 전극과 접촉하는 콘택부를 더 포함할 수 있다. 상기 저저항 패턴은 상기 콘택부 및 상기 채널부 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 보호층은 상기 게이트 전극과 중첩되는 중앙부 및 상기 콘택부를 부분적으로 커버하는 외곽부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반응층은 상기 채널 보호층, 상기 소스 전극 및 상기 드레인 전극을 커버하며 상기 저저항 패턴과 접촉할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 박막 트랜지스터의 제조 방법에 있어서, 기판 상에 게이트 전극을 형성한다. 상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성한다. 상기 게이트 절연층 상에 산화물 반도체 패턴을 형성한다. 상기 산화물 반도체 패턴 상에 상기 게이트 전극과 중첩되는 채널 보호층을 형성한다. 상기 게이트 절연층 상에 상기 산화물 반도체 패턴 및 상기 채널 보호층을 덮으며, 금속 산화물을 포함하는 반응층을 형성한다. 상기 반응층과 접촉하는 상기 산화물 반도체 패턴 부분을 산소 베이컨시를 포함하는 저저항 패턴으로 변환시킨다. 상기 산화물 반도체 패턴과 접촉하는 소스 전극 및 드레인 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 반응층은 스퍼터링 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반응층은 2.0 g/cm3 내지 3.7g/cm3 의 막밀도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반응층을 형성하는 단계 이후에 열처리 공정 또는 노광 공정을 더 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하기 위해, 상기 반응층을 식각하여 상기 저저항 패턴을 노출시키는 콘택홀을 형성할 수 있다. 상기 반응층 상에 상기 콘택홀을 채우는 도전막을 형성할 수 있다. 상기 도전막을 상기 게이트 전극과 중첩되지 않도록 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 보호층은 상기 게이트 전극과 중첩되는 중앙부 및 상기 산화물 반도체 패턴의 단부를 부분적으로 커버하는 외곽부를 포함할 수 있다. 상기 소스 전극 및 상기 드레인 전극을 형성하기 위해, 상기 채널 보호층 및 상기 산화물 반도체 패턴 상에 도전막을 형성할 수 있다. 상기 도전막을 식각하여 상기 채널 보호층의 상기 외곽부 상에 상기 소스 전극 및 상기 드레인 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 보호층의 상기 중앙부 및 상기 소스 전극 사이와 상기 중앙부 및 상기 드레인 전극 사이에 상기 산화물 반도체 패턴을 노출시키는 개구부가 형성될 수 있다. 상기 반응층은 상기 개구부를 채우도록 형성될 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시장치는 기판, 게이트 전극, 게이트 절연층, 산화물 반도체 패턴, 채널 보호층, 반응층, 소스 전극, 드레인 전극, 제1 전극, 유기 발광층 및 제2 전극을 포함한다. 상기 게이트 전극은 상기 기판 상에 배치된다. 상기 게이트 절연층은 상기 기판 상에 배치되어 상기 게이트 전극을 덮는다. 상기 산화물 반도체 패턴은 상기 게이트 절연층 상에 배치되며, 상기 게이트 전극과 중첩되는 채널부 및 상기 채널부의 측부에 형성되며 산소 베이컨시를 함유하는 저저항 패턴을 포함한다. 상기 채널 보호층은 상기 산화물 반도체 패턴 상에 배치되며, 상기 게이트 전극과 중첩된다. 상기 반응층은 상기 산화물 반도체 패턴 및 상기 채널 보호층을 커버하며 금속 산화물을 포함한다. 상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체 패턴과 접촉한다. 상기 제1 전극은 상기 드레인 전극과 전기적으로 연결된다. 상기 유기 발광층은 상기 제1 전극 상에 배치된다. 상기 제2 전극은 상기 유기 발광층 상에 배치된다.
전술한 바와 같이 본 발명의 예시적인 실시예들에 따르면, 박막 트랜지스터의 산화물 반도체 패턴은 반응층과의 반응을 통해 형성되며, 산소 베이컨시를 함유하는 저저항 패턴을 포함할 수 있다. 상기 저저항 패턴에 의해 소스 전극 및 드레인 전극과의 접촉 저항이 감소할 수 있다. 또한, 상기 소스 전극 및 상기 드레인 전극을 게이트 전극과 중첩되지 않도록 형성함으로써 전극들 사이에 발생할 수 있는 기생 커패시턴스를 차단할 수 있다.
도 1은 예시적인 실시예들에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 2는 도 1에 도시된 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도이다.
도 3 내지 도 7은 도1에 도시된 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 예시적인 실시예들에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 9는 도 8에 도시된 박막 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 10 내지 도 13은 도 8에 도시된 박막 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 14는 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 15는 실험예 및 비교예에 따른 산화물 반도체 패턴의 저항 값 측정 결과를 나타낸 그래프이다.
도 16은 예시적인 실시예들에 따른 표시 장치를 설명하기 위한 단면도이다.
도 17 내지 도 19는 예시적인 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 예시적인 실시예들에 따른 표시장치 및 그 제조방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2 및 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들면, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
박막 트랜지스터 및 박막 트랜지스터의 제조 방법
도 1은 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터를 나타내는 단면도이다. 도 1은 예시적으로 게이트 전극이 반도체 패턴 하부에 배치되는 바텀 게이트(Bottom Gate) 구조의 박막 트랜지스터를 도시하고 있다.
도 1을 참조하면, 상기 박막 트랜지스터는 기판(100) 상에 구비되는 게이트 전극(110), 게이트 절연층(120), 산화물 반도체 패턴(150), 채널 보호층(160), 반응층(170), 소스 전극(180) 및 드레인 전극(190)을 포함할 수 있다.
기판(100)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 기판(100)으로서 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등을 사용할 수 있다.
일 실시예에 있어서, 기판(100) 상에는 버퍼층(도시되지 않음)이 형성될 수 있다. 상기 버퍼층은 기판(100)으로 불순물들이 확산되는 현상을 방지할 수 있으며, 기판(100) 전체의 평탄도를 향상시키는 역할을 수행할 수 있다. 또한, 기판(100) 상에 상기 버퍼층이 존재할 경우, 게이트 전극(110)을 형성하는 동안 발생되는 응력(stress)을 감소시킬 수 있다. 상기 버퍼층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다.
게이트 전극(110)은 기판(100) 상에 구비되며, 기판(100) 상에 게이트 전극(110)을 덮는 게이트 절연층(120)이 구비된다.
게이트 전극(110)은 도 1에 도시된 바와 같이 직사각형 단면을 가질 수도 있으나, 사다리꼴 형상의 단면을 가질 수도 있다. 또한, 게이트 전극(110)은 단층 구조 또는 복수의 도전층이 적층된 복층 구조를 가질 수 있다.
게이트 전극(110)은 금속, 합금 또는 금속 질화물을 포함할 수 있다. 예를 들면, 게이트 전극(110)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이와는 달리, 게이트 전극(110)은 인듐-주석 산화물(Indium Tin Oxide: ITO), 인듐-아연 산화물(Indium Zinc Oxide: IZO), 알루미늄 도핑된 아연 산화물(Aluminum doped Zinc Oxide: AZO) 등과 같은 투명 도전 물질을 포함할 수도 있다.
게이트 전극(110)은 상기 박막 트랜지스터가 적용되는 표시 장치의 게이트 라인(도시되지 않음)과 전기적으로 연결될 수 있다.
게이트 절연층(120)은 도 1에 도시된 바와 같이 게이트 전극(110)을 충분히 덮으면서 실질적으로 평탄한 상면을 가질 수 있다. 이와는 달리, 게이트 절연층(120)은 게이트 전극(110)의 형상에 대응하여 돌출된 단차부를 가질 수도 있다.
게이트 절연층(120)은 실리콘 화합물 또는 금속 산화물과 같은 절연물질을 포함할 수 있다. 예를 들면, 게이트 절연층(120)은 실리콘 산화물, 실리콘 질화물(SiNx), 실리콘 산질화물, 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 게이트 절연층(120)은 상술한 실리콘 화합물 및/또는 금속 산화물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
산화물 반도체 패턴(150)은 게이트 전극(110)과 중첩되도록 게이트 절연층(120) 상에 배치된다.
산화물 반도체 패턴(150)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 반도체 산화물을 포함할 수 있다. 산화물 반도체 패턴(150)은 이성분계 화합물, 삼성분계 화합물 또는 사성분계 화합물 등을 포함할 수 있다. 예를 들면, 산화물 반도체 패턴(150)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide: ITZO), 갈륨 아연 산화물(GaZnxOy), 인듐 아연 산화물(IZO), 아연 마그네슘 산화물(ZnMgxOy), 아연 주석 산화물(ZnSnxOy), 아연 지르코늄 산화물(ZnZrxOy), 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨-하프늄 산화물(Indium Gallium Hafnium Oxide: IGHO), 주석-알루미늄-아연 산화물(Tin Aluminum Zinc Oxide: TAZO), 인듐-갈륨-주석 산화물(IGSO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 상술한 반도체 산화물에 리튬(Li), 나트륨(Na), 망간(Mn), 니켈(Ni), 팔라듐(Pd), 구리(Cu), 탄소(C), 질소(N), 인(P), 티타늄(Ti), 지르코늄(Zr), 바나듐(V), 루테늄(Ru), 게르마늄(Ge), 주석(Sn), 불소(F) 등이 도핑될 수도 있다. 또한, 산화물 반도체 패턴(150)은 상술한 반도체 산화물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 산화물 반도체 패턴(150)은 IGZO 또는 ITZO를 포함할 수 있다.
산화물 반도체 패턴(150)은 양 단부 또는 외곽부에 형성된 저저항 패턴(140) 및 중앙부에 형성된 채널부(130)를 포함할 수 있다.
예시적인 실시예들에 따르면, 저저항 패턴(140)은 채널부(130) 보다 많은 산소 베이컨시(O-Vacancy)를 포함하며, 채널부(130) 보다 낮은 저항을 가질 수 있다. 따라서 저저항 패턴(140)은 채널부(130) 보다 낮은 산소 함량 비율을 가질 수 있다.
채널부(130)는 실질적으로 게이트 전극(110)과 중첩되어 저저항 패턴들(140) 사이에서 전하 혹은 이온이 이동하는 경로를 제공할 수 있다.
채널 보호층(160)은 채널부(130) 상에 형성되어 실질적으로 게이트 전극(110)과 중첩될 수 있다. 예시적인 실시예들에 따르면, 채널 보호층(130)에 의해 저저항 패턴(140) 및 채널부(130) 사이의 경계가 결정될 수 있다. 채널 보호층(160)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
반응층(170)은 게이트 절연층(120) 상에 형성되어 산화물 반도체 패턴(150) 및 채널 보호층(160)을 커버할 수 있다. 반응층(170)은 티타늄 산화물(TiOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 마그네슘 산화물(MgOx), 탄탈륨 산화물(TaOx), 몰리브덴 산화물(MoOx), 네오디뮴 산화물(NdOx) 등과 같은 금속 산화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다. 예시적인 실시예들에 따르면, 반응층(170)은 알루미늄 산화물을 포함할 수 있다.
반응층(170)은 산화물 반도체 패턴(150) 으로부터 이동한 산소 원자 혹은 산소 이온들을 포함할 수 있다. 이에 따라, 반응층(170)과 접하는 산화물 반도체 패턴(150)은 산소가 상대적으로 결핍된 저저항 패턴(140)으로 변환될 수 있다. 예시적인 실시예들에 따르면, 반응층(170)은 저저항 패턴(140) 보다 낮은 산소 함량 비율을 가질 수 있다.
예시적인 실시예들에 따르면, 반응층(170)은 약 10nm 내지 약 100nm의 두께를 가질 수 있다. 반응층(170)의 두께가 10nm 미만인 경우 실질적으로 양산성이 떨어질 수 있으며, 산화물 반도체 패턴(150)으로부터 충분한 산소 원자 혹은 산소 이온들을 수용할 수 없다. 반응층(170)의 두께가 약 100nm를 초과하는 경우, 소스 전극(180) 혹은 드레인 전극(190)에서의 전하 이동 경로가 증가하여, 상기 박막 트랜지스터의 신호 전달 속도와 같은 전기적 특성이 저하될 수 있다.
예시적인 실시예들에 따르면, 반응층(170)의 막밀도는 약 2.0 g/cm3 내지 약 3.7g/cm3 의 값을 가질 수 있다. 반응층(170)의 막밀도가 낮을수록 산화물 반도체 패턴(150)과의 반응이 촉진될 수 있다. 반응층(170)의 막밀도가 약 3.7g/cm3 을 초과하는 경우, 산화물 반도체 패턴(150)과의 반응이 실질적으로 일어나지 않을 수 있다. 반응층(170)의 막밀도가 약 2.0 g/cm3 미만인 경우, 상기 박막 트랜지스터의 내열성, 내압성 등과 같은 기계적 특성이 저하될 수 있으며, 반응층(170)의 절연특성이 악화될 수 있다. 일 실시예에 따르면, 반응층(170)의 막밀도는 산화물 반도체 패턴(150)와의 충분한 반응성 확보를 위해 약 2.0 g/cm3 내지 약 3.3g/cm3 의 값을 가질 수 있다.
소스 전극(180) 및 드레인 전극(190)은 반응층(170)을 관통하여 각각 산화물 반도체 패턴(150)의 상기 양 단부 혹은 외곽부에 형성된 저저항 패턴(140)과 접촉할 수 있다. 소스 전극(180) 및 드레인 전극(190)은 알루미늄, 구리, 몰리브덴, 티타늄 등의 금속 또는 이들의 합금을 포함할 수 있다. 이와는 달리, 소스 전극(180) 및 드레인 전극(190)은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 포함할 수도 있다.
소스 전극(180)은 표시 장치의 데이터 라인(도시되지 않음)과 연결되어 상기 박막 트랜지스터에 전원 및/또는 전류를 공급할 수 있으며, 드레인 전극(190)은 상기 표시 장치의 화소 전극(도시되지 않음)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 소스 전극(180) 및 드레인 전극(190)은 각각 게이트 전극(110)과 중첩되지 않도록 배치될 수 있다. 이에 따라, 소스 전극(180)과 게이트 전극(110) 사이 및/또는 드레인 전극(190)과 게이트 전극(110) 사이에서 발생할 수 있는 기생 커패시턴스가 최소화될 수 있다.
폴리실리콘층 혹은 비정질 실리콘층 등을 활성층으로 사용하는 경우 소스 전극 및 드레인 전극과 접촉하는 n+ 층 혹은 오믹 콘택층을 형성할 수 있다. 이와는 달리, 산화물 반도체층을 활성층으로 사용하는 박막 트랜지스터의 경우, 소스 전극 및 드레인 전극이 상기 산화물 반도체층과 직접 접촉하게 된다. 이에 따라, 상기 소스 전극 및 상기 산화물 반도체층 및/또는 상기 드레인 전극 및 상기 산화물 반도체층 사이의 접촉면에서 저항이 증가할 수 있다. 이에 따라, 전하 혹은 이온들의 원활한 이동성을 확보하기 위해 상기 소스 전극 및 상기 드레인 전극이 게이트 전극과 중첩되도록 형성할 수 있다. 이 경우, 상기 소스 전극과 상기 게이트 전극 사이 또는 상기 드레인 전극과 상기 게이트 전극 사이에서 기생 커패시턴스가 발생하는 문제점이 있다.
그러나 상술한 예시적인 실시예들에 따른 박막 트랜지스터에 따르면, 산화물 반도체 패턴(150)의 양 단부에는 산소 베이컨시를 포함하는 저저항 패턴들(140)이 구비된다. 상기 산소 베이컨시는 전하가 이동하는 캐리어로 작용할 수 있으므로, 저저항 패턴(140)이 소스 전극(180) 및 드레인 전극(190)과 접촉하는 계면에서의 저항이 감소할 수 있다. 따라서, 소스 전극(180) 및 드레인 전극(190)을 게이트 전극(110)과 중첩되지 않도록 소정 거리로 이격되게 형성하는 경우에도 채널부(130)에서의 충분한 전하 혹은 이온들의 이동성을 확보할 수 있다. 또한, 상술한 바와 같이 소스 전극(180) 및 드레인 전극(190)이 각각 게이트 전극(110)과 중첩되지 않도록 배치되므로 기생 커패시턴스 발생을 차단할 수 있다.
반응층(170) 상에는 소스 전극(180) 및 드레인 전극(190)을 덮는 패시베이션 층(passivation layer)(195)이 추가로 배치될 수 있다. 패시베이션 층(195)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
도 2는 도 1에 도시된 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도이다. 도 3 내지 도 7은 도 1에 도시된 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 게이트 전극(110)을 형성한다(단계 S10).
기판(100)으로서 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등과 같은 투명 절연 기판을 사용할 수 있다.
게이트 전극(110)은 기판(100) 상에 제1 도전막을 형성한 후, 상기 제1 도전막을 사진 식각 공정 등을 통해 패터닝 하여 형성될 수 있다. 상기 제1 도전막은 금속, 합금 또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 도전막은 알루미늄, 은, 텅스텐, 텅스텐 질화물, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈륨, 네오디뮴, 스칸듐 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 사용하여 형성될 수 있다. 이와는 달리, 상기 제1 도전막은 ITO, IZO, AZO 등과 같은 투명 도전 물질 사용하여 형성될 수도 있다. 또한, 상기 제1 도전막은 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD), 펄스 레이저 증착(Pulse Laser Deposition: PLD) 공정, 진공 증착 공정 등을 통해 형성될 수 있다.
상기 박막 트랜지스터가 표시 장치에 적용되는 경우 게이트 전극(110)은 상기 표시 장치의 게이트 라인(도시되지 않음)과 일체로 패터닝되어 형성될 수 있다.
일 실시예에 따르면, 게이트 전극(110)을 형성하기 전에 기판(100) 상에 버퍼층(도시되지 않음)을 더 형성할 수도 있다. 상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 실리콘 화합물을 사용하여 화학 기상 증착(chemical vapor deposition: CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma-chemical vapor deposition: HDP-CVD) 공정 등을 통해 형성할 수 있다.
기판(100) 상에 게이트 전극(110)을 덮는 게이트 절연층(120)을 형성한다(단계 S20). 게이트 절연층(120)은 실리콘 질화물 또는 실리콘 산화물 등과 같은 실리콘 화합물 또는 금속 산화물을 사용하여 CVD 공정, PECVD 공정, 진공 증착 공정 등을 통해 형성될 수 있다. 게이트 절연층(120)은 상술한 실리콘 화합물 및/또는 금속 산화물을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
도 3에서는, 게이트 절연층(120)이 실질적으로 평탄한 상면을 갖는 것으로 도시하였으나, 게이트 절연층(120)이 얇은 두께를 갖는 경우 게이트 전극(110)과 중첩되는 부분에서 돌출되도록 형성될 수도 있다.
도 2 및 도 4를 참조하면, 게이트 절연층(120) 상에 산화물 반도체 패턴(150)을 형성한다(단계 S30).
예시적인 실시예들에 따르면, 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄, 지르코늄, 마그네슘 등을 함유하는 반도체 산화물을 사용하여 게이트 절연층(120) 상에 산화물 반도체막을 형성하고, 사진 식각 공정 등을 통해 이를 패터닝함으로써 산화물 반도체 패턴(150)을 수득할 수 있다.
상기 반도체 산화물로서 ITZO, IGZO, GaZnxOy, ITO, IZO, ZnMgxOy, ZnSnxOy, ZnZrxOy, ZnOx, GaOx, SnOx, InOx, IGHO, TAZO, IGSO 등과 같은 이성분계 화합물, 삼성분계 화합물 또는 사성분계 화합물을 사용할 수 있다. 일 실시예에 있어, 상술한 반도체 산화물에 Li, Na, Mn, Ni, Pd, Cu, C, N, P, Ti, Zr, V, Ru, Ge, Sn, F 등을 도핑하여 사용할 수도 있다. 상기 산화물 반도체막은 스퍼터링 공정, ALD 공정, PLD 공정 등을 통해 형성될 수 있다.
도 2 및 도 5를 참조하면, 산화물 반도체 패턴(150) 상에 채널 보호층(160)을 형성한다(단계 S40).
예시적인 실시예들에 따르면, 게이트 절연층(120) 상에 산화물 반도체 패턴(150)을 덮는 보호층을 형성한다. 상기 보호층을 사진 식각 공정 등을 통해 부분적으로 제거함으로써 채널 보호층(160)을 수득할 수 있다. 채널 보호층(160)은 게이트 전극(110)과 실질적으로 중첩되도록 형성될 수 있다.
일 실시예에 따르면, 상기 사진 식각 공정 수행 시 상기 보호층 상에 포토 레지스트막을 도포한 후, 게이트 전극(110)을 마스크로 사용하여 이면 노광을 수행할 수 있다. 이후, 현상 공정을 수행하여 상기 보호층 상에 포토 레지스트 패턴을 형성할 수 있다. 상기 포토 레지TM트 패턴을 식각 마스크로 사용하여 상기 보호층에 대해 예를 들면, 건식 식각 공정을 수행하여 채널 보호층(160)을 수득할 수 있다.
도 5에 도시된 바와 같이, 채널 보호층(160)은 실질적으로 직사각형 형상의 단면을 갖도록 형성될 수 있다. 이와는 달리, 상기 건식 식각 공정의 반응 가스, 식각 시간 등과 같은 공정 조건을 조절함으로써 채널 보호층(160)은 경사진 측벽을 갖는 사다리꼴 형상의 단면을 갖도록 형성될 수도 있다.
도 2 및 도 6을 참조하면, 게이트 절연층(120) 상에 산화물 반도체 패턴(150) 및 채널 보호층(160)을 덮는 반응층(170)을 형성하고 반응층(170)과 접하는 산화물 반도체 패턴(150) 부분을 저저항 패턴(140)으로 변환시킨다(단계 S50).
반응층(170)은 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 마그네슘 산화물, 탄탈륨 산화물, 몰리브덴 산화물, 네오디뮴 산화물 등과 같은 금속 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 반응층(170)은 알루미늄 산화물을 사용하여 형성될 수 있다. 반응층(170)은 스퍼터링 공정, ALD 공정, PLD 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 반응층(170)은 후술하는 막밀도 값을 획득하기 위해 스퍼터링 공정을 통해 형성될 수 있다.
반응층(170)과 접하는 산화물 반도체 패턴(150) 부분은 저저항 패턴(140)으로 변환될 수 있다. 예시적인 실시예들에 따르면, 반응층(170)은 산화물 반도체 패턴(150) 보다 낮은 산소 함량 비율을 가질 수 있다. 이 때, 채널 보호층(160)에 의해 커버되지 않은 산화물 반도체 패턴(150) 부분이 반응층(170)과 접하면서, 산화물 반도체 패턴(150)에 포함된 산소 원자 혹은 산소 이온들이 반응층(170)으로 이동할 수 있다. 이에 따라, 반응층(170)과 접하는 산화물 반도체 패턴(150) 부분은 산소가 상대적으로 결핍된 저저항 패턴(140)으로 변환될 수 있다. 이에 따라, 저저항 패턴(140)은 산소 베이컨시를 포함할 수 있으며, 상기 산소 베이컨시가 캐리어로 작용하여 전기 전도성이 상대적으로 높아지고, 저항이 감소될 수 있다.
일 실시예에 있어서, 반응층(170)과 산화물 반도체 패턴(150) 사이의 반응을 촉진하기 위해 어닐링(annealing) 공정과 같은 열처리 공정 또는 레이저, 자외선 등을 이용한 노광 공정을 추가적으로 수행할 수도 있다.
도 1을 참조로 설명한 바와 같이, 반응층(170)은 약 10nm 내지 약 100nm의 두께를 갖도록 형성될 수 있다. 반응층(170)이 상기 범위의 두께를 갖는 경우 반응층(170)은 실질적으로 평탄한 상면을 가질 수 있다.
또한, 상술한 바와 같이 반응층(170)은 약 2.0 g/cm3 내지 약 3.7g/cm3 의 막밀도를 갖도록 형성될 수 있다. 일 실시예에 따르면, 반응층(170)의 막밀도는 산화물 반도체 패턴(150)와의 충분한 반응성 확보를 위해 약 2.0 g/cm3 내지 약 3.3g/cm3 의 값을 가질 수 있다. 반응층(170)의 막밀도를 3.7g/cm3 이하로 낮추기 위해서는, ALD 공정 또는 PLD 공정 보다는 스퍼터링 공정을 적용하는 것이 유리할 수 있다.
저저항 패턴(140)이 형성됨에 따라, 저저항 패턴들(140) 사이의 산화물 반도체 패턴(150) 부분은 채널부(130)로 정의될 수 있다. 예시적인 실시예들에 따르면, 저저항 패턴(140)은 채널부(130) 보다 낮은 산소 함량 비율을 가질 수 있다.
도 2 및 도 7을 참조하면, 반응층(170)을 관통하여 저저항 패턴들(140)과 접촉하는 소스 전극(180) 및 드레인 전극(190)을 형성한다(단계 S60).
예시적인 실시예들에 따르면, 반응층(170)을 사진 식각 공정 등을 통해 부분적으로 제거하여 산화물 반도체 패턴(150)의 양 단부의 저저항 패턴들(140)을 부분적으로 노출시키는 콘택홀들을 형성할 수 있다. 이어서, 상기 콘택홀들을 매립하는 제2 도전막을 반응층(170) 및 노출된 저저항 패턴들(140) 상에 형성하고, 상기 제2 도전막을 패터닝함으로써 소스 전극(180) 및 드레인 전극(190)을 수득할 수 있다.
상기 제2 도전막은 알루미늄, 구리, 몰리브덴, 티타늄 등의 금속 또는 이들의 합금을 사용하거나, ITO, IZO, AZO 등과 같은 투명 도전성 물질을 사용하여 형성될 수 있다. 상기 제2 도전막은 스퍼터링 공정, ALD 공정, PLD 공정 등을 수행하여 형성될 수 있다.
예시적인 실시예들에 따르면, 소스 전극(180) 및 드레인 전극(190)은 채널 보호층(160) 및/또는 게이트 전극(110)과 중첩되지 않도록 형성될 수 있다. 예를 들면, 소스 전극(180) 및 드레인 전극(190)은 횡방향으로 상기 채널 보호층(160) 및/또는 게이트 전극(110)으로부터 소정의 거리로 이격되도록 형성될 수 있다. 이에 따라, 소스 전극(180) 및 게이트 전극(110) 사이 및/또는 드레인 전극(190) 및 게이트 전극(110) 사이에서의 기생 커패시턴스 발생을 억제할 수 있다.
한편, 상기 박막 트랜지스터가 표시 장치에 적용되는 경우 소스 전극(180) 및 드레인 전극(190)은 상기 표시 장치의 데이터 라인(도시되지 않음)과 함께 패터닝될 수 있다. 이 경우, 소스 전극(180)은 상기 데이터 라인과 일체로 형성될 수 있다.
이후, 반응층(170) 상에 소스 전극(180) 및 드레인 전극(190)을 덮는 패시베이션 층(195)을 추가로 형성할 수 있다(단계 S70). 패시베이션 층(195)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 8은 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다. 도 1을 참조로 설명한 박막 트랜지스터와 실질적으로 중복되는 구성 및/또는 구조에 대해서는 상세한 설명을 생략한다. 또한, 도 1을 참조로 설명한 박막 트랜지스터의 구성과 실질적으로 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 8을 참조하면, 상기 박막 트랜지스터는 기판(100) 상에 구비된 게이트 전극(110) 및 기판(100) 상에 형성되어 게이트 전극(110)을 덮는 게이트 절연층(120)을 포함한다.
산화물 반도체 패턴(155)은 게이트 절연막(120) 상에 배치되며, 채널부(135), 저저항 패턴(145) 및 콘택부(147)를 포함한다. 채널부(135)는 산화물 반도체 패턴(155)의 중앙부에 형성되며, 게이트 전극(110)과 실질적으로 중첩될 수 있다. 콘택부(147)는 산화물 반도체 패턴(155)의 양 단부 혹은 외곽부에 형성될 수 있다. 저저항 패턴(145)은 채널부(135) 및 콘택부(147) 사이에 형성될 수 있다.
예시적인 실시예들에 따르면, 저저항 패턴(145)은 채널부(135) 및 콘택부(147) 보다 많은 산소 베이컨시를 포함할 수 있다. 또한, 저저항 패턴(145)은 채널부(135) 및 콘택부(147) 보다 낮은 산소 함량비를 가질 수 있다. 채널부(135)와 콘택부(147)는 실질적으로 동일한 재료 또는 조성을 가질 수 있다.
채널 보호층(165)은 게이트 절연층(120) 상에 배치되어 산화물 반도체 패턴(155)을 부분적으로 노출시킬 수 있다. 예시적인 실시예들에 따르면, 채널 보호층(165)은 중앙부(163a) 및 외곽부(163b)를 포함할 수 있다. 채널 보호층(165)의 중앙부(163a)는 채널부(135)를 커버하며, 게이트 전극(110)과 실질적으로 중첩될 수 있다. 채널 보호층(165)의 외곽부(163b)는 산화물 반도체 패턴(155)의 양 단부를 커버할 수 있다. 예시적인 실시예들에 따르면, 채널 보호층(165)의 외곽부(163b)는 콘택부(147)를 부분적으로 커버할 수 있다.
소스 전극(185) 및 드레인 전극(195)은 산화물 반도체 패턴(155)의 상기양 단부를 커버하는 채널 보호층(165)의 외곽부들(163b) 상에 형성되어, 산화물 반도체 패턴(155)의 콘택부들(147)과 접촉할 수 있다.
반응층(175)은 소스 전극(185), 드레인 전극(195) 및 채널 보호층(165)을 커버하며, 저저항 패턴(145)과 접촉할 수 있다. 예시적인 실시예들에 따르면, 반응층(175)은 산화물 반도체 패턴(155)으로부터 이동한 산소 원자 혹은 산소 이온들을 포함할 수 있다. 이에 따라, 반응층(175)과 접하는 산화물 반도체 패턴(155)은 산소가 상대적으로 결핍된 저저항 패턴(145)으로 변환될 수 있다.
상술한 바와 같이, 반응층(175)은 약 2.0 g/cm3 내지 약 3.7g/cm3 범위의 막밀도 값을 가질 수 있으며, 일 실시예에 있어서 약 2.0 g/cm3 내지 약 3.3g/cm3 의 막밀도 값을 가질 수 있다.
반응층(175)은 소스 전극(185), 드레인 전극(195), 채널 보호층(165), 산화물 반도체 패턴(155)을 커버하는 패시베이션 층 기능을 함께 수행할 수 있다.
도 9는 도 8에 도시된 따른 박막 트랜지스터를 제조하는 방법을 설명하기 위한 공정 순서도이다. 도 10 내지 도 13은 도 8에 도시된 박막 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다. 도 2 및 도 3 내지 도 7을 참조로 설명한 공정 및/또는 재료와 실질적으로 동일한 공정 및/또는 재료에 대해서는 상세한 설명을 생략한다.
도 9 및 도 10을 참조하면, 도 3 및 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 기판(100) 상에 게이트 전극(110) 및 게이트 전극(110)을 덮는 게이트 절연층(120)을 형성할 수 있다(단계 S110 및 S120). 이어서, 게이트 절연층(120) 상에 산화물 반도체 패턴(155)을 형성할 수 있다(단계 S130).
도 9 및 도 11을 참조하면, 게이트 절연층(120) 상에 산화물 반도체 패턴(155)을 부분적으로 커버하는 채널 보호층(165)을 형성한다(단계 S140).
예시적인 실시예들에 따르면, 게이트 절연층(120) 상에 산화물 반도체 패턴(155)을 덮는 보호층을 형성하고, 상기 보호층을 사진 식각 공정 등을 통해 패터닝 하여 채널 보호층(165)을 형성할 수 있다. 상기 사진 식각 공정시, 상기 보호층 상에 포토 레지스트막을 형성한다. 이후, 기판(100)의 이면 상에 산화물 반도체 패턴(155)의 양 단부 혹은 외곽부와 중첩되는 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴 및 게이트 전극(110)을 마스크로 사용하여 노광 공정을 수행한다. 이어서, 현상 공정을 통해 상기 포토 레지스트막의 노광된 부분을 제거함으로써 포토 레지스트 패턴을 수득할 수 있다. 상기 포토 레지시트 패턴을 식각 마스크로 사용하여 상기 보호층을 부분적으로 제거함으로써 채널 보호층(165)을 형성할 수 있다.
예시적인 실시예들에 따르면, 채널 보호층(165)은 게이트 전극(110)과 실질적으로 중첩되는 중앙부(163a) 및 산화물 반도체 패턴(155)의 양 단부를 커버하는 외곽부(163b)로 구분될 수 있다.
한편, 채널 보호층(165)에 의해 산화물 반도체 패턴이 부분적으로 노출되는 제1 개구부들(167a, 167b)이 형성될 수 있다.
도 9 및 도 12를 참조하면, 채널 보호층(165)의 외곽부(163b) 상에 산화물 반도체 패턴(155)과 접촉하는 소스 전극(185) 및 드레인 전극(195)을 형성한다(단계 S150).
예시적인 실시예들에 따르면, 소스 전극(185) 및 드레인 전극(195)은 각각 제1 개구부들(167a, 167b)을 부분적으로 채우도록 형성될 수 있다. 이에 따라, 소스 전극(185)과 채널 보호층(165)의 중앙부(163a) 사이 및 드레인 전극(195)과 채널 보호층(165)의 중앙부(163a) 사이에서 산화물 반도체 패턴(155)을 부분적으로 노출시키는 제2 개구부들(168a, 168b)이 형성될 수 있다.
예시적인 실시예들에 따르면, 채널 보호층(165) 및 산화물 반도체 패턴(155) 상에 도전막을 형성한 후, 상기 도전막 상에 채널 보호층(165)의 외곽부(163b)와 중첩되며, 제1 개구부들(167a, 167b) 저면의 산화물 반도체 패턴(155)의 일부까지 중첩되는 식각 마스크(도시되지 않음)를 형성한다. 상기 식각 마스크를 사용하여 상기 도전막을 부분적으로 제거함으로써 소스 전극(185) 및 드레인 전극(195)이 형성되며, 산화물 반도체 패턴(155)을 다시 부분적으로 노출시키는 제2 개구부들(168a, 168b)이 형성될 수 있다.
이 때, 채널 보호층(165)의 중앙부(163a)는 실질적으로 식각 저지층 역할을 수행함으로써 후속 공정에서 형성되는 채널부(135)를 보호하는 역할을 수행할 수 있다.
도 9 및 도 13을 참조하면, 소스 전극(185), 드레인 전극(195) 및 채널 보호층(165)을 커버하며 제2 개구부들(168a, 168b)을 채우는 반응층(175)을 형성한다(단계 S160). 이에 따라, 반응층(175)은 제2 개구부들(168a, 168b)에 의해 노출된 산화물 반도체 패턴(155)과 접촉할 수 있다.
상술한 바와 같이, 반응층(175)이 산화물 반도체 패턴(155)과 접촉하면서, 산화물 반도체 패턴(155) 에 포함된 산소 원자 혹은 산소 이온들이 반응층(175)으로 이동할 수 있다. 이에 따라, 반응층(175)과 접하는 산화물 반도체 패턴(155) 부분은 산소가 상대적으로 결핍된 저저항 패턴(145)으로 변환될 수 있다. 예시적인 실시예들에 있어서, 저저항 패턴(145)은 산소 베이컨시를 포함할 수 있으며, 상기 산소 베이컨시가 캐리어로 작용하여 전기 전도성이 상대적으로 높아지고, 저항이 감소될 수 있다.
일 실시예에 있어서, 반응층(175)과 산화물 반도체 패턴(155) 사이의 반응을 촉진하기 위해 열처리 공정 또는 노광 공정을 추가적으로 수행할 수도 있다.
저저항 패턴(145)이 형성됨에 따라, 산화물 반도체 패턴(155)의 게이트 전극(110)과 중첩되는 중앙부는 채널부(135)로 정의될 수 있다. 또한, 소스 전극(185) 및 드레인 전극(195)과 접촉하는 산화물 반도체 패턴(155)의 외곽부는 콘택부(147)로 정의될 수 있다.
예시적인 실시예들에 따르면, 콘택부(147)와 채널부(135) 사이에 저저항 패턴(145) 형성되므로, 채널부(135)를 통해 이동하는 전하 및/또는 이온들의 이동성이 향상될 수 있다.
또한, 반응층(175)은 소스 전극(185), 드레인 전극(195) 및 채널 보호층(165)을 모두 커버하도록 형성될 수 있다. 따라서, 반응층(175)이 실질적으로 패시베이션 층의 역할을 수행할 수 있으므로, 추가적인 상기 패시베이션층의 형성을 생략할 수 있다.
한편, 채널 보호층(165) 형성을 위한 패터닝 공정 이후 형성되는 제1 개구부(167a, 167b) 내부에 소스 전극(185) 및 드레인 전극(195)이 형성될 수 있다. 따라서, 소스 전극(185) 및 드레인 전극(195) 형성을 위한 추가적인 콘택홀 형성 을 생략할 수 있다.
도 14는 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도이다. 도 14는 게이트 전극이 산화물 반도체 패턴 상부에 배치되는 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 예시적으로 도시하고 있다.
한편, 도 14를 참조로 상기 박막 트랜지스터의 제조 방법도 함께 설명한다. 도 1 내지 7을 참조로 설명한 박막 트랜지스터의 구성, 구조, 재료 및/또는 공정과 실질적으로 동일하거나 유사한 구성, 구조, 재료 및/또는 공정에 대한 상세한 설명은 생략한다.
도 14를 참조하면, 상기 박막 트랜지스터는 기판(200) 상에 형성된 산화물 반도체 패턴(220) 및 산화물 반도체 패턴(220) 상에 순차적으로 적층된 게이트 절연층(230)과 게이트 전극(240)을 포함한다.
산화물 반도체 패턴(220)은 기판(200) 상에 산화물 반도체막을 증착한 후 이를 패터닝하여 형성될 수 있다. 일 실시예에 있어서, 기판(200) 상에 버퍼층(도시되지 않음)이 형성되고 상기 버퍼층 상에 산화물 반도체 패턴(220)이 형성될 수도 있다.
이후, 기판(200) 상에 실리콘 산화물과 같은 절연물질을 사용하여 산화물 반도체 패턴(220)을 덮는 절연막을 형성하고, 상기 절연막 상에 도전막을 형성한다. 상기 도전막을 사진 식각 공정 등을 통해 부분적으로 제거하여 게이트 전극(240)을 형성할 수 있다. 게이트 전극(240)을 식각 마스크로 사용하여 상기 절연막을 부분적으로 제거함으로써, 게이트 절연층(230)을 형성할 수 있다.
도 14에서는 게이트 전극(240), 게이트 절연층(230) 모두 직사각형 형상의 단면을 갖는 것으로 도시하였으나, 게이트 절연층(230) 및 게이트 전극(240) 중 적어도 어느 하나는 사다리꼴 형상의 단면을 갖도록 형성될 수도 있다.
기판(200) 및 산화물 반도체 패턴(220) 상에는 반응층(250)이 형성되어 게이트 전극(240) 및 게이트 절연층(230)을 커버할 수 있다. 반응층(250)은 알루미늄 산화물과 같은 낮은 밀도를 갖는 금속 산화물을 사용하여 형성될 수 있다.
반응층(250)이 산화물 반도체 패턴(220)과 접하면서 산화물 반도체 패턴(220)에 함유된 산소 원자 혹은 산소 이온들이 반응층(250) 내부로 이동할 수 있다. 이에 따라, 반응층(250)과 접하는 산화물 반도체 패턴(220) 부분이 저저항 패턴(215)으로 변환된다. 이에 따라, 저저항 패턴들(215) 사이에 위치하며 게이트 절연층(230) 및 게이트 전극(240)과 실질적으로 중첩되는 산화물 반도체 패턴(220) 부분은 채널부(210)로 정의될 수 있다.
소스 전극(260) 및 드레인 전극(270)은 반응층(250)을 관통하여 저저항 패턴(215)과 접촉할 수 있다. 예시적인 실시예들에 따르면, 반응층(250)을 부분적으로 식각하여, 저저항 패턴(215)을 부분적으로 노출시키는 개구부들을 형성한다. 이후, 반응층(250) 상에 상기 개구부들을 채우는 도전막을 형성하고, 상기 도전막을 패터닝하여 소스 전극(260) 및 드레인 전극(270)을 형성할 수 있다.
예시적인 실시예들에 따르면, 소스 전극(260) 및 드레인 전극(270)은 반응층(250) 상에서 게이트 전극(240)과 중첩되지 않도록 형성된다. 이에 따라, 소스 전극(260) 및/또는 드레인 전극(270)과 게이트 전극(240) 사이에서 발생할 수 있는 기생 커패시턴스를 억제할 수 있다.
반응층(250) 상에는 소스 전극(260) 및 드레인 전극(270)을 덮는 패시베이션층(280)을 추가적으로 형성할 수 있다.
산화물 반도체 패턴의 저항 특성 평가
이하에서는, 실험예를 통해 산화물 반도체 패턴의 저항 특성에 대해 설명한다.
실험예
기판 상에 ITZO를 사용하여 스퍼터링 공정을 통해 산화물 반도체막을 형성하고 이를 패터닝하여 산화물 반도체 패턴을 형성하였다. 알루미늄 산화물을 사용하여 상기 기판 상에 상기 산화물 반도체 패턴을 덮는 반응층을 형성함으로써, 상기 산화물 반도체 패턴을 저저항 패턴으로 변환시켰다. 이후, 상기 반응층을 제거하고 상기 저저항 패턴의 저항 값을 측정하였다.
상기 반응층의 막밀도를 변화시키면서 상기 저저항 패턴의 저항 값을 반복 측정하였다.
비교예
상술한 실험예에서 상기 반응층을 형성하기 전에 산화물 반도체 패턴의 저항 값을 측정하였다.
상기의 실험예 및 비교예에 따른 저항 값 측정 결과를 하기의 표에 표시하였다.
실험예 비교예
반응층 막밀도(g/cm3) 3.7 3.5 3.3 3.0 2.5 2.0 -
저항(Ωcm) 0.014 0.012 0.008 0.002 0.001 0.001 0.014
도 15는 상기의 실험예 및 비교예에 따른 저항 값 측정 결과를 나타낸 그래프이다.
상기의 표 및 도 15를 참조하면, 반응층의 막밀도가 3.7인 경우에는 비교에서의 산화물 반도체 패턴과 동일한 저항 값이 측정되었다. 따라서, 실질적으로 반응층에 의해 상기 산화물 반도체 패턴이 저저항 패턴으로 변환되지 않았음을 알 수 있으며, 막밀도가 3.7 보다 작을 때 실질적인 저항 감소 효과가 나타남을 확인할 수 있었다.
또한, 막밀도가 3.3 보다 작아지면서 저항이 현저하게 감소하였다. 따라서, 막밀도 3.3 이하의 반응층을 사용함으로써 상기 저저항 패턴을 효과적으로 수득할 수 있음을 확인할 수 있었다.
다만, 막밀도가 2.0 수준까지 떨어지면 실질적으로 저항 감소 효과는 크게 나타나지 않음을 확인할 수 있었다.
한편, 상기의 실험예에서 스퍼터링 공정 대신 ALD 공정 또는 PLD 공정을 통해 반응층을 형성한 후, 막밀도를 측정하였다. 이 경우, 상기 반응층의 막밀도는 4.0 g/cm3 이하로 떨어지지 않았다.
박막 트랜지스터를 포함하는 표시 장치 및 이의 제조 방법
도 16은 예시적인 실시예들에 따른 표시 장치를 설명하기 위한 단면도이다. 도 16은 상술한 박막 트랜지스터를 포함하는 유기 발광 표시(Organic Light Emitting Display: OLED) 장치를 예시적으로 도시하고 있다. 그러나, 예시적인 실시예들에 따른 박막 트랜지스터는 액정 표시 장치, 플렉서블 디스플레이 장치 등과 같은 다른 표시 장치에도 적용될 수 있다. 한편, 도 1을 참조로 설명한 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략한다.
도 16을 참조하면, 상기 표시 장치는 예시적인 실시예들에 따른 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결되는 유기 발광 구조물을 포함할 수 있다.
상기 박막 트랜지스터는 도 1을 참조로 설명한 바와 같이, 기판(100) 상에 형성된 게이트 전극(110), 게이트 절연층(120), 채널부(130)와 저저항 패턴(140)을 포함하는 산화물 반도체 패턴(150), 채널 보호층(160), 반응층(170), 소스 전극(180), 드레인 전극(190) 및 패시베이션 층(195)를 포함할 수 있다.
다른 예시적인 실시예들에 있어서, 상기 박막 트랜지스터는 도 8 및 도 14를 참조로 설명한 구조를 가질 수도 있다.
상술한 상기 박막 트랜지스터 상에는 유기 발광 구조물이 배치된다. 상기 유기 발광 구조물은 제1 전극(300), 화소 정의막(310), 유기 발광층(organic light emitting layer: EML)(320) 및 제2 전극(330)을 포함할 수 있다.
제1 전극(300)은 패시베이션층(195)을 관통하여 드레인 전극(190)과 전기적으로 연결될 수 있다. 제1 전극(300)은 인듐 주석 산화물(ITO), 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 아연 산화물, 주석 산화물 등과 같은 투명 도전성 물질을 포함하거나, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은, 네오디뮴 등의 금속 및/또는 이들의 합금을 포함할 수 있다. 제1 전극(300)은 상기 표시 장치의 화소 전극 및/또는 양극(anode)으로 제공될 수 있다.
화소 정의막(310)은 패시베이션층(195) 상에 형성되어 제1 전극(300)의 주변부를 커버할 수 있다. 화소 정의막(310)은 상기 표시 장치의 발광 영역을 정의할 수 있으며, 화소 정의막(310)에 의해 커버되지 않은 제1 전극(300)의 면적이 실질적으로 상기 발광 영역의 단면적에 해당될 수 있다. 화소 정의막(310)은 폴리이미드 수지, 아크릴 수지 등과 같은 감광성 물질을 포함할 수 있다. 이와는 달리, 화소 정의막(310)은 비감광성 유기 물질 또는 무기 물질을 포함할 수도 있다.
유기 발광층(320)은 화소 정의막(310) 및 화소 정의막(310)에 의해 노출된 제1 전극(300) 상에 구비된다. 예시적인 실시예들에 있어서, 유기 발광층(320)과 제1 전극(300) 사이에 정공 수송층(hole transport layer: HTL)(도시되지 않음)이 추가로 배치될 수 있다.
유기 발광층(320)은 적색(R)광, 녹색(G)광, 청색(B)광 등과 같은 서로 다른 색광들을 발생시키기 위한 발광 물질들을 포함할 수 있다. 또한, 유기 발광층(420)은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현하기 위한 복수의 발광 물질들이 적층되어 백색광을 발광하는 다층 구조를 가질 수도 있다.
상기 정공 수송층은 예를 들면, 4,4-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등의 정공 수송 물질을 포함할 수 있다.
도 16에서, 유기 발광층(320)은 화소 정의막(310) 및 제1 전극(300)의 표면들을 따라서 연속적으로 형성되는 것으로 도시되었으나, 유기 발광층(320)은 화소 정의막(310) 측벽에 의해 한정된 형태를 가질 수도 있다.
유기 발광층(320) 상에는 제2 전극(330)이 형성될 수 있다. 제2 전극(330)은 리튬(Li), 칼슘(Ca), 불화리튬/칼슘(LiF/Ca), 불화리튬/알루미늄(LiF/Al), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 크롬(Cr), 텅스텐(Mo), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속, 이들의 합금 등을 포함할 수 있다. 일 실시예에 있어서, 제2 전극(330)은 ITO, IZO, ZTO, 아연 산화물, 주석 산화물 등의 투명 도전 물질을 포함할 수도 있다. 제2 전극(330)은 상기 표시 장치의 음극(cathode)으로 기능할 수 있다.
제2 전극(330)은 하나의 화소마다 패터닝되어 배치될 수 있으며, 상기 표시 장치의 전면에 걸쳐 연속적인 형상을 가질 수도 있다.
일 실시예에 있어서, 제2 전극(330) 및 유기 발광층(320) 사이에 전자 수송층(electron transport layer: ETL)(도시되지 않음)이 추가로 배치될 수도 있다. 상기 전자 수송층은 예를 들면, 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP) 등의 전자 수송 물질을 포함할 수 있다.
도 17 내지 도 19는 예시적인 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하면, 도 2 내지 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여 예시적인 실시예들에 따른 박막 트랜지스터를 형성할 수 있다. 이에 따라, 기판(100) 상에 형성된 게이트 전극(110), 게이트 절연층(120), 채널부(130)와 저저항 패턴(140)을 포함하는 산화물 반도체 패턴(150), 채널 보호층(160), 반응층(170), 소스 전극(180), 드레인 전극(190) 및 패시베이션층(195)를 포함하는 박막 트랜지스터를 수득할 수 있다.
한편 상기 박막 트랜지스터는 도 9 내지 도 13 또는 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수도 있다.
도 18을 참조하면, 패시베이션층(195)을 관통하여 드레인 전극(190)과 전기적으로 연결되는 제1 전극(300)을 형성한다.
예시적인 실시예들에 따르면, 패시베이션층(195)을 부분적으로 식각하여 드레인 전극(190)의 상면 일부를 노출시키는 콘택 홀(198)을 형성하고, 상기 콘택 홀(198)을 채우는 도전막을 패시베이션층(195), 콘택 홀(198)의 측벽 및 저면 상에 형성한다. 이후, 상기 도전막을 패터닝 하여 제1 전극(300)을 형성할 수 있다.
상기 도전막은 ITO, ZTO, IZO, 아연 산화물, 주석 산화물 등과 같은 투명 도전성 물질을 사용하거나, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은, 네오디뮴 등의 금속 및/또는 이들의 합금을 사용하여 형성될 수 있다. 또한 상기 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 통해 수득될 수 있다.
도 19를 참조하면, 패시베이션층(195) 상에 제1 전극(300) 주변부를 커버하며, 표시 장치의 발광 영역을 정의하는 화소 정의막(310)을 형성하고, 화소 정의막(310) 및 제1 전극(300) 상에 유기 발광층(320) 및 제2 전극(330)을 순차적으로 형성한다.
화소 정의막(310)은 아크릴계 수지, 폴리이미드, BCB 등과 같은 감광성 물질층을 패시베이션층(195) 및 제1 전극(300) 상에 형성한 후, 상기 감광성 물질층을 선택적으로 노광 및 현상하여 형성될 수 있다. 이와는 달리. 비감광성 유기 물질층 혹은 무기 물질층을 패시베이션층(195) 및 제1 전극(300) 상에 형성한 후, 상기 비감광성 유기 물질층 혹은 상기 무기 물질층을 부분적으로 식각하여 화소 정의막(310)을 수득할 수도 있다.
유기 발광층(320)은 적색광, 녹색광, 청색광 등과 같은 서로 다른 색광들을 발생시키기 위한 유기 발광 물질들을 사용하여 형성할 수 있다. 또한, 유기 발광층(320)은 상기 유기 발광 물질들을 혼합하여 백색광을 발광하도록 형성될 수 있다. 유기 발광층(320)은 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정, 도너 기판을 활용한 전사 공정 등을 이용하여 형성될 수 있다.
유기 발광층(320)은 도 19에 도시된 바와 같이 화소 정의막(310) 및 제1 전극(300) 표면을 따라 연속적으로 형성될 수 있다. 이와는 달리, 유기 발광층(320)은 화소 정의막 측벽(310)에 의해 한정되도록 패터닝될 수도 있다.
예시적인 실시예들에 있어서, 유기 발광층(320)과 제1 전극(300) 사이에 상술한 정공 수송 물질을 사용하여 정공 수송층을 추가로 형성할 수 있다. 또한 유기 발광층(320) 상에는 상술한 전자 수송 물질을 사용하여 전자 수송층을 추가로 형성할 수 있다. 상기 정공 수송층 및 상기 전자 수송층은 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정, 도너 기판을 활용한 전사 공정 등을 통해 형성될 수 있다.
제2 전극(330)은 리튬, 칼슘, 불화리튬/칼슘, 불화리튬/알루미늄, 알루미늄, 마그네슘, 은, 크롬, 텅스텐, 몰리브덴, 티타늄 등과 같은 금속, 이들의 합금 등을 사용하여 형성될 수 있으며, ITO, IZO, ZTO, 아연 산화물, 주석 산화물 등의 투명 도전 물질을 사용하여 형성될 수도 있다. 제2 전극(330)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 수행하여 수득될 수 있다.
제2 전극(330)은 하나의 화소마다 패터닝되어 배치될 수 있다. 이와는 달리, 제2 전극(330)은 표시 장치 전면에 걸쳐 연속적인 형상을 갖도록 형성될 수도 있다.
상술한 바에 있어서, 본 발명의 예시적인 실시예들을 설명하였지만, 본 발명은 이에 한정되지 않으며 해당 기술 분야에서 통상의 지식을 가진 자라면 다음에 기재하는 특허 청구 범위의 개념과 범위를 벗어나지 않는 범위 내에서 다양한 변경 및 변형이 가능함을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 박막 트랜지스터에 있어서, 산화물 반도체 패턴이 저저항 패턴을 포함함으로써 전극들 사이에서 발생하는 기생 커패시턴스를 차단하고 상기 박막 트랜지스터의 전기적 특성, 동작 특성 등을 향상시킬 수 있다.
상기 박막트랜지스터는 유기 발광 표시 장치, 액정 표시 장치, 투명 플렉서블 디스플레이 장치 등의 표시 장치에 적용되어 상기 표시 장치의 영상 품질과 전기적 성능을 향상시킬 수 있다.
100, 200: 기판 110, 240: 게이트 전극
120, 230: 게이트 절연층 130, 135, 210: 채널부
140, 145, 215: 저저항 패턴 147: 콘택부
150, 155, 220: 산화물 반도체 패턴
160, 165: 채널 보호층 163a: 중앙부
163b: 외곽부 167a, 167b: 제1 개구부
168a, 168b: 제2 개구부 170, 175, 250: 반응층
180, 185. 260: 소스 전극 190, 195, 270: 드레인 전극
195, 280: 패시베이션층 198: 콘택 홀
300: 제1 전극 310: 화소 정의막
320: 유기 발광층 330: 제2 전극

Claims (20)

  1. 기판 상에 배치된 게이트 전극;
    상기 기판 상에 배치되어 상기 게이트 전극을 덮는 게이트 절연층;
    상기 게이트 절연층 상에 배치되며, 상기 게이트 전극과 중첩되는 채널부 및 상기 채널부의 측부에 형성되며 산소 베이컨시를 함유하는 저저항 패턴을 포함하는 산화물 반도체 패턴;
    상기 산화물 반도체 패턴 상에 배치되며, 상기 게이트 전극과 중첩되는 채널 보호층;
    상기 산화물 반도체 패턴 및 상기 채널 보호층을 커버하며 금속 산화물을 포함하고, 상기 산화물 반도체 패턴 및 상기 채널 보호층과 접촉하며, 상기 저저항 패턴보다 낮은 산소 함량비를 갖는 반응층; 및
    상기 산화물 반도체 패턴과 접촉하는 소스 전극 및 드레인 전극을 포함하고,
    상기 반응층은 상기 산화물 반도체 패턴으로부터 이동한 산소 원자 혹은 산소 이온을 포함하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 반응층은 알루미늄 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 삭제
  4. 제1항에 있어서, 상기 저저항 패턴은 상기 반응층과 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 반응층은 2.0 g/cm3 내지 3.7g/cm3의 막밀도를 갖는 것을 특징으로 하는 박막 트랜지스터.
  6. 제5항에 있어서, 상기 반응층은 2.0 g/cm3 내지 3.3g/cm3 의 막밀도를 갖는 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서, 상기 반응층은 10nm 내지 100nm의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터.
  8. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 반응층을 관통하여 상기 저저항 패턴과 직접 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  9. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 중첩되지 않는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항에 있어서, 상기 산화물 반도체 패턴은 상기 소스 전극 및 상기 드레인 전극과 접촉하는 콘택부를 더 포함하며,
    상기 저저항 패턴은 상기 콘택부 및 상기 채널부 사이에 형성된 것을 특징으로 하는 박막 트랜지스터.
  11. 제10항에 있어서, 상기 채널 보호층은 상기 게이트 전극과 중첩되는 중앙부 및 상기 콘택부를 부분적으로 커버하는 외곽부를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  12. 제11항에 있어서, 상기 반응층은 상기 채널 보호층, 상기 소스 전극 및 상기 드레인 전극을 커버하며 상기 저저항 패턴과 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  13. 기판 상에 게이트 전극을 형성하는 단계;
    상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴 상에 상기 게이트 전극과 중첩되는 채널 보호층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 산화물 반도체 패턴 및 상기 채널 보호층을 덮으며, 금속 산화물을 포함하는 반응층을 형성하는 단계;
    상기 반응층과 접촉하는 상기 산화물 반도체 패턴 부분을 산소 베이컨시를 포함하는 저저항 패턴으로 변환시키는 단계; 및
    상기 산화물 반도체 패턴과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 반응층은 상기 산화물 반도체 패턴으로부터 이동한 산소 원자 혹은 산소 이온을 포함하고, 상기 산화물 반도체 패턴 및 상기 채널 보호층과 접촉하며, 상기 저저항 패턴보다 낮은 산소 함량비를 갖는 박막 트랜지스터의 제조 방법.
  14. 제13항에 있어서, 상기 반응층은 스퍼터링 공정을 통해 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 제14항에 있어서, 상기 반응층은 2.0 g/cm3 내지 3.7g/cm3 의 막밀도를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  16. 제13항에 있어서, 상기 반응층을 형성하는 단계 이후에 열처리 공정 또는 노광 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  17. 제13항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는,
    상기 반응층을 식각하여 상기 저저항 패턴을 노출시키는 콘택홀을 형성하는 단계;
    상기 반응층 상에 상기 콘택홀을 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 상기 게이트 전극과 중첩되지 않도록 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제13항에 있어서, 상기 채널 보호층은 상기 게이트 전극과 중첩되는 중앙부 및 상기 산화물 반도체 패턴의 단부를 부분적으로 커버하는 외곽부를 포함하며,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는,
    상기 채널 보호층 및 상기 산화물 반도체 패턴 상에 도전막을 형성하는 단계; 및
    상기 도전막을 식각하여 상기 채널 보호층의 상기 외곽부 상에 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제18항에 있어서, 상기 채널 보호층의 상기 중앙부 및 상기 소스 전극 사이와 상기 중앙부 및 상기 드레인 전극 사이에 상기 산화물 반도체 패턴을 노출시키는 개구부가 형성되며,
    상기 반응층은 상기 개구부를 채우도록 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 기판 상에 배치된 게이트 전극;
    상기 기판 상에 배치되어 상기 게이트 전극을 덮는 게이트 절연층;
    상기 게이트 절연층 상에 배치되며, 상기 게이트 전극과 중첩되는 채널부 및 상기 채널부의 측부에 형성되며 산소 베이컨시를 함유하는 저저항 패턴을 포함하는 산화물 반도체 패턴;
    상기 산화물 반도체 패턴 상에 배치되며, 상기 게이트 전극과 중첩되는 채널 보호층;
    상기 산화물 반도체 패턴 및 상기 채널 보호층을 커버하며 금속 산화물을 포함하고, 상기 산화물 반도체 패턴 및 상기 채널 보호층과 접촉하며, 상기 저저항 패턴보다 낮은 산소 함량비를 갖는 반응층;
    상기 산화물 반도체 패턴과 접촉하는 소스 전극 및 드레인 전극;
    상기 드레인 전극과 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 유기 발광층; 및
    상기 유기 발광층 상에 배치되는 제2 전극을 포함하고,
    상기 반응층은 상기 산화물 반도체 패턴으로부터 이동한 산소 원자 혹은 산소 이온을 포함하는 표시 장치.
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