JP2009211009A - 液晶表示装置 - Google Patents

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Abstract

【課題】液晶表示装置に使用されるボトムゲート型のｐｏｌｙ−ＳｉＴＦＴにおいて、ＯＮ電流を増加する。
【解決手段】ｐｏｌｙ−Ｓｉ層１０７の上にはチャネルストッパ層１５０が形成されてＴＦＴの特性を安定化させる。チャネルストッパ層１５０はウェットエッチングで加工され、ｐｏｌｙ−Ｓｉ層１０７はドライエッチングで加工する。チャネルストッパ層１５０にサイドエッチを形成することによって、ｐｏｌｙ−Ｓｉ層１０７の周辺部をチャネルストッパ層１５０から露出させ、この領域をｎ＋Ｓｉ層とのコンタクトに用いる。この構成によって、ＴＦＴのＯＮ抵抗を減少させ、ＯＮ電流を増加することが出来る。
【選択図】図１

Description

本発明は表示装置に係り、特に、表示領域にＴＦＴをスイッチングに用いた画素有し、表示領域の周辺にｐｏｌｙ−Ｓｉを用いたＴＦＴによる駆動回路を形成した、液晶表示装置に関する。
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等がマトリクス状に形成されたＴＦＴ基板に画素電極と対応する場所にカラーフィルタ等が形成されたカラーフィルタ基板が対向し、ＴＦＴ基板とカラーフィルタ基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
ＴＦＴ基板には、縦方向に延在し、横方向に配列したデータ線と、横方向に延在して縦方向に配列した走査線とが存在し、データ線と走査線とで囲まれた領域に画素が形成される。画素は主として画素電極とスイッチング素子である薄膜トランジスタ（ＴＦＴ）が構成される。このようにマトリクス状に形成された多くの画素によって表示領域が形成される。
表示領域の外側には走査線を駆動する走査線駆動回路、データ線を駆動するデータ線駆動回路が設置される。従来は走査線駆動回路、データ線駆動回路はＩＣドライバが外付けされていた。このＩＣドライバはテープキャリア等によってＴＦＴ基板に接続される場合もあるし、ＩＣドライバが直接ＴＦＴ基板にチップオンされる場合もある。
一方、表示領域を確保したまま、表示装置全体を小さくしたいという要求等から、表示領域周辺にＴＦＴによって駆動回路を形成する技術が開発されている。このような表示装置では、表示領域に形成されるＴＦＴはａ−Ｓｉをチャンネル部に使用し、駆動回路部に形成されるＴＦＴはｐｏｌｙ−Ｓｉをチャンネル部に使用する。すなわち、表示領域ではリーク電流が小さいａ−Ｓｉを使用し、駆動回路部では電子の移動度が大きいｐｏｌｙ−Ｓｉを使用している。
一般にはａ−Ｓｉを用いたＴＦＴではボトムゲートの構造が用いられ、ｐｏｌｙ−Ｓｉを用いたＴＦＴではトップゲートの構造が用いられている。したがって、1枚の基板に構造の異なるＴＦＴを形成することになって、製造プロセスが複雑になる。
「特許文献１」には、プロセスが複雑になるのを防止するために、ｐｏｌｙ−Ｓｉを用いたＴＦＴにおいてもボトムゲート型を用いる構成が記載されている。この構成はゲート電極の上に形成されたゲート絶縁膜の上に、先ず、チャンネルとなるｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉ層を形成する。ａ−Ｓｉの上にはｎ＋層のコンタクト層が形成され、その上にソース／ドレイン電極（ＳＤ電極）が形成される。ｐｏｌｙ−Ｓｉをチャンネルに用いたＴＦＴをこのような構成とすることによって、ａ−Ｓｉをチャンネルに用いたＴＦＴとで共通のプロセスが多くなり、プロセスが単純化する。
特開平５−５５５７０号公報
「特許文献１」に記載の技術では、ゲート電極１０３上に形成されたゲート絶縁層の上にｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉを形成し、その上にｎ＋層を形成してコンタクトを取っている。この構成はトランジスタがＯＮしている時はＯＮ電流は移動度の大きいｐｏｌｙ−Ｓｉ層を流れる。しかし、トランジスタをＯＦＦする時はリーク電流の問題が生ずる。
図１５は「特許文献１」記載されたと同様なｐｏｌｙ−Ｓｉのチャネルを有するＴＦＴの構成である。図１５（ａ）は平面図、図１５（ｂ）は図１５（ａ）のＡ−Ａ断面図である。図１５（ａ）において、ゲート電極１０３の上にはゲート絶縁膜１０４を挟んでｐｏｌｙ−Ｓｉ層１０７、続いてａ−Ｓｉ層１０８が積層されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９を介してＳＤ電極１１３が形成されている。
図１５（ｂ）は図１５（ａ）の詳細断面図である。図１５（ｂ）において、下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４の上にはｐｏｌｙ−Ｓｉ層１０７が形成され、その上にはａ−Ｓｉ層１０８が形成されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が形成されている。ａ−Ｓｉ層１０８とｎ＋Ｓｉ層１０９とは同じマスクを用いてフォトリソグラフィがおこなわれるので、平面は同じ形状となっている。ｎ＋Ｓｉ層１０９の上にはＳＤ電極１１３が形成されている、ＳＤ電極１１３はＭｏからなるバリアメタル層１１０、Ａｌ層１１１、Ｍｏからなるキャップメタル１１２層で形成されている。
図１５のような構成において、ゲート電極１０３にプラス電圧を印加してＴＦＴにＯＮ電流を流す場合はＴＦＴとして動作させることができる。ところが、ゲート電極１０３にゼロ電圧あるいはマイナス電圧を印加して、ＴＦＴをＯＦＦしようとする場合に、ＴＦＴがＯＦＦしないという現象が観測された。これではＴＦＴのスイッチング素子としての役割を持たない。これは次のような原因によるものと考えられる。
図１５（ｂ）において、ゲート電極１０３にマイナス電圧を印加するとｐｏｌｙ−Ｓｉ層１０７に正孔が誘起される。ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３のバリアメタル１１０との間には電位障壁はない。このため、正孔による電流はそのままＳＤ電極１１３に流れこむことになり、したがって、ＴＦＴがＯＦＦしないことになる。
図１６はこのような問題を対策したＴＦＴの断面図である。図１６において、ゲート電極１０３の上にはゲート絶縁膜１０４をはさんでｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８が形成されている。ａ−Ｓｉ層１０８はチャネルエッチング部１１４が形成されて膜厚が小さくなっている。チャネルエッチング部１１４およびＴＦＴ全体を覆ってＳｉＮによるパッシベーション膜１１６が形成されている。図１７の特徴は、ｎ＋Ｓｉ層１０９がａ−Ｓｉ層１０８の上のみでなく、ａ−Ｓｉ層１０８およびｐｏｌｙ−Ｓｉ層１０７の側部までも覆っていることである。このような構成とすることによって、ａ−Ｓｉ層１０８およびｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３の間にｎ＋Ｓｉ層１０９を形成することによって空乏層を形成し、ホールが通過することを防止している。これによってＯＦＦ電流の増加を防止することが出来る。
しかしながら、図１６に示すような構造においては、ＯＦＦ電流の増加を防止することは出来るが、ＯＮ電流を十分に取れないという問題がある。すなわち、ＯＮ電流は移動度の大きいｐｏｌｙ−Ｓｉ層を流れる。ところが、ｐｏｌｙ−Ｓｉ層とＳＤ電極とはｐｏｌｙ−Ｓｉ層のサイドでのみ接触している。ｐｏｌｙ−Ｓｉ層の厚さは約５０ｎｍと薄い。したがって、ＳＤ電極とｐｏｌｙ−Ｓｉ層との接触抵抗が大きくなってＯＮ電流が十分にとれないという現象が生ずる。
ＯＮ電流を大きくするためには、ｐｏｌｙ−Ｓｉ層とＳＤ電極の接触面積を増やす必要がある。このためには、図１７等に示すａ−Ｓｉ層を除去すれば良い。そうすると、ｐｏｌｙ−Ｓｉ層とＳＤ電極の接触面積を増加することが出来る。しかし、ａ−Ｓｉ層を除去すると、図１６に示すチャネルエッチング層１１４を取れなくなる。すなわち、ｐｏｌｙ−Ｓｉ層の厚さは５０ｎｍであり、この厚さの範囲でチャネルエッチング層を形成することは非常に困難である。
チャネルエッチング層１１４を形成せずに、ＴＦＴの動作を安定させるためには、後で述べるチャネルストッパを形成すれば良い。しかし、チャネルストッパを形成し、かつ、ｐｏｌｙ−Ｓｉ層とＳＤ電極との面接触を形成することは、フォトリソグラフィ工程が増加するので製造コストの増加になる。
本発明の課題は、ボトムゲート型のｐｏｌｙ−ＳｉＴＦＴにおいて、製造コストの増加を抑制しつつ、十分なＯＮ電流を確保できる構成を実現することである。
本発明は上記課題を克服するものであり、ボトムゲート型で半導体層にｐｏｌｙ−Ｓｉ層を用いるＴＦＴにおいて、ｐｏｌｙ−Ｓｉ層上にチャネルストッパストッパを形成し、チャネルストッパの端部よりもｐｏｌｙ−Ｓｉ層の端部を外側に形成することによって、ｎ＋Ｓｉ層およびソース／ドレイン電極との接触面積を増加させる。この構成を実現するために、チャネルストッパ層をウェットエッチングによって加工し、ｐｏｌｙ−Ｓｉ層をドライエッチングで加工する。チャネルストッパをウェットエッチングを用いてサイドエッチングすることによって、１回のフォトリソグラフィプロセスによって、上記構成を実現する。具他的な手段は次のとおりである。
（１）画素電極とＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺にＴＦＴを含む駆動回路が形成された表示装置であって、前記ＴＦＴは、ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の上にはチャネルストッパ層が形成され、前記チャネルストッパ層および前記ｐｏｌｙ−Ｓｉ層の一部を覆って、ｎ＋Ｓｉ層およびソース／ドレイン電極が形成された構成であり、前記チャネルストッパ層はウェットエッチングで加工され、前記ｐｏｌｙ−Ｓｉ層はドライエッチングによって加工され、前記ドライエッチングによって加工された前記ｐｏｌｙ−Ｓｉ層の端部は、前記ウェットエッチングによって加工されたチャネルストッパの端部よりも外側に存在していることを特徴とする液晶表示装置。
（２）前記ｎ＋Ｓｉ層はドライエッチングで加工されていることを特徴とする（１）に記載の液晶表示装置。
（３）画素電極とＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺にＴＦＴを含む駆動回路が形成された表示装置であって、前記ＴＦＴは、ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の主面の上には周辺部を除いてチャネルストッパ層が形成され、前記ｐｏｌｙ−Ｓｉ層の主面の周辺部には、ｎ＋Ｓｉ層が接触し、前記ｎ＋Ｓｉ層を覆ってソース／ドレイン電極が形成されていることを特徴とする液晶表示装置。
（４）前記ｎ＋Ｓｉ層および前記ソース／ドレイン電極は前記チャネルストッパの一部を覆っていることを特徴とする（３）に記載の液晶表示装置。
（５）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記駆動回路用ＴＦＴおよび前記画素用ＴＦＴは、ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上にはチャネルストッパ層が形成され、前記チャネルストッパ層および前記半導体層の一部を覆って、ｎ＋Ｓｉ層およびソース／ドレイン電極が形成された構成であり、前記チャネルストッパ層はウェットエッチングで加工され、前記半導体層はドライエッチングによって加工され、前記ドライエッチングによって加工された前記半導体層の端部は、前記ウェットエッチングによって加工されたチャネルストッパの端部よりも外側に存在しており、前記駆動回路用ＴＦＴの半導体層はｐｏｌｙ−Ｓｉで形成され、前記画素用ＴＦＴの半導体層はａ−Ｓｉで形成されていることを特徴とする液晶表示装置。
（６）前記ｎ＋Ｓｉ層はドライエッチングで加工されていることと特徴とする（５）に記載の液晶表示装置。
（７）前記ａ−Ｓｉの膜厚は７０ｎｍ以下であることを特徴とする（５）に記載の液晶表示装置。
（８）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記駆動回路用ＴＦＴおよび前記画素用ＴＦＴは、ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の主面の上には周辺部を除いてチャネルストッパ層が形成され、前記半導体層の主面の周辺部には、ｎ＋Ｓｉ層が接触し、前記ｎ＋Ｓｉ層を覆ってソース／ドレイン電極が形成された構成であり、前記駆動回路用ＴＦＴの半導体層はｐｏｌｙ−Ｓｉで形成され、前記画素用ＴＦＴの半導体層はａ−Ｓｉで形成されていることを特徴とする液晶表示装置。
（９）前記ａ−Ｓｉの膜厚は７０ｎｍ以下であることを特徴とする（８）に記載の液晶表示装置。
（１０）前記ｎ＋Ｓｉ層および前記ソース／ドレイン電極は前記チャネルストッパの一部を覆っていることを特徴とする（８）に記載の液晶表示装置。
本発明の構成によれば、ボトムゲート型のｐｏｌｙ−ＳｉＴＦＴを、ＯＮ電流特性を維持ししつつ実現することが出来る。したがって、表示領域の周辺にＴＦＴを用いた駆動回路を合理的に形成することが出来る。
また、本発明によれば、同一プロセスによって、表示領域にはａ−ＳｉＴＦＴを形成し、駆動回路領域にはｐｏｌｙ−ＳｉＴＦＴを形成することが出来るので、基板に駆動回路を組み込んだ液晶表示装置を製造コストの上昇をおさえつつ、実現することが出来る。
さらに、本発明によれば、１回のフォトリソグラフィプロセスによって、チャネルストッパとｐｏｌｙ−Ｓｉ層あるいはａ−Ｓｉ層の加工を行うので、チャネルストッパを有するＴＦＴの製造コストを低減することが出来る。
実施例にしたがって、本発明の詳細な内容を開示する。
本実施例の液晶表示装置では、縦方向に延在し、横方向に配列した映像信号線と横方向に延在して縦方向に配列した走査信号線とで囲まれた領域に画素が形成され、各画素には画素電極とスイッチングのためのＴＦＴとが配置されている。表示領域には画素電極およびＴＦＴを含む画素がマトリクス状に配列されている。表示領域の周辺には、各画素への映像信号の供給を制御する駆動回路が設置されている。本実施例では、画素部に使用されるＴＦＴも駆動回路に使用されるＴＦＴもボトムゲート型のｐｏｌｙ−ＳｉＴＦＴを使用する。ここで、ｐｏｌｙ−ＳｉＴＦＴとは半導体としてｐｏｌｙ−Ｓｉが使用されているという意味である。
図１は本発明の構成を示す断面模式図である。図１において、左側のＴＦＴは駆動回路部に使用されるＴＦＴである。右側のＴＦＴは画素部に使用されるＴＦＴである。いずれのＴＦＴもｐｏｌｙ−Ｓｉを使用したボトムゲート型ＴＦＴである。
画素部のＴＦＴのさらに右側には端子部が形成されている。図１においては、対比し易くするために駆動部ＴＦＴ、画素部ＴＦＴ、端子部が隣りあって記載されているが、実際の表示装置では各素子は離れた場所に形成されている。
図１において、ＴＦＴ基板１０１上には下地膜１０２が形成される。本実施例では下地膜１０２はＳｉＮ膜１層であるが、ＳｉＮおよびＳｉＯ２の２層膜で形成される場合もある。下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４の上にｐｏｌｙ−Ｓｉ層１０７が形成される。このｐｏｌｙ−Ｓｉ層１０７がＴＦＴのチャネル部になる。ｐｏｌｙ−Ｓｉ層１０７の膜厚は５０ｎｍ程度である。
ｐｏｌｙ−Ｓｉ層１０７のチャネル部を覆ってチャネルストッパ１５０が形成されている。チャネルストッパ１５０によってＴＦＴのチャネル部を保護し、ＴＦＴの特性を安定化している。チャネルストッパ１５０およびｐｏｌｙ−Ｓｉ層１０７を覆ってｎ＋Ｓｉ層１０９が形成されている。このｎ＋Ｓｉ層１０９によって、ＯＦＦ電流を低減することが出来る。
ｎ＋Ｓｉ層１０９を覆ってソース／ドレイン電極（ＳＤ電極）１１３が形成されている。ＳＤ電極１１３はＭｏによるバリアメタル１１０、Ａｌ層１１１、Ｍｏによるキャップメタル層１１２から構成されている。図１に示すように、本実施例においては、ｎ＋Ｓｉ層１０９とｐｏｌｙ−Ｓｉ層１０７とは、面接触となっており、接触抵抗を小さくしてＯＮ電流を増加させることが出来る。ＴＦＴ全体をＳｉＮによるパッシベーション膜１１６によって保護する。パッシベーション膜１１６の上には有機膜１１７による平坦化膜が形成され、画素電極１１９が形成される部分を平坦化する。
図１において、駆動回路部用のＴＦＴの右側には画素部に使用されるＴＦＴが記載されている。本実施例においては、画素部のＴＦＴもｐｏｌｙ−Ｓｉで形成されている。したがって、本実施例では、画素部のＴＦＴも駆動回路部のＴＦＴと同じ構成である。画素部のＴＦＴのＳＤ電極１１３は画素電極１１９と導通しており、データ信号を画素部に供給する。すなわち、画素部ＴＦＴを覆うパッシベーション膜１１６および有機膜１１７による平坦化膜にスルーホール１１５を形成し、このスルーホール１１５を通して画素電極１１９とＳＤ電極１１３が導通する。画素電極１１９は透明導電膜であるＩＴＯによって形成される。
図１において、画素部用ＴＦＴのさらに右側には端子部が記載されている。図１における端子部配線はＳＤ電極１１３と同層で形成される。すなわち、ＳＤ電極１１３と同じ材料でＳＤ電極１１３と同時に形成される。端子部周辺はパッシベーション膜１１６、および平坦化膜である有機膜１１７によって保護されている。端子部においては、外部の回路と接続するためにパッシベーション膜１１６および有機膜１１７は端子部コンタクトホール１１８においては除去されている。
端子部配線は金属で形成されているので、外部環境によって腐蝕しやすい。端子部配線の腐蝕を防止するために、金属酸化物導電膜１３０によって端子部を覆う。金属酸化物導電膜１３０は具体的にはＩＴＯが使用され、この端子部のＩＴＯは画素電極１１９のＩＴＯと同時に形成される。
図２乃至図８は図１に示すＴＦＴおよび端子部を形成するプロセスを示す。図２（ａ）において、ＴＦＴ基板１０１上に下地膜１０２であるＳｉＮをプラズマＣＶＤ法によって成膜する。その後、ゲート電極１０３を形成するための配線層をスパッタリングによって成膜し、フォトリソ工程によって加工する。ゲート電極１０３はこの後のレーザアニール工程を考慮して高融点材料（Ｍｏ系）で形成されている。
図２（ｂ）において、ゲート絶縁膜１０４となるＳｉＯ２膜をプラズマＣＶＤ法によって成膜し、続いてａ−Ｓｉ膜をプラズマＣＶＤ法によって成膜する。このａ−Ｓｉ膜はレーザアニールによってｐｏｌｙ−Ｓｉ膜に変換される。ａ−Ｓｉ膜をレーザアニールするために、脱水素処理（４５０℃以上のアニール処理）を行い、ａ−Ｓｉ膜中の水素を脱離させる。図２（ｃ）において、連続発振する固体レーザによるレーザビーム１０６によってａ−Ｓｉをｐｏｌｙ−Ｓｉ化する。
図３（ａ）に示すように、レーザを照射した後はａ−Ｓｉ層１０８がｐｏｌｙ−Ｓｉ層１０７となる。このように形成されたｐｏｌｙ−Ｓｉ層１０７の上に、図３（ｂ）に示すように、チャネルストッパ層１５０をＳｉＯ系の膜によって成膜する。その後、チャネルストッパ層１５０およびｐｏｌｙ−Ｓｉ層１０７を加工するためのフォトリソグラフィプロセスを行う。図３（ｃ）はフォトリソグラフィによってフォトレジスト１４０がチャネルストッパ層１５０上に形成された状態を示す。図４（ａ）はフォトレジスト１４０はチャネルストッパ層１５０の上に形成されていることを示す平面図である。
この状態で、フッ酸系の薬液でウェットエッチングを行い、チャネルストッパ層１５０を加工する。オーバーエッチすることで、サイドエッチング１５５を生じさせ、チャネルストッパ１５０をレジストパターンよりもシュリンクさせる。この状態を図５（ｂ）に示す。チャネルストッパ層１５０の下はｐｏｌｙ−Ｓｉ層１０７であるので、ｐｏｌｙ−Ｓｉ層１０７はエッチングされない。図４（ｂ）に示す平面図において、フォトレジスト１４０で覆われた部分以外はｐｏｌｙ−Ｓｉ層１０７が現れている。
図５（ａ）の状態でｐｏｌｙ−Ｓｉ層１０７をドライエッチングする。ドライエッチングは、図５（ｂ）の矢印１５６で示すように、サイドエッチングは無いために、ｐｏｌｙ−Ｓｉ層１０７はレジストパターンと同じ形状にドライエッチングされる。図４（ｃ）は図５（ｂ）の平面図に対応するものであり、フォトレジスト１４０部分以外はｐｏｌｙ−Ｓｉ層１０７が除去されてゲート絶縁膜が現れている。
その後、フォトレジスト１４０を除去する。フォトレジスト１４０を除去した状態が図５（ｃ）である。図５（ｂ）の平面図に対応する図が図６（ａ）である。図５（ｃ）および図６（ａ）に示すように、ｐｏｌｙ−Ｓｉ層１０７の周辺には、チャネルストッパ層１５０で覆われていない領域が存在する。この周辺部分が後に形成されるＳＤ電極１１３あるいはｎ＋Ｓｉ層１０９との接触部となり、ＯＮ抵抗を現象させ、ＯＮ電流を大きくすることが出来る。
その後、端子部のゲート絶縁膜を除去して、端子部コンタクトホール１１８を形成し、端子部に延在しているゲート配線を露出させる。その後、Ｐをドープしたｎ＋Ｓｉ層１０９を、プラズマＣＶＤによって成膜する。続いて、ＳＤ電極１１３をスパッタリングによって成膜する。ＳＤ電極層１１３はデータ信号線と同層で同時に形成される。図７（ｂ）に示すように、ＳＤ電極層１１３はバリアメタル層１１０、Ａｌ層１１１、キャップメタル層１１２層の３層から成っている。バリアメタル層１１０およびキャップメタル層１１２層はＭｏによって形成されている。ＳＤ電極１１３の電気的な導通は主としてＡｌが担うが、ＭｏはＡｌのヒロック防止、および、ＡｌがＩＴＯと接触した場合に、Ａｌが酸化されることによる接触不良の防止のために用いられる。
次に図７（ｃ）に示すように、フォトリソ工程およびエッチング工程によってＳＤ電極１１３およびｎ＋Ｓｉ層１０９を加工する。まず、ウェットエッチによって、バリアメタル層１１０、Ａｌ層１１１、および、キャップメタル層１１２層の３層を加工する。その後、ＳＤ配線層をマスクとしてｎ＋Ｓｉ層１０９およびｐｏｌｙ−Ｓｉ層１０７をドライエッチングする。図６（ｂ）はこのドライエッチングの途中で、ｎ＋Ｓｉ層１０９が除去された状態を示し、ｐｏｌｙ−Ｓｉ層１０７およびゲート絶縁膜が露出している状態を示す。
次にＳＤ電極１１３およびチャネルストッパ層１５０をマスクとして、さらにドライエッチングを進め、ｐｏｌｙ−Ｓｉ層１０７を加工する。そうするとｐｏｌｙ−Ｓｉ層１０７は図６（ｃ）に示すように、チャネルストッパ層１５０の下および、ＳＤ配線の下にのみ存在することになる。図６（ｃ）の点線がｐｏｌｙ−Ｓｉ層１０７が存在している領域を示す。これで、ボトムゲート型のｐｏｌｙ−Ｓｉを用いたＴＦＴが形成される。
次に図８（ａ）に示すように、ＴＦＴ全体をＳｉＮによるパッシベーション膜１１６によって覆う。ＳｉＮはプラズマＣＶＤ法によって成膜する。その後、図８（ｂ）に示すように、平坦化のための感光性有機膜１１７を塗付し、フォトリソ工程によって加工する。有機膜１１７の膜厚は１〜２μｍ程度である。有機膜１１７をマスクにしてＳｉＮによるパッシベーション膜１１６をエッチングしてスルーホール１１５を形成する。端子部のコンタクトホール１１８も画素電極１１９部のスルーホール１１５と同じプロセスによって同時に形成される。
その後、画素電極１１９としてＩＴＯをスパッタリングによって成膜し、フォトエッチングに加工をおこない、画素電極１１９を形成する。ＩＴＯは画素電極１１９と同時に端子部にも形成される。このようにして、図１に示すようなＴＦＴ基板が形成される。
図９は、こうして形成されたＴＦＴの部分のみの詳細図である。図９では、ｐｏｌｙ−Ｓｉ層１０７の領域を図１で示したよりもやや大きく形成している。しかし、図１と図９のＴＦＴの構成には本質的な差は無く、いずれの場合にも本発明を問題なく適用することが出来る。図９（ａ）はＴＦＴの平面図、図９（ｂ）は図９（ａ）のＡ−Ａ断面図である。図９（ａ）において、破線ｐで囲んだ部分にｐｏｌｙ−Ｓｉ層１０７が存在している。図９（ｂ）に示すように、ｐｏｌｙ−Ｓｉ層１０７とｎ＋Ｓｉ層１０９とは、広い面状の部分ｓでコンタクトしている。ｐｏｌｙ−Ｓｉ層１０７とｎ＋Ｓｉ層１０９との接触面積が大きいので、ＯＮ電流に対してこの部分の抵抗が悪影響を及ぼすことは無い。したがって、ＯＮ電流を大きくすることが出来る。
本実施例では、画素部に使用されるＴＦＴはボトムゲート型のａ−ＳｉＴＦＴであり、駆動回路部に使用されるＴＦＴはボトムゲート型のｐｏｌｙ−ＳｉＴＦＴである。ここで、ａ−ＳｉＴＦＴとは、半導体層にａ−Ｓｉが使用され、ｐｏｌｙ−ＳｉＴＦＴとは半導体層にｐｏｌｙ−Ｓｉが使用されているという意味である。駆動回路部では、移動度が大きく、したがって、動作の速いｐｏｌｙ−ＳｉＴＦＴが有利であり、画素部では、リーク電流を小さくし易いａ−ＳｉＴＦＴが有利だからである。
図１０は本発明の第２の実施例の構成を示す断面模式図である。図１０において、左側のＴＦＴは駆動回路部に使用されるＴＦＴであり、ＴＦＴはｐｏｌｙ−Ｓｉによって形成されている。駆動回路用ＴＦＴは高速動作を必要とされるために、ｐｏｌｙ−ＳｉによるＴＦＴが使用される。右側のＴＦＴは画素部に使用されるＴＦＴであり、ＴＦＴはａ−Ｓｉによって形成されている。画素部のＴＦＴは高速動作よりもリーク電流が小さいことが重要だからである。
画素部のＴＦＴのさらに右側には端子部が形成されている。図１においては、対比し易くするために駆動部ＴＦＴ、画素部ＴＦＴ、端子部が隣りあって記載されているが、実際の表示装置では各素子は離れた場所に形成されている。図１０において、画素部のＴＦＴがａ−Ｓｉで形成される他は、実施例１の図１と同様なので、その他の説明は省略する。
図１１乃至図１４は図１０に示すＴＦＴおよび端子部を形成するプロセスを示す。図１１（ａ）において、ＴＦＴ基板１０１上に下地膜１０２であるＳｉＮをプラズマＣＶＤ法によって成膜する。その後、ゲート電極１０３を形成するための配線層をスパッタリングによって成膜し、フォトリソ工程によって加工する。ゲート電極１０３はこの後のレーザアニール工程を考慮して高融点材料（Ｍｏ系）で形成されている。
図１１（ｂ）において、ゲート絶縁膜１０４となるＳｉＯ２膜をプラズマＣＶＤ法によって成膜し、続いてａ−Ｓｉ膜をプラズマＣＶＤ法によって成膜する。ａ−Ｓｉ膜は駆動回路部においては、レーザアニールによってｐｏｌｙ−Ｓｉ膜に変換される。レーザはエキシマレーザが使用されるが、エキシマレーザによってａ−Ｓｉをｐｏｌｙ−Ｓｉに変換できる膜厚には限度があり、７０ｎｍ以下である。また、本実施例における、典型的なａ−Ｓｉ膜の厚さは５０ｎｍである。本実施例においては、ｐｏｌｙ−ＳｉＴＦＴの部分もａ−ＳｉＴＦＴの部分も同一のプロセスで形成されるので、ａ−Ｓｉ層１０８もｐｏｌｙ−Ｓｉ層１０７も５０ｎｍである。
ａ−Ｓｉ膜を形成後、図１１（ｃ）に示すように、駆動回路部に対応する部分のａ−Ｓｉ膜のみにレーザ１０６１を照射して４５０℃程度に加熱し、脱水素処理を行う。後に駆動回路部分のａ−Ｓｉ膜を結晶化させる際のアニールにおいて、水素の突沸を防止するためである。こうして、図１２（ａ）に示すように、ａ−Ｓｉ層がデポされたままの状態のａ−Ｓｉ層１０８と、脱水素ａ−Ｓｉ層領域１０８１とが存在することになる。
その後、脱水素処理が行われた、駆動回路部に対応する領域の脱水素ａ−Ｓｉ層領域１０８１に、図１２（ｂ）に示すように、レーザを照射してａ−Ｓｉ膜をｐｏｌｙ−Ｓｉ膜に変換する。このようにして、図１２（ｃ）のように、一枚の基板上に、ｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８の領域の半導体膜が形成される。図１２（ｃ）において、ｐｏｌｙ−Ｓｉ膜が形成された領域の周辺には脱水素処理されたａ−Ｓｉ膜１０８１が残存している。レーザ処理によってａ−Ｓｉ膜をｐｏｌｙ−Ｓｉ膜に変換する際、水素の突沸が生じないように、脱水素処理をした領域をｐｏｌｙ−Ｓｉ領域よりも大きくてプロセスの余裕を確保している。
その後、図１３（ａ）に示すように、基板全面にチャネルストッパ層１５０をＳｉＯ系の膜によって成膜する。続いて、チャネルストッパ層１５０およびｐｏｌｙ−Ｓｉ層１０７を加工するためのフォトリソグラフィプロセスを行う。図１３（ｂ）はフォトリソグラフィによってフォトレジスト１４０がチャネルストッパ層１５０上に形成された状態を示す。
この状態で、フッ酸系の薬液でウェットエッチングを行い、チャネルストッパ層１５０を加工する。オーバーエッチすることで、サイドエッチング１５５を生じさせ、チャネルストッパ１５０をレジストパターンよりもシュリンクさせる。この状態を図１３（ｃ）に示す。この加工はｐｏｌｙ−Ｓｉ領域、ａ−Ｓｉ領域共通に行われる。チャネルストッパ層１５０の下はｐｏｌｙ−Ｓｉ層１０７あるいはａ−Ｓｉ層１０８であるので、エッチングされない。
図１３（ｃ）の状態でｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８をドライエッチングする。ドライエッチングは、図１４（ａ）の矢印１５６で示すように、サイドエッチングは無いために、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８はレジストパターンと同じ形状にドライエッチングされる。
その後、フォトレジスト１４０を除去する。フォトレジスト１４０を除去した状態が図１４（ｂ）である。図１４（ｂ）に示すように、ｐｏｌｙ−Ｓｉ層１０７およびａ−Ｓｉ層１０８の周辺には、チャネルストッパ層１５０で覆われていない領域が存在する。この周辺部分が後に形成されるＳＤ電極１１３との接触部となり、ＯＮ抵抗を現象させ、ＯＮ電流を大きくすることが出来る。
通常はａ−ＳｉＴＦＴでは、チャネルストッパ１５０ではなく、チャネルエッチング構造を採用している。これは、通常のａ−ＳｉＴＦＴでは、ａ−Ｓｉ層１０８の膜厚が大きいので、チャネルスエッチングを行う余裕があるからである。しかし、本実施例によるａ−ＳｉＴＦＴは、ａ−Ｓｉ膜が５０ｎｍ程度と、厚く出来ないので、チャネルストッパ１５０構造を使用している。
なお、図示は省略するが、端子部のゲート絶縁膜を除去して、端子部コンタクトホール１１８を形成し、端子部に延在しているゲート配線を露出させる。
その後、Ｐをドープした、ｎ＋Ｓｉ層１０９をプラズマＣＶＤによって成膜する。続いて、ＳＤ電極１１３をスパッタリングによって成膜する。ＳＤ電極層１１３はバリアメタル層１１０、Ａｌ層１１１、キャップメタル層１１２層の３層から成っている。ＳＤ電極１１３の構造は実施例１で説明したとおりである。
次に図１４（ｃ）に示すように、フォトリソ工程およびエッチング工程によってＳＤ電極１１３およびｎ＋Ｓｉ層１０９を加工する。まず、ウェットエッチによって、バリアメタル層１１０、Ａｌ層１１１、および、キャップメタル層１１２層の３層を加工する。その後、ＳＤ配線層をマスクとしてｎ＋Ｓｉ層１０９およびｐｏｌｙ−Ｓｉ層１０７、または、ａ−Ｓｉ層１０８およびｐｏｌｙ−Ｓｉ層１０７をドライエッチングする。
そうするとｐｏｌｙ−Ｓｉ層１０７またはａ−Ｓｉ層１０８は、チャネルストッパ層１５０の下および、ＳＤ配線の下にのみ存在することになる。このようにして、ボトムゲート型のｐｏｌｙ−Ｓｉを用いたＴＦＴおよびａ−Ｓｉを用いたＴＦＴが形成される。
次に、ＴＦＴ全体をＳｉＮによるパッシベーション膜１１６によって覆う。ＳｉＮはプラズマＣＶＤ法によって成膜する。その後、平坦化のための感光性有機膜１１７を塗付し、フォトリソ工程によって加工する。有機膜１１７の膜厚は１〜２μｍ程度である。有機膜１１７をマスクにしてＳｉＮによるパッシベーション膜１１６をエッチングしてスルーホール１１５を形成する。端子部のコンタクトホール１１８も画素電極１１９部のスルーホール１１５と同じプロセスによって同時に形成される。
その後、画素電極１１９としてＩＴＯをスパッタリングによって成膜し、フォトエッチングに加工をおこない、画素電極１１９を形成する。ＩＴＯは画素電極１１９と同時に端子部にも形成される。このようにして、図１０に示すようなＴＦＴ基板が形成される。
このように、本実施例によれば、ｐｏｌｙ−Ｓｉ型ＴＦＴとａ−Ｓｉ型ＴＦＴを同じプロセスで同時に形成することが出来る。また、ＯＮ電流の大きいｐｏｌｙ−Ｓｉ型ＴＦＴ、ＯＦＦ電流の小さいａ−Ｓｉ型ＴＦＴという各々の特徴を維持したＴＦＴを同一基板上に形成することが出来る。
実施例１の断面模式図である。 実施例１の製造プロセスである。 実施例１の、図２に続く製造プロセスである。 実施例１の、図３に続く製造プロセスである。 実施例１の、図４に続く製造プロセスである。 実施例１の、図５に続く製造プロセスである。 実施例１の、図６に続く製造プロセスである。 実施例１の、図７に続く製造プロセスである。 本発明によるＴＦＴの詳細図である。 実施例２の断面模式図である。 実施例２の、図１０に続く製造プロセスである。 実施例２の、図１１に続く製造プロセスである。 実施例２の、図１２に続く製造プロセスである。 実施例２の、図１３に続く製造プロセスである。 従来例のＴＦＴ構造である。 ＯＦＦ電流を対策したＴＦＴ構造である。
符号の説明
１０１…ＴＦＴ基板、 １０２…下地膜、 １０３…ゲート電極、 １０４…ゲート絶縁膜、 １０６…固体レーザ、 １０７…ｐｏｌｙ−Ｓｉ層、 １０８…ａ−Ｓｉ層、 １０９…ｎ＋Ｓｉ層、 １１０…バリアメタル層、 １１１…Ａｌ層、 １１２…キャップメタル層、 １１３…ＳＤ電極、 １１４…チャネルエッチング部、 １１５…スルーホール、 １１６…パッシベーション膜、 １１７…有機膜、 １１８…端子部コンタクトホール、 １１９…画素電極、 １３０…金属酸化物導電膜、 １４０…フォトレジスト、 １５０…チャネルストッパ層、 １５５…サイドエッチング、 １０８１…脱水素ａ−Ｓｉ層。

Claims (10)

  1. 画素電極とＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺にＴＦＴを含む駆動回路が形成された表示装置であって、
    前記ＴＦＴは、ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の上にはチャネルストッパ層が形成され、前記チャネルストッパ層および前記ｐｏｌｙ−Ｓｉ層の一部を覆って、ｎ＋Ｓｉ層およびソース／ドレイン電極が形成された構成であり、
    前記チャネルストッパ層はウェットエッチングで加工され、前記ｐｏｌｙ−Ｓｉ層はドライエッチングによって加工され、
    前記ドライエッチングによって加工された前記ｐｏｌｙ−Ｓｉ層の端部は、前記ウェットエッチングによって加工されたチャネルストッパの端部よりも外側に存在していることを特徴とする液晶表示装置。
  2. 前記ｎ＋Ｓｉ層はドライエッチングで加工されていることを特徴とする請求項１に記載の液晶表示装置。
  3. 画素電極とＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺にＴＦＴを含む駆動回路が形成された表示装置であって、
    前記ＴＦＴは、ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の主面の上には周辺部を除いてチャネルストッパ層が形成され、前記ｐｏｌｙ−Ｓｉ層の主面の周辺部には、ｎ＋Ｓｉ層が接触し、前記ｎ＋Ｓｉ層を覆ってソース／ドレイン電極が形成されていることを特徴とする液晶表示装置。
  4. 前記ｎ＋Ｓｉ層および前記ソース／ドレイン電極は前記チャネルストッパの一部を覆っていることを特徴とする請求項３に記載の液晶表示装置。
  5. 画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
    前記駆動回路用ＴＦＴおよび前記画素用ＴＦＴは、ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上にはチャネルストッパ層が形成され、前記チャネルストッパ層および前記半導体層の一部を覆って、ｎ＋Ｓｉ層およびソース／ドレイン電極が形成された構成であり、
    前記チャネルストッパ層はウェットエッチングで加工され、前記半導体層はドライエッチングによって加工され、
    前記ドライエッチングによって加工された前記半導体層の端部は、前記ウェットエッチングによって加工されたチャネルストッパの端部よりも外側に存在しており、
    前記駆動回路用ＴＦＴの半導体層はｐｏｌｙ−Ｓｉで形成され、前記画素用ＴＦＴの半導体層はａ−Ｓｉで形成されていることを特徴とする液晶表示装置。
  6. 前記ｎ＋Ｓｉ層はドライエッチングで加工されていることと特徴とする請求項５に記載の液晶表示装置。
  7. 前記ａ−Ｓｉの膜厚は７０ｎｍ以下であることを特徴とする請求項５に記載の液晶表示装置。
  8. 画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
    前記駆動回路用ＴＦＴおよび前記画素用ＴＦＴは、ゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の主面の上には周辺部を除いてチャネルストッパ層が形成され、前記半導体層の主面の周辺部には、ｎ＋Ｓｉ層が接触し、前記ｎ＋Ｓｉ層を覆ってソース／ドレイン電極が形成された構成であり、
    前記駆動回路用ＴＦＴの半導体層はｐｏｌｙ−Ｓｉで形成され、前記画素用ＴＦＴの半導体層はａ−Ｓｉで形成されていることを特徴とする液晶表示装置。
  9. 前記ａ−Ｓｉの膜厚は７０ｎｍ以下であることを特徴とする請求項８に記載の液晶表示装置。
  10. 前記ｎ＋Ｓｉ層および前記ソース／ドレイン電極は前記チャネルストッパの一部を覆っていることを特徴とする請求項８に記載の液晶表示装置。
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