JP2010114160A - 半導体素子およびその製造方法並びに表示装置 - Google Patents

Abstract

【課題】過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができ、歩留まりおよび生産性に優れた半導体素子およびその製造方法並びに表示装置を提供することを目的とする。
【解決手段】ＴＦＴ１２は、ボトムゲート電極２０、ボトムゲート絶縁膜１７、半導体層１３、トップゲート絶縁膜１８、トップゲート電極１４及び層間絶縁膜１９がこの順に積層された構造を有する。また、トップゲート絶縁膜１８および層間絶縁膜１９には、コンタクトホール２５〜２８が形成されている。また、層間絶縁膜１９の表面には、ボトムゲート電極２０、半導体層１３、およびトップゲート電極１４の各々に接続される配線３０〜３２が形成されている。そして、ボトムゲート電極２０の、配線３１との接続領域３４に、ボトムゲート電極２０の下方に配置されるとともに、ボトムゲート電極２０を支持する段差部材３５が設けられている。
【選択図】図１

Description

本発明は、液晶表示パネル等に好適に用いることができる半導体素子およびその製造方法並びにその半導体素子を備えた表示装置に関する。

例えば、アクティブマトリクス型の表示装置には、薄膜トランジスタ（以下、「ＴＦＴ」という。）等の多数の半導体素子が形成されている。特に、液晶表示装置は、近年需要が高まっており、薄型・軽量・低消費電力といった特徴を活かし、幅広い分野で利用されている。例えば、アクティブマトリクス駆動方式の液晶表示装置は、アクティブ素子として、アモルファスシリコンやポリシリコン等から構成される半導体層を活性層として用いるＴＦＴ等の半導体素子が画素毎に設けられており、アクティブ素子がオンになると駆動電圧が画素に書き込まれ、アクティブ素子がオフになった後も保持容量素子によって駆動電圧は保持されるものであり、クロストークが少ない鮮明な画像を提供することができる。従って、アクティブマトリクス駆動方式の液晶表示装置は、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯情報端末（ＰＤＡ）等のモバイル情報機器及びカーナビゲーション等のディスプレイ装置として多用されている。

また、近年、ＴＦＴの微細化に伴い、ショートチャネル効果やゲート漏れ電流等の問題が顕在化しており、これらの不都合を回避すべく、ＴＦＴの構造として、半導体層を上下２つのゲート電極で挟んだダブルゲート構造が注目されている。このようなダブルゲート構造によれば、チャネル領域を２つ形成することができるため、オン電流を増加させることができるとともに、ショートチャネル効果（短チャネル効果）の抑制を図ることができる。

このダブルゲート構造を有するＴＦＴとしては、例えば、図２５に示すように、基板５０上に、ボトムゲート電極５１、ボトムゲート絶縁膜５２、半導体層５３、トップゲート絶縁膜５４、トップゲート電極５５及び層間絶縁膜５６がこの順に積層された構造を有するＴＦＴ１００が開示されている。また、層間絶縁膜５６には、トップゲート電極５５の一部が露出するように形成されたコンタクトホール５７が形成され、トップゲート絶縁膜５４と層間絶縁膜５６には、半導体層５３の一部が露出するように形成されたコンタクトホール５８が形成されている。また、ボトムゲート絶縁膜５２、トップゲート絶縁膜５４および層間絶縁膜５６には、ボトムゲート電極５１の一部が露出するように形成されたコンタクトホール５９が形成されている。

そして、これらのコンタクトホール５７〜５９の各々には、導電性部材６５が充填されている。また、層間絶縁膜５６の表面には、複数の配線６０〜６３が形成されており、配線６０は、コンタクトホール５７を介してトップゲート電極５５に電気的に接続されており、配線６１，６２は、コンタクトホール５８を介して半導体層５３に電気的に接続されている。また、配線層６３は、コンタクトホール５９を介してボトムゲート電極５１に電気的に接続されている。

ここで、上述のコンタクトホール５７〜５９の形成方法として、エッチング剤を使用する方法が提案されている。より具体的には、少なくともＣ₂Ｆ₆、Ｃ₄Ｆ₈、ＣＨ₃Ｆ、Ａｒを含む第１の化学薬剤と、少なくともＯ₂、ＣＯ₂、ＣＯのいずれか、または、これらの組み合わせから選択された第２の化学薬剤からなるエッチング剤を使用する方法が開示されている。このような方法により、同一のエッチング行程において、複数のコンタクトホールを形成することができると記載されている（例えば、特許文献１参照）。
特開平１１−３４０１９８号公報

しかし、上記従来のエッチング方法では、上述のダブルゲート構造を有するＴＦＴにおけるコンタクトホールを形成する際に不都合が生じる場合があった。より具体的には、図２６（ａ）に示す状態から、エッチングにより、コンタクトホール５７〜５９を同時に形成する場合、図２６（ｂ）に示す、半導体層５３の一部が露出するようにコンタクトホール５８を形成した状態から、更に、エッチングを進行させて、ボトムゲート電極５１の一部が露出するようにコンタクトホール５９を形成すると、半導体層５３と絶縁膜（即ち、ボトムゲート絶縁膜５２とトップゲート絶縁膜５４）とのエッチング選択比が不十分である場合に、半導体層５３に対して、過剰なエッチングが生じるという問題があった。その結果、図２６（ｃ）に示すように、エッチングにより、半導体層５３が貫通されてしまい、半導体素子の歩留まりが低下するという問題が生じていた。特に、ボトムゲート電極５１と半導体層５３との間に介在するボトムゲート絶縁膜５２の厚みｔが大きい場合は、半導体層５３に対する過剰なエッチングが顕著に生じてしまうという問題があった。また、このような半導体層５３の貫通を防止するためには、エッチング行程を分割する必要が生じるため、半導体素子の生産性が低下するという問題があった。

そこで、本発明は、上述の問題に鑑みてなされたものであり、歩留まりに優れるとともに、生産性に優れた半導体素子およびその製造方法並びに表示装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載の発明は、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜、トップゲート電極及び層間絶縁膜がこの順に積層された構造を有するとともに、ボトムゲート電極の一部、および半導体層の一部が露出するように、トップゲート絶縁膜および層間絶縁膜に形成されたコンタクトホールと、層間絶縁膜の表面に形成されるとともに、コンタクトホールを介して、ボトムゲート電極、および半導体層の各々に接続される配線とを備える半導体素子であって、ボトムゲート電極の、配線との接続領域に、ボトムゲート電極の下方に配置されるとともに、ボトムゲート電極を支持する段差部材が設けられていることを特徴とする。

同構成によれば、エッチングによりコンタクトホールを形成する場合に、半導体層と絶縁膜（即ち、トップゲート絶縁膜と層間絶縁膜）とのエッチング選択比が不十分である場合であっても、半導体層に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、歩留まりに優れた半導体素子を提供することができる。また、コンタクトホールを形成するためのエッチング行程を分割する必要がなくなる。従って、生産性に優れた半導体素子を提供することが可能になる。

請求項２に記載の発明は、請求項１に記載の半導体素子であって、段差部材の厚みをＴ_１、半導体層の厚みをＴ_２、および半導体層とボトムゲート電極との間に介在するボトムゲート絶縁膜の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立することを特徴とする。

同構成によれば、配線との接続領域におけるボトムゲート電極の表面が、半導体層の表面と同じ高さ、または半導体層の表面よりも高い位置に配置されることになる。従って、エッチングによりコンタクトホールを形成する場合に、半導体層と絶縁膜とのエッチング選択比が不十分である場合であっても、半導体層に対する過剰なエッチングを確実に防止できるとともに、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、歩留まりに一層優れた半導体素子を提供することができるとともに、生産性に一層優れた半導体素子を提供することが可能になる。

請求項３に記載の発明は、請求項１または請求項２に記載の半導体素子であって、半導体素子の面方向における段差部材の半導体層側の電極支持面が、断面テーパ状に形成されていることを特徴とする。

同構成によれば、配線との接続領域において、段差部材に支持されるボトムゲート電極の乗り越えが容易になる。

請求項４に記載の発明は、請求項１〜請求項３のいずれか１項に記載の半導体素子であ
って、段差部材が導電性を有するとともに、ボトムゲート電極と段差部材が配線部を構成することを特徴とする。

同構成によれば、ボトムゲート電極の、配線との接続領域において、ボトムゲート電極と段差部材を厚みの大きな配線部として使用することが可能になる。従って、配線抵抗の低抵抗化を図ることが可能になる。

請求項５に記載の発明は、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜、トップゲート電極及び層間絶縁膜がこの順に積層された構造を有するとともに、ボトムゲート電極上に設けられた導電性を有する段差部材と、段差部材の一部、および半導体層の一部が露出するように、トップゲート絶縁膜および層間絶縁膜に形成されたコンタクトホールと、層間絶縁膜の表面に形成されるとともに、コンタクトホールを介して、段差部材、および半導体層の各々に接続される配線とを備え、段差部材は、ボトムゲート電極の、配線との接続領域に設けられるとともに、ボトムゲート電極は、段差部材を介して、配線と電気的に接続されていることを特徴とする。

同構成によれば、エッチングによりコンタクトホールを形成する場合に、半導体層と絶縁膜（即ち、トップゲート絶縁膜と層間絶縁膜）とのエッチング選択比が不十分である場合であっても、半導体層に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、歩留まりに優れた半導体素子を提供することができる。また、コンタクトホールを形成するためのエッチング行程を分割する必要がなくなる。従って、生産性に優れた半導体素子を提供することが可能になる。

請求項６に記載の発明は、請求項５に記載の半導体素子であって、段差部材の厚みをＴ_１、半導体層の厚みをＴ_２、および半導体層とボトムゲート電極との間に介在するボトムゲート絶縁膜の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立することを特徴とする。

同構成によれば、配線との接続領域における段差部材の表面が、半導体層の表面と同じ高さ、または半導体層の表面よりも高い位置に配置されることになる。従って、エッチングによりコンタクトホールを形成する場合に、半導体層と絶縁膜とのエッチング選択比が不十分である場合であっても、半導体層に対する過剰なエッチングを確実に防止できるとともに、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、歩留まりに一層優れた半導体素子を提供することができるとともに、生産性に一層優れた半導体素子を提供することが可能になる。

請求項７に記載の発明は、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜、トップゲート電極及び層間絶縁膜がこの順に積層された構造を有するとともに、コンタクトホールを介して、ボトムゲート電極、および半導体層の各々に接続される配線とを備える半導体素子の製造方法であって、基板上に段差部材を形成する行程と、ボトムゲート電極の、配線との接続領域において、段差部材がボトムゲート電極の下方に配置されるとともに、ボトムゲート電極を支持するように、ボトムゲート電極を形成する行程と、ボトムゲート電極を覆うように、基板上に、ボトムゲート絶縁膜を形成する行程と、ボトムゲート絶縁膜の一部を除去することにより、ボトムゲート電極の一部であって、段差部材に支持される部分を露出させる行程と、ボトムゲート絶縁膜上に、半導体層を形成する行程と、半導体層及びボトムゲート電極の露出部分を覆うように、ボトムゲート絶縁膜上に、トップゲート絶縁膜を形成する行程と、トップゲート絶縁膜上に、トップゲート電極を形成する行程と、トップゲート電極を覆うように、トップゲート絶縁膜上に、層間絶縁膜を形成する行程と、トップゲート絶縁膜と層間絶縁膜に対して、エッチングを行うことにより、コンタクトホールを形成して、ボトムゲート電極、および半導体層を露出させる行程と、層間絶縁膜上に、配線を形成する行程とを少なくとも含むことを特徴とする。

同構成によれば、エッチングによりコンタクトホールを形成する場合に、半導体層と絶縁膜（即ち、トップゲート絶縁膜と層間絶縁膜）とのエッチング選択比が不十分である場合であっても、半導体層に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、半導体素子の歩留まりを向上させることができる。また、コンタクトホールを形成するためのエッチング行程を分割する必要がなくなる。従って、半導体素子の生産性を向上をさせることが可能になる。

請求項８に記載の発明は、請求項７に記載の半導体装置の製造方法であって、段差部材を形成する行程において、段差部材の厚みをＴ_１、半導体層の厚みをＴ_２、および半導体層とボトムゲート電極との間に介在するボトムゲート絶縁膜の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立するように、段差部材を形成することを特徴とする。

同構成によれば、配線との接続領域におけるボトムゲート電極の表面が、半導体層の表面と同じ高さ、または半導体層の表面よりも高い位置に配置されることになる。従って、エッチングによりコンタクトホールを形成する場合に、半導体層と絶縁膜とのエッチング選択比が不十分である場合であっても、半導体層に対する過剰なエッチングを確実に防止できるとともに、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、半導体素子の歩留まりをより一層向上させることができるとともに、半導体素子の生産性をより一層向上させることができる。

請求項９に記載の発明は、ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜、トップゲート電極及び層間絶縁膜がこの順に積層された構造を有するとともに、コンタクトホールを介して、ボトムゲート電極、および半導体層の各々に接続される配線とを備える半導体素子の製造方法であって、基板上にボトムゲート電極を形成する行程と、ボトムゲート電極の、配線との接続領域であって、ボトムゲート電極上に、導電性の段差部材を形成する行程と、ボトムゲート電極および段差部材を覆うように、基板上に、ボトムゲート絶縁膜を形成する行程と、ボトムゲート絶縁膜の一部を除去することにより、段差部材を露出させる行程と、ボトムゲート絶縁膜上に、半導体層を形成する行程と、半導体層及び段差部材の露出部分を覆うように、ボトムゲート絶縁膜上に、トップゲート絶縁膜を形成する行程と、トップゲート絶縁膜上に、トップゲート電極を形成する行程と、トップゲート電極を覆うように、トップゲート絶縁膜上に、層間絶縁膜を形成する行程と、トップゲート絶縁膜と層間絶縁膜に対して、エッチングを行うことにより、コンタクトホールを形成して、段差部材、および半導体層を露出させる行程と、層間絶縁膜上に、配線を形成するとともに、段差部材を介して、ボトムゲート電極と配線を電気的に接続する行程とを少なくとも含むことを特徴とする。

同構成によれば、エッチングによりコンタクトホールを形成する場合に、半導体層と絶縁膜（即ち、トップゲート絶縁膜と層間絶縁膜）とのエッチング選択比が不十分である場合であっても、半導体層に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、半導体素子の歩留まりを向上させることができる。また、コンタクトホールを形成するためのエッチング行程を分割する必要がなくなる。従って、従って、半導体素子の生産性を向上をさせることが可能になる。

請求項１０に記載の発明は、請求項９に記載の半導体素子の製造方法であって、段差部材を形成する行程において、段差部材の厚みをＴ_１、半導体層の厚みをＴ_２、および半導体層とボトムゲート電極との間に介在するボトムゲート絶縁膜の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立するように、段差部材を形成することを特徴とする。

同構成によれば、配線との接続領域における段差部材の表面が、半導体層の表面と同じ高さ、または半導体層の表面よりも高い位置に配置されることになる。従って、エッチングによりコンタクトホールを形成する場合に、半導体層と絶縁膜とのエッチング選択比が不十分である場合であっても、半導体層に対する過剰なエッチングを確実に防止できるとともに、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、半導体素子の歩留まりをより一層向上させることができるとともに、半導体素子の生産性をより一層向上させることができる。

請求項１１に記載の発明は、請求項１または請求項５に記載の半導体素子が複数形成された素子基板と、素子基板に対向して配置された対向基板と、対向基板および素子基板の間に設けられた表示媒体層とを備えることを特徴とする表示装置。

同構成によれば、請求項１または請求項５に記載の半導体素子を備える構成としているため、請求項１または請求項５に記載の半導体素子と同じ効果を有する表示装置を得ることが可能になる。

本発明によれば、エッチングによりコンタクトホールを形成する場合に、半導体層に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホールを同時に形成することができる。従って、歩留まりに優れた半導体素子を提供することができる。また、コンタクトホールを形成するためのエッチング行程を分割する必要がなくなる。従って、生産性に優れた半導体素子を提供することが可能になる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る表示装置の構成を示す概略図であり、図２は、本発明の第１の実施形態に係る半導体素子の概略構成を示す断面図である。また、図３は、本発明の第１の実施形態に係る半導体素子におけるボトムゲート電極の、配線との接続領域を示す平面図である。なお、本実施形態においては、半導体素子として、能動素子であるＴＦＴを例に挙げて説明するとともに、表示装置として、ＴＦＴを有する液晶表示装置について説明する。

図１に示すように、液晶表示装置１０は、素子基板であるＴＦＴ基板１と、ＴＦＴ基板１に対向して配置された対向基板２と、対向基板２及びＴＦＴ基板１の間に設けられた表示媒体層である液晶層（図示省略）とを備えている。対向基板２には、図示省略のカラーフィルタ、共通電極及びブラックマトリクス等が形成されている。

一方、ＴＦＴ基板１は、いわゆるアクティブマトリクス基板に構成されている。ＴＦＴ基板１には、表示に寄与する表示領域３と、表示領域３の周りに形成されて表示に寄与しない額縁領域４とを有している。表示領域３には、複数の画素（図示省略）がマトリクス状に配置されている。各画素には、図示を省略するが、液晶層を駆動するための画素電極と、画素電極をスイッチング駆動するＴＦＴとがそれぞれ設けられている。

例えば、ＴＦＴ基板１及び対向基板２はそれぞれ矩形状に形成され、対向基板２はＴＦＴ基板１より一回り小さく形成されている。そして、ＴＦＴ基板１と対向基板２とが互いに重なっている領域に表示領域３が矩形状に形成されている。なお、ＴＦＴ基板１、対向基板２、及び表示領域の形状は、矩形状に限定されず、他の形状であっても良い。額縁領域４のうち対向基板２の一辺に沿った領域には、ゲートドライバ部５が形成されている。また、対向基板２の他の一辺に沿った額縁領域４には、ソースドライバ部６が形成されている。これらゲートドライバ部５及びソースドライバ部６には、ロジック回路である駆動回路が形成され、配線を介して各画素のＴＦＴに接続されている。

また、図２に示すように、ＴＦＴ基板１に設けられ、画素または駆動回路に形成されるＴＦＴ１２は、半導体層１３を上下２つのゲート電極（即ち、トップゲート電極１４およびボトムゲート電極２０）で挟んだ、いわゆるダブルゲート構造を有するＴＦＴであって、基板２１上に、ボトムゲート電極２０、ボトムゲート絶縁膜１７、半導体層１３、トップゲート絶縁膜１８、トップゲート電極１４及び層間絶縁膜１９がこの順に積層された構造を有するものである。

より具体的には、図２に示すように、ＴＦＴ１２は、基板２１の表面上に形成された電極層であるボトムゲート電極２０と、ボトムゲート電極２０を覆うように基板２１上に積層されたボトムゲート絶縁膜１７と、ボトムゲート絶縁膜１７の表面上に形成された電極層である半導体層１３と、半導体層１３を覆うようにボトムゲート絶縁膜１７の表面上に形成されたトップゲート絶縁膜１８と、トップゲート絶縁膜１８の表面上に形成された電極層であるトップゲート電極１４と、トップゲート電極１４を覆うようにトップゲート絶縁膜１８上に積層された層間絶縁膜１９とを有している。

なお、図２に示すように、ボトムゲート電極２０は、ボトムゲート絶縁膜１７を介して半導体層１３に対向して配設されており、また、トップゲート電極１４は、トップゲート絶縁膜１８を介して半導体層１３に対向して配設されている。また、半導体層１３は、トップゲート電極１４およびボトムゲート電極２０に対向する領域がチャネル領域２２として形成され、チャネル領域２２の側方に隣接する一方の領域がソース領域２３として形成されるとともに、他方の領域がドレイン領域２４として形成されている。

また、図２に示すように、層間絶縁膜１９には、トップゲート電極１４の一部が露出するように形成されたコンタクトホール２５が形成され、トップゲート絶縁膜１８と層間絶縁膜１９には、ボトムゲート電極２０の一部が露出するように形成されたコンタクトホール２６が形成されている。また、トップゲート絶縁膜１８と層間絶縁膜１９には、半導体層２２におけるソース領域２３の一部が露出するように形成されたコンタクトホール２７と、半導体層２２におけるドレイン領域２４の一部が露出するように形成されたコンタクトホール２８が形成されている。なお、これらのコンタクトホール２５〜２８は、エッチングにより同時に形成され、これらのコンタクトホール２５〜２８の各々には、導電性部材２９が充填されている。

また、図２に示すように、ＴＦＴ１２は、複数の配線３０〜３３を有している。より具体的には、層間絶縁膜１９の表面には、複数の配線３０〜３３が形成されており、配線３０は、コンタクトホール２５を介してトップゲート電極１４に電気的に接続されており、配線３１は、コンタクトホール２６を介してボトムゲート電極２０に電気的に接続されている。また、配線３２は、コンタクトホール２７を介して半導体層１３のソース領域２３に電気的に接続されており、配線層３３は、コンタクトホール２８を介して半導体層１３のドレイン領域２４に電気的に接続されている。

このように、半導体層１３を上下２つのゲート電極（即ち、トップゲート電極１４およびボトムゲート電極２０）で挟んだダブルゲート構造を有するＴＦＴ１２によれば、チャネルが半導体層１３の上下に２つ形成されることから、ゲート電極を半導体層の上下の一方にしか配置していないトップゲート構造やボトムゲート構造の半導体素子に比し、多くのオン電流を流すことが可能になる。また、同一の電流を流す場合には、１個のゲート電極に流れる電流量を略半分にすることが可能になる。更に、半導体素子の微少化に伴って現れるショートチャネル効果（短チャネル効果）を抑制することが可能になる。

基板２１を構成する材料としては、絶縁材料からなるものが好ましく、かかる絶縁材料としては、例えば、ガラスやプラスチック等が挙げられる。また、基板２１の厚みは、０．３〜１．１ｍｍが好ましい。

トップゲート電極１４およびボトムゲート電極２０を構成する材料としては、高融点を有しているものが好ましく、例えば、モリブテン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）等の高融点金属や、モリブデンシリサイド等の高融点シリサイドが好適に使用される。なお、トップゲート電極１４およびボトムゲート電極２０の厚みは、８０〜５００ｎｍが好ましい。また、導電性部材２９を構成する材料としては、上述のトップゲート電極１４およびボトムゲート電極２０を構成する材料と同様のものを使用することができる。

半導体層１３を構成する材料としては、廉価性及び量産性の観点から、シリコンが好ましく、例えば、アモルファスシリコン、ポリシリコン、連続粒界結晶（ＣＧ）シリコンが挙げられる。このうち、高移動度を実現するとの観点から、ポリシリコン、ＣＧシリコン等がより好ましい。なお、半導体層１３の厚みは、２０〜１００ｎｍが好ましい。

ボトムゲート絶縁膜１７及びトップゲート絶縁膜１８を構成する材料としては、特に限定されず、例えば、酸化シリコン（ＳｉＯ_２）や、ＳｉＯＦ、ＳｉＯＣ等の酸化シリコンよりも誘電率が低い材料、四窒化三ケイ素（Ｓｉ３Ｎ_４）等の窒化シリコン（ＳｉＮｘ（ｘは正数））、シリコンオキシナイトライド（ＳｉＮＯ）、二酸化チタン（ＴｉＯ_２）、三酸化二アルミニウム（Ａｌ_２Ｏ_３）、五酸化二タンタル（Ｔａ_２Ｏ_５）等の酸化タンタル、二酸化ハフニウム（ＨｆＯ_２）、二酸化ジルコニウム（ＺｒＯ_２）等の酸化シリコンよりも誘電率が高い材料が挙げられる。なお、ボトムゲート絶縁膜１７及びトップゲート絶縁膜１８を構成する材料は、同一であってもよいし、異なってもよい。また、ボトムゲート絶縁膜１７及びトップゲート絶縁膜１８は、単層構造であってもよいし、積層構造であってもよい。また、ボトムゲート絶縁膜１７の厚みは、３０ｎｍ以上４００ｎｍ以下が好ましい。これは、ボトムゲート絶縁膜１７の厚みが３０ｎｍ未満の場合は、ボトムゲート電極２０と半導体層１３との間でリークが発生するという不都合が生じる場合があるためであり、４００ｎｍより大きい場合は、トップゲートでの駆動を主とした場合に、電流増加率が不足するという不都合が生じる場合があるためである。また、トップゲート絶縁膜１８の厚みは、３０ｎｍ以上２００ｎｍ以下が好ましい。これは、トップゲート絶縁膜１８の厚みが３０ｎｍ未満の場合は、トップゲート絶縁膜１８の耐圧性が不十分になり、トップゲート電極１４に十分な電圧を印可することができなくなる場合があり、また、局所的に厚みが小さくなったトップゲート絶縁膜１８に対して、トップゲート電極１４からリーク電流が流れてしまうという不都合が生じる場合があるためである。また、トップゲート絶縁膜１８の厚みが２００ｎｍより大きい場合は、チャネル部以外の半導体層１３へのドーピング処理において、イオン注入不足になるという不具合が生じる場合があるためである。

層間絶縁膜１９を構成する材料としては、特に限定されず、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮｘ（ｘは正数））等が挙げられる。なお、層間絶縁膜１９の厚みは、６００ｎｍ以上１０００ｎｍ以下が好ましい。これは、層間絶縁膜１９の厚みが６００ｎｍ未満の場合は、層間絶縁膜１９を平坦化することが困難になるという不都合が生じる場合があるためであり、１０００ｎｍより大きい場合は、エッチングにより、コンタクトホール２５〜２９を形成することが困難になるという不都合が生じる場合があるためである。

ここで、本実施形態においては、図２に示すように、ボトムゲート電極２０の、配線３１との接続領域３４に、ボトムゲート電極２０の下方に配置されるとともに、ボトムゲート電極２０を支持する段差部材３５が設けられている点に特徴がある。

このような構成により、上述した図２５に示すＴＦＴ１００の場合に比し、配線３１との接続領域３４におけるボトムゲート電極２０の表面２０ａの高さが、半導体層１３の表面１３ａの高さに近づくことになる。従って、エッチングによりコンタクトホール２５〜２８を形成する場合に、半導体層１３と絶縁膜（即ち、トップゲート絶縁膜１８と層間絶縁膜１９）とのエッチング選択比が不十分である場合であっても、半導体層１３に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。また、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができるため、コンタクトホール２５〜２８を形成するためのエッチング行程を分割する必要がなくなる。

段差部材３５を構成する材料としては、特に限定されず、例えば、上述の層間絶縁膜１９と同様に、酸化シリコン等の絶縁性材料や、上述のトップゲート電極１４、及びボトムゲート電極２０と同様に、モリブテン等の導電性材料を使用することができる。また、段差部材３５を導電性部材で形成することにより、段差部材３５が導電性を有することになるため、図２、図３に示すように、配線３１との接続領域３４において、ボトムゲート電極２０と段差部材３５を、厚みの大きな配線部３６として使用することが可能になる。

また、本実施形態においては、図２に示すように、段差部材３５の厚みをＴ_１、半導体層１３の厚みをＴ_２、および半導体層１３とボトムゲート電極２０との間に介在するボトムゲート絶縁膜１７の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立することが好ましい。換言すると、配線３１との接続領域３４におけるボトムゲート電極２０と配線３１との間に介在する絶縁層（即ち、トップゲート絶縁膜１８と層間絶縁膜１９）の厚みをＴ_４、半導体層１３と配線３３との間に介在する絶縁層（即ち、トップゲート絶縁膜１８と層間絶縁膜１９）の厚みをＴ_５とした場合に、Ｔ_４≦Ｔ_５の関係が成立することが好ましい。

このような構成により、配線３１との接続領域３４におけるボトムゲート電極２０の表面２０ａが、半導体層１３の表面１３ａと同じ高さ、または半導体層１３の表面１３ａよりも高い位置に配置されることになる。従って、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成する場合に、半導体層１３と絶縁膜（即ち、トップゲート絶縁膜１８と層間絶縁膜１９）とのエッチング選択比が不十分である場合であっても、半導体層１３に対する過剰なエッチングを確実に防止できる。

また、配線３１との接続領域３４において、段差部材３５に支持されるボトムゲート電極が、段差部材３５を乗り越えることを容易にするとの観点から、図２に示すように、ＴＦＴ１２の面方向（即ち、ＴＦＴ１２の厚み方向Ｘに直交する方向であって、図２の矢印Ｙの方向）における段差部材３５の半導体層１３側の電極支持面３５ａを、断面テーパ状に形成することが好ましい。

次に、半導体素子であるＴＦＴ１２の製造方法の一例について説明する。図４〜図１３は、本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。

まず、図４に示すように、ガラス基板やプラスチック基板等の基板２１上に、スパッタ法等の方法により、モリブテン等の導電性材料を用いて、上述のＴ_１≧Ｔ_２＋Ｔ_３の関係が成立するように、所定の厚みＴ_１を有する段差部材３５を形成する。例えば、半導体層１３とボトムゲート電極２０との間に介在するボトムゲート絶縁膜１７の厚みＴ_３が１２０ｎｍ、半導体層１３の厚みＴ_２が３０ｎｍの場合、１５０ｎｍ以上の厚みＴ_１を有する段差部材３５を形成する。また、この際、段差部材３５の電極支持面３５ａが断面テーパ状になるように形成する。

次いで、図５に示すように、モリブテン（Ｍｏ）等の金属材料により、基板２１上および段差３５上に、所定の厚み（例えば、８０ｎｍの厚み）を有するボトムゲート電極２０をパターン形成する。ボトムゲート電極２０の形成方法としては、スパッタ法で金属材料やシリサイドを成膜した後、フォトエッチング法でパターニングする方法等が挙げられる。また、この際、段差部材３５は、図５に示すように、ボトムゲート電極２０の、配線３１との接続領域３４において、ボトムゲート電極２０の下方に配置されるとともに、ボトムゲート電極２０を支持する構成となっている。

次いで、図６に示すように、ボトムゲート電極２０を覆うように、基板２１上に、例えば、ＣＶＤ法により、酸化シリコンからなるボトムゲート絶縁膜１７を形成し、ボトムゲート電極２０を被覆する。

次いで、図７に示すように、ボトムゲート絶縁膜１７を、例えば、フォトエッチング法でパターニングすることにより、ボトムゲート絶縁膜１７のエッチングを行い、所定の厚み（例えば、２００ｎｍの厚み）を有するボトムゲート絶縁膜１７を形成する。この際、図７に示すように、ボトムゲート絶縁膜１７の一部を選択的に除去することにより開口部３７を形成し、ボトムゲート電極２０の一部であって、段差部材３５に支持される部分（即ち、配線３１との接続領域３４におけるボトムゲート電極２０）を露出させる。

次いで、図８に示すように、例えば、アモルファスシリコンにより、ボトムゲート絶縁膜１７上に、例えば、フォトリソグラフィー法により、所定の厚み（例えば、３０ｎｍの厚み）を有する半導体層１３をパターン形成する。

次いで、図９に示すように、半導体層１３及びボトムゲート電極２０の露出部分を覆うように、ボトムゲート絶縁膜１７上に、例えば、ＣＶＤ法により、酸化シリコンからなるトップゲート絶縁膜１８を形成し、半導体層１３及びボトムゲート電極２０の露出部分を被覆する。

次いで、図１０に示すように、モリブテン（Ｍｏ）等の金属材料により、トップゲート絶縁膜１８上に、所定の厚み（例えば、８０ｎｍの厚み）を有するトップゲート電極１４をパターン形成する。トップゲート電極１４の形成方法としては、上述のボトムゲート電極２０の場合と同様に、スパッタ法で金属材料やシリサイドを成膜した後、フォトエッチング法でパターニングする方法等が挙げられる。

また、この際、半導体層１３に不純物イオンをイオン注入した後に、加熱処理によってその不純物イオンを活性化させる。その結果、半導体層１３において、トップゲート電極１４に重なっている領域をチャネル領域２２として形成するとともに、トップゲート電極１４に重なっていない領域をソース領域２３及びドレイン領域２４として形成する。

次いで、図１１に示すように、トップゲート電極１４を覆うように、トップゲート絶縁膜１８上に、例えば、ＣＶＤ法により、酸化シリコンからなる層間絶縁膜１９を形成し、トップゲート電極１４を被覆する。

次いで、図１２に示すように、トップゲート絶縁膜１８と層間絶縁膜１９に対して、エッチングを行うことにより、コンタクトホール２５〜２８を同時に形成する。より具体的には、トップゲート絶縁膜１８と層間絶縁膜１９に対して、トップゲート電極１４の上方位置に、当該トップゲート電極１４の一部が露出するようにコンタクトホール２５を形成し、ボトムゲート電極２０の上方位置に、当該ボトムゲート電極２０の一部が露出するようにコンタクトホール２６を形成する。また、トップゲート絶縁膜１８と層間絶縁膜１９に対して、半導体層１３の上方位置に、当該半導体層１３におけるソース領域２３の一部が露出するようにコンタクトホール２７が形成されるとともに、半導体層１３におけるドレイン領域２４の一部が露出するようにコンタクトホール２８が形成される。

そして、図１３に示すように、コンタクトホール２５〜２８の各々の内部に導電性材料を充填して導電性部材２９を形成するとともに、層間絶縁膜１９の表面に、導電性材料を積層させて形成し、当該導電性材料をフォトリソグラフィ等によりパターニングすることによって、コンタクトホール２５〜２８を介して、ボトムゲート電極２０、半導体層１３、およびトップゲート電極１４の各々に接続される配線３０〜３３が形成され、図２に示すＴＦＴ基板１が製造されることになる。

この際、上述のごとく、本実施形態においては、ボトムゲート電極２０の、配線３１との接続領域３４において、段差部材３５が、ボトムゲート電極２０の下方に配置されるとともに、ボトムゲート電極２０を支持するように、ボトムゲート電極２０が形成される。

従って、上述のごとく、配線３１との接続領域３４におけるボトムゲート電極２０の表面２０ａの高さが、半導体層１３の表面１３ａの高さに近づくため、エッチングによりコンタクトホール２５〜２８を形成する場合に、半導体層２２と、半導体層絶縁膜１８及びトップゲート絶縁膜１９とのエッチング選択比が不十分である場合であっても、半導体層２２に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。特に、ボトムゲート電極２０と半導体層２２との間に介在するボトムゲート絶縁膜１７の厚みＴ_３が大きい場合であっても、半導体層２２に対する過剰なエッチングを防止することが可能になる。従って、ＴＦＴ１２の歩留まりを向上させることができる。また、コンタクトホール２５〜２８を形成するためのエッチング行程を分割する必要がなくなる。従って、ＴＦＴ１２の生産性を向上をさせることが可能になる。

また、上述のごとく、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立するように、段差部材３５を形成する。従って、配線３１との接続領域３４におけるボトムゲート電極２０の表面２０ａが、半導体層１３の表面１３ａと同じ高さ、または半導体層１３の表面１３ａよりも高い位置に配置されることになる。その結果、エッチングによりコンタクトホール２５〜２８を形成する場合に、半導体層２２と、半導体層絶縁膜１８及びトップゲート絶縁膜１９とのエッチング選択比が不十分である場合であっても、半導体層１３に対する過剰なエッチングを確実に防止できるとともに、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。従って、ＴＦＴ１２の歩留まりをより一層向上させることができるとともに、ＴＦＴ１２の生産性をより一層向上させることができる。

そして、製造したＴＦＴ基板１と対向基板２を、シール部材（不図示）及び液晶層（不図示）を介して互いに貼り合わせることにより、図１に示す液晶表示装置１０が製造されることになる。

なお、対向基板２の製造方法としては、図示は省略するが、まず、例えば、ガラス基板、またはプラスチック基板等の透明基板に、カラーフィルタや遮光膜等をフォトリソグラフィ等により所定の形状に形成し、次いで、透明な共通電極をＩＴＯ等により一様に形成する。その後、配向膜（不図示）を上述した共通電極等を覆うように形成することにより製造される。

また、製造したＴＦＴ基板１において、配向膜（不図示）をこれらＴＦＴ１等を覆うように形成する。

以上に説明した本実施形態によれば、以下の効果を得ることができる。

（１）本実施形態においては、ボトムゲート電極２０、ボトムゲート絶縁膜１７、半導体層１３、トップゲート絶縁膜１８、トップゲート電極１４及び層間絶縁膜１９がこの順に積層された構造を有するＴＦＴ１２において、ボトムゲート電極２０の、配線３１との接続領域３４に、ボトムゲート電極２０の下方に配置されるとともに、ボトムゲート電極２０を支持する段差部材３５を設ける構成としている。従って、半導体層１３に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。特に、ボトムゲート電極２０と半導体層１３との間に介在するボトムゲート絶縁膜の厚みＴ_３が大きい場合であっても、半導体層１３に対する過剰なエッチングを防止することが可能になる。従って、歩留まりに優れたＴＦＴ１２を提供することができる。また、コンタクトホール２５〜２８を形成するためのエッチング行程を分割する必要がなくなるため、生産性に優れたＴＦＴ１２を提供することが可能になる。

（２）本実施形態においては、段差部材３５の厚みＴ_１、半導体層１３の厚みＴ_２、および半導体層１３とボトムゲート電極２０との間に介在するボトムゲート絶縁膜１７の厚みＴ_３の間に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立する構成としている。従って、エッチングによりコンタクトホール２５〜２８を形成する場合に、半導体層２２と絶縁膜（即ち、トップゲート絶縁膜１８と層間絶縁膜１９）とのエッチング選択比が不十分である場合であっても、半導体層２２に対する過剰なエッチングを確実に防止できるとともに、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。その結果、歩留まりに一層優れたＴＦＴ１２を提供することができるとともに、生産性に一層優れたＴＦＴ１２を提供することが可能になる。

（３）本実施形態においては、ＴＦＴ１２の面方向Ｙにおける段差部材３５の半導体層１３側の電極支持面３５ａを、断面テーパ状に形成する構成としている。従って、配線３１との接続領域３４において、段差部材３５に支持されるボトムゲート電極２０の乗り越えが容易になる。

（４）本実施形態においては、段差部材３５が導電性を有するとともに、ボトムゲート電極２０と段差部材３５により配線部３６を構成している。従って、ボトムゲート電極２０の、配線３１との接続領域３４において、ボトムゲート電極２０と段差部材３５を厚みの大きな配線部３６として使用することが可能になる。その結果、配線抵抗の低抵抗化を図ることが可能になる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図１４は、本発明の第２の実施形態に係る半導体素子の概略構成を示す断面図である。なお、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、半導体素子を有する表示装置については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。また、本実施形態においても、半導体素子として、能動素子であるＴＦＴを例に挙げて説明するとともに、表示装置として、ＴＦＴを有する液晶表示装置を例に挙げて説明する。

本実施形態においては、図１４に示すように、ボトムゲート電極２０、ボトムゲート絶縁膜１７、半導体層１３、トップゲート絶縁膜１８、トップゲート電極１４及び層間絶縁膜１９がこの順に積層された構造を有する（即ち、ダブルゲート構造を有する）ＴＦＴ４０において、ボトムゲート電極２０上に、段差部材３５が設けられている点に特徴がある。

より具体的には、ボトムゲート電極２０の、配線３１との接続領域３４であって、ボトムゲート電極２０上に、段差部材３５が設けられるとともに、ボトムゲート電極２０が、段差部材３５を介して、配線３１と電気的に接続されている。そして、本実施形態においては、段差部材３５を介して、ボトムゲート電極２０と配線３１を電気的接続を確保すべく、上述のトップゲート電極１４、及びボトムゲート電極２０と同様に、モリブテン等の導電性材料により段差部材３５を形成する構成としている。

従って、上述の第１の実施形態の場合と同様に、配線３１との接続領域３４における段差部３５の表面３５ａの高さが、半導体層１３の表面１３ａの高さに近づくため、エッチングによりコンタクトホール２５〜２８を形成する場合に、半導体層１３と絶縁膜（即ち、トップゲート絶縁膜１８と層間絶縁膜１９）とのエッチング選択比が不十分である場合であっても、半導体層１３に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。また、コンタクトホール２５〜２８を形成するためのエッチング行程を分割する必要がなくなる。

また、本実施形態においても、上述の第１の実施形態の場合と同様に、図１４に示すように、Ｔ_１≧Ｔ_２＋Ｔ_３の関係（即ち、Ｔ_４≦Ｔ_５の関係）が成立することが好ましい。このような構成により、配線３１との接続領域３４における段差部材３５の表面３５ｂが、半導体層１３の表面１３ａと同じ高さ、または半導体層１３の表面１３ａよりも高い位置に配置されることになる。従って、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成する場合に、半導体層２２と絶縁膜（即ち、トップゲート絶縁膜１８と層間絶縁膜１９）とのエッチング選択比が不十分である場合であっても、半導体層２２に対する過剰なエッチングを確実に防止できる。

なお、本実施形態においては、上述の第１の実施形態とは異なり、配線３１との接続領域３４において、ボトムゲート電極２０が段差部材３５に支持される構成ではないため、段差部材３５を断面テーパ状に形成する必要はない。但し、ボトムゲート絶縁膜１７、及びトップゲート絶縁膜１８に対するカバレッジ特性を向上させるとの観点から、段差部材３５を断面テーパ状に形成することが好ましい。

次に、半導体素子であるＴＦＴ１２の製造方法の一例について説明する。図１５〜図２４は、本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。

まず、図１５に示すように、モリブテン（Ｍｏ）等の金属材料により、基板２１上に、所定の厚み（例えば、８０ｎｍの厚み）を有するボトムゲート電極２０をパターン形成する。

次いで、図１６に示すように、スパッタ法等の方法により、モリブテン等の導電性材料を用いて、ボトムゲート電極２０の、配線３１との接続領域３４であって、ボトムゲート電極２０上に、上述のＴ_１≧Ｔ_２＋Ｔ_３の関係が成立するように、所定の厚みＴ_１を有する段差部材３５を形成する。

次いで、図１７に示すように、ボトムゲート電極２０および段差部材３５を覆うように、基板２１上に、例えば、ＣＶＤ法により、酸化シリコンからなるボトムゲート絶縁膜１７を形成し、ボトムゲート電極２０および段差部材３５を被覆する。

次いで、図１８に示すように、ボトムゲート絶縁膜１７を、例えば、フォトエッチング法でパターニングすることにより、ボトムゲート絶縁膜１７のエッチングを行い、所定の厚み（例えば、２００ｎｍの厚み）を有するボトムゲート絶縁膜１７を形成する。この際、図１８に示すように、ボトムゲート絶縁膜１７の一部を選択的に除去することにより開口部４１を形成し、配線３１との接続領域３４における段差部材３５の表面を露出させる。

次いで、図１９に示すように、例えば、アモルファスシリコンにより、ボトムゲート絶縁膜１７上に、例えば、フォトリソグラフィーにより、所定の厚み（例えば、３０ｎｍの厚み）を有する半導体層１３をパターン形成する。

次いで、図２０に示すように、半導体層１３及び段差部材３５の露出部分を覆うように、ボトムゲート絶縁膜１７上に、トップゲート絶縁膜１８を形成し、半導体層１３及び段差部材３５の露出部分を被覆する。

以下、上述の第１の実施形態の場合と同様に製造する。即ち、図２１に示すように、トップゲート絶縁膜１８上に、所定の厚み（例えば、８０ｎｍの厚み）を有するトップゲート電極１４をパターン形成する。そして、半導体層１３に不純物イオンをイオン注入した後に、加熱処理によってその不純物イオンを活性化させ、半導体層１３において、チャネル領域２２、ソース領域２３及びドレイン領域２４を形成する。次いで、図２２に示すように、トップゲート電極１４を覆うように、層間絶縁膜１８上に、トップゲート絶縁膜１９を形成し、トップゲート電極１４を被覆する。

次いで、図２３に示すように、トップゲート絶縁膜１８と層間絶縁膜１９に対して、エッチングを行うことにより、コンタクトホール２５〜２８を同時に形成する。より具体的には、トップゲート絶縁膜１８と層間絶縁膜１９に対して、トップゲート電極１４の上方位置に、当該トップゲート電極１４の一部が露出するようにコンタクトホール２５を形成し、段差部材３５の上方位置に、当該段差部材３５の一部が露出するようにコンタクトホール２６を形成する。また、トップゲート絶縁膜１８と層間絶縁膜１９に対して、半導体層１３の上方位置に、当該半導体層１３におけるソース領域２３の一部が露出するようにコンタクトホール２７が形成されるとともに、半導体層１３におけるドレイン領域２４の一部が露出するようにコンタクトホール２８が形成される。

そして、図２４に示すように、コンタクトホール２５〜２８の各々の内部に導電性材料を充填して導電性部材２９を形成するとともに、層間絶縁膜１９の表面に、導電性材料を積層させて形成し、当該導電性材料をフォトリソグラフィ等によりパターニングすることによって配線３０〜３３を形成することにより、コンタクトホール２５〜２８を介して、ボトムゲート電極２０、半導体層１３、およびトップゲート電極１４の各々に接続される配線３０〜３３が形成され、図１４に示すＴＦＴ基板１が製造されることになる。

この際、上述のごとく、本実施形態においては、ボトムゲート電極２０の、配線３１との接続領域３４であって、ボトムゲート電極２０上に、導電性を有する段差部材３５を形成する。また、導電性を有する段差部材３５を介して、ボトムゲート電極２０と配線３１との電気的接続は確保される。

従って、上述の第１の実施形態の場合と同様に、配線３１との接続領域３４における段差部３５の表面３５ａの高さが、半導体層１３の表面１３ａの高さに近づくため、エッチングによりコンタクトホール２５〜２８を形成する場合に、半導体層２２と、トップゲート絶縁膜及び層間絶縁膜１９とのエッチング選択比が不十分である場合であっても、半導体層２２に対する過剰なエッチングを生じることなく、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。特に、ボトムゲート電極２０と半導体層２２との間に介在するボトムゲート絶縁膜１７の厚みＴ_３が大きい場合であっても、半導体層２２に対する過剰なエッチングを防止することが可能になる。従って、ＴＦＴ１２の歩留まりを向上させることができる。また、コンタクトホール２５〜２８を形成するためのエッチング行程を分割する必要がなくなる。従って、ＴＦＴ１２の生産性を向上をさせることが可能になる。

また、上述のごとく、上述の第１の実施形態の場合と同様に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立するように、段差部材３５を形成する。従って、配線３１との接続領域３４における段差部材３５の表面３５ｂが、半導体層１３の表面１３ａと同じ高さ、または半導体層１３の表面１３ａよりも高い位置に配置されることになる。その結果、エッチングによりコンタクトホール２５〜２８を形成する場合に、半導体層２２と、トップゲート絶縁膜１８及び層間絶縁膜１９とのエッチング選択比が不十分である場合であっても、半導体層２２に対する過剰なエッチングを確実に防止できるとともに、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。従って、ＴＦＴ１２の歩留まりをより一層向上させることができるとともに、ＴＦＴ１２の生産性をより一層向上させることができる。

そして、製造したＴＦＴ基板１と対向基板２を、シール部材（不図示）及び液晶層（不図示）を介して互いに貼り合わせることにより、液晶表示装置１０が製造されることになる。

以上に説明した本実施形態によれば、以下の効果を得ることができる。

（５）本実施形態においては、ボトムゲート電極２０、ボトムゲート絶縁膜１７、半導体層１３、トップゲート絶縁膜１８、トップゲート電極１４及び層間絶縁膜１９がこの順に積層された構造を有するＴＦＴ１２において、ボトムゲート電極２０上に導電性を有する段差部材３５を設ける構成としている。また、段差部材３５を、ボトムゲート電極２０の、配線３１との接続領域３４に設けるとともに、ボトムゲート電極２０を、段差部材３５を介して、配線３１と電気的に接続する構成としている。従って、上述の（１）と同様の効果を得ることが可能になる。

（６）本実施形態においては、段差部材３５の厚みＴ_１、半導体層１３の厚みＴ_２、および半導体層１３とボトムゲート電極２０との間に介在するボトムゲート絶縁膜１７の厚みＴ_３の間に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立する構成としている。従って、エッチングによりコンタクトホール２５〜２８を形成する場合に、半導体層２２と絶縁膜（即ち、トップゲート絶縁膜１８と層間絶縁膜１９）とのエッチング選択比が不十分である場合であっても、半導体層２２に対する過剰なエッチングを確実に防止できるとともに、同一のエッチング行程において、複数のコンタクトホール２５〜２８を同時に形成することができる。その結果、歩留まりに一層優れたＴＦＴ１２を提供することができるとともに、生産性に一層優れたＴＦＴ１２を提供することが可能になる。

なお、上記実施形態は以下のように変更しても良い。

・上記実施形態においては、段差部材３５を設ける構成としたが、当該段差部材３５を設ける代わりに、ボトムゲート電極２０が形成される基板２１に段差部を形成する構成としても良い。より具体的には、ボトムゲート電極２０の、配線３１との接続領域３４において、ボトムゲート電極２０の下方に配置されるとともに、ボトムゲート電極２０を支持する段差部が形成された基板２１を用いる構成としても良い。このような構成により、上述した（１）の効果と同様の効果を得ることができる。

・上記実施形態においては、半導体素子として、ＴＦＴを例に挙げて説明したが、本発明はこれに限らず、例えば、薄膜ダイオード（ＴＦＤ）等の半導体素子にも同様に適用することができる。また、本発明は、液晶表示装置以外にも、例えば、有機ＥＬ表示装置等の他の表示装置に適用することができる。

以上に説明したように、本発明は、半導体素子及びその製造方法並びに表示装置について有用であり、特に、半導体層を上下２つのゲート電極で挟んだダブルゲート構造を有する半導体素子に適している。

本発明の第１の実施形態に係る表示装置の構成を示す概略図である。 本発明の第１の実施形態に係る半導体素子の概略構成を示す断面図である。 本発明の第１の実施形態に係る半導体素子におけるボトムゲート電極の、配線との接続領域を示す平面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第１の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係る表示装置の構成を示す概略図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 本発明の第２の実施形態に係るＴＦＴを有するＴＦＴ基板の製造方法を説明するための断面図である。 従来の半導体素子の概略構成を示す断面図である。 （ａ）〜（ｃ）は、従来の半導体素子の製造方法を説明するための断面図である。

符号の説明

１ ＴＦＴ基板（素子基板）
２ 対向基板
１０ 液晶表示装置
１２ ＴＦＴ（半導体素子）
１３ 半導体層
１４ トップゲート電極
１７ ボトムゲート絶縁膜
１８ トップゲート絶縁膜
１９ 層間絶縁膜
２０ ボトムゲート電極
２１ 基板
２５〜２８ コンタクトホール
３０〜３２ 配線
３４ ボトムゲート電極の、配線との接続領域
３５ 段差部材
３５ａ 段差部材の半導体層側の電極支持面
３６ 配線部
４０ ＴＦＴ（半導体素子）
Ｔ１ 段差部材の厚み
Ｔ２ 半導体層の厚み
Ｔ３ 半導体層とボトムゲート電極との間に介在するボトムゲート絶縁膜の厚み
Ｙ ＴＦＴ（半導体素子）の面方向

Claims (11)

1. ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜、トップゲート電極及び層間絶縁膜がこの順に積層された構造を有するとともに、
   前記ボトムゲート電極の一部、および前記半導体層の一部が露出するように、前記トップゲート絶縁膜および前記層間絶縁膜に形成されたコンタクトホールと、
   前記層間絶縁膜の表面に形成されるとともに、前記コンタクトホールを介して、前記ボトムゲート電極、および前記半導体層の各々に接続される配線とを備える半導体素子であって、
   前記ボトムゲート電極の、前記配線との接続領域に、前記ボトムゲート電極の下方に配置されるとともに、該ボトムゲート電極を支持する段差部材が設けられていることを特徴とする半導体素子。
2. 前記段差部材の厚みをＴ_１、前記半導体層の厚みをＴ_２、および前記半導体層と前記ボトムゲート電極との間に介在する前記ボトムゲート絶縁膜の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立することを特徴とする請求項１に記載の半導体素子。
3. 前記半導体素子の面方向における前記段差部材の前記半導体層側の電極支持面が、断面テーパ状に形成されていることを特徴とする請求項１または請求項２に記載の半導体素子。
4. 前記段差部材が導電性を有するとともに、前記ボトムゲート電極と前記段差部材が配線部を構成することを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体素子。
5. ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜、トップゲート電極及び層間絶縁膜がこの順に積層された構造を有するとともに、
   前記ボトムゲート電極上に設けられた導電性を有する段差部材と、
   前記段差部材の一部、および前記半導体層の一部が露出するように、前記トップゲート絶縁膜および前記層間絶縁膜に形成されたコンタクトホールと、
   前記層間絶縁膜の表面に形成されるとともに、前記コンタクトホールを介して、前記段差部材、および前記半導体層の各々に接続される配線とを備え、
   前記段差部材は、前記ボトムゲート電極の、前記配線との接続領域に設けられるとともに、前記ボトムゲート電極は、前記段差部材を介して、前記配線と電気的に接続されていることを特徴とする半導体素子。
6. 前記段差部材の厚みをＴ_１、前記半導体層の厚みをＴ_２、および前記半導体層と前記ボトムゲート電極との間に介在する前記ボトムゲート絶縁膜の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立することを特徴とする請求項６に記載の半導体素子。
7. ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜、トップゲート電極及び層間絶縁膜がこの順に積層された構造を有するとともに、コンタクトホールを介して、前記ボトムゲート電極、および前記半導体層の各々に接続される配線とを備える半導体素子の製造方法であって、
   基板上に段差部材を形成する行程と、
   前記ボトムゲート電極の、前記配線との接続領域において、前記段差部材が前記ボトムゲート電極の下方に配置されるとともに、前記ボトムゲート電極を支持するように、前記ボトムゲート電極を形成する行程と、
   前記ボトムゲート電極を覆うように、前記基板上に、前記ボトムゲート絶縁膜を形成する行程と、
   前記ボトムゲート絶縁膜の一部を除去することにより、前記ボトムゲート電極の一部であって、前記段差部材に支持される部分を露出させる行程と、
   前記ボトムゲート絶縁膜上に、前記半導体層を形成する行程と、
   前記半導体層及び前記ボトムゲート電極の露出部分を覆うように、ボトムゲート絶縁膜上に、前記トップゲート絶縁膜を形成する行程と、
   前記トップゲート絶縁膜上に、前記トップゲート電極を形成する行程と、
   前記トップゲート電極を覆うように、前記トップゲート絶縁膜上に、前記層間絶縁膜を形成する行程と、
   前記トップゲート絶縁膜と前記層間絶縁膜に対して、エッチングを行うことにより、前記コンタクトホールを形成して、前記ボトムゲート電極、および前記半導体層を露出させる行程と、
   前記層間絶縁膜上に、前記配線を形成する行程と
   を少なくとも含むことを特徴とする半導体素子の製造方法。
8. 前記段差部材を形成する行程において、前記段差部材の厚みをＴ_１、前記半導体層の厚みをＴ_２、および前記半導体層と前記ボトムゲート電極との間に介在する前記ボトムゲート絶縁膜の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立するように、前記段差部材を形成することを特徴とする請求項７に記載の半導体素子の製造方法。
9. ボトムゲート電極、ボトムゲート絶縁膜、半導体層、トップゲート絶縁膜、トップゲート電極及び層間絶縁膜がこの順に積層された構造を有するとともに、コンタクトホールを介して、前記ボトムゲート電極、および前記半導体層の各々に接続される配線とを備える半導体素子の製造方法であって、
   基板上に前記ボトムゲート電極を形成する行程と、
   前記ボトムゲート電極の、前記配線との接続領域であって、前記ボトムゲート電極上に、導電性の段差部材を形成する行程と、
   前記ボトムゲート電極および前記段差部材を覆うように、前記基板上に、前記ボトムゲート絶縁膜を形成する行程と、
   前記ボトムゲート絶縁膜の一部を除去することにより、前記段差部材を露出させる行程と、
   前記ボトムゲート絶縁膜上に、前記半導体層を形成する行程と、
   前記半導体層及び前記段差部材の露出部分を覆うように、ボトムゲート絶縁膜上に、前記トップゲート絶縁膜を形成する行程と、
   前記トップゲート絶縁膜上に、前記トップゲート電極を形成する行程と、
   前記トップゲート電極を覆うように、前記トップゲート絶縁膜上に、前記層間絶縁膜を形成する行程と、
   前記トップゲート絶縁膜と前記層間絶縁膜に対して、エッチングを行うことにより、前記コンタクトホールを形成して、前記段差部材、および前記半導体層を露出させる行程と、
   前記層間絶縁膜上に、前記配線を形成するとともに、前記段差部材を介して、前記ボトムゲート電極と前記配線を電気的に接続する行程と
   を少なくとも含むことを特徴とする半導体素子の製造方法。
10. 前記段差部材を形成する行程において、前記段差部材の厚みをＴ_１、前記半導体層の厚みをＴ_２、および前記半導体層と前記ボトムゲート電極との間に介在する前記ボトムゲート絶縁膜の厚みをＴ_３とした場合に、Ｔ_１≧Ｔ_２＋Ｔ_３の関係が成立するように、前記段差部材を形成することを特徴とする請求項９に記載の半導体素子の製造方法。
11. 請求項１または請求項５に記載の半導体素子が複数形成された素子基板と、
    前記素子基板に対向して配置された対向基板と、
    前記対向基板および前記素子基板の間に設けられた表示媒体層とを備える
    ことを特徴とする表示装置。

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