JP5384088B2 - 表示装置 - Google Patents

Description

本発明は表示装置に係り、基板上に薄膜トランジスタが形成されている表示装置に関する。

いわゆるアクティブ・マトリックス型の表示装置は、その基板の表示部にてマトリックス状に配置された複数の画素のそれぞれに薄膜トランジスタが形成されている。行方向に配列された画素群に共通に接続されたゲート信号線に供給する走査信号によって該薄膜トランジスタをオンさせ、当該画素群を選択するようになっている。これにより、列方向に配列された画素群に共通に接続されたドレイン信号線を通して供給される映像信号が、前記薄膜トランジスタを通して、選択された前記画素群の各画素に入力されて前記画素を駆動させるようになっている。

そして、前記表示装置には、同一の基板の表示部の周辺にて、ゲート信号線に走査信号を供給させるための走査信号駆動回路、およびドレイン信号線に映像信号を供給されるための映像信号駆動回路が形成されたものがあり、これら走査信号駆動回路および映像信号駆動回路は、前記画素内に形成される薄膜トランジスタの形成の際に並行して形成される複数の薄膜トランジスタによって構成されている。

この場合、前記薄膜トランジスタは、その半導体層として、ポリシリコン等からなる結晶性半導体層を用いたもの、あるいはアモルファスシリコン等からなる非晶質半導体層を用いたものがある。

しかし、近年、薄膜トランジスタとして、たとえば下記特許文献１に示すように、ゲート電極を被って形成されたゲート絶縁膜上にチャネル層を介してソース・ドレイン層が形成され、前記チャネル層は、非晶質半導体層と、この非晶質半導体層とゲート絶縁膜の間に介在された結晶性半導体層との積層体からなる構成のものが知られている。このような構成の薄膜トランジスタは、初期特性の一つであるいわゆるＳ値（スイングファクタ）を小さくできるとともに、しきい値電圧の径時的な変動を小さく抑えることができる効果を奏する。
特開２００５−１６７０５１号公報

しかし、特許文献１に示した薄膜トランジスタは、非晶質半導体層と結晶性半導体層との積層体が島状に形成され、ソース層上に形成されるソース電極、ドレイン層上に形成されるドレイン電極が、それぞれ、積層体の側壁面を這ってゲート絶縁膜上にまで延在するように構成されている。

このことから、ソース電極、ドレイン電極は、結晶性半導体層の側壁面で接触した構成となり、これが原因でいわゆるオフリーク電流が増加してしまう不都合を有することになる。

このような構成からなる薄膜トランジスタを画素選択用トランジスタとして用いた場合、表示部のコントラストの向上を妨げることになる問題を有する。

本発明の目的は、オフリーク電流を低減させた薄膜トランジスタを備える表示装置を提供することにある。

本発明の表示装置は、たとえば、以下のように構成される。

（１）本発明の表示装置は、基板上において、複数の画素からなる表示部と前記表示部の周辺に形成される周辺回路を有する表示装置であって、
前記画素内に形成される薄膜トランジスタを第１薄膜トランジスタとし、前記周辺回路内に形成される薄膜トランジスタを第２薄膜トランジスタとした場合、
前記第１薄膜トランジスタは、ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に、平面的に観て前記ゲート電極からはみ出すことなく、前記ゲート電極に重畳して形成された島状の半導体層と、前記半導体層の上面と共に側壁面を被って形成された絶縁膜と、前記絶縁膜に形成された一対のスルーホールのそれぞれを通して前記半導体層と電気的に接続された一対の電極とを備え、
前記半導体層は、結晶性半導体層と非晶質半導体層の順次積層体からなり、前記電極のそれぞれは、不純物がドープされた半導体層と金属層の順次積層体からなり、
前記第２薄膜トランジスタは、
ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に、平面的に観て前記ゲート電極に重畳するとともに前記ゲート電極の幅方向にはみ出して形成された島状の半導体層と、前記半導体層の表面に形成された一対の電極とを備え、
前記半導体層は、結晶性半導体層と非晶質半導体層の順次積層体からなり、前記電極のそれぞれは、不純物がドープされた半導体層と金属層の順次積層体であって前記ゲート電極の幅方向に延在されて形成されている第３薄膜トランジスタと、
ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に、平面的に観て前記ゲート電極に重畳するとともに前記ゲート電極の幅方向にはみ出して形成された島状の半導体層と、前記半導体層の上面と共に側壁面を被って形成された絶縁膜と、前記絶縁膜に形成された一対のスルーホールのそれぞれを通して前記半導体層と電気的に接続された一対の電極とを備え、
前記半導体層は、結晶性半導体層と非晶質半導体層の順次積層体からなり、前記電極のそれぞれは、不純物がドープされた半導体層と金属層の順次積層体であって前記ゲート電極の幅方向に延在されて形成されている第４薄膜トランジスタと
を備えることを特徴とする。

（２）本発明の表示装置は、（１）において、前記第３薄膜トランジスタのうち、前記一対の電極のうち一方の電極と前記ゲート電極とが電気的に接続されているものを備え、
前記一方の電極と前記ゲート電極との電気的な接続は、前記ゲート絶縁膜に形成したコンタクトホールを通して行っていることを特徴とする。

（３）本発明の表示装置は、（１）又は（２）において、前記第３薄膜トランジスタは、前記半導体層の一対の電極から露出している表面において、エッチングによって前記非晶質半導体層が露出されていることを特徴とする。

（４）本発明の表示装置は、（１）ないし（３）のいずれかにおいて、前記第３薄膜トランジスタは、前記半導体層の表面において部分的に前記絶縁膜が形成され、前記一対の電極の対向する端部のそれぞれは、前記絶縁膜上に乗り上げて形成されていることを特徴とする。

（５）本発明の表示装置は、（１）ないし（４）のいずれかにおいて、表示装置は液晶表示装置であることを特徴とする。

（６）本発明の表示装置は、（１）ないし（４）のいずれかにおいて、表示装置は有機ＥＬ表示装置であることを特徴とする。

なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。

このように構成した表示装置は、オフリーク電流を低減させた薄膜トランジスタを備えるようにすることができる。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。

〈実施例１〉
本発明の表示装置の実施例１を液晶表示装置を例に挙げて説明する。

（等価回路）
図２は、本発明による液晶表示装置の等価回路を示した図である。図２は、液晶を挟持して対向配置される一対の基板のうちの一方の基板の液晶側の面に形成される回路を示している。また、図２は、等価回路であるが、実際の液晶表示装置の回路と幾何学的にほぼ同様となっている。

図２において、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬと、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＧＬがある。ゲート信号線ＧＬのそれぞれのたとえば図中左端はゲートドライバＧＤＲに接続され、各ゲート信号線ＧＬには該ゲートドライバＧＤＲによって走査信号が供給されるようになっている。ドレイン信号線ＤＬのそれぞれのたとえば図中上端はドレインドライバＤＤＲに接続され、各ドレイン信号線ＤＬには該ドレインドライバＤＤＲによって映像信号が供給されるようになっている。

隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬによって囲まれる領域は画素領域となり、この領域は、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴ（図中符号ＴＦＴｐで示す）と、オンされた薄膜トランジスタＴＦＴｐを通してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、この画素電極ＰＸとコモン信号線ＣＬとの間に形成される容量Ｃとを備えて形成されている。コモン信号線ＣＬは隣接するゲート信号線ＧＬの間に該ゲート信号線ＧＬと平行に形成されている。容量Ｃは画素電極ＰＸに供給された映像信号を比較的長く蓄積させるために設けられている。画素電極ＰＸは、液晶を介して対向配置される他方の基板側に形成された対向電極との間に電界を生じさせるようになっており、この電界によって当該画素の領域の液晶の分子を挙動させるようになっている。このような画素を備える液晶表示装置は、たとえば縦電界方式と称されるものであるが、本発明は、たとえば横電界方式と称されるものにも適用できる。

なお、ここで、ゲートドライバＧＤＲは、たとえばブーストラップ回路によって形成され、このブーストラップ回路は複数の薄膜トランジスタＴＦＴ（図中符号ＴＦＴｃで示す）によって形成されている。この薄膜トランジスタＴＦＴｃは、各画素内に形成される薄膜トランジスタＴＦＴｐと同一の基板上に形成され、該薄膜トランジスタＴＦＴｐの形成と並行して形成されるようになっている。

（画素の構成）
図３は、前記画素の領域（図１の点線枠内の領域）における構成を示した平面図である。また、図３のＩａ−Ｉａ線における断面図を図１（ａ）に示している。

図３において、まず基板ＳＵＢ１（図１（ａ）参照）があり、この基板ＳＵＢ１の表面にはたとえばシリコン酸化膜からなる下地膜ＵＧＬ（図１（ａ）参照）が形成されている。下地膜ＵＧＬの表面には、ゲート信号線ＧＬが形成され、このゲート信号線ＧＬはその一部に突起部からなるゲート電極ＧＴが一体化されて形成されている。また、下地膜ＵＧＬの表面には、ゲート信号線ＧＬに近接し、該ゲート信号線と平行にコモン信号線ＣＬが形成されている。

基板ＳＵＢ１の上面には、ゲート信号線ＧＬ（ゲート電極ＧＴ）、コモン信号線ＣＬをも被って絶縁膜ＧＩ（図１（ａ）参照）が形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴｐの形成領域においてゲート絶縁膜として機能するようになっている。

絶縁膜ＧＩの上面であって、ゲート電極ＧＴと重畳する領域に、多結晶半導体層ＰＳと非晶質半導体層ＡＳの順次積層体（以下、半導積層体ＰＬＳと称する場合がある）が形成されている。この半導積層体ＰＬＳは島状をなし、平面的に観て前記ゲート電極ＧＴからはみ出すことなく、前記ゲート電極ＧＴに重畳して形成されている。このように、半導積層体ＰＬＳを平面的に観て前記ゲート電極ＧＴからはみ出すことなく形成したのは、基板ＳＵＢ１の背面に配置されたバックライトからの光を前記ゲート電極ＧＴによって遮光させ、光の照射によって半導積層体ＰＬＳに発生するリーク電流を回避させるようにしている。

基板ＳＵＢ１の上面には、前記半導積層体ＰＬＳをも被って層間絶縁膜ＩＮが形成されている。そして、層間絶縁膜ＩＮの上面には、ドレイン信号線ＤＬ、このドレイン信号線から延在されて形成される薄膜トランジスタＴＦＴｐのドレイン電極ＤＴ、このドレイン電極ＤＴと対向して配置される薄膜トランジスタＴＦＴｐのソース電極ＳＴが形成されている。ソース電極ＳＴはコモン信号線ＣＬと重畳するように延在され、その端部は後述の画素電極ＰＸと電気的に接続されるようになっている。ソース電極ＳＴとコモン信号線ＣＬとの重畳部には容量Ｃが形成されるようになっている。

ドレイン信号線ＤＬ、ドレイン電極ＤＴ、ソース電極ＳＴは、高濃度半導体層ＨＤＳおよび金属膜ＭＴの順次積層体（以下、導電積層体ＰＬＣと称する場合がある）から構成されている。ドレイン電極ＤＴ、ソース電極ＳＴは、図１（ａ）に示すように、層間絶縁膜ＩＮに予め形成されたコンタクトホールＣＨを通して、半導積層体ＰＬＳのうち上面に形成されている非晶質半導体層ＡＳに電気的に接続されるようになっている。

基板ＳＵＢ１の上面には、ドレイン信号線ＤＬ、ドレイン電極ＤＴ、ソース電極ＳＴをも被って保護膜（図示せず）が形成され、この保護膜の上面にはＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる画素電極ＰＸが形成されている。画素電極ＰＸは保護膜に予め形成されたコンタクトホールＣＨ１を通して薄膜トランジスタＴＦＴｐのソース電極ＳＴと接続されている。

このように構成した薄膜トランジスタＴＦＴｐは、層間絶縁膜ＩＮによって、ドレイン電極Ｄ、ソース電極ＳＴと多結晶半導体層ＰＳとの電気的接触を回避できる構成となっていることから、オフリーク電流を低減でき、画像の高コントラスト化を図ることができる。

（ゲートドライバの一部の構成）
図４は、前記ゲートドライバＧＤＲの一部を構成するブートストラップ回路の平面図である。図４は、図２に示したブートストラップ回路（等価回路）と幾何学的に対応して示されている。また、図４のＩｂ−Ｉｂ線における断面図を図１（ｂ）に示している。

図４において、薄膜トランジスタＴＦＴｃは３個形成されている（それぞれ図中符号ＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）で示している）。これら薄膜トランジスタＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）は、画素内の前記薄膜トランジスタＴＦＴｐの形成において、並行して形成されるようになっている。このため、薄膜トランジスタＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）は、いずれも、ボトムゲート型として構成され、その半導体層は、多結晶半導体層ＰＳと非晶質半導体層ＡＳの順次積層体からなる半導積層体ＰＬＳによって構成され、そのドレイン電極ＤＴおよびソース電極ＳＴは、高濃度半導体層ＨＤＳおよび金属膜ＭＴの順次積層体からなる導電積層体ＰＬＣによって構成されている。

ここで、薄膜トランジスタＴＦＴｃ（１）は、その形成領域に層間絶縁膜ＩＮが形成されておらず、ゲート電極がドレイン電極ＤＴおよびソース電極ＳＴのうちの一方の電極と電気的接続がなされてダイオードの機能を有するように形成されている。図４のI（ｂ）−I（ｂ）線の断面図である図１（ｂ）に示すように、層間絶縁膜ＩＮが形成されていないことから、薄膜トランジスタＴＦＴｃ（１）のドレイン電極ＤＴおよびソース電極ＳＴは、半導積層体ＰＬＳの側壁面を這って絶縁膜ＧＩ上にまで延在されて形成されている。そして、ドレイン電極ＤＴおよびソース電極ＳＴのうち一方の電極とゲート電極ＧＴとの電気的接続は、絶縁膜ＧＩに形成したコンタクト孔ＣＨ２を通して行うようになっている。前記絶縁膜ＧＩは膜厚が比較的小さいことからコンタクト孔ＣＨ２の径は小さく形成でき、したがって、ゲートドライバＧＤＲの形成面積を小さくできる効果を奏する。

また、薄膜トランジスタＴＦＴｃ（２）も、その形成領域において層間絶縁膜ＩＮが形成されていない構成となっており、その断面図は図示していないが、図１（ｂ）に示した断面図の図中右側の構成とほぼ同様となっている。さらに、薄膜トランジスタＴＦＴｃ（３）は、その形成領域に層間絶縁膜ＩＮが形成された構成となっており、その断面図は図示していないが、図１（ａ）に示した断面図とほぼ同様となっている。

このように構成した薄膜トランジスタＴＦＴｃは、たとえば、薄膜トランジスタＴＦＴｃ（１）、薄膜トランジスタＴＦＴｃ（２）のように、層間絶縁膜ＩＮが形成されていないことによって、ドレイン電極Ｄ、ソース電極ＳＴと多結晶半導体層ＰＳとの電気的接触がなされた構成となっており、オン電流を大きくでき、回路の高性能化を図ることができる。この場合、たとえば薄膜トランジスタＴＦＴｃ（３）のように、容量の保持／リフレッシュを行う場合には、画素内の薄膜トランジスタＴＦＴｐのように、半導積層体ＰＬＳを被う層間絶縁膜ＩＮを形成することにより、回路の動作不良を低減させることができるようになる。

なお、ゲートドライバＧＤＲに形成される薄膜トランジスタＴＦＴｃは、その全てにおいて、導積層体ＰＬＳを平面的に観てゲート電極ＧＴからはみ出すことなく形成された構成となっている。基板ＳＵＢ１の背面に配置されたバックライトからの光を前記ゲート電極ＧＴによって遮光させ、光の照射によって半導積層体ＰＬＳに発生するリーク電流を回避させるようにするためである。

なお、上述した薄膜トランジスタＴＦＴｃは、ゲートドライバＧＤＲ内に形成される薄膜トランジスタについて説明したものである。しかし、このような薄膜トランジスタの構成はドレインドライバＤＤＲ内に形成される薄膜トランジスタにも適用することができる。要は、表示部の周辺に形成される回路（周辺回路）を構成する薄膜トランジスタに適用することができる。

（製造方法）
図５および図６は、本発明の表示装置の製造方法を示す説明図で、図１に対応する箇所における工程を示した図である。以下、工程順に説明をする。

工程１．（図５（ａ））
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の主表面にたとえばシリコン酸化膜からなる下地膜ＵＧＬを膜厚約３００ｎｍで形成する。下地膜ＵＧＬの上面にパターン化された金属膜（たとえばＡｌ）からなるゲート電極ＧＴ等を膜厚約１５０ｎｍで形成する。下地膜ＵＧＬの上面にゲート電極ＧＴ等を被ってたとえばシリコン酸化膜からなる絶縁膜ＧＩを膜厚約１００ｎｍで形成する。この絶縁膜ＧＩは薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜として機能するようになっている。絶縁膜ＧＩの上面にポリシリコンからなる多結晶半導体層ＰＳとアモルファスシリコンからなる非晶質半導体層ＡＳの順次積層体を形成する。多結晶半導体層ＰＳと非晶質半導体層ＡＳの順次積層体はゲート電極ＧＴに重畳するようにして島状に形成する。多結晶半導体層ＰＳの膜厚はたとえば約５０ｎｍ、非晶質半導体層ＡＳの膜厚はたとえば約１５０ｎｍで形成する。多結晶半導体層ＰＳはたとえば最初アモルファスシリコンを製膜した後にレーザアニール法等を用いて結晶化することにより形成できる。

工程２．（図５（ｂ））
基板ＳＵＢ１の上面に、たとえばシリコン窒化膜からなる層間絶縁膜ＩＮを、多結晶半導体層ＰＳと非晶質半導体層ＡＳの順次積層体等をも被って膜厚約５００ｎｍで形成する。次に、層間絶縁膜ＩＮの上面にフォトレジストを塗布し、いわゆるハーフトーン露光を用いたフォトリソグラフィ技術により、膜厚の異なる部分を有してパターニングされたフォトレジスト膜ＲＳＴを形成する。

フォトレジスト膜ＲＳＴは、薄膜トランジスタＴＦＴｐ側において膜厚が厚く電極を形成すべく領域に孔開けがなされ、薄膜トランジスタＴＦＴｃ側において膜厚が薄くコンタクトホールＣＨ２を形成すべく領域に孔開けがなされパターンとなっている。なお、薄膜トランジスタＴＦＴｃ側のフォトレジスト膜ＲＳＴには電極を形成すべく領域には孔開けはなされていないものとなっている。

工程３．（図５（ｃ））
フォトレジスト膜ＲＳＴをマスクとし、層間絶縁膜ＩＮをエッチングする。これにより、層間絶縁膜ＩＮには、薄膜トランジスタＴＦＴｐ側において該薄膜トランジスタＴＦＴｐの電極用のコンタクトホールＣＨが形成され、薄膜トランジスタＴＦＴｃ側において前記コンタクトホールＣＨ２が形成されるようになる。

工程４．（図６（ａ））
フォトレジスト膜ＲＳＴをいわゆるハーフアッシングする。これにより、フォトレジスト膜ＲＳＴは、膜厚が薄く形成された薄膜トランジスタＴＦＴｃ側において完全に除去され、膜厚が厚く形成された薄膜トランジスタＴＦＴｐ側において膜厚が薄くなったフォトジスト膜ＲＳＴ（図中符号ＲＳＴ'で示す）が残存するようになる。

工程５．（図６（ｂ））
フォトレジスト膜ＲＳＴ'をマスクとして層間絶縁膜ＩＮをエッチングする。この場合のエッチングはたとえばウェットエッチングによって行うことが好適である。これにより、薄膜トランジスタＴＦＴｃ側の層間絶縁膜ＩＮは除去され、薄膜トランジスタＴＦＴｐ側の層間絶縁膜ＩＮは残存されるようになる。

工程６．（図６（ｃ））
フォトレジスト膜ＲＳＴ'を除去する。そして、基板ＳＵＢ１の上面に、高濃度に不純物がドープされたアモルファスシリコンからなる高濃度半導体層ＨＤＳ、および金属膜ＭＴを順次形成する。高濃度半導体層ＨＤＳおよび金属膜ＭＴの順次積層体を、フォトリソグラフィ技術による選択エッチング法を用いてパターン化する。これにより、薄膜トランジスタＴＦＴｐの各電極およびこれら電極に接続される配線、薄膜トランジスタＴＦＴｃの各電極およびこれら電極に接続される配線が形成される。

なお、前記エッチングンの際には、薄膜トランジスタＴＦＴｃの各電極の間の領域において、高濃度半導体層ＨＤＳが完全に除去され、その下層の非晶質半導体層ＡＳが若干抉られるまで（凹陥部が形成されるまで）エッチングを行う。各電極の完全なる電気的分離を図るためである。

〈実施例２〉
図７（ａ）は、本発明の表示装置の実施例２を示す構成図で、図４に対応した図となっている。図７（ｂ）は図７（ａ）のVII（ｂ）−VII（ｂ）における断面図を示している。なお、図７（ｂ）では、その左側に比較を容易にするため、画素内の薄膜トランジスタＴＦＴｐを併せ描画している。

図７（ａ）において、図４の場合と比較して異なる構成は、ブーストラップ回路における薄膜トランジスタＴＦＴｃ（１）の半導積層体ＰＬＳ上の中央部に層間絶縁膜ＩＮが形成されていることにある。この層間絶縁膜ＩＮは、画素領域における薄膜トランジスタＴＦＴｐの半導体層を被って形成される層間絶縁膜ＩＮの形成の際に同時に形成されるようになっている。そして、半導積層体ＰＬＳの表面の層間絶縁膜ＩＮから露出された領域のうち、ゲート電極ＧＴの幅方向と同方向のそれぞれの辺部にドレイン電極およびソース電極が形成されている。このドレイン電極およびソース電極は、高濃度半導体層ＨＤＳおよび金属膜ＭＴの順次積層体からなる導電積層体ＰＬＣによって形成されている。ドレイン電極およびソース電極は、図７（ｂ）に示すように、それぞれの対向する端部が層間絶縁膜ＩＮに乗り上げて形成されている。

薄膜トランジスタＴＦＴｃ（１）をこのように構成する場合、ドレイン電極およびソース電極の選択エッチングによる形成にあって、層間絶縁膜ＩＮはエッチングストッパとして機能するようになる。このため、図４の場合と比較して、半導積層体ＰＬＳの表面にエッチングダメージを生じさせることがなく、該半導積層体ＰＬＳの層厚を薄く形成できる効果を奏する。

〈実施例３〉
図８は、本発明の表示装置の実施例３を示す構成図である。

（ゲートドライバの一部の構成）
図８（ａ）は、ゲートドライバＧＤＲの一部の構成を示す平面図で、図４と対応した図となっている。図８（ｂ）は図８（ａ）のVIII（ｂ）−VIII（ｂ）における断面図を示している。なお、図８（ｂ）では、その左側に比較を容易にするため、画素内の薄膜トランジスタＴＦＴｐを併せ描画している。

図８（ａ）において、図４の場合と比較して異なる構成は、ゲートドライバＧＤＲの形成領域のほとんど全域に層間絶縁膜ＩＮが形成され、薄膜トランジスタｃ（１）、および薄膜トランジスタｃ（２）の形成領域において、半導積層体ＰＬＳを露出させる孔開けがなされていることにある。

この場合の半導積層体ＰＬＳの露出は、平面的に観て、少なくとも、半導積層体ＰＬＳの辺のうちドレイン電極ＤＴ、ソース電極ＳＴを引き出す部分を含んで該半導積層体ＰＬＳを露出させるようにしている。ドレイン電極ＤＴ、ソース電極ＳＴを、それぞれ、半導積層体ＰＬＳの側壁面に露出される多結晶半導体層ＰＳに電気的に接触させるためである。

このことから、図４においては層間絶縁膜ＩＮを必要な箇所にのみ形成しているのに対し、図８（ａ）においてはほぼ全域に形成された層間絶縁膜ＩＮに該層間絶縁膜ＩＮを必要とない部分を除去していることに相違を有するようになっている。

（製造方法）
図９は、実施例３に示した表示装置の製造方法の一実施例を示す工程図である。以下、工程順に説明をする。

工程１．（図９（ａ））
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の主表面にたとえばシリコン酸化膜からなる下地膜ＵＧＬを膜厚約３００ｎｍで形成する。下地膜ＵＧＬの上面にパターン化された金属膜（たとえばＡｌ）からなるゲート電極ＧＴ等を膜厚約１５０ｎｍで形成する。下地膜ＵＧＬの上面にゲート電極ＧＴ等を被ってたとえばシリコン酸化膜からなる絶縁膜ＧＩを膜厚約１００ｎｍで形成する。この絶縁膜ＧＩは薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜として機能するようになる。絶縁膜ＧＩの上面にポリシリコンからなる多結晶半導体層ＰＳとアモルファスシリコンからなる非晶質半導体層ＡＳの順次積層体を形成する。多結晶半導体層ＰＳと非晶質半導体層ＡＳの順次積層体はゲート電極ＧＴに重畳するようにして島状に形成する。多結晶半導体層ＰＳの膜厚は約５０ｎｍ、非晶質半導体層ＡＳの膜厚は約１５０ｎｍで形成する。多結晶半導体層ＰＳはたとえば最初アモルファスシリコンを製膜した後にレーザアニール法等を用いて結晶化することにより形成できる。

ここで、多結晶半導体層ＰＳと非晶質半導体層ＡＳの順次積層体は、薄膜トランジスタＴＦＴｐ側において、そのゲート電極ＧＴの幅方向において該ゲート電極ＧＴからはみ出ることなく形成され、薄膜トランジスタＴＦＴｃ側において、そのゲート電極ＧＴの幅方向において該ゲート電極ＧＴからはみ出るようにして形成される。

工程２．（図９（ｂ））
基板ＳＵＢ１の上面に、たとえばシリコン窒化膜からなる層間絶縁膜ＩＮを、多結晶半導体層ＰＳと非晶質半導体層ＡＳの順次積層体等をも被って膜厚約５００ｎｍで形成する。次に、層間絶縁膜ＩＮの上面にフォトレジストを塗布し、通常の露光方法を用いて（ハーフトーン露光等を用いることなくの意）、パターニングされたフォトレジスト膜ＲＳＴを形成する。フォトレジスト膜ＲＳＴは、薄膜トランジスタＴＦＴｐを被い、薄膜トランジスタＴＦＴｃを露出させるように形成され、薄膜トランジスタＴＦＴｐの電極を形成すべく領域、およびコンタクトホールＣＨ２を形成すべく領域に、それぞれ、孔開けがなされパターンとなっている。

工程３．（図９（ｃ））
フォトレジスト膜ＲＳＴをマスクとし層間絶縁膜ＩＮをたとえばドライエッチングする。これにより、薄膜トランジスタＴＦＴｐにおいて該薄膜トランジスタＴＦＴｐの電極用のコンタクトホールＣＨが形成され、薄膜トランジスタＴＦＴｃにおいて多結晶半導体層ＰＡと非晶質半導体層ＡＳの順次積層体が露出される。

さらに、フォトレジスト膜ＲＳＴを残存させたまま、層間絶縁膜ＩＮの下層の絶縁膜ＧＩをたとえばドライエッチングする。これにより、コンタクトホールＣＨ２が形成され、薄膜トランジスタＴＦＴｃにおいて多結晶半導体層ＰＳ、非晶質半導体層ＡＳ、絶縁膜ＧＩ、ゲート電極ＧＴの順次積層体が露出される。

工程４．（図９（ｄ））
フォトレジスト膜ＲＳＴを除去する。そして、基板ＳＵＢ１の上面に、高濃度に不純物がドープされたアモルファスシリコンからなる高濃度半導体層ＨＤＳ、および金属膜ＭＴを順次形成する。高濃度半導体層ＨＤＳおよび金属膜ＭＴの順次積層体を、フォトリソグラフィ技術による選択エッチング法を用いてパターン化する。これにより、薄膜トランジスタＴＦＴｐの各電極およびこれら電極に接続される配線、薄膜トランジスタＴＦＴｃの各電極およびこれら電極に接続される配線が形成される。

なお、前記エッチングンの際には、薄膜トランジスタＴＦＴｃの各電極の間の領域において、高濃度半導体層ＨＤＳが完全に除去され、その下層の非晶質半導体層ＡＳが若干抉られるまで（凹陥部が形成されるまで）エッチングを行う。各電極の完全なる電気的分離を図るためである。

〈実施例４〉
上述した実施例は、それぞれ、液晶表示装置を例に挙げて示したものである。しかし、本発明は、液晶表示装置に限らず、たとえば、有機ＥＬ表示装置にも適用できる。

図１０は、有機ＥＬ表示装置の表示領域における等価回路を示した図である。図１１において、図中ｘ方向に延在するゲート信号線ＧＬが図中ｙ方向に並設されて形成されている。これらゲート信号線ＧＬは、その一端側においてゲートドライバＧＤＲに接続され、走査信号が順次供給されるようになっている。また、図中ｙ方向に延在する電力供給線ＰＷＬが図中ｘ方向に並設されて形成されている。そして、図中ｙ方向に延在するドレイン信号線ＤＬが図中ｘ方向に並設されて形成されている。これらドレイン線ＤＬは、その一端側においてドレインドライバＤＤＲに接続され、映像信号が供給されるようになっている。

図中点線枠で囲まれる領域を画素の領域とし、表示領域はマトリックス状に配置される複数の画素の集合体で構成されるようになっている。画素の領域には、スイッチング素子１１０ａ、補助容量１１１、電流制御素子１１０ｂ、有機ＥＬ素子１１２が形成されている。ゲート信号線ＧＬからの走査信号の供給によってスイッチング素子１１０ａがオンし、補助容量１１１に電荷が蓄積され、その電荷が電流制御素子１１０ｂに流れる電流を制御する。そして、この電流は電力供給線ＰＷＬ、有機ＥＬ素子１１２、電流制御素子１１０ｂを通して流れ、この電流の値に対応した輝度で有機ＥＬ素子１１２が発光するようになっている。

図１１は、基板上に形成された前記画素の構成を示す平面図である。図１０に示したスイッチング素子１１０ａ、電流制御素子１１０ｂは、それぞれ、薄膜トランジスタによって形成され、その構成は、液晶表示装置の画素（図３参照）に形成された薄膜トランジスタＴＦＴｐと同様となっている。

また、図示していないが、ゲートドライバＧＤＲ内に形成される薄膜トランジスタにおいても、上述した各実施例で示した薄膜トランジスタＴＦＴｃと同様の構成となっている。

図１１において、有機ＥＬ素子１１２は、図中省略して示しているが、電流制御素子１１０ｂに接続される電極（陽極）の表面に、有機ＥＬ層、電極（陰極）が積層されて構成されている。この場合、前記各電極のうち少なくとも一方は透明導電膜で形成されている。有機ＥＬ層からの発光を前記透明導電膜を通して照射させるためである。

〈実施例５〉
上述したそれぞれの実施例では、基板としてたとえばガラスを用いたものである。しかし、これに限らず、石英ガラスあるいは樹脂を用いるようにしてもよい。石英ガラスを基板とすることによって、プロセス温度を高くして、たとえばゲート絶縁膜を緻密化でき、これにより薄膜トランジスタの特性の信頼性を向上させることができる。また、樹脂を基板とすることによって、軽量で耐衝撃性に優れた液晶表示装置を得ることができる。

〈実施例６〉
上述したそれぞれの実施例では、基板の表面に形成する下地膜として酸化シリコン膜を形成したものである。しかし、これに限らず、窒化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜の積層膜であってもよい。窒化シリコン膜を下地膜の一部あるいは全部に用いることにより、基板内の不純物がゲート絶縁膜中に拡散侵入してしまうのを効果的に防止することができる。同様の理由により、ゲート絶縁膜を、たとえば、酸化シリコン膜と窒化シリコン膜の積層膜で構成するようにしてもよい。

〈実施例７〉
上述した実施例では、アモルファスシリコンを結晶化する場合、レーザアニールよって行うようにしたものである。しかし、これに限らず、熱アニールによる固相成長法を用いてもよく、熱アニールとレーザアニールを組み合わせて行うようにしてもよい。また、アモルファスシリコンを結晶化することなく、反応性熱ＣＶＤを用いてポリシリコンを直接に製膜する方法を用いるようにしてもよい。このようにした場合、結晶化工程の削減でスループットの向上が図れるようになる。ポリシリコン層として、粒径が２０ｎｍから１００ｎｍ程度の微結晶シリコンであってもよい。また、シリコンとゲルマニウムの化合物であってもよく、このようにした場合、薄膜トランジスタＴＦＴの性能を向上させることができる。

〈実施例８〉
ゲート信号線、ゲート電極の材料は、上述した実施例では特に明記しなかったが、たとえば、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｗ、Ｃｒ、Ｍｏ、Ｔａ、Ｎｂ等からなる金属、あるいはこれらの合金を用いることができる。

以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。

本発明の表示装置に具備される薄膜トランジスタの断面図である。 本発明の表示装置である液晶表示装置の等価回路図である。 本発明の表示装置である液晶表示装置の画素の構成を示す平面図である。 本発明の表示装置である液晶表示装置の周辺回路の一部の構成の一実施例を示す平面図である。 本発明の表示装置の製造方法の一実施例を示す図で、図６とともに一連の工程を示す図である。 本発明の表示装置の製造方法の一実施例を示す図で、図５とともに一連の工程を示す図である。 本発明の表示装置である液晶表示装置の周辺回路の一部の構成の他の実施例を示す平面図である。 本発明の表示装置である液晶表示装置の周辺回路の一部の構成の他の実施例を示す平面図である。 本発明の表示装置の製造方法の他の実施例を示す工程図である。 本発明の表示装置である有機ＥＬ表示装置の一実施例を示す等価回路図である。 本発明の表示装置である有機ＥＬ表示装置の画素の一実施例を示す平面図である。

符号の説明

ＳＵＢ１……基板、ＵＧＬ……下地膜、 ＧＩ……絶縁膜、ＰＳ……多結晶半導体層、ＡＳ……非晶質半導体層、ＰＬＳ……半導積層体、ＩＮ……層間絶縁膜、ＨＤＳ……高濃度半導体層、ＭＴ……金属膜、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＣＨ、ＣＨ１、ＣＨ２……コンタクトホール、ＧＬ……ゲート信号線、ＧＤＲ……ゲートドライバ、ＤＬ……ドレイン信号線、ＤＤＲ……ドレインドライバ、ＣＬ……コモン信号線、ＴＦＴ、ＴＦＴｐ、ＴＦＴｃ、ＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）……薄膜トランジスタ、Ｃ、１１１……容量、ＬＣ……液晶、ＰＸ……画素電極、ＲＳＴ、ＲＳＴ'……フォトレジスト膜、１１０ａ……スイッチング素子、１１０ｂ……電流制御素子、１１２……有機ＥＬ素子、ＰＷＬ……電力供給線。

Claims (6)

1. 基板上において、複数の画素からなる表示部と前記表示部の周辺に形成される周辺回路を有する表示装置であって、
   前記画素内に形成される薄膜トランジスタを第１薄膜トランジスタとし、前記周辺回路内に形成される薄膜トランジスタを第２薄膜トランジスタとした場合、
   前記第１薄膜トランジスタは、ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に、平面的に観て前記ゲート電極からはみ出すことなく、前記ゲート電極に重畳して形成された島状の半導体層と、前記半導体層の上面と共に側壁面を被って形成された絶縁膜と、前記絶縁膜に形成された一対のスルーホールのそれぞれを通して前記半導体層と電気的に接続された一対の電極とを備え、
   前記半導体層は、結晶性半導体層と非晶質半導体層の順次積層体からなり、前記電極のそれぞれは、不純物がドープされた半導体層と金属層の順次積層体からなり、
   前記第２薄膜トランジスタは、
   ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に、平面的に観て前記ゲート電極に重畳するとともに前記ゲート電極の幅方向にはみ出して形成された島状の半導体層と、前記半導体層の表面に形成された一対の電極とを備え、
   前記半導体層は、結晶性半導体層と非晶質半導体層の順次積層体からなり、前記電極のそれぞれは、不純物がドープされた半導体層と金属層の順次積層体であって前記ゲート電極の幅方向に延在されて形成されている第３薄膜トランジスタと、
   ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に、平面的に観て前記ゲート電極に重畳するとともに前記ゲート電極の幅方向にはみ出して形成された島状の半導体層と、前記半導体層の上面と共に側壁面を被って形成された絶縁膜と、前記絶縁膜に形成された一対のスルーホールのそれぞれを通して前記半導体層と電気的に接続された一対の電極とを備え、
   前記半導体層は、結晶性半導体層と非晶質半導体層の順次積層体からなり、前記電極のそれぞれは、不純物がドープされた半導体層と金属層の順次積層体であって前記ゲート電極の幅方向に延在されて形成されている第４薄膜トランジスタと
   を備えることを特徴とする表示装置。
2. 前記第３薄膜トランジスタのうち、前記一対の電極のうち一方の電極と前記ゲート電極とが電気的に接続されているものを備え、
   前記一方の電極と前記ゲート電極との電気的な接続は、前記ゲート絶縁膜に形成したコンタクトホールを通して行っていることを特徴とする請求項１に記載の表示装置。
3. 前記第３薄膜トランジスタは、前記半導体層の一対の電極から露出している表面において、エッチングによって前記非晶質半導体層が露出されていることを特徴とする請求項１又は２に記載の表示装置。
4. 前記第３薄膜トランジスタは、前記半導体層の表面において部分的に前記絶縁膜が形成され、前記一対の電極の対向する端部のそれぞれは、前記絶縁膜上に乗り上げて形成されていることを特徴とする請求項１ないし３のいずれかに記載の表示装置。
5. 表示装置は液晶表示装置であることを特徴とする請求項１ないし４のいずれかに記載の表示装置。
6. 表示装置は有機ＥＬ表示装置であることを特徴とする請求項１ないし４のいずれかに記載の表示装置。

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