JP2008218626A - Ｔｆｔアレイ基板及びその製造方法 - Google Patents

Abstract

【課題】ＴＦＴ特性の良好なＴＦＴアレイ基板及びその製造方法を提供すること。
【解決手段】本発明にかかるＴＦＴアレイ基板の製造方法では、多結晶半導体膜５を形成し、次に多結晶半導体膜５上に金属性導電膜６を形成する。そして、金属性導電膜６及び多結晶半導体膜５をパターニングした後、金属性導電膜６上に第１のゲート絶縁膜７を形成し、第１のゲート絶縁膜７上に第１のゲート絶縁膜７に比べて成長速度が速い第２のゲート絶縁膜８を形成する。
【選択図】図５

Description

本発明は、ＴＦＴアレイ基板及びその製造方法に関する。

アクティブマトリクス型表示装置には、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）等のスイッチング素子がアレイ状に設けられ、各表示画素の電極に独立した表示信号を印加するＴＦＴアレイ基板が広く用いられるようになっている。このようなＴＦＴアレイ基板の製造方法は、例えば特許文献１に開示されている。近年、このＴＦＴ用の半導体薄膜に低温ポリシリコンを用いた低温ポリシリコンＴＦＴ構造の表示装置が注目されている。このような低温ポリシリコンＴＦＴを液晶ディスプレイや有機ＥＬディスプレイ等の表示装置に用いることにより、高精細、高移動度、高信頼性が得られる。

以下に低温ポリシリコンＴＦＴを用いたＴＦＴアレイ基板の製造方法について述べる。まず、ガラス基板上にプラズマＣＶＤ法により下地窒化膜、下地酸化膜、非晶質半導体膜を順次形成する。ここでは、非晶質半導体膜としてアモルファスシリコン膜を用いる。次に、アニール処理を行い、アモルファスシリコン膜中の水素濃度を低下させる。そして、レーザアニール法により、アモルファスシリコン膜を結晶化させ、多結晶半導体膜であるポリシリコン膜にする。次に、スパッタ法により多結晶半導体膜上に金属性導電膜を成膜する。その後、写真製版法により金属性導電膜上にレジストパターンを形成する。そして、金属性導電膜をエッチングし、レジストパターンを除去する。これにより、金属性導電膜が所望の形状にパターニングされる。ここでは、金属性導電膜を島状に形成する。次に、多結晶半導体膜を写真製版法及びエッチングにより所望の形状にパターニングする。ここでは、金属性導電膜と同様、多結晶半導体膜を島状に形成する。多結晶半導体膜には、後の工程でソース領域、ドレイン領域、チャネル領域、及び下部容量電極が形成される。ソース領域、ドレイン領域、及びチャネル領域はＴＦＴを構成し、下部容量電極は保持容量を構成する。次に、多結晶半導体膜のチャネル領域上の金属性導電膜をエッチングして除去する。これにより、金属性導電膜は、ソース・ドレイン領域、及び保持容量を構成する下部容量電極上のみに形成される。

次に、ＣＶＤ法により、ガラス基板上にゲート絶縁膜を形成する。そして、スパッタ法により、ゲート絶縁膜上にゲート信号線等を形成する導電膜を成膜する。導電膜としては、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料を用いることができる。この成膜された導電膜を写真製版法及びエッチングにより、所望の形状にパターニングして、ゲート信号線及びゲート電極を形成する。ゲート電極は、ゲート絶縁膜を介して、多結晶半導体膜のチャネル領域と対向配置される。このゲート電極をマスクとして、多結晶半導体膜のソース・ドレイン領域に不純物を導入する。つまり、ソース・ドレイン領域とは、不純物を含む導電性領域であり、チャネル領域を挟むように対向配置される。ここで、導入する不純物元素としてリン（Ｐ）、ボロン（Ｂ）を用いることができる。Ｐを導入すればｎ型のＴＦＴを形成することができ、Ｂを導入すればｐ型のＴＦＴを形成することができる。片チャネルの低温ポリシリコンＴＦＴは、これを用いた表示デバイスの仕様によりｎ型かｐ型か造り分けることができる。さらに、ＣＭＯＳ構造のようにｎ型、ｐ型の両チャネルの低温ポリシリコンＴＦＴを用いたＴＦＴアレイ基板を形成することもできる。

次に、プラズマＣＶＤ法によりガラス基板上に層間絶縁膜を形成する。層間絶縁膜としては、ＳｉＨ_４とＮ_２Ｏ、又はＴＥＯＳ（TetraEthOxySilane, Ｓｉ（ＯＣ_２Ｈ_５）_４）とＯ_２を反応させたシリコン酸化膜やＳｉＨ_４とＮＨ_３を反応させたシリコン窒化膜やＳｉＨ_４とＮ_２ＯとＮＨ_３を反応させた酸シリコン窒化膜の単層膜や積層膜を用いることができる。次に、イオンドーピング法によりドーピングされたＰやＢを拡散させるため、熱処理を行う。次に、スパッタ法によりソース信号線等になる導電膜を成膜する。導電膜としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜である。次に、導電膜を写真製版法及びエッチングにより所望のパターンにパターニングする。これにより、ソース信号線等が形成される。

次に、プラズマＣＶＤ法によりガラス基板上に保護膜を成膜する。そして、ゲート絶縁膜、層間絶縁膜、及び保護膜を写真製版法及びエッチングにより、所望の形状にパターニングして、コンタクトホールを形成する。これにより、多結晶半導体膜のソース・ドレイン領域上の金属性導電膜、及びソース信号線が露出する。次に、スパッタ法により、画素電極になる導電膜を成膜する。この導電膜としては、ＩＴＯやＩＺＯなどの透明性を有する導電膜であればよい。そして、写真製版及びエッチングにより所望の形状にパターニングして画素電極を形成する。以上の工程により、低温ポリシリコンＴＦＴを用いたＴＦＴアレイ基板が完成する。
特開平１１−１６３３６８号公報

上記の製造方法では、多結晶半導体膜上に金属性導電膜を形成し、さらに多結晶半導体膜のチャネル領域上の金属性導電膜をエッチングして除去する。このため、多結晶半導体膜のチャネル領域は、金属性導電膜の形成と除去プロセスによりダメージを受けてしまう。従って、多結晶半導体膜のチャネル領域は欠陥密度が増加し、この状態で低温ポリシリコンＴＦＴを作成してもＴＦＴ特性が低下するという問題があった。

本発明は、上記のような問題を解消するためになされたものであり、ＴＦＴ特性の良好なＴＦＴアレイ基板及びその製造方法を提供することを目的とする。

本発明にかかるＴＦＴアレイ基板の製造方法は、半導体膜を形成する工程と、前記半導体膜上に金属性導電膜を形成する工程と、前記金属性導電膜上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜に比べて成長速度が速い第２のゲート絶縁膜を形成する工程とを有する方法である。

本発明にかかるＴＦＴアレイ基板は、半導体膜と、前記半導体膜上に金属性導電膜を形成する工程と、前記金属性導電膜上に形成され、シリコン窒化膜からなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、シリコン酸化膜からなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、シリコン窒化膜からなる第３のゲート絶縁膜とを有するものである。

本発明によれば、ＴＦＴ特性の良好なＴＦＴアレイ基板及びその製造方法を得ることができる。

まず、表示装置について図１を用いて説明する。表示装置には、後述するＴＦＴアレイ基板１００が用いられる。表示装置とは、例えば液晶表示装置やＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）である。また、ＥＬ表示装置には、有機ＥＬ表示装置、無機ＥＬ表示装置がある。ここでは、一例として、透過型の液晶表示装置について説明する。図１は、液晶表示装置１２８の構成を示す断面模式図である。

液晶表示装置１２８は、液晶表示パネル１２０、バックライトユニット１２１、駆動回路（不図示）等を備えるものである。液晶表示パネル１２０は、ＴＦＴアレイ基板１００と、ＴＦＴアレイ基板１００に対向して配置される対向基板１２２とを外周縁にて、シール剤１２３を用いて貼り合わせ、その間に液晶層１２４を形成して封止したものである。ＴＦＴアレイ基板１００は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）１０８を有する。そして、シール剤１２３で囲まれる領域にて、１画素ごとに画素電極１７が配置される。バックライトユニット１２１は、液晶表示パネル１２０の反視認側に配置され、液晶表示パネル１２０の背面側から光を照射する。そして、ＴＦＴアレイ基板１００の端部には、駆動回路（不図示）が設けられる。これにより、外部からの各種信号が供給される。それらの信号に応じて、ＴＦＴ１０８のＯＮ、ＯＦＦが制御され、ＴＦＴ１０８がＯＮ状態のとき、画素電極１７に表示電圧が印加される。

対向基板１２２は、カラーフィルタ層１２５及び対向電極１２６を有している。カラーフィルタ層１２５は、例えばブラックマトリクス（ＢＭ）層と、赤（Ｒ）緑（Ｇ）青（Ｂ）の着色層とを有している。対向電極１２６は、対向基板１２２の液晶層１２４側に配置され、液晶層１２４に信号電位を供給するための共通電位を与える。なお、例えばＩＰＳ方式の液晶表示装置に用いられる場合、対向電極１２６はＴＦＴアレイ基板１００側に配置される。そして、対向基板１２２と対向電極１２６との間にて、画素電極１７及びＴＦＴ１０８に対向する領域に、カラーフィルタ層１２５が形成され、このカラーフィルタ層１２５を用いてカラー表示が行われる。

また、ＴＦＴアレイ基板１００および対向基板１２２の液晶層１２４側の表面には、液晶を配向させるための液晶配向膜（不図示）が形成されている。そして、ＴＦＴアレイ基板１００と対向基板１２２の外側に、それぞれ偏光板１２７等が貼付され、液晶表示パネル１２０が形成される。液晶表示装置１２８は、以上のように構成されている。また、上記の構成は、一例であり、これ以外の構成でもよい。

画素電極１７と対向電極１２６との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層１２４を通過する光の偏光状態が変化する。すなわち、偏光板１２７を通過して直線偏光となった光は液晶層１２４によって、偏光状態が変化する。具体的には、バックライトユニット１２１からの光及び外部から入射した外光は、偏光板１２７によって直線偏光になる。そして、この直線偏光が液晶層１２４を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板１２２側の偏光板１２７を通過する光量が変化する。すなわち、バックライトユニット１２１から液晶表示パネル１２０を透過する透過光のうち、視認側の偏光板１２７を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板１２７を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。

次に、上記の液晶表示装置１２８に用いられるＴＦＴアレイ基板１００について図２を用いて説明する。図２は、ＴＦＴアレイ基板１００の構成を示す平面模式図である。ＴＦＴアレイ基板１００には、上記のようにスイッチング素子としてＴＦＴ１０８が用いられる。

ＴＦＴアレイ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート信号線（走査信号配線）１０９、複数のソース信号線（表示信号配線）１１０、及び複数の共通配線が形成されている。複数のゲート信号線１０９と共通配線は平行に設けられている。同様に、複数のソース信号線１１０は平行に設けられている。なお、共通配線は、隣接するゲート信号線１０９間にそれぞれ設けられている。すなわち、ゲート信号線１０９と共通配線とは、交互に配置されている。そして、ゲート信号線１０９及び共通配線と、ソース信号線１１０とは、互いに交差するように形成されている。ゲート信号線１０９及び共通配線と、ソース信号線１１０とは直交している。そして、隣接するゲート信号線１０９とソース信号線１１０とで囲まれた領域が画素１０５となる。従って、ＴＦＴアレイ基板１００では、画素１０５がマトリクス状に配列される。

さらに、ＴＦＴアレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート信号線１０９は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート信号線１０９は、ＴＦＴアレイ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース信号線１１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース信号線１１０は、ＴＦＴアレイ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線１０９に供給する。このゲート信号によって、ゲート信号線１０９が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号（表示電圧）をソース信号線１１０に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴアレイ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

画素内には、少なくとも１つのＴＦＴ１０８と保持容量１１１とが形成されている。そして、画素１０５内において、ＴＦＴ１０８と保持容量１１１は直列に接続されている。ＴＦＴ１０８はソース信号線１１０とゲート信号線１０９の交差点近傍に配置される。保持容量１１１は、対向配置される電極間に誘電体絶縁膜を形成して構成される。ここでは、共通配線である上部容量電極と、画素電極１７と同電位である下部容量電極との間にゲート絶縁膜を形成している。そして、保持容量１１１によって画素電極１７に印加される電圧を一定時間保持することができる。例えば、このＴＦＴ１０８が画素電極１７に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート信号線１０９に接続され、ゲート端子から入力される信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース信号線１１０に接続されている。ゲート電極に電圧を印加するとソース信号線１１０から電流が流れるようになる。これにより、ソース信号線１１０から、ＴＦＴ１０８のドレイン電極に接続された画素電極１７に表示電圧が印加される。そして、画素電極１７と、対向電極１２６との間に、表示電圧に応じた電界が生じる。なお、以下に示す実施の形態においては、ソース信号線１１０として配線電極１２、ソース電極として接続電極１７ａを用いている。また、ドレイン電極は、画素電極１７と一体となって形成されている。

実施の形態１．
まず、ＴＦＴアレイ基板１００の構成について図３及び図４を用いて説明する。図３は、ＴＦＴアレイ基板１００の画素の構成を示す平面模式図である。つまり、図２における１画素１０５を拡大した平面模式図である。図４は図３のＡ−Ａ断面を示す断面模式図である。ここでは、トップゲート型のＴＦＴアレイ基板１００について説明する。

絶縁性基板１上に、透過性の無機絶縁膜であるシリコン窒化膜（ＳｉＮ膜）、シリコン酸化膜（ＳｉＯ_２膜）等の下地膜が形成される。絶縁性基板１としては、ガラスや石英基板等の透明絶縁性基板を用いることができる。ここでは、絶縁性基板１としてガラス基板を用いる。下地膜は、第１下地膜２、第２下地膜３が順次積層された２層構造とする。もちろん、下地膜は２層構造に限られず、単層構造又は３層以上の多層構造であってもよい。そして、第２下地膜３の上層には、島状の多結晶半導体膜５が形成される。ここでは、多結晶半導体膜５として、非晶質シリコン（ａ−Ｓｉ）膜にレーザー光を照射することにより形成されたポリシリコン（ｐ−Ｓｉ）膜を用いる。また、多結晶半導体膜５には、不純物を含む導電性領域があり、これがソース領域５ｂ、ドレイン領域５ｃである。チャネル領域５ｄは、ソース領域５ｂとドレイン領域５ｃとの間に配置されている。すなわち、ソース領域５ｂ及びドレイン領域５ｃは、チャネル領域５ｄを挟むように対向配置されている。多結晶半導体膜５はさらに下部容量電極５ａを有する。

また、図３に示されるように、多結晶半導体膜５は略コの字型に形成され、ソース領域５ｂ、ドレイン領域５ｃ、及びチャネル領域５ｄと、下部容量電極５ａとは、平行に配置されている。チャネル領域５ｄを除く多結晶半導体膜５上には、金属性導電膜６が形成される。すなわち、ソース領域５ｂ、ドレイン領域５ｃ、及び下部容量電極５ａ上に金属性導電膜６が形成される。そして、多結晶半導体膜５及び金属性導電膜６を覆うように、第１のゲート絶縁膜７が形成される。つまり、多結晶半導体膜５及び金属性導電膜６と、第１のゲート絶縁膜７とは接している。また、上記のようにチャネル領域５ｄ上には金属性導電膜６が形成されていないため、チャネル領域５ｄ上は、第１のゲート絶縁膜７と接している。さらに、第１のゲート絶縁膜７を覆うように第２のゲート絶縁膜８が形成されている。つまり、第１のゲート絶縁膜７と第２のゲート絶縁膜８とは接している。本実施の形態では、ゲート絶縁膜を上記のように第１のゲート絶縁膜７、第２のゲート絶縁膜８が順次積層された２層構造としている。そして、第１のゲート絶縁膜７は第２のゲート絶縁膜８より成長速度が遅くなるような成膜条件で成膜される。これにより、ゲート絶縁膜の被覆性が向上する。

そして、チャネル領域５ｄと対向して、第２のゲート絶縁膜８上にゲート電極１０が形成される。すなわち、チャネル領域５ｄとゲート電極１０とは、第１のゲート絶縁膜７及び第２のゲート絶縁膜８を介して対向配置される。ゲート電極１０は、ゲート信号線１０９から多結晶半導体膜５の上部まで延設されている。そして、ゲート信号線１０９を介して、ゲート電極１０にゲート信号が入力され、ＴＦＴ１０８のＯＮとＯＦＦとを制御している。なお、ゲート電極１０は、後述するコンタクトホール１４及びコンタクトホール１５の間に形成されている。また、ゲート電極１０と同一レイヤーで上部容量電極１０ａが形成されている。ゲート信号線１０９と上部容量電極１０ａとは平行して設けられ、隣接するゲート信号線１０９間に上部容量電極１０ａが配置される。そして、上部容量電極１０ａは、隣接画素の上部容量電極１０ａと接続され、共通電位が与えられている。また、上部容量電極１０ａは、第１のゲート絶縁膜７及び第２のゲート絶縁膜８を介して、下部容量電極５ａ上に形成されている。すなわち、下部容量電極５ａと上部容量電極１０ａとは、第１のゲート絶縁膜７及び第２のゲート絶縁膜８を介して、重なっている。そして、第１のゲート絶縁膜７及び第２のゲート絶縁膜８を誘電体絶縁膜として、下部容量電極５ａと上部容量電極１０ａとが蓄積容量コンデンサを形成する。このように、第１のゲート絶縁膜７、第２のゲート絶縁膜８、下部容量電極５ａ、及び上部容量電極１０ａは、保持容量１１１となる。これにより、後述する画素電極１７に印加される電圧を一定時間保持することができる。ゲート電極１０及び上部容量電極１０ａを覆うように、層間絶縁膜１１が形成される。層間絶縁膜１１上には、配線電極１２が形成される。配線電極１２は、平行して複数設けられている。また、配線電極１２は、ゲート信号線１０９及び上部容量電極１０ａと交差して配置される。そして、隣接するゲート信号線１０９と隣接する配線電極１２とで囲まれた領域が画素となる。

さらに、配線電極１２を覆うように保護膜１３が形成される。また、ソース領域５ｂ及びドレイン領域５ｃに対応する保護膜１３、層間絶縁膜１１、第２のゲート絶縁膜８、及び第１のゲート絶縁膜７には、コンタクトホール１４、１５がそれぞれ設けられている。さらに、配線電極１２上の保護膜１３にコンタクトホール１６が形成されている。そして、保護膜１３上には、画素電極１７及び接続電極１７ａが同一レイヤーで形成されている。画素電極１７及び接続電極１７ａとして、ＩＴＯ、ＩＺＯ等の透明導電膜を用いることができる。液晶表示装置に用いられる場合、１画素単位に画素電極１７が形成される。画素電極１７は、隣接するゲート信号線１０９と隣接する配線電極１２とで囲まれた領域の略全体（ＴＦＴ１０８を除く）に形成される。具体的には、画素電極１７は、下部容量電極５ａ及びドレイン領域５ｃ上に形成され、ソース領域５ｂ及びチャネル領域５ｄ上には形成されない。なお、画素電極１７は、コンタクトホール１４、１６上にも形成されない。接続電極１７ａは、コンタクトホール１４とコンタクトホール１６とをつなぐように形成されている。すなわち、画素電極１７と接続電極１７ａとは離間して配置される。

接続電極１７ａは、コンタクトホール１６によって配線電極１２に接続される。さらに、接続電極１７ａは、コンタクトホール１４を介して、多結晶半導体膜５のソース領域５ｂに電気的に接続される。また、画素電極１７は、コンタクトホール１５によって多結晶半導体膜５のドレイン領域５ｃに電気的に接続される。これにより、ＴＦＴ１０８がＯＮのとき、配線電極１２に供給された表示信号が、接続電極１７ａを介して多結晶半導体膜５のソース領域５ｂに出力される。そして、多結晶半導体膜５を介して画素電極１７に表示信号が供給される。また、多結晶半導体膜５には、下部容量電極５ａが形成されるので、下部容量電極５ａと、多結晶半導体膜５に接続された画素電極１７とは同電位となる。ＴＦＴアレイ基板１００は、上記のように構成される。このように、ゲート絶縁膜を成長速度の遅い第１のゲート絶縁膜７と、第１のゲート絶縁膜７より成長速度の速い第２のゲート絶縁膜８との２層構造とすることにより、ゲート絶縁膜の被覆性が向上する。そして、チャネル領域５ｄの欠陥密度を低減することができ、ＴＦＴ特性が良好となる。

次に、上記のＴＦＴアレイ基板１００の製造方法について図５及び図６を用いて説明する。図５及び図６は、ＴＦＴアレイ基板１００の製造方法を示す断面模式図である。

まず、ガラス基板や石英基板などの透過性を有する絶縁性基板１上に、ＣＶＤ法を用いて、第１下地膜２及び第２下地膜３を形成する。下地膜としては、例えば透過性の無機絶縁膜であるシリコン酸化膜（ＳｉＯ_２膜）やシリコン窒化膜（ＳｉＮ膜）、もしくはＳｉＯ_２膜とＳｉＮ膜との積層構造を用いることができる。これを、後に成膜される半導体膜の下地として成膜する。本実施の形態では、ガラス基板上に、第１下地膜２であるＳｉＮ膜を４０〜６０ｎｍの膜厚に成膜する。そして、ＳｉＮ膜上に第２下地膜３であるＳｉＯ_２膜を１８０〜２２０ｎｍの膜厚に成膜する。このように、下地膜をＳｉＮ膜、ＳｉＯ_２膜の２層構造とする。このような下地膜は、ガラス基板からのＮａなどの可動イオンが半導体膜へ拡散することを防止する目的で設けたものであり、上記膜構成、膜厚に限るものではない。

次に、第２下地膜３上に非晶質半導体膜４をＣＶＤ法により成膜する。本実施の形態では、非晶質半導体膜４としてアモルファスシリコン（ａ−Ｓｉ）膜を用い、３０〜１００ｎｍ、好ましくは６０〜８０ｎｍの膜厚に成膜する。これら下地膜２、３及び非晶質半導体膜４は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを抑制することができる。なお、非晶質半導体膜４の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜された非晶質半導体膜４の膜中に、多量に含有された水素を低減するために行う。本実施の形態では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜４を成膜した基板を４５分間保持する。このような処理を行っておくことにより、非晶質半導体膜４を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体膜４表面の荒れを抑制することが可能となる。以上の工程により、図５（ａ）に示す構成となる。

そして、非晶質半導体膜４表面に形成された自然酸化膜をフッ酸などでエッチング除去する。次に、非晶質半導体膜４に対して窒素などのガスを吹きつけながら、非晶質半導体膜４上からレーザー光を照射する。レーザー光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜４に照射される。これにより、非晶質半導体膜４が多結晶半導体膜５に変換される。本実施の形態では、非晶質半導体膜４としてアモルファスシリコン膜を用いているので、多結晶半導体膜５としてポリシリコン（ｐ−Ｓｉ）膜に変換される。本実施の形態では、レーザー光としてＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いたが、ＹＡＧレーザーの第２高調波の代わりにエキシマレーザーを用いることもできる。ここで、窒素を吹きつけながら非晶質半導体膜４にレーザー光を照射することにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施の形態では、多結晶半導体膜５の結晶表面の平均粗さを３ｎｍ以下まで小さくしている。このように、多結晶半導体膜５の表面粗さが十分に小さいため、多結晶化後の表面凹凸が低減する。形成された多結晶半導体膜５は、後の工程で下部容量電極５ａ、ソース領域５ｂ、ドレイン領域５ｃ、及びチャネル領域５ｄとなる。以上の工程により、図５（ｂ）に示す構成となる。

次に、多結晶半導体膜５上に金属性導電膜６をスパッタ法により成膜する。金属性導電膜６は、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜であればよい。本実施の形態では、Ｍｏ膜をおよそ２０ｎｍの膜厚でＤＣマグネトロンを用いたスパッタリング法により成膜する。ここで、金属性導電膜６の膜厚を２０ｎｍとしたが、２５ｎｍ以下であればよい。金属性導電膜６の膜厚が２５ｎｍを超える膜厚の場合には、金属性導電膜６がこの後に行う不純物イオンドーピングのマスクとなってしまう。このため、金属性導電膜６下層の多結晶半導体膜５に不純物イオンが十分に到達できず、金属性導電膜６と多結晶半導体膜５とのオーミック性コンタクトが得られなくなる。以上の工程により、図５（ｃ）に示す構成となる。

そして、成膜された金属性導電膜６上に感光性樹脂であるフォトレジストをスピンコートによって塗布し、塗布したフォトレジストを多階調マスク上から露光・感光し、現像する写真製版法を行う。これにより、所望の形状にフォトレジストがパターニングされる。多階調マスクには、グレイトーンマスクとハーフトーンマスクがある。このような多階調マスク上からフォトレジストを露光することにより、露光領域、中間露光領域、未露光領域の３段階の露光レベルを実現でき、膜厚差を有するフォトレジストが形成できる。そして、所望の金属性導電膜６部分のフォトレジスト膜厚を薄く形成し、所望の金属性導電膜６部分のフォトレジスト膜厚を厚く形成する。ここでは、フォトレジストを島状に形成し、後の工程でチャネル領域５ｄとなる部分のフォトレジストの膜厚を薄くする。このレジストパターン上から金属性導電膜６及び多結晶半導体膜５をエッチングして、金属性導電膜６及び多結晶半導体膜５を島状にパターニングする。以上の工程により、図５（ｄ）に示す構成となる。

次に、アッシング処理によって、フォトレジスト膜厚を予め薄く形成した部分、つまりチャネル領域５ｄ上のフォトレジストを除去し、厚く形成した部分のフォトレジストパターンのみを残存させる。そして、残したフォトレジストパターン上から再度金属性導電膜６をエッチングし、フォトレジストパターンを除去する。これにより、チャネル領域５ｄ上の金属性導電膜６が除去され、多結晶半導体膜５が所望の形状にパターニングされる。具体的には、金属性導電膜６は、下部容量電極５ａ、ソース領域５ｂ、及びドレイン領域５ｃ上に形成される。低抵抗な金属性導電膜６を保持容量１１１の下部容量電極５ａ上に積層することにより、下部容量電極５ａには所望の電圧を確実に印加することが可能となり、安定した容量を形成することができる。さらに、多結晶半導体膜５の保持容量１１１となる下部容量電極５ａ上に金属性導電膜６を形成しているために、多結晶半導体膜５を低抵抗化するためのドーピング工程を削減することができる。このため、写真製版工程を削減することが可能となり、生産性が向上するという効果を奏する。以上の工程により、図５（ｅ）に示す構成となる。

このように、多結晶半導体膜５とその上に接して形成された金属性導電膜６とは、上記のように公知の多階調マスクを用いることにより、１回の写真製版工程で形成することが可能である。もちろん、多階調マスクではなく通常のマスクを用いて、複数の写真製版工程により、多結晶半導体膜５及び金属性導電膜６を形成してもよい。この場合、まず金属性導電膜６を写真製版法、エッチングによって、所望の形状にパターニングする。また、金属性導電膜６のエッチングには、燐酸及び硝酸を混合した薬液を用いたウェットエッチング法を用いることができる。そして、金属性導電膜６下層の多結晶半導体膜５を上記の写真製版法及びエッチングによって島状にパターニングする。多結晶半導体膜５のエッチングには、ＣＦ_４とＯ_２を混合したガスを用いたドライエッチング法を用いることができる。また、エッチングガスにＯ_２を混合しているため、写真製版法により形成したフォトレジストを後退させながらエッチングすることが可能となる。従って、多結晶半導体膜５は端部にテーパー形状を有する構造とすることができる。すなわち、金属性導電膜６より多結晶半導体膜５のほうが大きく形成される。

次に、上記の構成が形成された基板に対して表面処理を行い、金属性導電膜６及び多結晶半導体膜５を覆うように、第１のゲート絶縁膜７を成膜する。これにより、図５（ｅ）に示されるように露出したチャネル領域５ｄが第１のゲート絶縁膜７によって被覆される。次に、第１のゲート絶縁膜７上に第２のゲート絶縁膜８を成膜する。ここで、第１のゲート絶縁膜７の成長速度は、第２のゲート絶縁膜８の成長速度より遅くなるようにする。表１に第１のゲート絶縁膜７と第２のゲート絶縁膜８の成膜条件と成長速度を示す。

第１のゲート絶縁膜７を成膜温度３５０℃、圧力２００Ｐａ、ＲＦパワー０．９Ｗ／ｃｍ^２、ＴＥＯＳ流量８．４５×１０^−２Ｐａ・ｍ^３／ｓ（＝５０ｓｃｃｍ）、Ｏ_２流量８．４５Ｐａ・ｍ^３／ｓ（＝５．０ｓｌｍ）とすると、成長速度が６０ｎｍ／ｍｉｎとなる。このように成膜される第１のゲート絶縁膜７を第１のゲート絶縁膜Ａとする。また、第１のゲート絶縁膜７を成膜温度３５０℃、圧力１００Ｐａ、ＲＦパワー０．９Ｗ／ｃｍ^２、ＴＥＯＳ流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、Ｏ_２流量８．４５Ｐａ・ｍ^３／ｓ（＝５．０ｓｌｍ）とすると、成長速度が８５ｎｍ／ｍｉｎとなる。このように成膜される第１のゲート絶縁膜７を第１のゲート絶縁膜Ｂとする。そして、第２のゲート絶縁膜８を成膜温度３５０℃、圧力２００Ｐａ、ＲＦパワー０．９Ｗ／ｃｍ^２、ＴＥＯＳ流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、Ｏ_２流量８．４５Ｐａ・ｍ^３／ｓ（＝５．０ｓｌｍ）とすると、成長速度が１２０ｎｍ／ｍｉｎとなる。本実施の形態では、ゲート絶縁膜７、８としてＴＥＯＳ材料によるＳｉＯ_２膜を用い、プラズマＣＶＤ法にて成膜する。第１のゲート絶縁膜７は、第１のゲート絶縁膜Ａもしくは第１のゲート絶縁膜Ｂを２０ｎｍから３０ｎｍの膜厚に成膜する。そして、第１のゲート絶縁膜７上に第２のゲート絶縁膜８を６０ｎｍから９０ｎｍの膜厚に成膜する。このように、成長速度の遅い第１のゲート絶縁膜７を形成し、次に第１のゲート絶縁膜７より成長速度の速い第２のゲート絶縁膜８を形成する。これにより、ゲート絶縁膜の被覆性が高くなり、ゲート耐圧が向上して初期故障を大幅に低減することが可能となる。従来構造の絶縁耐性は、６ＭＶ／ｃｍであったが、本実施の形態では絶縁耐性は、７ＭＶ／ｃｍと向上した。

絶縁耐性を図７を用いて説明する。図７は、ＣＶ特性を示すグラフである。（ａ）は、従来構造のＴＦＴのＣＶ特性である。（ｂ）は、本実施の形態のＴＦＴのＣＶ特性である。なお、図７においては、縦軸が２層構造のゲート絶縁膜の容量Ｃ／Ｃｏｘ、横軸が電圧（Ｖ）を示す。（ａ）に比べて（ｂ）は、容量の増加が急峻であり、容量の増加の立ち上がりが０Ｖに近い。このことから、第１のゲート絶縁膜７と多結晶半導体膜５のチャネル領域５ｄの界面の欠陥密度が低減されたことが示され、ＴＦＴ特性を向上させることが可能となる。以上の工程により、図６（ｆ）に示す構成となる。

次に、第２のゲート絶縁膜８上にゲート電極１０、上部容量電極１０ａ、及びゲート信号線１０９を形成するための導電膜を成膜する。導電膜としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を用いることができる。本実施の形態では、ＤＣマグネトロンを用いたスパッタリング法により、Ｍｏを２００ｎｍ〜４００ｎｍの膜厚に成膜する。次に、成膜した導電膜を公知の写真製版法及びエッチングによって、所望の形状にパターニングし、ゲート電極１０、上部容量電極１０ａ、及びゲート信号線１０９を形成する。ゲート電極１０はＴＦＴ１０８を構成し、上部容量電極１０ａは保持容量１１１を構成する。なお、上部容量電極１０ａは、第１のゲート絶縁膜７及び第２のゲート絶縁膜８を介して、下部容量電極５ａと対向配置される。本実施の形態では、導電膜のエッチングは、燐酸と硝酸を混合した薬液を用いたウェットエッチング法により行う。

そして、形成されたゲート電極１０をマスクとして、多結晶半導体膜５のソース・ドレイン領域に不純物元素を導入する。ここで導入する不純物元素としてリン（Ｐ）、ボロン（Ｂ）を用いることができる。Ｐを導入すればｎ型のＴＦＴ１０８を形成することができ、Ｂを導入すればｐ型のＴＦＴ１０８を形成することができる。また、ゲート電極１０の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。ここで、ＰやＢの不純物の導入にはイオンドーピング法を用いて行う。このように、不純物が導入された多結晶半導体膜５の領域がソース領域５ｂ又はドレイン領域５ｃとなり、ソース領域５ｂ及びドレイン領域５ｃに挟まれる領域がチャネル領域５ｄとなる。ＴＦＴ１０８は、ゲート電極１０、多結晶半導体膜５のソース領域５ｂ、ドレイン領域５ｃ、チャネル領域５ｄ等によって構成される。保持容量１１１は、上部容量電極１０ａ、第１のゲート絶縁膜７、第２のゲート絶縁膜８、下部容量電極５ａ等によって構成される。以上の工程により、図６（ｇ）に示す構成となる。

次に、層間絶縁膜１１を基板表面全体を覆うように成膜する。すなわち、ゲート電極１０及び上部容量電極１０ａ上に層間絶縁膜１１を成膜する。本実施の形態では、層間絶縁膜１１としてＳｉＯ_２膜をＣＶＤ法により５００〜１０００ｎｍの膜厚に成膜する。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間程度保持する。これは、多結晶半導体膜５のソース・ドレイン領域に導入した不純物元素を活性化させるために行う。そして、層間絶縁膜１１上に、配線電極１２となる導電膜を成膜する。導電膜としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜を用いることができる。本実施の形態では、導電膜として、Ｍｏ（上層）／Ａｌ（下層）の積層とし、ＤＣマグネトロンを用いたスパッタリング法により、Ｍｏを１００〜２００ｎｍ、Ａｌを２００〜４００ｎｍの膜厚に成膜する。この積層膜を公知の写真製版法、エッチングによって、所望の形状にパターニングして、配線電極１２を形成する。本実施の形態では、配線電極１２を形成するためのエッチングは、ＳＦ_６とＯ_２の混合ガス及びＣｌ_２とＡｒの混合ガスを用いたドライエッチング法により行う。次に、保護膜１３を基板表面全体を覆うように成膜する。すなわち、保護膜１３を配線電極１２上に成膜する。本実施の形態では、保護膜１３として、ＳｉＮ膜を用い、ＣＶＤ法により膜厚２００〜３００ｎｍに成膜する。以上の工程により、図６（ｈ）に示す構成となる。

そして、成膜した第１のゲート絶縁膜７、第２のゲート絶縁膜８、層間絶縁膜１１、及び保護膜１３を写真製版法、エッチングによって所望の形状にパターニングする。ここでは、多結晶半導体膜５のソース領域５ｂ、ドレイン領域５ｃ上の金属性導電膜６に到達するコンタクトホール１４、１５の形成と、配線電極１２に到達するコンタクトホール１６の形成を行う。つまり、コンタクトホール１４、１５では、第１のゲート絶縁膜７、第２のゲート絶縁膜８、層間絶縁膜１１、及び保護膜１３が除去され、多結晶半導体膜５のソース・ドレイン領域上の金属性導電膜６が露出する。また、コンタクトホール１６では、保護膜１３が除去され、配線電極１２が露出する。本実施の形態では、コンタクトホール１４、１５、１６のエッチングは、ＣＨＦ_３、Ｏ_２とＡｒの混合したガスを用いたドライエッチング法により行う。

最後に、保護膜１３上に画素電極１７及び接続電極１７ａを形成するための導電膜を成膜する。これにより、コンタクトホール１４、１５、１６では、導電膜が埋設され、金属性導電膜６又は配線電極１２に接する。導電膜は、ＩＴＯやＩＺＯなどの透明性を有する導電膜であればよい。本実施の形態では、画素電極１７及び接続電極１７ａとしてＩＴＯ膜を用い、ＤＣマグネトロンを用いたスパッタリング法により８０〜１２０ｎｍの膜厚に成膜する。また、スパッタリングにはＡｒガス、Ｏ_２ガスとＨ_２Ｏガスを混合したガスを用いて行う。これにより、加工性が容易である非晶質性の透明性導電膜が形成される。次に、成膜した導電膜を公知の写真製版法、エッチングによって、所望の形状にパターニングし、画素電極１７及び接続電極１７ａを形成する。本実施の形態では、透明性導電膜のエッチングはシュウ酸を主成分とする薬液を用いたウェットエッチング法により行う。そして、非晶質性の透明導電膜を結晶化するためのアニールを実施する。また、透過型液晶表示装置に用いられる場合、ＩＴＯのような透明導電膜を用いる必要があるが、反射型液晶表示装置や半透過型液晶表示装置に用いられる場合は、光反射性を有する金属膜を用いることができる。

接続電極１７ａは、コンタクトホール１４によってソース領域５ｂ上の金属性導電膜６に接続され、コンタクトホール１６によって配線電極１２に接続される。画素電極１７は、コンタクトホール１５によってドレイン領域５ｃ上の金属性導電膜６に接続される。つまり、コンタクトホール１４、１６は、接続電極１７ａと、金属性導電膜６及び配線電極１２とを物理的・電気的に接続している。また、コンタクトホール１５は、画素電極１７と金属性導電膜６とを物理的・電気的に接続している。そして、コンタクトホール１４、１５のように、ソース・ドレイン領域とＩＴＯ等の透明導電性酸化膜がコンタクトする部分には金属性導電膜６が形成されている。このため、透明導電性酸化膜をコンタクトホール１４、１５を介して接続した場合でも、多結晶半導体膜５が酸化されることはない。これにより、良好なコンタクト抵抗を得ることができるという効果を奏する。以上の工程により、図６（ｉ）に示す構成となる。このようにして、ＴＦＴアレイ基板１００が製造される。

そして、図１に示されるように、上記のＴＦＴアレイ基板１００と対向基板１２２とを対向配置させてシール剤１２３を用いて貼り合わせ、両基板間に液晶を注入する。そして、ＴＦＴアレイ基板１００と対向基板１２２との外側に偏光板１２７を貼付してバックライトユニット１２１等を配置することにより、液晶表示装置１２８が製造される。もちろん、液晶表示装置１２８以外の表示装置に上記のＴＦＴアレイ基板１００を用いてもよい。このようにして、低温ポリシリコンＴＦＴ構造の表示デバイスが完成する。

本実施の形態にかかるＴＦＴアレイ基板１００及びその製造方法によれば、低温ポリシリコンＴＦＴを用いた表示デバイスにおいて、ゲート絶縁膜と多結晶半導体膜のチャネル領域との界面の欠陥密度を低減させることができる。さらに、ゲート絶縁膜の耐圧を向上させて、高性能なＴＦＴ特性をもつ表示デバイスを得ることができる。

なお、本実施の形態では、半導体膜にｐ−Ｓｉを用いた低温ｐ−ＳｉＴＦＴについて説明したが、これに限られない。例えば、ａ−ＳｉＴＦＴ、マイクロクリスタルシリコンＴＦＴ、及びこれらを併用したＴＦＴ（ａ−Ｓｉとマイクロクリスタルシリコン併用ＴＦＴ等）でもよい。

実施の形態２．
本実施の形態にかかるＴＦＴアレイ基板１００の構成を図８に示す。図８に示されるように、本実施の形態にかかるＴＦＴアレイ基板１００は、ゲート絶縁膜として第１のゲート絶縁膜７、第２のゲート絶縁膜８、第３のゲート絶縁膜９が順次積層される３層構造とする。なお、ゲート絶縁膜の構成及び製造方法以外は、実施の形態１と同様なので説明を省略する。

図９及び図１０を用いて本実施の形態にかかるＴＦＴアレイ基板１００の製造方法について説明する。図９及び図１０は、本実施の形態にかかるＴＦＴアレイ基板１００の製造方法を示す断面模式図である。

絶縁性基板１上に実施の形態１と同様、絶縁性基板１上に第１下地膜２、第２下地膜３、多結晶半導体膜５、金属性導電膜６を順次形成する。これにより、図９（ｅ）に示される構成となる。次に、上記の構成が形成された基板に対して表面処理を行い、金属性導電膜６及び多結晶半導体膜５を覆うように、第１のゲート絶縁膜７を成膜する。これにより、図９（ｅ）に示されるように露出したチャネル領域５ｄが第１のゲート絶縁膜７によって被覆される。次に、第１のゲート絶縁膜７上に第２のゲート絶縁膜８、第３のゲート絶縁膜８を順次成膜する。このように、本実施の形態のゲート絶縁膜は、第１のゲート絶縁膜７、第２のゲート絶縁膜８、第３のゲート絶縁膜９が順次積層される３層構造とする。ここでは、第１のゲート絶縁膜７及び第３のゲート絶縁膜９としてＳｉＮ膜を用い、２０〜３０ｎｍの膜厚に成膜する。そして、第２のゲート絶縁膜８としてＳｉＯ_２膜を用い、４０〜７０ｎｍの膜厚に成膜する。また、第２のゲート絶縁膜８は、実施の形態１と同様の条件により成膜する。具体的には、表１に示された条件、つまり成膜温度３５０℃、圧力２００Ｐａ、ＲＦパワー０．９Ｗ／ｃｍ^２、ＴＥＯＳ流量１．６９×１０^−１Ｐａ・ｍ^３／ｓ（＝１００ｓｃｃｍ）、Ｏ_２流量８．４５Ｐａ・ｍ^３／ｓ（＝５．０ｓｌｍ）で成膜する。すなわち、第２のゲート絶縁膜８の成長速度は１２０ｎｍ／ｍｉｎとなる。以上の工程により、図９（ｆ）に示される構成となる。

次に、第３のゲート絶縁膜９上に、実施の形態１と同様、ゲート電極１０、上部容量電極１０ａを形成する。これにより、図１０（ｇ）に示される構成となる。そして、基板上に層間絶縁膜１１、配線電極１２、及び保護膜１３を形成する。これにより、図１０（ｈ）に示される構成となる。そして、写真製版法、エッチングによってコンタクトホール１４、１５、１６を形成する。ここでは、多結晶半導体膜５のソース領域５ｂ、ドレイン領域５ｃ上の金属性導電膜６に到達するコンタクトホール１４、１５の形成と、配線電極１２に到達するコンタクトホール１６の形成を行う。つまり、コンタクトホール１４、１５では、第１のゲート絶縁膜７、第２のゲート絶縁膜８、第３のゲート絶縁膜９、層間絶縁膜１１、及び保護膜１３が除去され、多結晶半導体膜５のソース・ドレイン領域上の金属性導電膜６が露出する。また、コンタクトホール１６では、保護膜１３が除去され、配線電極１２が露出する。そして、画素電極１７及び接続電極１７ａを形成する。以上の工程により、図１０（ｉ）に示される構成となる。このようにして、本実施の形態にかかるＴＦＴアレイ基板１００が製造される。そして、実施の形態１と同様、上記のＴＦＴアレイ基板１００を用いて液晶表示装置等を製造することができる。

本実施の形態にかかるＴＦＴアレイ基板１００は、第１のゲート絶縁膜７及び第３のゲート絶縁膜９にＳｉＮ膜、第２のゲート絶縁膜８にＳｉＯ_２膜を用い、ゲート絶縁膜を３層構造にしたことにより、ゲート絶縁膜の被覆性が向上する。そして、初期故障を大幅に低減することができる。従来の構造では、絶縁耐性が６ＭＶ／ｃｍであったが、本実施の形態では絶縁耐性が８ＭＶ／ｃｍと向上した。ここで、図７を用いて本実施の形態にかかるＴＦＴアレイ基板１００のＣＶ特性を説明する。図７は、ＣＶ特性を示すグラフである。（ａ）は、従来構造のＴＦＴのＣＶ特性である。（ｃ）は、本実施の形態のＴＦＴのＣＶ特性である。なお、図７においては、縦軸が３層構造のゲート絶縁膜の容量Ｃ／Ｃｏｘ、横軸が電圧（Ｖ）を示す。（ａ）に比べて（ｃ）は、容量の増加が急峻であり、容量の増加の立ち上がりが０Ｖに近い。このことから、第１のゲート絶縁膜７と多結晶半導体膜５のチャネル領域５ｄの界面の欠陥密度が低減されたことが示され、ＴＦＴ特性を向上させることが可能となる。すなわち、本実施の形態にかかるＴＦＴアレイ基板１００及びその製造方法でも実施の形態１と同様の効果を得ることができる。

なお、本実施の形態では、半導体膜にｐ−Ｓｉを用いた低温ｐ−ＳｉＴＦＴについて説明したが、これに限られない。例えば、ａ−ＳｉＴＦＴ、マイクロクリスタルシリコンＴＦＴ、及びこれらを併用したＴＦＴ（ａ−Ｓｉとマイクロクリスタルシリコン併用ＴＦＴ等）でもよい。

実施の形態にかかる液晶表示装置の構成を示す断面模式図である。 実施の形態にかかるＴＦＴアレイ基板の構成を示す平面模式図である。 実施の形態１にかかるＴＦＴアレイ基板の画素の構成を示す平面模式図である。 図３のＡ−Ａの断面を示す断面模式図である。 実施の形態１にかかるＴＦＴアレイ基板の製造方法を示す断面模式図である。 実施の形態１にかかるＴＦＴアレイ基板の製造方法を示す断面模式図である。 実施の形態にかかるＣＶ特性を示すグラフである。 実施の形態２にかかるＴＦＴアレイ基板の構成を示す断面模式図である。 実施の形態２にかかるＴＦＴアレイ基板の製造方法を示す断面模式図である。 実施の形態２にかかるＴＦＴアレイ基板の製造方法を示す断面模式図である。

符号の説明

１ 絶縁性基板、２ 第１下地膜、３ 第２下地膜、４ 非晶質半導体膜、
５ 多結晶半導体膜、５ａ 下部容量電極、５ｂ ソース領域、５ｃ ドレイン領域、
５ｄ チャネル領域、６ 金属性導電膜、７ 第１のゲート絶縁膜、
８ 第２のゲート絶縁膜、９ 第３のゲート絶縁膜、１０ ゲート電極、
１０ａ 上部容量電極、１１ 層間絶縁膜、１２ 配線電極、１３ 保護膜、
１４ コンタクトホール、１５ コンタクトホール、１６ コンタクトホール、
１７ 画素電極、１７ａ 接続電極、
１００ ＴＦＴアレイ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ ゲート信号線、
１１０ ソース信号線、１１１ 保持容量、
１２０ 液晶表示パネル、１２１ バックライトユニット、１２２ 対向基板、
１２３ シール剤、１２４ 液晶層、１２５ カラーフィルタ層、１２６ 対向電極、
１２７ 偏光板、１２８ 液晶表示装置

Claims (4)

1. 半導体膜を形成する工程と、
   前記半導体膜上に金属性導電膜を形成する工程と、
   前記金属性導電膜上に第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜に比べて成長速度が速い第２のゲート絶縁膜を形成する工程とを有するＴＦＴアレイ基板の製造方法。
2. 前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜がシリコン酸化膜から形成される請求項１に記載のＴＦＴアレイ基板の製造方法。
3. 半導体膜を形成する工程と、
   前記半導体膜上に金属性導電膜を形成する工程と、
   前記金属性導電膜上に第１のゲート絶縁膜としてシリコン窒化膜を形成する工程と、
   前記第１のゲート絶縁膜上に第２のゲート絶縁膜としてシリコン酸化膜を形成する工程と、
   前記第２のゲート絶縁膜上に第３のゲート絶縁膜としてシリコン窒化膜を形成する工程とを有するＴＦＴアレイ基板の製造方法。
4. 半導体膜と、
   前記半導体膜上に形成された金属性導電膜と、
   前記金属性導電膜上に形成され、シリコン窒化膜からなる第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成され、シリコン酸化膜からなる第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成され、シリコン窒化膜からなる第３のゲート絶縁膜とを有するＴＦＴアレイ基板。

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