JP2009277733A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
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Abstract
【課題】 簡便に形成可能であり、リーク電流の発生を抑制できる薄膜トランジスタ及び薄膜トランジスタの製造方法を提供する。
【解決手段】 薄膜トランジスタ２２は、ソース領域及びドレイン領域の一方である第１領域と、他方である第２領域と、を有した半導体層２５と、ゲート絶縁層２７と、ゲート絶縁層上に形成され、第１領域から外れて位置し、第２領域に重ねられた開口部３０ａを有した環状のゲート電極３０と、層間絶縁膜３１と、半導体層の第１領域に接続された第１電極と、半導体層の第２領域に接続された第２電極と、を備えている。
【選択図】 図４
【解決手段】 薄膜トランジスタ２２は、ソース領域及びドレイン領域の一方である第１領域と、他方である第２領域と、を有した半導体層２５と、ゲート絶縁層２７と、ゲート絶縁層上に形成され、第１領域から外れて位置し、第２領域に重ねられた開口部３０ａを有した環状のゲート電極３０と、層間絶縁膜３１と、半導体層の第１領域に接続された第１電極と、半導体層の第２領域に接続された第２電極と、を備えている。
【選択図】 図４
Description
この発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
薄膜トランジスタを使用した電子機器として、例えば液晶表示装置が知られている。液晶表示装置は、アレイ基板と、対向基板と、液晶層とを備えている。アクティブマトリックス型液晶表示装置において、アレイ基板は、半導体活性層に電界効果移動度の大きい多結晶シリコンを用いた薄膜トランジスタを用いて形成されている。薄膜トランジスタは、画素のスイッチング素子に用いられ、さらに、周辺駆動回路にも用いられている。薄膜トランジスタとしては、トップゲート型の薄膜トランジスタが主に用いられている。薄膜トランジスタは、成膜及びパターニング等を繰り返すことにより形成される（例えば、特許文献１参照）。
トップゲート型の薄膜トランジスタを形成する場合、まず、ガラス基板上に非晶質シリコン膜を成膜し、非晶質シリコン膜を溶融して多結晶化し、半導体膜を形成する。続いて、半導体膜上にレジスト膜を成膜し、フォトリソグラフィ法を用いてレジスト膜にパターニングを露光し、その後、ドライエッチングにより半導体膜をパターニングする。そして、レジスト膜を除去することにより、半導体層が形成される。
次いで、ガラス基板及び半導体層上に、ゲート絶縁膜及び金属膜を順に成膜する。続いて、金属膜上にレジスト膜を成膜し、フォトリソグラフィ法を用いてレジスト膜にパターニングを露光し、その後、ドライエッチングにより金属膜をパターニングする。これにより、ゲート電極が形成される。ゲート電極は、半導体層のパターン端部からのリーク電流を抑制するため、半導体層と交差するような長さを持って形成される。
その後、ゲート絶縁膜を介して半導体層に不純物を注入し、ソース領域及びドレイン領域を有した半導体層を形成する。続いて、この半導体層が形成されたガラス基板上に層間絶縁膜を成膜する。次いで、層間絶縁膜上にレジスト膜を成膜し、フォトリソグラフィ法を用いてレジスト膜にパターニングを露光し、その後、エッチングにより層間絶縁膜及びゲート絶縁膜をパターニングする。これにより、半導体層のソース領域及びドレイン領域上の層間絶縁膜及びゲート絶縁膜に、コンタクトホールが形成される。
続いて、層間絶縁膜上に金属膜を成膜する。次いで、金属膜上にレジスト膜を成膜し、フォトリソグラフィ法を用いてレジスト膜にパターニングを露光し、その後、エッチングにより金属膜をパターニングする。これにより、コンタクトホールを介して半導体層のソース領域に接続されたソース電極と、コンタクトホールを介して半導体層のドレイン領域に接続されたドレイン電極とが形成される。
以上の工程によって、半導体層を多結晶シリコンで形成したトップゲート型の薄膜トランジスタが形成される。
特開２００５−２９２３３１号公報
以上の工程によって、半導体層を多結晶シリコンで形成したトップゲート型の薄膜トランジスタが形成される。
近年、液晶表示装置等、薄膜トランジスタを使用した電子機器の低コスト化を図るため、薄膜トランジスタの製造工程数の削減が求められている。特に、フォトレジスト等の間材料を消費し、装置価格の高い露光装置を使用する工程、すなわち、フォトリソグラフィ法を用いる工程の削減が強く求められている。
この発明は以上の点に鑑みなされたもので、その目的は、簡便に形成可能であり、リーク電流の発生を抑制できる薄膜トランジスタ及び薄膜トランジスタの製造方法を提供することにある。
上記課題を解決するため、本発明の態様に係る薄膜トランジスタは、
基板上に形成され、ソース領域及びドレイン領域の一方である第１領域と、前記ソース領域及びドレイン領域の他方である第２領域と、を有した半導体層と、
前記半導体層上に重ねられ、前記半導体層と同一パターンに形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成され、前記第１領域から外れて位置し、前記第２領域に重ねられた開口部を有した環状のゲート電極と、
前記基板、ゲート絶縁層及びゲート電極上に成膜された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート絶縁層及び層間絶縁膜に形成された第１コンタクトホールを介して前記半導体層の第１領域に接続された第１電極と、
前記層間絶縁膜上に形成され、前記ゲート電極の開口部を通過し、前記ゲート絶縁層及び層間絶縁膜に形成された第２コンタクトホールを介して前記半導体層の第２領域に接続された第２電極と、を備えている。
基板上に形成され、ソース領域及びドレイン領域の一方である第１領域と、前記ソース領域及びドレイン領域の他方である第２領域と、を有した半導体層と、
前記半導体層上に重ねられ、前記半導体層と同一パターンに形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成され、前記第１領域から外れて位置し、前記第２領域に重ねられた開口部を有した環状のゲート電極と、
前記基板、ゲート絶縁層及びゲート電極上に成膜された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート絶縁層及び層間絶縁膜に形成された第１コンタクトホールを介して前記半導体層の第１領域に接続された第１電極と、
前記層間絶縁膜上に形成され、前記ゲート電極の開口部を通過し、前記ゲート絶縁層及び層間絶縁膜に形成された第２コンタクトホールを介して前記半導体層の第２領域に接続された第２電極と、を備えている。
また、本発明の他の態様に係る薄膜トランジスタの製造方法は、
基板上に半導体膜を成膜し、
前記半導体膜上にゲート絶縁膜を成膜し、
前記ゲート絶縁膜上に導電膜を成膜し、
前記導電膜上にレジスト膜を成膜し、
第１透過領域と、前記第１透過領域と等しい光透過率を有し、前記第１透過領域から外れた第２透過領域と、前記第１透過領域及び第２透過領域と異なる光透過率を有し、前記第１透過領域から外れて前記第２透過領域を囲んだ環状の第３透過領域と、前記第１透過領域、第２透過領域及び第３透過領域と異なる光透過率を有し、前記第１透過領域及び第３透過領域を囲んだ第４透過領域と、を有したフォトマスクを前記レジスト膜に対向配置し、
前記フォトマスクを介して前記レジスト膜を露光し、
露光された前記レジスト膜をパターニングし、前記第１透過領域に重なった第１レジスト部と、前記第２透過領域に重なっているとともに前記第１レジスト部と膜厚の等しい第２レジスト部と、前記第３透過領域に重なっているとともに前記第１レジスト部及び第２レジスト部より厚い環状の第３レジスト部と、を形成し、前記第４透過領域に重なった前記レジスト膜を除去し、
前記第１レジスト部、第２レジスト部及び第３レジスト部をマスクとして前記半導体膜、ゲート絶縁膜及び導電膜をエッチングし、前記第１レジスト部、第２レジスト部及び第３レジスト部から外れた前記半導体膜、ゲート絶縁膜及び導電膜を除去し、前記第１レジスト部、第２レジスト部及び第３レジスト部に重なった半導体層、ゲート絶縁層及び導電層を形成し、
前記半導体層、ゲート絶縁層及び導電層を形成した後、前記第１レジスト部及び第２レジスト部を除去し、
前記第１レジスト部及び第２レジスト部を除去した後、前記第３レジスト部をマスクとして前記導電層をエッチングし、前記第３レジスト部から外れた前記導電層を除去し、前記第３レジスト部に重なった環状のゲート電極を形成し、
前記ゲート電極を形成した後、前記第３レジスト部を除去し、
前記ゲート電極をマスクとして前記半導体層に不純物を注入し、前記ゲート電極から外側に外れた第１領域及び前記ゲート電極の開口部に重なった第２領域を有した半導体層を形成し、
前記半導体層を形成した後、前記基板上に層間絶縁膜を成膜し、
前記半導体層の第１領域上のゲート絶縁層及び層間絶縁膜に第１コンタクトホールを形成し、
前記半導体層の第２領域上のゲート絶縁層及び層間絶縁膜に第２コンタクトホールを形成し、
前記層間絶縁膜上に、前記第１コンタクトホールを介して前記半導体層の第１領域に接続された第１電極を形成し、
前記層間絶縁膜上に、前記第２コンタクトホールを介し、前記ゲート電極の開口部を通過して前記半導体層の第２領域に接続された第２電極を形成する。
基板上に半導体膜を成膜し、
前記半導体膜上にゲート絶縁膜を成膜し、
前記ゲート絶縁膜上に導電膜を成膜し、
前記導電膜上にレジスト膜を成膜し、
第１透過領域と、前記第１透過領域と等しい光透過率を有し、前記第１透過領域から外れた第２透過領域と、前記第１透過領域及び第２透過領域と異なる光透過率を有し、前記第１透過領域から外れて前記第２透過領域を囲んだ環状の第３透過領域と、前記第１透過領域、第２透過領域及び第３透過領域と異なる光透過率を有し、前記第１透過領域及び第３透過領域を囲んだ第４透過領域と、を有したフォトマスクを前記レジスト膜に対向配置し、
前記フォトマスクを介して前記レジスト膜を露光し、
露光された前記レジスト膜をパターニングし、前記第１透過領域に重なった第１レジスト部と、前記第２透過領域に重なっているとともに前記第１レジスト部と膜厚の等しい第２レジスト部と、前記第３透過領域に重なっているとともに前記第１レジスト部及び第２レジスト部より厚い環状の第３レジスト部と、を形成し、前記第４透過領域に重なった前記レジスト膜を除去し、
前記第１レジスト部、第２レジスト部及び第３レジスト部をマスクとして前記半導体膜、ゲート絶縁膜及び導電膜をエッチングし、前記第１レジスト部、第２レジスト部及び第３レジスト部から外れた前記半導体膜、ゲート絶縁膜及び導電膜を除去し、前記第１レジスト部、第２レジスト部及び第３レジスト部に重なった半導体層、ゲート絶縁層及び導電層を形成し、
前記半導体層、ゲート絶縁層及び導電層を形成した後、前記第１レジスト部及び第２レジスト部を除去し、
前記第１レジスト部及び第２レジスト部を除去した後、前記第３レジスト部をマスクとして前記導電層をエッチングし、前記第３レジスト部から外れた前記導電層を除去し、前記第３レジスト部に重なった環状のゲート電極を形成し、
前記ゲート電極を形成した後、前記第３レジスト部を除去し、
前記ゲート電極をマスクとして前記半導体層に不純物を注入し、前記ゲート電極から外側に外れた第１領域及び前記ゲート電極の開口部に重なった第２領域を有した半導体層を形成し、
前記半導体層を形成した後、前記基板上に層間絶縁膜を成膜し、
前記半導体層の第１領域上のゲート絶縁層及び層間絶縁膜に第１コンタクトホールを形成し、
前記半導体層の第２領域上のゲート絶縁層及び層間絶縁膜に第２コンタクトホールを形成し、
前記層間絶縁膜上に、前記第１コンタクトホールを介して前記半導体層の第１領域に接続された第１電極を形成し、
前記層間絶縁膜上に、前記第２コンタクトホールを介し、前記ゲート電極の開口部を通過して前記半導体層の第２領域に接続された第２電極を形成する。
この発明によれば、簡便に形成可能であり、リーク電流の発生を抑制できる薄膜トランジスタ及び薄膜トランジスタの製造方法を提供することができる。
以下、図面を参照しながらこの発明に係る薄膜トランジスタ及び薄膜トランジスタの製造方法を液晶表示装置及び液晶表示装置の製造方法に適用した実施の形態にについて詳細に説明する。始めに、液晶表示装置の構成を説明する。
図１乃至図３に示すように、液晶表示装置は、液晶表示パネル１及びバックライトユニット２を備えている。液晶表示パネル１は、アレイ基板５、対向基板６、液晶層７、カラーフィルタＣＦ、第１偏光板１９ａ、第２偏光板１９ｂ及び駆動回路４を有している。
アレイ基板５及び対向基板６は、それぞれ矩形状に形成されている。アレイ基板５は、対向基板６よりも大きな寸法に形成されている。アレイ基板５及び対向基板６は、互いに重なった矩形状の重畳領域ＲＡを有し、各々の３辺がほぼ重なるように配置されている。アレイ基板５の残る一辺において、アレイ基板５は、重畳領域ＲＡから外れ、対向基板６よりも外側に延出している。
アレイ基板５及び対向基板６は、重畳領域ＲＡの中央部に位置した矩形状の表示領域ＲＢを有している。アレイ基板５及び対向基板６間の表示領域ＲＢに、マトリクス状に配置された複数の画素３が形成されている。
アレイ基板５は、基板として、透明な絶縁基板である矩形状のガラス基板２０を有している。ガラス基板２０は、重畳領域ＲＡに重なっているとともにこの重畳領域から外れた延出部２０ａを有している。
表示領域ＲＢの内側において、ガラス基板２０上には、複数の信号線８及び複数の走査線９が格子状に設けられている。信号線８は列方向に延出し、走査線９は行方向に延出している。隣合う２本の信号線８及び隣合う２本の走査線９は、画素３を区画している。
信号線８及び走査線９の各交差部近傍に、スイッチング素子として、ＴＦＴ（薄膜トランジスタ）２２が設けられている。ＴＦＴ２２は、画素３に１つずつ設けられている。なお、ＴＦＴ２２については後述する。
ガラス基板２０上には、複数の画素電極１０がマトリクス状に形成されている。画素電極１０は、ＩＴＯ（インジウム・ティン・オキサイド）等の透明な導電膜により形成されている。画素電極１０は、隣合う２本の信号線８及び隣合う２本の走査線９で囲まれた領域に形成されている。画素電極１０は、画素３に１つずつ設けられている。全てを図示しないが、ＴＦＴ２２及び画素電極１０等が形成されたガラス基板２０上にはスペーサとしての柱状スペーサ１１が複数本形成されている。
表示領域ＲＢ全体に重ね、ガラス基板２０及び画素電極１０上に、配向膜１２が形成されている。
表示領域ＲＢ全体に重ね、ガラス基板２０及び画素電極１０上に、配向膜１２が形成されている。
対向基板６は、基板として、透明な絶縁基板である矩形状のガラス基板１３を有している。表示領域ＲＢにおいて、ガラス基板１３上には、信号線８及び走査線９に重なった格子状の遮光部１４が形成されている。表示領域ＲＢの外側において、ガラス基板１３上には矩形枠状の周辺遮光部１５が形成されている。この周辺遮光部１５は、表示領域ＲＢの周縁部全周に沿って形成され、表示領域ＲＢ外側から漏れる光の遮光に寄与している。
ガラス基板１３、遮光部１４及び周辺遮光部１５上には、複数の赤色の着色層ＣＦＲ、複数の緑色の着色層ＣＦＧ及び複数の青色の着色層ＣＦＢが互いに隣接し、交互に並んで配設されている。着色層ＣＦＲ、ＣＦＧ、ＣＦＢは画素３をそれぞれ形成している。
これらの着色層ＣＦＲ、ＣＦＧ、ＣＦＢはカラーフィルタＣＦを形成している。これらの着色層ＣＦＲ、ＣＦＧ、ＣＦＢの周縁部は、遮光部１４及び周辺遮光部１５に重なっている。
表示領域ＲＢ全体に重ね、カラーフィルタＣＦ上に、ＩＴＯ等の透明な導電膜により対向電極１６が形成されている。対向電極１６上には配向膜１７形成されている。対向基板６側において、アレイ基板５に対して反対側に表示面Ｓ１を含んでいる。
各画素３は、ＴＦＴ２２、このＴＦＴに接続された画素電極１０、この画素電極に重なった着色層、対向電極１６、配向膜１２、１７、液晶層７等を有している。
アレイ基板５及び対向基板６は、柱状スペーサ１１により、所定の隙間を置いて配向配置されている。アレイ基板５及び対向基板６は、表示領域ＲＢの外側である両基板の周縁部に配設された矩形枠状のシール材１８により互いに接合されている。
液晶層７は、アレイ基板５及び対向基板６間に挟持され、シール材１８で囲まれている。シール材１８の一部に形成された液晶注入口１８ａは、封止材１８ｂにより封止されている。アレイ基板５の外面上には第１偏光板１９ａが配置されている。対向基板６の外面上には第２偏光板１９ｂが配置されている。この実施の形態において、第２偏光板１９ｂは表示面Ｓ１を含んでいる。
ここで、延出部２０ａ上に、複数の信号線８及び複数の走査線９のそれぞれの一端部が設けられている。すなわち、複数の信号線８及び複数の走査線９のそれぞれの一端部は、シール材１８を越え、シール材１８外側の延出部２０ａ上に位置している。駆動回路４は、複数の信号線８及び複数の走査線９に電気的に接続されている。
バックライトユニット２は、アレイ基板５の外面側に配置されている。このバックライトユニット２は、第１偏光板１９ａに対向配置された導光板２ａと、この導光板の一側縁に対向配置された光源２ｂ及び反射板２ｃと、を有している。導光板２ａは、第１偏光板１９ａと対向した光放出面Ｓ２を有している。
次に、上記液晶表示装置の製造方法について説明する。
まず、上述したアレイ基板５及び対向基板６を形成する。続いて、対向基板６の周縁部にシール材１８を形成する。次いで、アレイ基板５及び対向基板６を複数本の柱状スペーサ１１により所定の隙間を保持して対向配置し、アレイ基板５及び対向基板６の周縁部同士をシール材１８により貼り合せる。
まず、上述したアレイ基板５及び対向基板６を形成する。続いて、対向基板６の周縁部にシール材１８を形成する。次いで、アレイ基板５及び対向基板６を複数本の柱状スペーサ１１により所定の隙間を保持して対向配置し、アレイ基板５及び対向基板６の周縁部同士をシール材１８により貼り合せる。
その後、シール材１８の一部に形成された液晶注入口１８ａから液晶を注入する。次いで、液晶注入口１８ａを封止材１８ｂにより封止する。これにより、アレイ基板５及び対向基板６間に液晶が封入され、液晶層７が形成される。
次いで、アレイ基板５の外面に第１偏光板１９ａを配置し、対向基板６の外面に第２偏光板１９ｂを配置し、さらに、バックライトユニット２および図示しないベゼル等を取り付けてモジュールに組み立てる。これにより液晶表示装置が完成する。
次に、上述したＴＦＴ２２について詳述する。始めに、ＴＦＴ２２の構成について説明する。
図４及び図５に示すように、ＴＦＴ２２は、半導体層２５と、ゲート絶縁層２７と、ゲート電極３０と、第１電極としてのソース電極３２と、第２電極としてのドレイン電極３３と、を備えている。この実施の形態において、ＴＦＴ２２は、ｐチャネル型であり、トップゲート型であり、多結晶シリコンで形成された半導体層を有している。
図４及び図５に示すように、ＴＦＴ２２は、半導体層２５と、ゲート絶縁層２７と、ゲート電極３０と、第１電極としてのソース電極３２と、第２電極としてのドレイン電極３３と、を備えている。この実施の形態において、ＴＦＴ２２は、ｐチャネル型であり、トップゲート型であり、多結晶シリコンで形成された半導体層を有している。
半導体層２５は、アンダーコート絶縁膜２１上に形成されている。なお、アンダーコート絶縁膜２１は、ガラス基板２０上に形成された酸化シリコン膜で形成されている。半導体層２５は多結晶シリコンで形成されている。半導体層２５は、ソース領域ＲＳ及びドレイン領域ＲＤを有している。この実施の形態において、ソース領域ＲＳが第１領域であり、ドレイン領域ＲＤが第２領域であるが、これに限定されるものではなく、ソース領域ＲＳが第２領域であり、ドレイン領域ＲＤが第１領域であっても良い。半導体層２５のソース領域ＲＳ及びドレイン領域ＲＤは、低抵抗領域であり、これらの間に位置した高抵抗領域を跨いだ領域である。
ゲート絶縁層２７は、半導体層２５上に重ねられ、半導体層と同一パターンに形成されている。ゲート絶縁層２７の周縁は、半導体層２５の周縁と同一平面上に位置している。ゲート絶縁層２７は、酸化シリコンで形成されている。
ゲート電極３０は、半導体層２５及びゲート絶縁層２７に重ねられ、ゲート絶縁層上に形成されている。ゲート電極３０が半導体層２５及びゲート絶縁層２７から外れていないことは言うまでもない。ゲート電極３０は、ソース領域ＲＳ及びドレイン領域ＲＤから外れて位置している。
ゲート電極３０は、環状に形成され、ドレイン領域ＲＤに重ねられた開口部３０ａを有している。ゲート電極３０は、導電材料として金属で形成され、ここでは、ＭｏＷ（モリブデンタングステン）で形成されている。
ソース電極３２及びドレイン電極３３は、層間絶縁膜３１上に形成されている。なお、層間絶縁膜３１は、ガラス基板２０、アンダーコート絶縁膜２１、ゲート絶縁層２７及びゲート電極３０上に形成された酸化シリコン膜で形成されている。
ソース電極３２は、ゲート絶縁層２７及び層間絶縁膜３１に形成された第１コンタクトホールｈ１を介して半導体層２５のソース領域ＲＳに接続されている。ソース電極３２は、信号線８に電気的に接続されている。
ドレイン電極３３は、ゲート電極３０の開口部３０ａを通過し、ゲート絶縁層２７及び層間絶縁膜３１に形成された第２コンタクトホールをｈ２介して半導体層２５のドレイン領域ＲＤに接続されている。ドレイン電極３３は、画素電極１０に電気的に接続されている。
なお、この実施の形態において、ソース電極３２が第１電極であり、ドレイン電極３３が第２電極であるが、これに限定されるものではなく、ソース領域ＲＳが第２領域であり、ドレイン領域ＲＤが第１領域である場合、ソース電極３２が第２電極であり、ドレイン電極３３が第１電極であれば良い。
また、この実施の形態において、層間絶縁膜３１上に配線部３４が形成されている。配線部３４は、層間絶縁膜３１に形成された第３コンタクトホールをｈ３介してゲート電極３０に接続されている。ゲート電極３０は、配線部３４を介して走査線９に電気的に接続されている。
ソース電極３２、ドレイン電極３３及び配線部３４は、導電材料として金属で形成され、ここでは、ＭＡＭで形成されている。なお、ＭＡＭは、Ｍｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏ（モリブデン）の略称で３層構造の金属層である。
上記したようにＴＦＴ２２が構成されている。
上記したようにＴＦＴ２２が構成されている。
次に、ＴＦＴ２２の製造方法について説明する。
図６に示すように、まず、ガラス基板２０を用意する。用意したガラス基板２０上には、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコンからなるアンダーコート絶縁膜２１及びａ−Ｓｉ（アモルファスシリコン）からなる半導体膜２３を順に成膜する。
図６に示すように、まず、ガラス基板２０を用意する。用意したガラス基板２０上には、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコンからなるアンダーコート絶縁膜２１及びａ−Ｓｉ（アモルファスシリコン）からなる半導体膜２３を順に成膜する。
続いて、ガラス基板２０を５００℃程度で１時間程、加熱処理し、成膜された半導体膜２３中の水素を脱気させる。次いで、図７に示すように、半導体膜２３にＸｅＣｌエキシマレーザ光を照射し、半導体膜２３をアニールする。これにより、半導体膜２３は溶融・再結晶化され、ｐ−Ｓｉ（多結晶シリコン）からなる半導体膜（半導体活性膜）２３が形成される。
その後、図８に示すように、半導体膜２３上に、プラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜２６を成膜する。ゲート絶縁膜２６を成膜した後、ゲート絶縁膜上にＭｏＷからなる導電膜２８を成膜する。
次いで、図９に示すように、導電膜２８上にレジスト膜ｒを成膜する。この実施の形態において、レジスト膜ｒは、ポジ型のフォトレジストで形成されている。その後、ハーフトーンパターンを有したフォトマスクｍをレジスト膜ｒに対向配置させる。ここで用いたフォトマスクｍは、第１乃至第４透過領域Ｒ１〜Ｒ４を有している。
第２透過領域Ｒ２は、第１透過領域Ｒ１と等しい光透過率を有し、第１透過領域Ｒ１から外れている。第３透過領域Ｒ３は、第１透過領域Ｒ１及び第２透過領域Ｒ２と異なる光透過率を有し、第１透過領域Ｒ１から外れて第２透過領域Ｒ２を囲んだ環状である。第４透過領域Ｒ４は、第１透過領域Ｒ１、第２透過領域Ｒ２及び第３透過領域Ｒ３と異なる光透過率を有し、第１透過領域Ｒ１及び第３透過領域Ｒ３を囲んでいる。
フォトマスクｍは金属で形成されている。この実施の形態において、レジスト膜ｒは、ポジ型である。このため、フォトマスクｍの第１透過領域Ｒ１及び第２透過領域Ｒ２は開口率５０％で露光解像限界以下の幅のスリットパターンで形成され、第３透過領域Ｒ３は金属を残した遮光パターンで形成され、第４透過領域Ｒ４は金属を抜いて形成されている。
次いで、上記フォトマスクｍを介してレジスト膜ｒにパターニングを露光し、その後、レジスト膜ｒを現像する。上記したように、フォトリソグラフィ法を用いてレジスト膜ｒがパターニングされる。
これにより、図１０及び図１１に示すように、レジスト膜ｒから、第１レジスト部ｒ１、第２レジスト部ｒ２及び第３レジスト部ｒ３が形成される。第４透過領域Ｒ４に重なったレジスト膜ｒは除去される。第１レジスト部ｒ１は、第１透過領域Ｒ１に重なっている。第２レジスト部ｒ２は、第２透過領域Ｒ２に重なっているとともに第１レジスト部ｒ１と等しい膜厚を有している。第３レジスト部ｒ３は、第３透過領域Ｒ３に重なっているとともに第１レジスト部ｒ１及び第２レジスト部ｒ２より厚く、環状である。
続いて、図１２及び図１３に示すように、第１レジスト部ｒ１、第２レジスト部ｒ２及び第３レジスト部ｒ３をマスクとして半導体膜２３、ゲート絶縁膜２６及び導電膜２８をＣＦ４系ガスを用いたドライエッチングにより、半導体膜、ゲート絶縁膜及び導電膜を一括してエッチングする。そして、第１レジスト部ｒ１、第２レジスト部ｒ２及び第３レジスト部ｒ３から外れた半導体膜２３、ゲート絶縁膜２６及び導電膜２８を除去する。これにより、第１レジスト部ｒ１、第２レジスト部ｒ２及び第３レジスト部ｒ３に重なった半導体層２４、ゲート絶縁層２７及び導電層２９が形成される。
その後、図１４及び図１５に示すように、ドライアッシングにより、第１レジスト部ｒ１、第２レジスト部ｒ２及び第３レジスト部ｒ３のうち、薄い第１レジスト部ｒ１及び第２レジスト部ｒ２のみを除去し、厚い第３レジスト部ｒ３のみ残す。
次いで、図１６及び図１７に示すように、ドライアッシング後に残った第３レジスト部ｒ３をマスクとして導電層２９をエッチングし、第３レジスト部から外れた導電層を除去する。これにより、第３レジスト部ｒ３に重なった環状のゲート電極３０が形成される。ゲート電極３０を形成した後、図１８及び図１９に示すように、第３レジスト部ｒ３をアッシング除去する。
続いて、図２０及び図２１に示すように、ゲート電極３０をマスクとして用い、質量分離型のイオン注入装置により、ゲート絶縁層２７を介して半導体層２４に不純物としてのボロンを注入する。これにより、ゲート電極３０から外側に外れたソース領域ＲＳ及びゲート電極３０の開口部３０ａに重なったドレイン領域ＲＤを有した半導体層２５が形成される。その後、再度アニールを行い、注入したボロンを活性化する。
ソース領域ＲＳ及びドレイン領域ＲＤは、低抵抗のオーミックコンタクト領域である。半導体層２５において、ゲート電極３０に重なった領域でもあるが、ソース領域ＲＳ及びドレイン領域ＲＤ間の領域は高抵抗領域である。ソース領域ＲＳ及びドレイン領域ＲＤは隣接しておらず、高抵抗領域を挟んで位置している。このため、ソース領域ＲＳ及びドレイン領域ＲＤ間に生じる恐れのあるリーク電流の発生を抑制することができる。
続いて、図２２及び図２３に示すように、アンダーコート絶縁膜２１、ゲート絶縁層２７及びゲート電極３０上に、プラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜３１を成膜する。
その後、図２４及び図２５に示すように、フォトリソグラフィ法を用いたパターニングの形成と、ＨＦ薬液を用いたエッチングにより、第１乃至第３コンタクトホールｈ１〜ｈ３を形成する。第１コンタクトホールｈ１は、半導体層２５のソース領域ＲＳ上のゲート絶縁層２７及び層間絶縁膜３１に形成される。第２コンタクトホールｈ２は、半導体層２５のドレイン領域ＲＤ上のゲート絶縁層２７及び層間絶縁膜３１に形成される。第３コンタクトホールｈ３は、ゲート電極３０上の層間絶縁膜３１に形成される。
次いで、図４及び図５に示すように、Ｍｏ、Ａｌ、Ｍｏをスパッタリング法により層間絶縁膜３１上に堆積し、金属の積層膜を形成する。その後、フォトリソグラフィ法を用いたパターニングの形成と、燐酸、酢酸及び硝酸の混酸薬液を用いたエッチングにより、金属の積層膜から、ソース電極３２、ドレイン電極３３及び配線部３４を形成する。
ソース電極３２は、層間絶縁膜３１上に形成され、第１コンタクトホールｈ１を介して半導体層２５のソース領域ＲＳに接続される。ドレイン電極３３は、層間絶縁膜３１上に形成され、第２コンタクトホールｈ２を介し、ゲート電極３０の開口部３０ａを通過して半導体層２５のドレイン領域ＲＤに接続される。配線部３４は、層間絶縁膜３１上に形成され、第３コンタクトホールｈ３を介してゲート電極３０に接続される。
これにより、ＴＦＴ２２が完成する。
これにより、ＴＦＴ２２が完成する。
以上のように構成された液晶表示装置及び液晶表示装置の製造方法、特に、ＴＦＴ及びＴＦＴの製造方法によれば、フォトリソグラフィ工程数１回で、半導体層２５及びゲート電極３０を形成することができる。このため、従来、半導体層２５の形成に１回、ゲート電極３０の形成に１回、計２回必要だったフォトリソグラフィ工程数を１回に削減することができる。高価な露光装置を使用する回数を削減できるため、製造コストを削減することができ、また、製造工程を削減することができる。ひいては、製品価格の高騰を抑制することができる。
ゲート電極３０は環状であるため、半導体層２５の高抵抗領域も環状である。これにより、半導体層２５に生じる恐れのあるリーク電流を抑制することができる。すなわち、図２７及び図２８に示すように、ゲート電極３０がストライプ状である場合、低抵抗領域であるソース領域ＲＳ及びドレイン領域ＲＤは、隣接し、高抵抗領域を挟まないため、ソース領域ＲＳ及びドレイン領域ＲＤ間に生じる恐れのあるリーク電流の発生を抑制することはできない。
上記したことから、簡便に形成可能であり、リーク電流の発生を抑制できるＴＦＴ及びＴＦＴの製造方法を得ることができる。
上記したことから、簡便に形成可能であり、リーク電流の発生を抑制できるＴＦＴ及びＴＦＴの製造方法を得ることができる。
なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
例えば、図２６に示すように、ゲート電極３０は走査線９から延出して環状に形成されていても良い。走査線９に重ねて半導体配線３９が形成されている。半導体層２５は半導体配線３９から延出するように形成されている。ソース電極３２は信号線８に接続されている。ドレイン電極３３は、接続配線４５に接続されている。
各画素３は、補助容量素子４０を有している。補助容量素子４０は、互いに重なった補助容量下部電極４１及び補助容量上部電極４３で形成されている。補助容量下部電極４１は、半導体層２５と同一層に同一材料で形成されている。補助容量上部電極４３は、走査線９及びゲート電極３０と同一層に同一材料で形成されている。補助容量上部電極４３は、走査線９の延出した方向に沿って並んでいる。走査線９の延出した方向に沿って並んだ補助容量上部電極４３は接合電極４４で接合され、補助容量線４２を形成している。
信号線８、ソース電極３２、ドレイン電極３３、接合電極４４及び接続配線４５は、同一材料で同時に形成されている。なお、接続配線４５は、コンタクトホールを介して補助容量下部電極４１に接続されている。上記した場合、補助容量下部電極４１は上層の補助容量上部電極４３より必ず大きく形成される。同様に、半導体層２５は上層のゲート電極３０より必ず大きく形成され、半導体配線３９は上層の走査線９より必ず大きく形成される。
フォトマスクｍは、ハーフトーンパターンに限らず、例えばグレートンパターンを有していても良い。ＴＦＴ２２は、ｐチャネル型に限らず、ｎチャネル型であっても良い。半導体層２５等は、多結晶シリコンに限らず、非晶質シリコンで形成されていても良い。
この発明は、画素３を形成するＴＦＴ２２及びこのＴＦＴの製造方法に限らず、駆動回路４を形成する薄膜トランジスタ及びこの薄膜トランジスタの製造方法に適用可能である。
また、この発明は、液晶表示装置の薄膜トランジスタ及びこの薄膜トランジスタの製造方法に限定されるものではなく、半導体装置等の電子機器の薄膜トランジスタ及びこの薄膜トランジスタの製造方法に適用可能である。
また、この発明は、液晶表示装置の薄膜トランジスタ及びこの薄膜トランジスタの製造方法に限定されるものではなく、半導体装置等の電子機器の薄膜トランジスタ及びこの薄膜トランジスタの製造方法に適用可能である。
２０…ガラス基板、２１…アンダーコート絶縁膜、２２…ＴＦＴ、２３…半導体膜、２４…半導体層、２５…半導体層、２６…ゲート絶縁膜、２７…ゲート絶縁層、２８…導電膜、２９…導電層、３０…ゲート電極、３０ａ…開口部、３１…層間絶縁膜、３２…ソース電極、３３…ドレイン電極、ｈ１…第１コンタクトホール、ｈ２…第２コンタクトホール、ｈ３…第３コンタクトホール、ｍ…フォトマスク、ｒ…レジスト膜、ｒ１…第１レジスト部、ｒ２…第２レジスト部、ｒ３…第３レジスト部、Ｒ１…第１透過領域、Ｒ２…第２透過領域、Ｒ３…第３透過領域、Ｒ４…第４透過領域、ＲＳ…ソース領域、ＲＤ…ドレイン領域。
Claims (2)
- 基板上に形成され、ソース領域及びドレイン領域の一方である第１領域と、前記ソース領域及びドレイン領域の他方である第２領域と、を有した半導体層と、
前記半導体層上に重ねられ、前記半導体層と同一パターンに形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成され、前記第１領域から外れて位置し、前記第２領域に重ねられた開口部を有した環状のゲート電極と、
前記基板、ゲート絶縁層及びゲート電極上に成膜された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート絶縁層及び層間絶縁膜に形成された第１コンタクトホールを介して前記半導体層の第１領域に接続された第１電極と、
前記層間絶縁膜上に形成され、前記ゲート電極の開口部を通過し、前記ゲート絶縁層及び層間絶縁膜に形成された第２コンタクトホールを介して前記半導体層の第２領域に接続された第２電極と、を備えている薄膜トランジスタ。 - 基板上に半導体膜を成膜し、
前記半導体膜上にゲート絶縁膜を成膜し、
前記ゲート絶縁膜上に導電膜を成膜し、
前記導電膜上にレジスト膜を成膜し、
第１透過領域と、前記第１透過領域と等しい光透過率を有し、前記第１透過領域から外れた第２透過領域と、前記第１透過領域及び第２透過領域と異なる光透過率を有し、前記第１透過領域から外れて前記第２透過領域を囲んだ環状の第３透過領域と、前記第１透過領域、第２透過領域及び第３透過領域と異なる光透過率を有し、前記第１透過領域及び第３透過領域を囲んだ第４透過領域と、を有したフォトマスクを前記レジスト膜に対向配置し、
前記フォトマスクを介して前記レジスト膜を露光し、
露光された前記レジスト膜をパターニングし、前記第１透過領域に重なった第１レジスト部と、前記第２透過領域に重なっているとともに前記第１レジスト部と膜厚の等しい第２レジスト部と、前記第３透過領域に重なっているとともに前記第１レジスト部及び第２レジスト部より厚い環状の第３レジスト部と、を形成し、前記第４透過領域に重なった前記レジスト膜を除去し、
前記第１レジスト部、第２レジスト部及び第３レジスト部をマスクとして前記半導体膜、ゲート絶縁膜及び導電膜をエッチングし、前記第１レジスト部、第２レジスト部及び第３レジスト部から外れた前記半導体膜、ゲート絶縁膜及び導電膜を除去し、前記第１レジスト部、第２レジスト部及び第３レジスト部に重なった半導体層、ゲート絶縁層及び導電層を形成し、
前記半導体層、ゲート絶縁層及び導電層を形成した後、前記第１レジスト部及び第２レジスト部を除去し、
前記第１レジスト部及び第２レジスト部を除去した後、前記第３レジスト部をマスクとして前記導電層をエッチングし、前記第３レジスト部から外れた前記導電層を除去し、前記第３レジスト部に重なった環状のゲート電極を形成し、
前記ゲート電極を形成した後、前記第３レジスト部を除去し、
前記ゲート電極をマスクとして前記半導体層に不純物を注入し、前記ゲート電極から外側に外れた第１領域及び前記ゲート電極の開口部に重なった第２領域を有した半導体層を形成し、
前記半導体層を形成した後、前記基板上に層間絶縁膜を成膜し、
前記半導体層の第１領域上のゲート絶縁層及び層間絶縁膜に第１コンタクトホールを形成し、
前記半導体層の第２領域上のゲート絶縁層及び層間絶縁膜に第２コンタクトホールを形成し、
前記層間絶縁膜上に、前記第１コンタクトホールを介して前記半導体層の第１領域に接続された第１電極を形成し、
前記層間絶縁膜上に、前記第２コンタクトホールを介し、前記ゲート電極の開口部を通過して前記半導体層の第２領域に接続された第２電極を形成する薄膜トランジスタの製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270656A (zh) * | 2010-06-04 | 2011-12-07 | 三星移动显示器株式会社 | 有机发光二极管显示器及其制造方法 |
| EP3136446A1 (en) * | 2015-08-28 | 2017-03-01 | Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO | Tft device and manufacturing method |
| WO2020154983A1 (zh) * | 2019-01-30 | 2020-08-06 | 深圳市柔宇科技有限公司 | 薄膜晶体管及其制作方法、显示面板及显示装置 |
-
2008
- 2008-05-12 JP JP2008125193A patent/JP2009277733A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270656A (zh) * | 2010-06-04 | 2011-12-07 | 三星移动显示器株式会社 | 有机发光二极管显示器及其制造方法 |
| JP2011258912A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Mobile Display Co Ltd | 有機発光表示装置およびその製造方法 |
| US8716040B2 (en) | 2010-06-04 | 2014-05-06 | Samsung Display Co., Ltd. | Organic light emitting diode display and method for manufacturing the same |
| US8865485B2 (en) | 2010-06-04 | 2014-10-21 | Samsung Display Co., Ltd. | Organic light emitting diode display and method for manufacturing the same |
| CN102270656B (zh) * | 2010-06-04 | 2016-08-31 | 三星显示有限公司 | 有机发光二极管显示器及其制造方法 |
| EP3136446A1 (en) * | 2015-08-28 | 2017-03-01 | Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO | Tft device and manufacturing method |
| WO2017039436A1 (en) * | 2015-08-28 | 2017-03-09 | Nederlandse Organisatie Voor Toegepast-Natuurwetenschappelijk Onderzoek Tno | Tft device and manufacturing method |
| US10326027B2 (en) | 2015-08-28 | 2019-06-18 | Nederlandse Organisatie Voor Toegepast-Natuurwetenschappelijk Onderzoek Tno | TFT device and manufacturing method |
| WO2020154983A1 (zh) * | 2019-01-30 | 2020-08-06 | 深圳市柔宇科技有限公司 | 薄膜晶体管及其制作方法、显示面板及显示装置 |
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