JP2016224386A - 薄膜トランジスタ基板およびその製造方法 - Google Patents

Abstract

【課題】ＦＦＳ方式のＴＦＴ基板のスイッチングデバイスのチャネル層に酸化物半導体を用いる場合であっても、画素電極のエッチング残渣を防止した構成を提供すると共に、写真製版工程を減らして、製造コストを低減した製造方法を提供する。【解決手段】酸化物半導体膜６が、少なくともゲート電極２の上方および画素電極１３の下部に設けられ、画素電極１３は、ドレイン電極１０の端部上にその一部が接することで、ドレイン電極１０に電気的に接続され、ソース電極１１およびドレイン電極１０は、それぞれソース電極コンタクトホール９およびドレイン電極コンタクトホール８を介して酸化物半導体膜と電気的に接続される。【選択図】図２

Description

本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）をスイッチングデバイスとして用いたＴＦＴアクティブマトリックス基板（以下、「ＴＦＴ基板（薄膜トランジスタ基板）」と呼称）とその製造方法に関する。

一般的に、液晶表示装置（ＬＣＤ）の表示モードを大別すると、ＴＮ（Twisted Nematic）方式と、ＩＰＳ（In-Plane Switching）方式（「ＩＰＳ」は登録商標）およびＦＦＳ方式（Fringe Field Switching：フリンジ電界駆動）に代表される横電界方式とに分けられる。横電界方式の液晶表示装置は、広視野角および高コントラストが得られるという特徴がある。ＩＰＳ方式は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式であるが、横電界を印加する画素電極と共通電極とが同一層に設けられているため、画素電極の真上に位置する液晶分子を十分に駆動することができず、透過率は低くなる。

この問題を改善するために、例えば特許文献１に開示されているようなＦＦＳ方式のＬＣＤが提案されている。

ＦＦＳ方式では、共通電極と画素電極とが間に層間絶縁膜を挟んで対向配置されるため、斜め電界（フリンジ電界）が発生し、画素電極の上側に位置する液晶分子に対しても横方向の電界を印加することができ、その液晶分子を十分に駆動することができる。その結果、広視野角、かつＩＰＳ方式よりも高い透過率を得ることができる。

これまで液晶表示装置用のＴＦＴ基板のスイッチングデバイスには、活性層（チャネル層）となる半導体膜にアモルファスシリコンが用いられてきた。しかしながら近年では、狭額縁化、低コスト化、高性能化、高精細化などの要求が高まっており、それらの要求に応えるために、高移動度の半導体材料を用いてＴＦＴを微細化することが必要となり、またソース駆動回路およびゲート駆動回路を同一基板上に形成することで、駆動回路の削減および画像表示領域の外縁領域（額縁領域）での実装面積の削減が必要となっている。

近年では高移動度のＴＦＴとして、酸化物半導体を用いたＴＦＴが盛んに開発されている。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料、酸化亜鉛に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられ、この技術は例えば特許文献２および３に開示されている。広視野角で透過率が高く、高性能（高移動度）の液晶表示装置を実現するには、酸化物半導体を用いたＴＦＴをスイッチングデバイスとするＦＦＳ方式のＬＣＤパネルを使用することが望ましい。

一般的に液晶表示装置のＴＦＴ基板の画素電極には、非晶質ＩＴＯ（Indium Tin Oxide：酸化インジウム（Ｉｎ_２Ｏ_３）＋酸化スズ（ＳｎＯ_２））が用いられる。この非晶質ＩＴＯはシュウ酸、カルボン酸などの弱酸性溶液でエッチングが可能である。しかしながら非晶質ＩＴＯは、１５０℃以上の熱が加わると結晶化してしまう。結晶化したＩＴＯ膜は、上記弱酸性溶液ではエッチングが困難となるが、写真製版プロセスのレジストパターニング後のポストベーク処理は、通常９０℃〜１３０℃であるため、非晶質ＩＴＯ膜が部分的に結晶化してしまう場合がある。

そうするとＩＴＯ膜のエッチング残渣が発生し、その残渣に起因する隣接画素間での電流リークに起因する表示異常が発生する可能性がある。残渣を抑制するためには画素間の距離を大きくする等の方法があるが、画素電極面積が小さくなり、開口率が大幅に下がってしまう。またエッチング時間を長くして残渣を除去する方法もあるが、製造時間が長くなるのでコストが高くなる。しかもエッチング時間を長くするとサイドエッチング量が増えるため、例えばソース、ドレイン電極等の段差部で画素電極の断線が発生する可能性もある。

これらの課題に対して、例えば特許文献４ではＩＴＯにＺｎＯ（酸化亜鉛）を添加し、結晶化温度を上昇させることで残渣を低減する方法が提案されている。しかしながらＩＴＯ膜の残渣発生は、下地の絶縁膜の種類および表面状態に依存するので最適化が難しい。特に高精細化に伴い、隣接画素間距離が狭くなると、対策はさらに困難となる。またＺｎＯを添加すると透過率の低下、導電率の低下を起こしやすく、液晶パネルの輝度低下を招く可能性がある。

また、特許文献５では非晶質のＩｎＧａＺｎＯを用いて半導体チャネル層と画素電極を同一層で形成する方法を提案している。非晶質ＩｎＧａＺｎＯはシュウ酸、カルボン酸などの弱酸性溶液で容易にエッチングされ、残渣も発生しない。また半導体チャネル層と画素電極の両方で使用するために、用途別に導電率を制御する必要があり、特許文献５では画素電極部分にプラズマ処理を行って導電率を上げる方法を提案している。しかしながら非晶質ＩｎＧａＺｎＯをプラズマ処理した場合、導電率を上昇させることは可能であるが、その制御が難しい。またプラズマ処理を行ったとしても、非晶質ＩＴＯよりも導電率は２桁〜３桁程低く、透明導電膜としての性能は劣ってしまう。

特開２００１−５６４７４号公報 特開２００５−７７８２２号公報 特開２００７−２８１４０９号公報 特開２００８−０１０３４２号公報 国際公開第２０１１／０１０４１５号

画素電極となる非晶質ＩＴＯと非晶質の酸化物半導体膜は、シュウ酸およびカルボン酸に溶けるため、ＦＦＳ方式のＴＦＴ基板のスイッチングデバイスのチャネル層に酸化物半導体を用いる場合、マスク枚数を増やす必要がある。例えば特許文献１の図３に開示されているＦＦＳ方式のＴＦＴ基板は、（１）ゲート電極の形成工程、（２）ゲート絶縁膜および半導体膜の形成工程、（３）ソース・ドレイン電極の形成工程、（４）画素電極の形成工程、（５）保護絶縁膜へのコンタクトホール形成工程、（６）共通電極の形成工程、という６回の写真製版工程を経て形成される。この製造フローでは画素電極をパターニングする際にチャネル層（酸化物半導体）がエッチング液に曝され、チャネル層が消失する可能性が高い。消失を防止するにはチャネル保護膜（エッチングストッパ膜）を形成する必要があり、結果として写真製版工程が１回分増加し、製造コストが増加してしまう。

本発明は上記のような問題を解決するためになされたものであり、ＦＦＳ方式のＴＦＴ基板のスイッチングデバイスのチャネル層に酸化物半導体を用いる場合であっても、画素電極のエッチング残渣を防止した構成を提供すると共に、写真製版工程を減らして、製造コストを低減した製造方法を提供することを目的とする。

本発明に係る薄膜トランジスタ基板の態様は、画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、前記画素のそれぞれは、基板上に選択的に配設されたゲート電極および共通電極配線と、前記ゲート電極および前記共通電極配線を覆う第１の絶縁膜と、前記第１の絶縁膜上に選択的に配設された酸化物半導体膜と、前記第１の絶縁膜上および前記酸化物半導体膜上に配設された第２の絶縁膜と、前記第２絶縁膜の上に配設されたソース電極、ドレイン電極およびソース配線と、前記ドレイン電極の端部上にその一部が接することで、前記ドレイン電極に電気的に接続された画素電極と、前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極上に配設された第３の絶縁膜と、前記画素電極と対向するように前記第３の絶縁膜上に配設された対向電極と、を備え、前記対向電極は、前記第３の絶縁膜および第１の絶縁膜を貫通する共通電極コンタクトホールを介して、前記共通電極配線と電気的に接続され、前記酸化物半導体膜は、少なくとも前記ゲート電極の上方および前記画素電極の下部に設けられ、前記画素電極は、前記酸化物半導体膜に直接接する部分を有し、前記ソース電極および前記ドレイン電極は、それぞれ前記第２の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールを介して前記酸化物半導体膜と電気的に接続される。

本発明に係る薄膜トランジスタ基板によれば、画素電極の下部に酸化物半導体膜が存在するので、画素電極のパターニングに際してエッチング残渣が発生しない。すなわち、製造工程中の熱処理で画素電極が一部結晶化しても、酸化物半導体層ではエッチングが進むため、結晶化した画素電極はリフトオフされて除去される。このため、残渣に起因する隣接画素間での電流リークによる表示異常が防止される。また、酸化物半導体膜から画素電極に酸素が供給されるので、画素電極の透過率が向上する。また、ドレイン電極の端部では、酸化物半導体膜と画素電極とで挟まれた構造となるので、ドレイン電極と画素電極との密着力が向上し、機械強度も向上するので、ドレイン電極と画素電極との断線が抑制される。

本発明に係る実施の形態１のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態１のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態１の変形例のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態１の変形例のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態２のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の構成を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の構成を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態２のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す平面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。 本発明に係る実施の形態３のＴＦＴ基板の製造方法を示す断面図である。

＜実施の形態１＞
＜ＴＦＴ基板の画素の構成＞
まず、図１および図２を参照して、実施の形態１に係るＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１は、実施の形態１に係るＴＦＴ基板１００の画素の平面構成を示す平面図であり、図２は、図１におけるＸ−Ｘ線での断面構成、Ｙ−Ｙ線での断面構成およびＺ−Ｚ線での断面構成を示す断面図である。

なお、Ｘ−Ｘ線での断面構成には、ＴＦＴの形成領域である「ＴＦＴ部」と、画素電極１３および対向電極１８の形成領域である「透過画素部」と、対向電極１８と共通電極４とが接続される「電極接続部」とを含んでいる。また、Ｙ−Ｙ線での断面構成は、ゲート配線２２にゲート信号を供給するためのゲート端子３およびゲート端子パッド１９の形成領域である「ゲート端子部」の断面構成に対応し、Ｚ−Ｚ線での断面構成は、ソース配線２１に表示信号を印加するためのソース端子１２およびソース端子パッド２０の形成領域である「ソース端子部」の断面構成に対応する。

なお、以下においてはＴＦＴ基板１００は光透過型のＦＦＳ方式の液晶表示装置に用いるものとして説明する。

図１に示すように、ＴＦＴ基板１００は、複数のゲート配線２２（走査信号線）と複数のソース配線２１（表示信号線）とが直交して交差するように配設され、両配線の交点近傍にＴＦＴが配設されており、ゲート配線２２の一部がＴＦＴのゲート電極２となり、ＴＦＴのソース電極１１がソース配線２１に接続され、ＴＦＴのドレイン電極１０は光透過型の画素電極１３に接続されている。また、ゲート配線２２と平行な方向に延在するように共通電極４が配設されている。

すなわち、ゲート端子３から横方向（Ｘ方向）に一定の線幅で延在するように配設されたゲート配線２２は、ＴＦＴの形成領域（ＴＦＴ部）において線幅が幅広く形成されてゲート電極２となっているが、隣り合う画素のゲート電極２との間は一定の線幅となって、ゲート電極間を接続している。また、ソース端子１２から縦方向（Ｙ方向）に一定の線幅で延在するように配設されたソース配線２１からは、ソース電極１１が分岐し、ＴＦＴ部のゲート電極２の上部に設けられた酸化物半導体膜６の上方を覆っている。そして、ソース電極コンタクトホール９を通して酸化物半導体膜６に接続されている。また、平面視的にソース電極１１に対向して設けられたドレイン電極１０は、その一方端が、ドレイン電極コンタクトホール８を通して酸化物半導体膜６に接続され、他方端が画素電極１３に接続されている。

なお、隣接するソース配線２１とゲート配線２２および共通電極４で囲まれた領域が画素領域となるので、ＴＦＴ基板１００では、画素領域がマトリックス状に配列された構成となる。

ゲート端子３の上には、ゲート端子コンタクトホール１５を通してゲート端子３に接続されるゲート端子パッド１９が形成されている。また、ソース端子１２の上には、ソース端子コンタクトホール１６を通してソース端子１２に接続するソース端子パッド２０が形成されている。

図２に示すように、ＴＦＴ基板１００は、例えば、ガラス等の透明絶縁性基板１上に形成され、透明絶縁性基板１上にゲート端子３、ゲート配線２２（図１）、ゲート電極２および共通電極配線４が形成されている。そして、これらを覆うように、絶縁膜５（第１の絶縁膜）が形成されている。

絶縁膜５の上には酸化物半導体膜６、２３および２４が形成され、それらの上に絶縁膜７（第２の絶縁膜）が形成されている。酸化物半導体膜６、２３および２４は同一層で形成され、酸化物半導体膜６はＴＦＴ部においてゲート電極２の上方に設けられ、チャネル層として機能し、ゲート電極２の上に形成された絶縁膜５がゲート絶縁膜として機能する。また、酸化物半導体膜２３はソース配線２１およびソース端子１２の下方に設けられ、酸化物半導体膜２４は画素電極１３の下に設けられる。

なお、酸化物半導体膜６の平面パターンは、ゲート電極２の平面パターンよりも小さく形成され、酸化物半導体膜６はゲート電極２の形成領域内に収まっている。

絶縁膜７はＴＦＴ部の酸化物半導体膜６を覆うが、絶縁膜７を貫通するようにドレイン電極コンタクトホール８およびソース電極コンタクトホール９が設けられ、それぞれには絶縁膜７上に形成されたドレイン電極１０およびソース電極１１が埋め込まれて酸化物半導体膜６と電気的に接続されている。また、絶縁膜７は酸化物半導体膜２４上においては大部分が除去されており、酸化物半導体膜２４上には画素電極１３が設けられている。また、絶縁膜７の上にはソース配線２１（図１）およびソース端子１２も形成されている。

画素電極１３は、ドレイン電極１０と酸化物半導体膜２４に電気的に接続される。なお、図１に示されるように画素電極１３と酸化物半導体膜２４とは平面視的には矩形をなし、画素電極１３は酸化物半導体膜２４よりもやや小さく形成され、画素電極１３の外縁部は酸化物半導体膜２４の外縁部より内側にある。

そして、画素電極１３、ドレイン電極１０、ソース電極１１、絶縁膜７、ソース配線２１（図１）、ソース端子１２および絶縁膜５を覆うように絶縁膜１４（第３の絶縁膜）が設けられ、絶縁膜１４を貫通するように、ゲート端子コンタクトホール１５、ソース端子コンタクトホール１６および共通電極コンタクトホール１７が形成されている。

絶縁膜１４上には、複数のスリット開口部ＳＬを有する櫛歯状の対向電極１８、ゲート端子パッド１９およびソース端子パッド２０が同じ導電膜を用いて形成され、ゲート端子コンタクトホール１５にはゲート端子パッド１９が埋め込まれてゲート端子３と電気的に接続され、ソース端子コンタクトホール１６にはソース端子パッド２０が埋め込まれてソース端子１２と電気的に接続され、共通電極コンタクトホール１７には対向電極１８が埋め込まれて共通電極４と電気的に接続されている。なお、ゲート端子コンタクトホール１５および共通電極コンタクトホール１７は、絶縁膜１４だけでなく絶縁膜５も貫通するように設けられている。

また、図１に示すように対向電極１８は、下部電極となる画素電極１３上だけでなく、ＴＦＴ基板１００の大部分を覆うように連続したパターンとなるように設けられているが、複数のスリット開口部ＳＬは、画素電極１３と対向する部分にのみ設けられている。

なお、本実施の形態１では、酸化物半導体膜６として酸化物半導体が用いられる。例えば、ＺｎＯ）系の酸化物半導体、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ_２Ｏ_３）、および酸化スズ（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、あるいは、酸化亜鉛（ＺｎＯ）系の酸化物半導体、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ_２Ｏ_３）と酸化インジウム（Ｉｎ_２Ｏ_３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。

＜製造方法＞
以下、図３〜図１４を用いて実施の形態１のＴＦＴ基板１００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１および図２に相当する。

まず、図３に示す工程において、ガラス等の透明絶縁性基板１の上面全面に導電膜２７（第１の導電膜）を形成する。ここでは、導電膜２７としてアルミニウム（Ａｌ）合金膜、例えばＡｌ-Ｎｉ-Ｎｄ膜をＤＣマグネトロンスパッタリング法により２００〜３００ｎｍの厚さに形成する。

次に、導電膜２７上にレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして導電膜２７をエッチングによりパターニングする。これにより、透明絶縁性基板１の上にゲート端子３、ゲート配線２２（図１）、ゲート電極２および共通電極配線４が形成される。

ここでは導電膜２７にＡｌ-Ｎｉ-Ｎｄ合金を用いているが、配線抵抗がＡｌ-Ｎｉ-Ｎｄ合金と同程度かさらに低くできるのであれば、他の材料を用いても良い。Ａｌ-Ｎｉ-Ｎｄ合金は、主成分がＡｌであるので、導電率が高く、添加されているＮｉによってＩＴＯ等の透明導電膜との電気的接合も可能な材料である。導電膜２７のエッチングには、一般的に公知であるＰＡＮ溶液（リン酸（Phosphoric acid）、酢酸（Acetic acid）、硝酸（Nitric acid）を含む混酸）をエッチャントとしたウエットエッチングを用いることができる。

次に、図４に示す工程において、透明絶縁性基板１の上面全面に絶縁膜５を形成する。本実施の形態１では、化学的気相成長（ＣＶＤ）法を用いて、厚さ４００ｎｍの窒化シリコン（ＳｉＮ）膜と、厚さ５０ｎｍの酸化シリコン（ＳｉＯ）膜をこの順に形成して絶縁膜５とした。

なお、酸化シリコン膜は、水分（Ｈ_２Ｏ）、水素（Ｈ_２）、ナトリウム（Ｎａ）およびカリウム（Ｋ）などのＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性が弱いので、絶縁膜５は、ＳｉＯ膜の下層にバリア性に優れるＳｉＮ膜を設けた積層構造とした。その後、図４に示すように絶縁膜５の上面全面に酸化物半導体膜２８を形成する。

より具体的には、まず、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット[Ｉｎ_２Ｏ_３・（Ｇａ_２Ｏ_３）・（ＺｎＯ）_２]を用いたスパッタリング法でＩｎＧａＺｎＯ膜を形成する。このとき、公知のアルゴン（Ａｒ）ガスやクリプトン（Ｋｒ）ガスを用いたスパッタリング法を用いた場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ_２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いて、スパッタリングを行い、５０ｎｍの厚さでＩｎＧａＺｎＯ膜を形成した。このＩｎＧａＺｎＯ膜は、非晶質構造である。また、非晶質構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。

次に、酸化物半導体膜２８上にレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして酸化物半導体膜２８をエッチングによりパターニングする。

酸化物半導体膜２８のエッチングには、シュウ酸を含む溶液によるウエットエッチングを用いることができる。シュウ酸を含む溶液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態１では、シュウ酸を５ｗｔ％で含む水溶液を用いた。

その後、フォトレジストパターンを除去し、基板全体を３５０℃で６０分間、大気雰囲気中でアニールする。酸素を含んだ状態でのアニールにより、酸化物半導体膜にさらに酸素を供給することができ、酸素イオン欠乏状態の解消がより確実なものとなる。また同時に構造緩和も起こるため、構造欠陥が減少して良質な半導体膜となる。

以上の工程を経て、図５に示されるように、絶縁膜５上に、酸化物半導体膜６、２３および２４が形成される。また、この状態の平面図を図６に示す。図６に示すように、酸化物半導体膜６はゲート電極２の上方に配設され、酸化物半導体膜２３は、後に形成されるソース配線２１およびソース端子１２の下方となる領域に配設され、酸化物半導体膜２４は、後に形成される画素電極１３の下方となる領域に配設される。

なお、上記では大気雰囲気中でアニールする例を示したが、水蒸気雰囲気中でアニールしても良い。また、酸素ガスと窒素ガスを一定の割合で混合した雰囲気中でアニールしても良い。また、基板表面にＵＶ（紫外）光を照射することで酸化力の高いオゾンを発生させながらアニールしても良い。

次に、透明絶縁性基板１の上面全面に絶縁膜７を形成することで、酸化物半導体膜６、２３および２４を絶縁膜７で覆う。本実施の形態１では、ＣＶＤ法を用いて、厚さ１００ｎｍのＳｉＯ膜を形成して絶縁膜７とした。

次に、絶縁膜７上にレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして絶縁膜７をエッチングによりパターニングする。

絶縁膜７のエッチングには、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを使用した。エッチングガスにＯ_２を添加することで、エッチング時の下層の酸化物半導体膜６の還元反応によるキャリア濃度変動を抑制することが可能となる。

その後、フォトレジストパターンを除去することで、図７に示すように、絶縁膜７が酸化物半導体膜６と酸化物半導体膜２３を完全に覆うと共に、酸化物半導体膜２４を部分的に覆うように形成される。なお、酸化物半導体膜６の上の絶縁膜７には、ドレイン電極コンタクトホール８およびソース電極コンタクトホール９が設けられており、これらの部分は絶縁膜７で覆われていない。

次に、図８に示す工程において、透明絶縁性基板１の上面全面に導電膜２９（第２の導電膜）を形成する。ここでは、導電膜２９としてモリブデン（Ｍｏ）合金膜、クロム（Ｃｒ）合金膜、Ａｌ合金膜（例えばＡｌ-Ｎｉ-Ｎｄ膜)等を、ＤＣマグネトロンスパッタリング法により形成する。本実施の形態１では、それぞれ厚さ１００ｎｍのＭｏＮｂ合金膜とＡｌ-Ｎｉ-Ｎｄ合金膜をこの順に形成して導電膜２９とした。

次に、導電膜２９上にレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして導電膜２９をエッチングによりパターニングする。

導電膜２９のエッチングには、ＰＡＮ溶液（リン酸、酢酸および硝酸を含む混酸）をエッチャントとしたウエットエッチング法を用いることができる。ここでは、リン酸７０ｗｔ％、酢酸７ｗｔ％、硝酸５ｗｔ％を含む水溶液を用いた。

一般に酸化物半導体膜はシュウ酸のみならず、ＴＦＴのソース電極およびドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液に対してもエッチングダメージを受け、特性を劣化させてしまうことがある。本実施の形態１では、この段階において、チャネル層となる酸化物半導体膜６は、絶縁膜７で保護されているのでエッチング液によるダメージを受けることがない。

その後、フォトレジストパターンを除去することで、図９に示されるように、ドレイン電極１０、ソース電極１１、ソース端子１２およびソース配線２１（不図示）が形成される。なお、ドレイン電極１０はドレイン電極コンタクトホール８を介して酸化物半導体膜６に電気的に接続され、酸化物半導体膜２４とも電気的に接続される。ソース電極１１はソース電極コンタクトホール９を介して酸化物半導体膜６と電気的に接続される。なお、ドレイン電極コンタクトホール８とソース電極コンタクトホール９の間の酸化物半導体膜がチャネル領域となる。

また、この状態の平面図を図１０に示す。図１０に示すように、酸化物半導体膜６上にはドレイン電極１０およびソース電極１１が配設され、酸化物半導体膜２３上にはソース配線２１およびソース端子１２が配設されている。また、絶縁膜７が、酸化物半導体膜６を完全に覆うと共に、ソース配線２１およびソース端子１２の下方の酸化物半導体膜２３を完全に覆っている。なお、絶縁膜７は酸化物半導体膜２４の一部上部も覆っている。

次に、図１１に示す工程において、透明絶縁性基板１の上面全面に透明酸化物導電膜３０（第１の透明酸化物導電膜）を形成する。

ここでは、透明酸化物導電膜３０として、酸化インジウム（Ｉｎ_２Ｏ_３）と酸化スズ（ＳｎＯ_２）との混合比が、例えば９０：１０（重量％）のＩＴＯ膜を用いた。

ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここでは、水素（Ｈ）を含むガス、例えば、水素（Ｈ_２）ガスまたは水蒸気（Ｈ_２Ｏ）などをアルゴン（Ａｒ）に混合したガス雰囲気中でのスパッタリング法により、厚さ８０ｎｍのＩＴＯ膜を非晶質状態で形成する。

次に、透明酸化物導電膜３０上にレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして透明酸化物導電膜３０をエッチングによりパターニングする。ここでは、平面視的に画素電極１３の外縁部が酸化物半導体膜２４の外縁部より内側に配置されるようにフォトレジストパターンを形成する。

透明酸化物導電膜３０のエッチングには、シュウ酸を５ｗｔ％で含む水溶液によるウエットエッチング法を用いることができる。

本実施の形態１では、透明酸化物導電膜３０が写真製版工程の熱で一部が、例えばアイランド状に結晶化した場合でも、画素領域では透明酸化物導電膜３０の下層には酸化物半導体膜２４が存在するので、酸化物半導体膜２４でエッチングが進行することで、結晶化した透明酸化物導電膜３０（ＩＴＯ膜）はリフトオフされて除去される。このため、隣接する画素との間にＩＴＯ膜の残渣が発生することがなくなり、残渣に起因する隣接画素間での電流リークによる表示異常が防止される。なお、画素領域以外での結晶化した透明酸化物導電膜３０は、エッチング時間を長めに設定しておくことで、残渣なく除去することができる。

その後、フォトレジストパターンを除去することで、図１２に示すように、ドレイン電極１０と酸化物半導体膜２４に電気的に接続した画素電極１３が形成される。

また、この状態の平面図を図１３に示す。図１３に示すように、酸化物半導体膜２４の方が画素電極１３よりも平面紙的に大きく形成されている。これは、透明酸化物導電膜３０上のフォトレジストパターンをそのように形成したことと、一般的に酸化物半導体膜の方が非晶質のＩＴＯ膜よりもシュウ酸によるエッチングレートが小さいので、酸化物半導体膜２４の端縁部がフォトレジストパターンで覆われていなくても、除去されずに残るためである。

次に、透明絶縁性基板１の上面全面に絶縁膜１４（第３の絶縁膜）を形成する。本実施の形態１では、ＣＶＤ法を用いて、厚さ２００ｎｍの酸化シリコン（ＳｉＯ）膜と、厚さ１５０ｎｍの窒化シリコン（ＳｉＮ）膜をこの順に形成して絶縁膜１４とした。

次に、絶縁膜１４上にレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして絶縁膜１４および絶縁膜５をエッチングする。絶縁膜１４および絶縁膜５のエッチングには、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを使用した。

その後、フォトレジストパターンを除去することで、ゲート端子３に達するゲート端子コンタクトホール１５、ソース端子１２に達するソース端子コンタクトホール１６および共通電極４に達する共通電極コンタクトホール１７が同時に得られる。

その後、図１４に示すように、絶縁膜１４上に透明酸化物導電膜３１（第２の透明酸化物導電膜）を形成する。なお、本実施の形態１では、透明酸化物導電膜３０と同じ方法で、同じ組成の非晶質のＩＴＯ膜を形成して透明酸化物導電膜３１とした。なお、透明酸化物導電膜３１は、ゲート端子コンタクトホール１５、ソース端子コンタクトホール１６および共通電極コンタクトホール１７内に埋め込まれる。

次に、透明酸化物導電膜３１上にレジスト材を塗布し、７回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして透明酸化物導電膜３１をエッチングする。

透明酸化物導電膜３１のエッチングには、シュウ酸を５ｗｔ％で含む水溶液によるウエットエッチング法を用いることができる。

その後、フォトレジストパターンを除去することで、図１および図２に示されるように、ゲート端子コンタクトホール１５を通してゲート端子３と電気的に接続されたゲート端子パッド１９、ソース端子コンタクトホール１６を通してソース端子１２と電気的に接続されたソース端子パッド２０、共通電極コンタクトホール１７を通して共通電極４と電気的に接続された対向電極１８が得られる。なお、対向電極１８には同時に複数のスリット開口部ＳＬも形成されて櫛歯状となる。

その後、製造過程で基板に発生したプラズマダメージ等を解消するため、大気雰囲気中で２３０℃の温度で６０分間の熱処理（アニール）を行う。これにより、非晶質ＩＴＯは完全に結晶化する。また、結晶化と共に、熱処理中には酸化物半導体膜２４から画素電極１３に向かって酸素が供給され、画素電極１３の透過率は高くなる。このアニールにより、ＦＦＳ方式のＴＦＴ基板１００が完成する。

完成したＴＦＴ基板１００の表面に配向膜およびスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミドなどで構成されている。また、カラーフィルタおよび配向膜を備えた対向基板を準備し、ＴＦＴ基板１００と対向基板とを貼り合わせる。

ＴＦＴ基板１００と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板１００および対向基板の外側の面には、偏光板、位相差板およびバックライトユニット等が設けられてＦＦＳ方式の液晶表示装置を得ることができる。

以上のように、本実施の形態１では、ＴＦＴのチャネル層に酸化物半導体膜６を用いることで高移動度のＴＦＴを得ると共に、画素電極１３の下に酸化物半導体膜２４を配置することで、シュウ酸によるエッチングで画素電極１３をパターニングする際に、隣接する画素との間にＩＴＯ膜の残渣が発生することがなくなり、残渣に起因する隣接画素間での電流リークによる表示異常が防止される。

さらに酸素を多く含んだ酸化物半導体膜２４からの酸素供給で、画素電極１３の透過率が改善し、液晶パネルの輝度を上げることも可能となる。また、ドレイン電極１０を金属酸化物である酸化物半導体膜２４と非晶質のＩＴＯ膜である画素電極１３とで挟んだ構造としているので、ドレイン電極１０と画素電極１３との密着力が向上し、また機械強度も向上するので、ドレイン電極１０の段差部分における画素電極１３の断線が抑制される。

また、本実施の形態１では、ソース配線２１の下に酸化物半導体膜２３と絶縁膜７との積層膜を形成している。このため、ソース配線２１とゲート配線２２および共通電極配線４との間の電気的ショート（短絡）による不良の発生防止効果も期待できる。

＜変形例＞
次に、図１５および図１６を用いて、実施の形態１の変形例に係るＴＦＴ基板の構成を説明する。図１５は実施の形態１の変形例に係るＦＦＳ方式のＴＦＴ基板１００Ａにおける画素の平面構成を示す平面図であり、図１６は、図１５におけるＸ−Ｘ線での断面構成、Ｙ−Ｙ線での断面構成およびＺ−Ｚ線での断面構成を示す断面図である。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図１５および図１６に示すように、ＴＦＴ基板１００Ａにおいてはドレイン電極の代わりに、酸化物半導体膜６の上方にまで延在するように設けられた画素電極１３Ａの画素電極延在部１３１が、ドレイン電極コンタクトホール８を介して酸化物半導体膜６Ａと直接に電気的に接続された構成となっている。酸化物半導体膜６の上方にドレイン電極を形成しないようにするには、図８を用いて説明した工程で、透明絶縁性基板１の上面全面に導電膜２９を形成した後、４回目の写真製版工程で形成されるフォトレジストパターンを、酸化物半導体膜６の上方にドレイン電極を形成しないパターンに変更し、ＰＡＮ溶液によるエッチングを行うことで実現可能である。

ドレイン電極は一般的に金属で形成されるので光を透過しないが、上記構成によれば、ドレイン電極を設けず、透明酸化物導電膜で構成される画素電極１３Ａが酸化物半導体膜６と直接に電気的に接続されることになるので光の透過領域が増える。この結果、画素面積を広くなって、開口率が向上し、輝度の高いＦＦＳモードの液晶表示パネルを実現することができる。

＜実施の形態２＞
以上説明した実施の形態１では７回の写真製版工程を経てＴＦＴ基板１００を形成しているが、以下に説明する実施の形態２では、写真製版工程の回数を削減した製造方法を説明する。

図１７は、実施の形態２に係るＦＦＳ方式のＴＦＴ基板２００における画素の平面構成を示す平面図であり、図１８は、図１７におけるＸ−Ｘ線での断面構成、Ｙ−Ｙ線での断面構成およびＺ−Ｚ線での断面構成を示す断面図である。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図１８に示すように、ＴＦＴ基板２００においては、絶縁膜５の上にはＴＦＴ部から透過画素部（画素部）にかけて延在するように酸化物半導体膜６Ａが形成されており、また、ソース配線２１（図１７）およびソース端子１２の下方の絶縁膜５の上には酸化物半導体膜２３が形成され、それらの上に絶縁膜７Ａ（第２の絶縁膜）が形成されている。酸化物半導体膜６Ａおよび２３は同一層で形成され、酸化物半導体膜６ＡのうちＴＦＴ部のゲート電極２の上方に設けられた部分はチャネル層として機能し、ゲート電極２の上に形成された絶縁膜５がゲート絶縁膜として機能する。また、酸化物半導体膜６Ａのうち画素部に設けられた部分は画素電極１３に対向するように設けられる。

また、酸化物半導体膜６ＡのうちＴＦＴ部に設けられた部分の平面パターンは、ゲート電極２の平面パターンよりも大きく形成され、全体が絶縁膜７Ａで覆われている。

絶縁膜７Ａは、酸化物半導体膜６ＡのうちＴＦＴ部に設けられた部分の全体を覆うが、絶縁膜７Ａを貫通するようにドレイン電極コンタクトホール８およびソース電極コンタクトホール９が設けられ、それぞれには絶縁膜７Ａ上に形成されたドレイン電極１０およびソース電極１１が埋め込まれて酸化物半導体膜６Ａと電気的に接続されている。また、絶縁膜７Ａは、画素部に設けられた酸化物半導体膜６Ａ上においては大部分が除去されており、酸化物半導体膜６Ａ上には画素電極１３が設けられている。また、絶縁膜７Ａは酸化物半導体膜２３の側面は覆わず、酸化物半導体膜２３上のみを覆っており、図１７においては酸化物半導体膜２３は絶縁膜７Ａに隠されて不図示となっている。また、絶縁膜７Ａの上にはソース配線２１（図１）およびソース端子１２も形成されている。

画素電極１３は、ドレイン電極１０と酸化物半導体膜６Ａに電気的接続される。なお、図１７に示されるように画素電極１３と画素部の酸化物半導体膜６Ａとは平面視的には矩形をなし、画素電極１３は画素部の酸化物半導体膜６Ａよりもやや小さく形成され、画素電極１３の外縁部は画素部の酸化物半導体膜６Ａの外縁部より内側にある。

＜製造方法＞
以下、図１９〜図２４を用いて実施の形態２のＴＦＴ基板２００の製造方法について説明する。また、適宜、実施の形態１の工程図も参照して説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１７および図１８に相当する。

まず、図３に示す工程において、ガラス等の透明絶縁性基板１の上面全面に導電膜２７（第１の導電膜）を形成する。ここでは、導電膜２７としてアルミニウム（Ａｌ）合金膜、例えばＡｌ-Ｎｉ-Ｎｄ膜をＤＣマグネトロンスパッタリング法により２００〜３００ｎｍの厚さに形成する。

次に、導電膜２７上にレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして導電膜２７をエッチングによりパターニングする。これにより、図１９に示されるように、透明絶縁性基板１の上にゲート端子３、ゲート配線２２（図１７）、ゲート電極２および共通電極配線４が形成される。

導電膜２７のエッチングには、一般的に公知であるＰＡＮ溶液をエッチャントとしたウエットエッチングを用いることができる。

次に、図４に示す工程において、透明絶縁性基板１の上面全面に絶縁膜５を形成する。本実施の形態２では、ＣＶＤ法を用いて、厚さ４００ｎｍのＳｉＮ膜と、厚さ５０ｎｍのＳｉＯ膜をこの順に形成して絶縁膜５とした。

なお、酸化シリコン膜は、水分（Ｈ_２Ｏ）、水素（Ｈ_２）、ナトリウム（Ｎａ）およびカリウム（Ｋ）などのＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性が弱いので、絶縁膜５は、ＳｉＯ膜の下層にバリア性に優れるＳｉＮ膜を設けた積層構造とした。その後、図４に示すように絶縁膜５の上面全面に酸化物半導体膜２８を形成する。

ここでは、スパッタリング法により酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ_２Ｏ_３）および酸化スズ（ＳｎＯ_２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体膜を５０ｎｍの厚さで形成した。ＩｎＺｎＳｎＯ系の酸化物半導体膜は、シュウ酸などのカルボン酸を含むエッチング液に可溶である一方で、Ａｌ、Ｍｏ、ＡｇおよびＣｕ系の電極材料として一般的に用いられる金属膜のエッチング液として公知であるＰＡＮ溶液に対しては、広い組成範囲で不溶性または難溶性を有し、エッチング加工できない酸化物半導体膜である。

次に、基板全体を３５０℃で６０分間、大気雰囲気中でアニールする。酸素を含んだ状態でのアニールにより、酸化物半導体膜の構造緩和を誘起しながら、さらに酸素を供給して膜中の構造欠陥を減少させる。

次に、酸化物半導体膜２８上全体を覆うように絶縁膜７Ａを成膜する。本実施の形態２では、ＣＶＤ法を用いて厚さ１００ｎｍのＳｉＯ膜を形成して絶縁膜７Ａとした。

次に、絶縁膜７Ａ上にレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして絶縁膜７Ａをエッチングによりパターニングする。

絶縁膜７Ａのエッチングには、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを使用した。エッチングガスにＯ_２を添加することで、エッチング時の下層の酸化物半導体膜２８の還元反応によるキャリア濃度変動を抑制することが可能となる。

その後、フォトレジストパターンを除去することで、図２０に示すように、絶縁膜７Ａが酸化物半導体膜２８のうちＴＦＴ部に設けられた部分の全体を覆うと共に、ソース端子部に設けられた酸化物半導体膜２８を部分的に覆うように形成される。また、図示はされていないが、酸化物半導体膜２８は、後に形成されるソース配線２１の下方となる領域にも配設され、絶縁膜７Ａは、その上も部分的に覆うように形成される。

なお、ＴＦＴ部に設けられた酸化物半導体膜２８上の絶縁膜７Ａには、ドレイン電極コンタクトホール８およびソース電極コンタクトホール９が設けられており、これらの部分は絶縁膜７Ａで覆われていない。

次に、透明絶縁性基板１の上面全面に第２の導電膜として、ＤＣマグネトロンスパッタリング法により、それぞれ厚さ１００ｎｍのＭｏＮｂ合金膜とＡｌ-Ｎｉ-Ｎｄ合金膜をこの順に形成する。

次に、第２の導電膜上にレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第２の導電膜をエッチングによりパターニングする。

第２の導電膜のエッチングには、ＰＡＮ溶液（リン酸、酢酸および硝酸を含む混酸）をエッチャントとしたウエットエッチング法を用いることができる。ここでは、リン酸７０ｗｔ％、酢酸７ｗｔ％、硝酸５ｗｔ％を含む水溶液を用いた。酸化物半導体膜２８は、ＰＡＮ溶液に対して不溶性または難溶性を有するので、第２の導電膜のエッチングに際して酸化物半導体膜２８が除去されることはない。

その後、フォトレジストパターンを除去することで、図２１に示されるように、ドレイン電極１０、ソース電極１１、ソース端子１２およびソース配線２１（不図示）が形成される。なお、ドレイン電極１０はドレイン電極コンタクトホール８を介してＴＦＴ部の酸化物半導体膜２８に電気的に接続され、画素部の酸化物半導体膜２８とも電気的に接続される。ソース電極１１はソース電極コンタクトホール９を介してＴＦＴ部の酸化物半導体膜２８と電気的に接続される。なお、ドレイン電極コンタクトホール８とソース電極コンタクトホール９の間の酸化物半導体膜がチャネル領域となる。

次に、図２２に示す工程において、透明絶縁性基板１の上面全面に透明酸化物導電膜３０（第１の透明酸化物導電膜）を形成する。ここでは、透明酸化物導電膜３０として、酸化インジウム（Ｉｎ_２Ｏ_３）と酸化スズ（ＳｎＯ_２）との混合比が、例えば９０：１０（重量％）のＩＴＯ膜を用いた。

ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここでは、水素（Ｈ）を含むガス、例えば、水素（Ｈ_２）ガスまたは水蒸気（Ｈ_２Ｏ）などをアルゴン（Ａｒ）に混合したガス雰囲気中でのスパッタリング法により、厚さ８０ｎｍのＩＴＯ膜を非晶質状態で形成する。

次に、透明酸化物導電膜３０上にレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターン４０を形成し、フォトレジストパターン４０をマスクとして透明酸化物導電膜３０および酸化物半導体膜２８を一括でエッチングする。透明酸化物導電膜３０および酸化物半導体膜２８のエッチングには、シュウ酸を５ｗｔ％で含む水溶液によるウエットエッチング法を用いることができる。

このエッチングの結果、図２３に示されるように、画素電極１３が形成されると共に酸化物半導体膜２８の不要部分が除去され、ＴＦＴ部から画素部にかけて延在する酸化物半導体膜６Ａが形成される。なお、画素電極１３よりもその下の酸化物半導体膜６Ａの方が平面視的に僅かに大きくなる。これは一般的に酸化物半導体膜の方が非晶質ＩＴＯ膜よりもシュウ酸によるエッチングレートが小さいためである。

その後、フォトレジストパターン４０を除去することで、ドレイン電極１０とＴＦＴ部の酸化物半導体膜６Ａに電気的に接続した画素電極１３が形成される。

次に、透明絶縁性基板１の上面全面に絶縁膜１４（第３の絶縁膜）を形成する。本実施の形態２では、ＣＶＤ法を用いて、厚さ２００ｎｍの酸化シリコン（ＳｉＯ）膜と、厚さ１５０ｎｍの窒化シリコン（ＳｉＮ）膜をこの順に形成して絶縁膜１４とした。

次に、絶縁膜１４上にレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして絶縁膜１４および絶縁膜５をエッチングする。絶縁膜１４および絶縁膜５のエッチングには、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを使用した。

その後、フォトレジストパターンを除去することで、図２４に示すように、ゲート端子３に達するゲート端子コンタクトホール１５、ソース端子１２に達するソース端子コンタクトホール１６および共通電極４に達する共通電極コンタクトホール１７が同時に得られる。

その後、絶縁膜１４上に第２の透明酸化物導電膜を形成する。なお、本実施の形態２では、透明酸化物導電膜３０と同じ方法で、同じ組成の非晶質のＩＴＯ膜を形成して第２の透明酸化物導電膜とした。

次に、第２の透明酸化物導電膜上にレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第２の透明酸化物導電膜をエッチングする。

第２の透明酸化物導電膜のエッチングには、シュウ酸を５ｗｔ％で含む水溶液によるウエットエッチング法を用いることができる。

その後、フォトレジストパターンを除去することで、図１７および図１８に示されるように、ゲート端子コンタクトホール１５を通してゲート端子３と電気的に接続されたゲート端子パッド１９、ソース端子コンタクトホール１６を通してソース端子１２と電気的に接続されたソース端子パッド２０、共通電極コンタクトホール１７を通して共通電極４と電気的に接続された対向電極１８が得られる。なお、対向電極１８には同時に複数のスリット開口部ＳＬも形成されて櫛歯状となる。

その後、製造過程で基板に発生したプラズマダメージ等を解消するため、大気雰囲気中で２３０℃の温度で６０分間の熱処理（アニール）を行う。これにより、非晶質ＩＴＯは完全に結晶化する。また、結晶化と共に、熱処理中には酸化物半導体６Ａから画素電極１３に向かって酸素が供給され、画素電極１３の透過率は高くなる。このアニールにより、ＦＦＳ方式のＴＦＴ基板２００が完成する。

以上のように、本実施の形態２では、ＴＦＴのチャネル層に酸化物半導体膜６Ａを用いることで高移動度のＴＦＴを有したＴＦＴ基板を６回の写真製版工程で製造することが可能となる。

また、本実施の形態２の製造方法では、実施の形態１で得られる効果に加えて、画素電極１３をさらに大きくすることができる。すなわち、実施の形態１の製造方法では、２回目の写真製版工程と５回目の写真製版工程で画素電極を形成しているため、写真製版の重ね合わせマージンが必要となり、マージンの分だけ画素電極１３が小さくなる。しかし実施の形態２の製造方法では、画素電極のサイズと形状は、４回目の写真製版工程で決まるので、重ね合わせマージンを設ける必要がなく、画素電極の面積が大きくなって開口率が向上することとなる。

＜実施の形態３＞
以上説明した実施の形態２では６回の写真製版工程を経てＴＦＴ基板２００を形成しているが、以下に説明する実施の形態３では、写真製版工程の回数をさらに削減した製造方法を説明する。

図２５は、実施の形態３に係るＦＦＳ方式のＴＦＴ基板３００における画素の平面構成を示す平面図であり、図２６は、図２５におけるＸ−Ｘ線での断面構成、Ｙ−Ｙ線での断面構成およびＺ−Ｚ線での断面構成を示す断面図である。なお、図１７および図１８を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。

図２６に示すように、ＴＦＴ基板３００においては、絶縁膜５の上にはＴＦＴ部から画素部にかけて延在するように酸化物半導体膜６Ａが形成されており、また、ソース配線２１（図１７）およびソース端子１２の下方の絶縁膜５の上には酸化物半導体膜２３が形成され、それらの上に絶縁膜７Ａ（第２の絶縁膜）が形成されている。酸化物半導体膜６Ａおよび２３は同一層で形成され、酸化物半導体膜６ＡのうちＴＦＴ部のゲート電極２の上方に設けられた部分はチャネル層として機能し、ゲート電極２の上に形成された絶縁膜５がゲート絶縁膜として機能する。また、酸化物半導体膜６Ａのうち画素部に設けられた部分は画素電極１３Ａに対向するように設けられる。

また、酸化物半導体膜６ＡのうちＴＦＴ部に設けられた部分の平面パターンは、ゲート電極２の平面パターンよりも大きく形成され、全体が絶縁膜７Ａで覆われている。

絶縁膜７Ａは、酸化物半導体膜６ＡのうちＴＦＴ部に設けられた部分の全体を覆うが、絶縁膜７Ａを貫通するようにドレイン電極コンタクトホール８およびソース電極コンタクトホール９が設けられている。

また、絶縁膜７Ａは、画素部に設けられた酸化物半導体膜６Ａ上においては大部分が除去されており、酸化物半導体膜６Ａ上には画素電極１３Ａが設けられている。また、絶縁膜７Ａは酸化物半導体膜２３の側面は覆わず、酸化物半導体膜２３上のみを覆っており、図２５においては酸化物半導体膜２３は絶縁膜７Ａに隠されて不図示となっている。

また、絶縁膜７Ａの上には画素電極１３Ａと同一層に同一の材料で形成された冗長ソース配線１３３が形成され、冗長ソース配線１３３の上にソース配線２１（図１）およびソース端子１２が形成されている。

ＴＦＴ基板３００においては、酸化物半導体膜６Ａの上方にまで延在するように設けられた画素電極１３Ａの画素電極延在部１３１が、ドレイン電極コンタクトホール８を介して酸化物半導体膜６Ａと直接に電気的に接続された構成となっており、画素電極延在部１３１上にドレイン電極１０が設けられている。

また、ソース電極コンタクトホール９には、画素電極１３Ａと同一層に同一の材料で形成された冗長ソース電極１３２が埋め込まれて酸化物半導体膜６Ａと電気的に接続された構成となっており、冗長ソース電極１３２上にソース電極１１が設けられている。

なお、図２５に示されるように画素電極１３Ａと画素部の酸化物半導体膜６Ａとは平面視的には矩形をなし、画素電極１３Ａは画素部の酸化物半導体膜６Ａよりもやや小さく形成され、画素電極１３Ａの外縁部は画素部の酸化物半導体膜６Ａの外縁部より内側にある。

このように、ＴＦＴ基板３００においては、酸化物半導体膜６Ａの上方にまで延在するように設けられた画素電極１３Ａの画素電極延在部１３１が、酸化物半導体膜６Ａと電気的に接続され、画素電極延在部１３１上にはドレイン電極１０が設けられている。また、冗長ソース電極１３２が酸化物半導体膜６Ａと電気的に接続され、冗長ソース電極１３２上にはソース電極１１が形成され、冗長ソース配線１３３の上にソース配線２１およびソース端子１２が形成されている。このため、ドレイン電極１０、ソース電極１１およびソース配線２１が、冗長構造となって断線を大幅に低減できる。

また、本実施の形態３では、冗長ソース配線１３３の下に酸化物半導体膜２３と絶縁膜７Ａとの積層膜を形成している。このため、ソース配線２１とゲート配線２２および共通電極配線４との間の電気的ショート（短絡）による不良の発生防止効果も期待できる。

＜製造方法＞
以下、図２７〜図３２を用いて実施の形態３のＴＦＴ基板３００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図２５および図２６に相当する。

なお、実施の形態２において図２０を用いて説明した絶縁膜７Ａのパターニングまでの工程は、本実施の形態３においても同じであるので説明は省略し、絶縁膜７Ａのパターニング以降の工程について説明する。

２回の写真製版工程を経て絶縁膜７Ａがパターニングされた透明絶縁性基板１の上面全面に、図２７に示すように、透明酸化物導電膜３０（第１の透明酸化物導電膜）と導電膜２９（第２の導電膜）をこの順に形成する。ここでは、透明酸化物導電膜３０として、非晶質のＩＴＯ膜を８０ｎｍの厚さで形成し、導電膜２９として、それぞれ厚さ１００ｎｍのＭｏＮｂ合金膜とＡｌ-Ｎｉ-Ｎｄ合金膜をこの順に形成した。なお、透明酸化物導電膜３０および導電膜２９の形成方法および組成などは実施の形態１および２と同じである。

次に、導電膜２９上にレジスト材を塗布し、図２８に示すように、ハーフトーンマスク２６を用いて３回目の写真製版工程でフォトレジストパターン４１を形成する。

すなわち、導電膜２９上に、ノボラック系のポジ型の感光性樹脂で構成されるレジスト材を、塗布法を用いて塗布し、厚さ約１．５μｍのフォトレジストを形成する。そして、予め準備したハーフトーンマスク２６を用いてフォトレジストの露光を行う。ハーフトーンマスク２６には、ドレイン電極１０および画素電極延在部１３１を形成するための遮光膜パターン２６ｂ、ソース電極１１および冗長ソース電極１３２を形成するための遮光膜パターン２６ｃ、ソース配線２１、ソース端子１２および冗長ソース配線１３３を形成するための遮光膜パターン２６ｄが設けられている。これらの遮光膜パターンにより露光光が遮られる領域が遮光領域となる。また、ハーフトーンマスク２６には、画素電極１３Ａを形成するためのパターンとなる部分では露光の光強度を低減させる半透過性の半透過パターン２６ａが設けられており、この半透過パターン２６ａにより露光光が減衰した領域が半透過領域となる。

ハーフトーンマスク２６を用いてフォトレジストの露光を行った後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行うことで図２８に示すフォトレジストパターン４１が得られる。フォトレジストパターン４１は、遮光膜パターン２６ｂ、２６ｃおよび２６ｄの下に対応する未露光領域では当初の厚さを保って第１の膜厚部分として残るが、半透過パターン２６ａの下の半露光領域では、第１の膜厚部分よりも薄い厚さで第２の膜厚部分として残存し、露光領域では完全に除去される。なお、本実施の形態３では最小膜厚が約０．２μｍとなるように構成されている。また、フォトレジストパターン４１は、チャネル領域上の絶縁膜７Ａの上方が開口部ＯＰとなっている。

次に、フォトレジストパターン４１をマスクとして、導電膜２９および透明酸化物導電膜３０をエッチングする。ＭｏＮｂ合金膜とＡｌ-Ｎｉ-Ｎｄ合金膜との積層膜である導電膜２９のエッチングには、ＰＡＮ溶液をエッチャントとしたウエットエッチング法を用いることができ、また、非晶質のＩＴＯ膜である透明酸化物導電膜３０もＰＡＮ溶液に対して可溶性を有するため、導電膜２９および透明酸化物導電膜３０を一括してエッチングすることが可能である。

導電膜２９および透明酸化物導電膜３０を一括してエッチングした場合、非晶質のＩＴＯ膜である透明酸化物導電膜３０の方がエッチングレートが小さいので、図２９に示すように透明酸化物導電膜３０がエッチングされて得られる画素電極１３Ａの方が、その上の導電膜２９よりも平面視面積的に少し大きくなる。なお、フォトレジストパターン４１の開口部ＯＰを通してＰＡＮ溶液によるエッチングが進行するので、チャネル領域の上方の導電膜２９および透明酸化物導電膜３０も除去され、チャネル領域の上方では絶縁膜７Ａが露出する。

続けてフォトレジストパターン４１をマスクとして、酸化物半導体膜２８をエッチングする。非晶質のＩｎＺｎＳｎＯ膜である酸化物半導体膜２８のエッチングには、シュウ酸を含む溶液によるウエットエッチングを用いるが、シュウ酸によるエッチングで非晶質のＩＴＯ膜も再度エッチングされるため、透明酸化物導電膜３０もエッチングされ、図３０に示されるように、画素電極１３Ａの面積は図２９に比べて小さくなる。また、酸化物半導体膜２８であるＩｎＺｎＳｎＯ膜の方が非晶質のＩＴＯ膜よりもシュウ酸によるエッチングレートが小さいので、酸化物半導体膜２８は画素電極１３Ａよりも平面視面積的に少し大きくなり酸化物半導体膜６Ａとなる。

次に図３１に示す工程において、Ｏ_２アッシングを用いてフォトレジストパターン４１の膜厚を全体的に減少させ、最小膜厚となっている画素部のフォトレジストパターン４１を完全に除去する。これによって、膜厚が薄くなったフォトレジストパターン４１１、４１２および４１３が得られる。その後、非晶質のＩＴＯ膜を結晶化させるため、１５０℃で３０分間、大気雰囲気中でのアニールを実施した。このとき、結晶化温度を１５０℃よりも高くすると、フォトレジストが硬化して除去が困難となるので、ここでは１５０℃程度が望ましい。

次に、フォトレジストパターン４１１、４１２および４１３をマスクとして、ＰＡＮ溶液により画素部の導電膜２９をエッチングし、フォトレジストパターン４１１、４１２および４１３を除去することで、図３２に示されるように、画素電極１３Ａ、ドレイン電極１０、ソース電極１１、ソース配線２１（不図示）、ソース端子１２、画素電極延在部１３１、冗長ソース電極１３２および冗長ソース配線１３３が形成される。

次に、透明絶縁性基板１の上面全面に第３の絶縁膜を形成する。本実施の形態３では、ＣＶＤ法を用いて、厚さ２００ｎｍの酸化シリコン（ＳｉＯ）膜と、厚さ１５０ｎｍの窒化シリコン（ＳｉＮ）膜をこの順に形成して第３の絶縁膜とした。

次に、第３の絶縁膜上にレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第３の絶縁膜および絶縁膜５をエッチングする。第３の絶縁膜および絶縁膜５のエッチングには、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを使用した。

その後、フォトレジストパターンを除去することで、図２６に示されるように、ゲート端子３に達するゲート端子コンタクトホール１５、ソース端子１２に達するソース端子コンタクトホール１６および共通電極４に達する共通電極コンタクトホール１７が同時に得られる。

その後、絶縁膜１４上に第２の透明酸化物導電膜を形成する。なお、本実施の形態３では、透明酸化物導電膜３０と同じ方法で、同じ組成の非晶質のＩＴＯ膜を形成して第２の透明酸化物導電膜とした。

次に、第２の透明酸化物導電膜上にレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第２の透明酸化物導電膜をエッチングする。

第２の透明酸化物導電膜のエッチングには、シュウ酸を５ｗｔ％で含む水溶液によるウエットエッチング法を用いることができる。

その後、フォトレジストパターンを除去することで、図２５および図２６に示されるように、ゲート端子コンタクトホール１５を通してゲート端子３と電気的に接続されたゲート端子パッド１９、ソース端子コンタクトホール１６を通してソース端子１２と電気的に接続されたソース端子パッド２０、共通電極コンタクトホール１７を通して共通電極４と電気的に接続された対向電極１８が得られる。なお、対向電極１８には同時に複数のスリット開口部ＳＬも形成されて櫛歯状となる。

その後、製造過程で基板に発生したプラズマダメージ等を解消するため、大気雰囲気中で２３０℃の温度で６０分間の熱処理（アニール）を行う。これにより、非晶質ＩＴＯは完全に結晶化する。また、結晶化と共に、熱処理中には酸化物半導体６Ａから画素電極１３Ａに向かって酸素が供給され、画素電極１３Ａの透過率は高くなる。このアニールにより、ＦＦＳ方式のＴＦＴ基板３００が完成する。

以上のように、本実施の形態３では、ＴＦＴのチャネル層に酸化物半導体膜６Ａを用いることで高移動度のＴＦＴを有したＴＦＴ基板を５回の写真製版工程で製造することが可能となる。

なお、本発明はこれらの他にも、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ 透明絶縁性基板、２ ゲート電極、３ ゲート端子、４ 共通電極配線、５，７ 絶縁膜、６，６Ａ，２３，２４ 酸化物半導体膜、８ ドレインコンタクトホール、９ ソースコンタクトホール、１０ ドレイン電極、１１ ソース電極、１２ ソース端子、１３，１３Ａ 画素電極、１８ 対向電極、２１ ソース配線、２２ ゲート配線。

Claims (9)

1. 画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
   前記画素のそれぞれは、
   基板上に選択的に配設されたゲート電極および共通電極配線と、
   前記ゲート電極および前記共通電極配線を覆う第１の絶縁膜と、
   前記第１の絶縁膜上に選択的に配設された酸化物半導体膜と、
   前記第１の絶縁膜上および前記酸化物半導体膜上に配設された第２の絶縁膜と、
   前記第２絶縁膜の上に配設されたソース電極、ドレイン電極およびソース配線と、
   前記ドレイン電極の端部上にその一部が接することで、前記ドレイン電極に電気的に接続された画素電極と、
   前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極上に配設された第３の絶縁膜と、
   前記画素電極と対向するように前記第３の絶縁膜上に配設された対向電極と、を備え、
   前記対向電極は、
   前記第３の絶縁膜および前記第１の絶縁膜を貫通する共通電極コンタクトホールを介して、前記共通電極配線と電気的に接続され、
   前記酸化物半導体膜は、少なくとも前記ゲート電極の上方および前記画素電極の下部に設けられ、
   前記画素電極は、前記酸化物半導体膜に直接接する部分を有し、
   前記ソース電極および前記ドレイン電極は、それぞれ前記第２の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールを介して前記酸化物半導体膜と電気的に接続される、薄膜トランジスタ基板。
2. 前記ドレイン電極の代わりに、前記画素電極から前記酸化物半導体膜の上方にまで延在するように設けられた画素電極延在部を備え、
   前記画素電極延在部は、
   前記ドレイン電極コンタクトホールを介して前記酸化物半導体膜と電気的に接続される、請求項１記載の薄膜トランジスタ基板。
3. 前記酸化物半導体膜および前記第２の絶縁膜は、前記ソース配線の下部に積層膜として配設される、請求項１記載の薄膜トランジスタ基板。
4. 画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
   前記画素のそれぞれは、
   基板上に選択的に配設されたゲート電極および共通電極配線と、
   前記ゲート電極および前記共通電極配線を覆う第１の絶縁膜と、
   前記第１の絶縁膜上に選択的に配設された酸化物半導体膜と、
   前記第１の絶縁膜上および前記酸化物半導体膜上に配設された第２の絶縁膜と、
   前記第２の絶縁膜を間に介して前記酸化物半導体膜の上方にまで延在するように設けられた画素電極延在部を有する画素電極と、
   前記第２の絶縁膜上に前記画素電極と同一層として設けられた、冗長ソース電極および冗長ソース配線と、
   前記冗長ソース電極および前記画素電極延在部および前記冗長ソース配線の上部にそれぞれ設けられたソース電極、ドレイン電極およびソース配線と、
   前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極上に配設された第３の絶縁膜と、
   前記画素電極と対向するように前記第３の絶縁膜上に配設された対向電極と、を備え、
   前記対向電極は、
   前記第３の絶縁膜および前記第１の絶縁膜を貫通する共通電極コンタクトホールを介して、前記共通電極配線と電気的に接続され、
   前記酸化物半導体膜は、少なくとも前記ゲート電極の上方および前記画素電極の下部に設けられ、
   前記画素電極は、前記酸化物半導体膜に直接接する部分を有し、
   前記冗長ソース電極および前記画素電極延在部は、それぞれ前記第２の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールを介して前記酸化物半導体膜と電気的に接続される、薄膜トランジスタ基板。
5. 前記酸化物半導体膜、前記第２の絶縁膜および前記冗長ソース配線は、前記ソース配線の下部に積層膜として配設される、請求項４記載の薄膜トランジスタ基板。
6. 画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
   （ａ）基板の上面全面に、第１の導電膜を形成する工程と、
   （ｂ）第１回目の写真製版工程とエッチング工程により、前記第１の導電膜をパターニングして、ゲート電極および共通電極配線を形成する工程と、
   （ｃ）前記工程（ｂ）の後、前記基板の上面全面に第１の絶縁膜を形成する工程と、
   （ｄ）前記第１の絶縁膜の上面全面に酸化物半導体膜を形成する工程と、
   （ｅ）前記酸化物半導体膜の上面全面に第２の絶縁膜を形成する工程と、
   （ｆ）第２回目の写真製版工程とエッチング工程により、前記第２の絶縁膜をパターニングして、前記ゲート電極の上方部分の前記酸化物半導体膜を覆うように前記第２の絶縁膜を残すと共に、前記ゲート電極の上方の前記第２の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールを形成する工程と、
   （ｇ）前記（ｆ）の後、前記基板の上面全面に第２の導電膜を形成する工程と、
   （ｈ）第３回目の写真製版工程とエッチング工程により、前記第２の導電膜をパターニングして、ソース電極、ドレイン電極およびソース配線を形成する工程と、
   （ｉ）前記（ｈ）の後、前記基板の上面全面に第１の透明酸化物導電膜を形成する工程と、
   （ｊ）第４回目の写真製版工程とエッチング工程により、前記第１の透明酸化物導電膜と前記酸化物半導体膜を同時にパターニングして、画素電極を形成する工程と、
   （ｋ）前記（ｊ）の後、前記基板の上面全面に第３の絶縁膜を形成する工程と、
   （ｌ）第５回目の写真製版工程とエッチング工程により、前記第３の絶縁膜および前記第１の絶縁膜を貫通する共通電極コンタクトホールを形成する工程と、
   （ｍ）前記（ｌ）の後、前記基板の上面全面に第２の透明酸化物導電膜を形成する工程と、
   （ｎ）第６回目の写真製版工程とエッチング工程により、前記第２の透明酸化物導電膜をパターニングして、前記画素電極と対向する対向電極を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
7. 画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
   （ａ）基板の上面全面に、第１の導電膜を形成する工程と、
   （ｂ）第１回目の写真製版工程とエッチング工程により、前記第１の導電膜をパターニングして、ゲート電極および共通電極配線を形成する工程と、
   （ｃ）前記工程（ｂ）の後、前記基板の上面全面に第１の絶縁膜を形成する工程と、
   （ｄ）前記第１の絶縁膜の上面全面に酸化物半導体膜を形成する工程と、
   （ｅ）前記酸化物半導体膜の上面全面に第２の絶縁膜を形成する工程と、
   （ｆ）第２回目の写真製版工程とエッチング工程により、前記第２の絶縁膜をパターニングして、前記ゲート電極の上方部分の前記酸化物半導体膜を覆うように前記第２の絶縁膜を残すと共に、前記ゲート電極の上方の前記第２の絶縁膜を貫通するソース電極コンタクトホールおよびドレイン電極コンタクトホールを形成する工程と、
   （ｇ）前記（ｆ）の後、前記基板の上面全面に第１の透明酸化物導電膜を形成する工程と、
   （ｈ）第１の透明酸化物導電膜の上面全面に第２の導電膜を形成する工程と、
   （ｉ）第３回目の写真製版工程により、前記第２の導電膜上に、第１の膜厚部分と、前記第１の膜厚部分よりも薄い第２の膜厚部分とを有するレジストパターンを形成する工程と、
   （ｊ）前記レジストパターンを用いて、エッチング工程により、前記第２の導電膜および前記第１の透明酸化物導電膜をパターニングして、ソース電極とその下部の冗長ソース電極、ソース配線とその下部の冗長ソース配線、ドレイン電極とその下部に画素電極延在部を有する画素電極とを形成する工程と、
   （ｋ）前記工程（ｊ）の後、
   前記レジストパターンの前記第２の膜厚部分が消滅するように前記レジストパターンの膜厚を減じる工程と、
   （ｌ）前記工程（ｋ）の後、膜厚を減じた前記レジストパターンを用いて、エッチング工程により、前記レジストパターンで覆われない前記第２の導電膜を除去する工程と、
   （ｍ）前記（ｊ）の後、前記基板の上面全面に第３の絶縁膜を形成する工程と、
   （ｎ）第４回目の写真製版工程とエッチング工程により、前記第３の絶縁膜および前記第１の絶縁膜を貫通する共通電極コンタクトホールを形成する工程と、
   （ｏ）前記（ｎ）の後、前記基板の上面全面に第２の透明酸化物導電膜を形成する工程と、
   （ｐ）第５回目の写真製版工程とエッチング工程により、前記第２の透明酸化物導電膜をパターニングして、前記画素電極と対向する対向電極を形成する工程と、を備える、薄膜トランジスタ基板の製造方法。
8. 前記工程（ｄ）は、
   前記第２の導電膜のエッチングに対して不溶性または難溶性を有する材質で前記酸化物半導体膜を形成する工程を含む、請求項６または請求項７に記載の薄膜トランジスタ基板の製造方法。
9. 前記工程（ｇ）は、
   前記第２の導電膜のエッチングに対して可溶性を有する材質で第１の透明酸化物導電膜を形成する工程を含む、請求項７に記載の薄膜トランジスタ基板の製造方法。

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