WO2020230328A1 - トランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法 - Google Patents

トランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法 Download PDF

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WO2020230328A1
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protective film
electrode
insulating film
oxide semiconductor
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弘也 山林
古畑　武夫
井上　和式
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三菱電機株式会社
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the technology disclosed in the specification of the present application relates to a transistor substrate, a liquid crystal display device, and a method for manufacturing a transistor substrate.
  • a thin film transistor (TFT) that uses a thin film transistor (TFT) as a switching element is, for example, a display device (liquid crystal display device) that uses a liquid crystal or a light emitting diode (Light Emitting Diode). That is, it is used for an electro-optical device such as a display device (light emitting display device) that utilizes an LED).
  • TFTs Semiconductor devices such as TFTs are characterized by low power consumption and thinness, and are being actively applied to flat panel displays.
  • Electro-optical elements for liquid crystal displays include simple matrix type LCDs and TFT-LCDs that use TFTs as switching elements.
  • TFT-LCDs are superior to simple matrix LCDs in terms of display quality, and are widely used in display products such as mobile computers, notebook computers, and televisions.
  • a TFT-LCD has a liquid crystal display panel having a structure in which a liquid crystal layer is sandwiched between a TFT active matrix substrate having a plurality of TFTs arranged in an array and a counter substrate having a color filter or the like. doing.
  • a polarizing plate is provided on each of the front side and the back side of the liquid crystal display panel, and a backlight is further provided on one side of the polarizing plate. With such a structure, a good color display can be obtained.
  • the liquid crystal driving method in the liquid crystal display device includes a vertical electric field method such as TN (Twisted Nematic) mode or VA (Vertical Element) mode, and IPS (In Plane Switching) mode (“IPS” is a registered trademark), or , FFS (Fringe Field Switching) mode and other lateral electric field methods.
  • TN Transmission Nematic
  • VA Vertical Element
  • IPS In Plane Switching
  • FFS Ringe Field Switching
  • the horizontal electric field type liquid crystal display device is more advantageous for widening the viewing angle than the vertical electric field type liquid crystal display device, and is becoming mainstream in display products such as personal computers or in-vehicle display devices.
  • pixel electrodes to which a voltage corresponding to an image signal is applied are arranged on a TFT active matrix substrate and are fixed to a constant potential (common potential). Is arranged on the facing substrate. Therefore, the liquid crystal in the liquid crystal layer is driven by an electric field substantially perpendicular to the surface of the liquid crystal display panel.
  • both the pixel electrode and the common electrode are arranged on the TFT active matrix substrate, and the liquid crystal in the liquid crystal layer is driven by an electric field substantially horizontal to the surface of the liquid crystal display panel. Will be done.
  • the pixel electrodes and the common electrodes are arranged so as to face each other vertically via an insulating film.
  • Either the pixel electrode or the common electrode may be formed on the lower side, but the one arranged on the lower side is formed in a flat plate shape, and the one arranged on the upper side (the side closer to the liquid crystal layer) has a slit. It is formed in the shape of a grid or comb teeth.
  • amorphous silicon (a-Si) has been used as a semiconductor film for forming an active layer (channel layer) of a TFT in a switching element of a TFT active matrix substrate for a liquid crystal display device.
  • Oxide semiconductors have higher mobility than conventional amorphous silicon, and can realize high-performance TFTs. Therefore, it is advantageous for high definition or low power consumption of the panel, and its practical application to a portable device such as a smartphone or a mobile computer, or a personal computer is being promoted.
  • zinc oxide (ZnO) -based materials and amorphous InGaZnO-based materials obtained by adding gallium oxide (Ga 2 O 3 ) and indium oxide (In 2 O 3 ) to zinc oxide are mainly used.
  • oxide semiconductor materials are generally a transparent conductor, amorphous ITO (indium oxide (In 2 O 3 ) + tin oxide (SnO 2 )), or amorphous InZ NO (indium oxide (In)). 2 O 3) + like the oxide conductor such as zinc oxide (ZnO)), it is possible to etch a weak acid-based solution such as oxalic acid or carboxylic acid, an advantage that the pattern can be easily processed There is.
  • oxide semiconductor materials are subjected to etching processing of general metal films (for example, Cr, Ti, Mo, Ta, Al, Cu and alloys thereof) used for the source electrode or drain electrode of the TFT.
  • the acid-based solution used in the above may also cause etching damage and deteriorate the characteristics.
  • it may dissolve in these acid-based solutions.
  • the source electrode and the drain electrode are processed.
  • the acid-based solution used may damage the channel layer and deteriorate the TFT characteristics.
  • the channel layer is damaged by the redox reaction at the interface, and the characteristics of the TFT are deteriorated. I was allowed to do it.
  • Patent Document 2 it is conceivable to apply a TFT structure in which a protective insulating layer is formed on an upper layer of a semiconductor film.
  • a TFT having such a structure is generally called an etching stopper or an etching stopper (ES) type TFT.
  • the conventional protective insulating film is mainly formed by a chemical vapor deposition (that is, CVD) method or a physical vapor deposition (PVD) method such as sputtering.
  • SiNx, SiONx and the like are applied in a single layer or multiple layers.
  • Manufacturing processes such as CVD for forming these high-barrier inorganic films can damage the oxide semiconductor, which is the base layer of the thin film transistor using the oxide semiconductor.
  • oxide semiconductor which is the base layer of the thin film transistor using the oxide semiconductor.
  • SiO 2 film or a SiN film as a conventional protective film formed by using a plasma CVD apparatus, and these films are formed by decomposing a raw material gas by plasma or the like. Therefore, in this fabrication process, the ion species generated by the plasma may damage the surface of the oxide semiconductor and deteriorate the film characteristics.
  • the protective film forming solution used in the coating method so far mainly contains a polyimide resin or an acrylic resin, and the film formed by using the solution is sufficient because it cannot be annealed at a high temperature. In many cases, the performance could not be demonstrated, and there was room for improvement.
  • Patent Document 3 a coating type protective film using a siloxane resin has also been proposed (see, for example, Patent Document 3), but this Patent Document 3 shows the transistor characteristics of the initial stage of the semiconductor device provided with the protective film.
  • the drive stability has not been sufficiently disclosed, and it is considered that there is room for improvement.
  • JP-A-2007-281409 Japanese Unexamined Patent Publication No. 62-235784 Japanese Unexamined Patent Publication No. 2013-89971
  • the distance (channel length) between the source electrode and the drain electrode is increased in order to avoid pattern processing defects caused by a photoengraving process or an etching process. There must be. Then, the size of the TFT becomes large, which causes a decrease in the driving ability of the TFT or a decrease in the aperture ratio.
  • the technique disclosed in the present specification has been made in view of the problems described above, and the source electrode and the drain electrode can be used while avoiding pattern processing defects caused by a photoengraving process or an etching process. It is an object of the present invention to provide a technique for suppressing an increase in the distance (channel length) between the two.
  • the transistor substrate of the technique disclosed in the present specification and the liquid crystal display device provided with the transistor substrate include a substrate, a gate electrode partially formed on the upper surface of the substrate, a gate insulating film covering the gate electrode, and a gate insulating film.
  • An oxide semiconductor layer partially formed on the upper surface of the gate electrode and overlapping the gate electrode in a plan view, a protective film covering a part of the oxide semiconductor layer, a gate insulating film, and oxidation not covered by the protective film.
  • a pixel electrode formed on the upper surface of the object semiconductor layer and the upper surface of the protective film, and a source electrode and a drain electrode partially formed on the upper surface of the pixel electrode and overlapping the oxide semiconductor layer in a plan view are provided.
  • the protective film includes a first protective film that covers the gate insulating film and has a first upper surface, and a second protective film that covers a part of the oxide semiconductor layer and has a second upper surface.
  • the height from the substrate to the second upper surface is lower than the height from the first to the first upper surface.
  • the method for manufacturing a transistor substrate according to the technique disclosed in the present specification is to form a gate electrode on a part of the upper surface of the substrate, form a gate insulating film covering the gate electrode, and form a part of the upper surface of the gate insulating film.
  • An oxide semiconductor layer is formed at a position where it overlaps with the gate electrode in a plan view, a protective film covering the oxide semiconductor layer and the gate insulating film is applied, and the oxide semiconductor layer penetrates the protective film.
  • a first opening that exposes a part of the upper surface is formed, and a second opening that does not expose the upper surface of the oxide semiconductor layer is formed, and the first opening and the upper surface of the protective film are formed.
  • a pixel electrode is formed, a source electrode that is a part of the upper surface of the pixel electrode and overlaps with the oxide semiconductor layer in a plan view is formed, and a part of the upper surface of the pixel electrode and a plan view with the oxide semiconductor layer.
  • the protective film covers the gate insulating film and has a first protective film having a first upper surface and a part of the oxide semiconductor layer and has a second upper surface. It is provided with a protective film, and the height from the substrate to the second upper surface is lower than the height from the substrate to the first upper surface.
  • the height of the second upper surface from the substrate is made lower than the height of the first upper surface from the substrate, so that the shape of the side surface of the second protective film can be changed even after firing. It will be easier to maintain. Therefore, it is possible to suppress an increase in the channel length of the transistor even when the finished dimensions and the like are taken into consideration.
  • the height of the second upper surface from the substrate is made lower than the height of the first upper surface from the substrate, so that the side surface of the second protective film is formed even after firing. It becomes easier to maintain the shape. Therefore, it is possible to suppress an increase in the channel length of the transistor even when the finished dimensions and the like are taken into consideration.
  • FIG. 5 is a cross-sectional view showing an example of the configuration of the ES opening and its surroundings in the X2-X2'cross section of FIG. 9 is a cross-sectional view showing an example of a configuration of a channel layer and its surroundings corresponding to FIG.
  • FIG. 9 is a cross-sectional view showing an example of a configuration of a channel layer and its surroundings corresponding to FIG.
  • FIG. 15 is a cross-sectional view showing an example of the configuration of the ES opening and its surroundings in FIG.
  • sectional drawing shows the example of the structure of the TFT substrate which comprises the liquid crystal display device which concerns on embodiment. It is a figure which shows the example of the structure of the liquid crystal display device.
  • the upper surface of " or “the lower surface of " in addition to the upper surface of the target component itself, another surface of the target component may be used. It shall also include the state in which the components are formed. That is, for example, when the description "B provided on the upper surface of the instep” is described, it does not prevent another component " ⁇ " from intervening between the instep and the second.
  • FIG. 18 is a diagram showing an example of the configuration of the liquid crystal display device.
  • the liquid crystal display device 1000 includes a liquid crystal panel 400.
  • the liquid crystal panels 400 are arranged in a matrix on a transparent substrate, and are arranged so as to face the TFT substrate 100 and, for example, the TFT substrate 100 which is a transistor substrate having a thin film transistor, a pixel electrode, and a common electrode.
  • a color filter substrate 200 made of a transparent substrate on which a color filter is arranged, and a liquid crystal layer 300 sandwiched between the TFT substrate 100 and the color filter substrate 200 and composed of liquid crystal molecules are provided.
  • polarizing plates are provided on the TFT substrate 100 and the color filter substrate 200, respectively.
  • the liquid crystal display device 1000 includes a backlight unit 500 arranged on the liquid crystal panel 400 on the side opposite to the display surface of the color filter substrate 200 via an optical sheet.
  • FIG. 1 is a plan view showing an example of the configuration of a general TFT substrate.
  • the TFT substrate is an active matrix substrate in which a plurality of thin film transistors (TFTs) as switching elements are arranged in a matrix.
  • TFTs thin film transistors
  • a TFT substrate for a liquid crystal display device (LCD), which is a flat display device (flat panel display) will be described as an example.
  • the TFT substrate 100 is divided into a display area 102 in which pixels 104 having the TFT 101 are arranged in a matrix, and a frame area 103 that surrounds the outside of the display area 102.
  • a plurality of gate wirings 2 (scanning signal lines) and a plurality of source wirings 7 (display signal lines) are arranged in the display area 102.
  • the plurality of gate wirings 2 are arranged parallel to each other, and the plurality of source wirings 7 are also arranged parallel to each other. Then, the plurality of gate wirings 2 and the plurality of source wirings 7 intersect.
  • the gate wiring 2 extends in the horizontal direction
  • the source wiring 7 extends in the vertical direction. Since the area surrounded by the adjacent gate wiring 2 and the adjacent source wiring 7 is the pixel 104, the pixels 104 are arranged in a matrix in the display area 102.
  • FIG. 1 the configuration of one pixel 104 is typically shown. At least one TFT 101 is arranged in the pixel 104.
  • the TFT 101 is arranged near the intersection of the source wiring 7 and the gate wiring 2, and has a gate electrode connected to the gate wiring 2, a source electrode connected to the source wiring 7, and a drain electrode connected to the pixel electrode 8. have. Further, it is connected to a common wiring to which a predetermined potential (common potential) is supplied.
  • the scanning signal driving circuit 105 and the display signal driving circuit 106 are provided in the frame region 103 of the TFT substrate 100.
  • the gate wiring 2 is drawn from the display area 102 to the frame area 103 on the side where the scanning signal driving circuit 105 is provided, and is connected to the scanning signal driving circuit 105.
  • the source wiring 7 is pulled out from the display area 102 to the frame area 103 on the side where the display signal drive circuit 106 is provided, and is connected to the display signal drive circuit 106.
  • an externally connected connection board (not shown here) is connected to the scanning signal driving circuit 105 and the display signal driving circuit 106.
  • the facing substrate is arranged so as to face the TFT substrate 100.
  • the facing substrate is, for example, a color filter substrate, and is arranged on the front side (visual side) of the TFT substrate 100.
  • a color filter, a black matrix (BM), an alignment film, etc. are formed on the facing substrate.
  • the alignment film may also be formed on the surface of the TFT substrate 100.
  • the common electrode is arranged on the TFT substrate 100 instead of the facing substrate.
  • the configuration of the TFT substrate according to the first embodiment more specifically, the TFT substrate for the FFS (Fringe Field Switching) type LCD will be described.
  • FFS Frringe Field Switching
  • the present embodiment relates to a TFT substrate, it is particularly characterized by the configuration of the ES layer and the protective insulating film, and therefore, the configurations of the ES layer and the protective insulating film will be mainly described below.
  • FIG. 2 is a plan view showing an example of the configuration of the TFT substrate constituting the liquid crystal display device according to the present embodiment.
  • FIG. 3 is a cross-sectional view showing an example of the configuration (source wiring portion, TFT portion, and FFS transmission pixel portion) in the XX'cross section in FIG.
  • the TFT substrate 100 has a plurality of gate wirings 2 (scanning signal lines, that is, gate electrodes) extending in the X-axis direction and a plurality of source wirings extending in the Y-axis direction. 7 (display signal line, that is,) is arranged so as to intersect (orthogonally), and a TFT is arranged near the intersection of both wirings.
  • the source wiring 7 (source electrode) of the TFT is connected to the pixel electrode 8 via the source electrode contact hole 12. Further, the drain electrode 6 of the TFT is connected to the pixel electrode 8 via the drain electrode contact hole 11.
  • the region surrounded by the adjacent gate wiring 2 and the adjacent source wiring 7 is a pixel, and the pixel electrode 8 (first electrode) is formed in the region excluding the TFT forming region in the pixel.
  • a slit electrode for liquid crystal control (second electrode) is provided above the pixel electrode 8 so as to face almost the entire surface of the pixel electrode 8.
  • the first electrode is referred to as a pixel electrode 8 and the second electrode is a common electrode. It will be called 10.
  • the gate wiring 2 is connected to the gate terminal 30 via the gate terminal contact hole 13.
  • the source wiring 7 is connected to the source terminal 40 via the source terminal contact hole 14.
  • the liquid crystal display device includes a glass substrate 1, a gate electrode (gate wiring 2) partially formed on the upper surface of the glass substrate 1, and a glass substrate. 1 and a gate insulating film 3 formed to cover the gate electrode (gate wiring 2), an oxide semiconductor layer 4 partially formed on the upper surface of the gate insulating film 3, and one of the upper surfaces of the oxide semiconductor layer 4.
  • the oxide semiconductor layer 4 is formed in the TFT portion of the TFT portion and the pixel portion. Further, the source wiring 7 (source electrode) and the drain electrode 6 overlap with the oxide semiconductor layer 4 in a plan view.
  • the TFT substrate 100 As shown in FIGS. 2 and 3, the TFT substrate 100 according to the present embodiment has an ES opening which is a film in which a protective insulating film 5 is partially left thinly on the oxide semiconductor layer 4. It has a film 50.
  • the height from the glass substrate 1 on the upper surface of the ES opening film 50 covering a part of the oxide semiconductor layer 4 is higher than the height 5A from the glass substrate 1 on the upper surface of the protective insulating film 5 covering the gate insulating film 3. 50A is low.
  • At least the contact hole side wall portions of the drain electrode contact hole 11 and the source electrode contact hole 12 for electrically connecting the source wiring 7 (source electrode) and the drain electrode 6 to the oxide semiconductor layer 4 are at least. It is a forward taper structure with two types of taper angles.
  • the taper angle of at least the end of the drain electrode contact hole 11 and the source electrode contact hole 12 on the ES opening film 50 side, which is the ES layer, is large. It is formed like this. Therefore, the width of the ES layer, which is the channel length, can be shortened while securing a flat region on the upper surface of the ES layer.
  • a transparent insulating substrate (glass substrate 1) is prepared using glass or the like.
  • an aluminum (Al) -based alloy film for example, an Al—Ni—Nd film is formed on the entire upper surface of the transparent insulating glass substrate 1 by a sputtering method.
  • an Al—Ni—Nd film having a thickness of 200 nm is formed to form a gate electrode (gate wiring 2).
  • As the sputtering gas, Ar gas, Kr gas and the like can be used.
  • an Al—Ni—Nd alloy is used for the gate electrode (gate wiring 2), but if the wiring resistance can be as low as or even lower than that of the Al—Ni—Nd alloy, another material can be used. It may be used, and for example, it may be a laminated structure of a material such as Mo or Cu or a Cu alloy. Since the main component of the Al—Ni—Nd alloy is Al, it has a high conductivity and can be electrically bonded to a transparent conductive film such as ITO by the added Ni.
  • the photoresist formed by coating is formed by the first photolithography (photolithography) step.
  • a photoresist material composed of a novolac-based positive photosensitive resin is applied by a coating method, and a resist pattern having a thickness of, for example, 1.0 ⁇ m or more and 2.0 ⁇ m or less is applied. To form. Then, a gate electrode (gate wiring 2) is formed by a wet etching method using a PAN solution containing phosphoric acid (Phosphoric acid), acetic acid (Acetic acid) and nitric acid (Nitric acid).
  • the wet etching method using a PAN solution has been applied, but a processing method suitable for the wiring material used for the gate electrode can be used.
  • a processing method suitable for the wiring material used for the gate electrode can be used.
  • it may be processed by using a dry etching method.
  • the resist pattern is peeled off and removed using a resist stripping solution.
  • a gate insulating film 3 is formed on the entire upper surface of the gate electrode (gate wiring 2) and the upper surface of the glass substrate 1.
  • a chemical vapor deposition (CVD) method is used to form a silicon oxide film (SiO) so that the thickness is, for example, 50 nm or more and 400 nm or less.
  • the barrier property (blocking property) against impurity elements that adversely affect the TFT characteristics such as water (H 2 O), hydrogen (H 2 ), sodium (Na) or potassium (K) is weak.
  • a laminated structure is provided in which, for example, a silicon nitride film (SiN) having excellent barrier properties is provided under the silicon oxide film (SiO).
  • the oxide semiconductor layer 4 is formed on the entire upper surface of the gate insulating film 3.
  • the oxide semiconductor layer 4 uses an InGaZNO-based oxide semiconductor in which gallium oxide (Ga 2 O 3 ) and zinc oxide (Zn O) are added to indium oxide (In 2 O 3 ).
  • the oxide semiconductor layer 4 is formed by the DC sputtering method.
  • a known argon (Ar) gas, krypton (Kr) gas, or the like can be used as the sputtering gas.
  • the InGaZnO film formed by such a sputtering method usually has an oxygen atomic composition ratio smaller than that of the stoichiometric composition, and is in an oxygen ion-deficient state (in the above example, the O composition ratio is 4). Less than) oxide film. Therefore, it is desirable to mix Ar gas with oxygen (O 2 ) gas and perform sputtering.
  • sputtering is performed using a mixed gas to which an O 2 gas having a partial pressure ratio of 2% or more and 10% or less is added to Ar gas, and the thickness is, for example, 40 nm or more and 60 nm or less.
  • the InGaZnO film may have an amorphous structure.
  • the photoresist formed by coating on the upper surface of the oxide semiconductor layer 4 is formed into a resist pattern as a second patterning by a photolithography step.
  • an oxide semiconductor layer 4 to be a channel layer is formed as shown in FIG. 4 (c).
  • the solution containing oxalic acid used for wet etching is preferably one containing oxalic acid in the range of 1 wt% or more and 10 wt% or less. In this embodiment, an aqueous solution containing 5 wt% of oxalic acid is used.
  • the resist pattern is peeled off and removed using a resist stripping solution.
  • the protective insulating film 5 is formed on the entire upper surface of the gate insulating film 3 and the oxide semiconductor layer 4.
  • the protective insulating film 5 in the present embodiment is formed by applying an organic insulating film made of a photosensitive organic resin material (insulating synthetic resin material).
  • a material containing a siloxane composition can be used as the main material of the organic resin material.
  • the step of forming the protective insulating film 5 can be performed by a method such as roll coating, spray coating, spin coating, or slit coating.
  • the protective insulating film 5 can have a desired film thickness by repeatedly applying it once or twice or more as needed.
  • the material containing the positive photosensitive siloxane composition is formed, for example, with a film thickness of 1.0 ⁇ m or more and 3.0 ⁇ m or less.
  • Prebaking step is generally 70 ° C. or higher, and, at 0.99 ° C. or less of the temperature, a hot plate or a clean oven, can be carried out in air atmosphere or an N 2 atmosphere.
  • any conventionally used step such as a spin or vacuum solvent removal step can be used.
  • the protective insulating film 5 is patterned as shown in FIG. 4 (d).
  • a high-pressure mercury lamp, a low-pressure mercury lamp, a metal halide lamp, a lamp such as xenon, a laser diode, an LED, or the like can be used.
  • Ultraviolet rays such as g-line, h-line or i-line are usually used as the irradiation light. Except for ultrafine processing such as semiconductors, in patterning of several ⁇ m to several tens of ⁇ m, it is common to use light (high pressure mercury lamp) having a diameter of 360 nm or more and 430 nm or less.
  • the ES opening film 50 As a method for forming the ES opening film 50 according to the present embodiment, it can be formed by adjusting the irradiation amount of the irradiation light in the exposure step. Moreover, you may use a multi-gradation mask as a photomask used for exposure.
  • 5 (a) and 5 (b) are cross-sectional views showing an example of the configuration of the gray tone mask.
  • FIG. 6 is a cross-sectional view showing an example of the configuration of the halftone mask.
  • the multi-gradation mask is an exposure mask to which three exposure levels of an exposed portion, an intermediate exposed portion and an unexposed portion can be applied, and transmitted light is applied to the photosensitive resin with a plurality of different intensities. It is an exposure mask.
  • a multi-gradation mask By using a multi-gradation mask, it is possible to form a pattern shape having a plurality of (typically two types) thickness regions by one exposure step and development step. Therefore, by using a multi-gradation mask, it is possible to reduce the number of exposure masks (photomasks).
  • Typical examples of the multi-tone mask include a gray tone mask 60a as shown in FIGS. 5 (a) and 5 (b) and a halftone mask 60b as shown in FIG. ..
  • the gray tone mask 60a includes a translucent substrate 61 and a light-shielding portion 63 partially formed on the lower surface of the translucent substrate 61.
  • a diffraction grating 64 partially formed on the lower surface of the translucent substrate 61 is provided.
  • the light transmittance is 0%.
  • the diffraction grating 64 is composed of slits, dots, meshes, and the like. The diffraction grating 64 can control the light transmittance by setting the interval of the portion through which the light is transmitted to be equal to or less than the resolution limit of the light used for exposure.
  • any of periodic slits, dots or meshes, or aperiodic slits, dots or meshes can be used.
  • the translucent substrate 61 a translucent substrate such as quartz or a film can be used. Further, the light-shielding portion 63 and the diffraction grating 64 can be formed by using a light-shielding material such as chromium or chromium oxide that absorbs light.
  • the light transmittance of the light-shielding portion 63 is 0%, and the light-shielding portion 63 and the diffraction grating 64 are provided.
  • the light transmittance is 100% in the non-existing region.
  • the light transmittance can be adjusted in the range of 10% or more and 70% or less.
  • the light transmittance of the diffraction grating 64 can be adjusted by adjusting the slits of the diffraction grating, the spacing between dots or meshes, and the pitch.
  • the halftone mask 60b includes a translucent substrate 62, a semitransparent portion 65 partially formed on the lower surface of the translucent substrate 62, and a semitransparent portion 65.
  • a light-shielding portion 66 partially formed is provided on the lower surface of the above.
  • MoSiN, MoSi, MoSiO, MoSiON, CrSi, or the like can be used for the semi-transmissive portion 65.
  • a light-shielding material such as chromium or chromium oxide that absorbs light can be used for the light-shielding portion 66.
  • the light transmittance can be adjusted by selecting the material of the semi-transmissive portion 65.
  • the exposure amount (photosensitivity amount) is partially used by using the mask 60c formed in a region where the semitransparent portion 65 and the light-shielding portion 66 in the halftone mask 60b shown in FIG. 6 are different regions.
  • patterning is performed so that the film thickness of the protective insulating film 5 is partially thinned (half exposure). That is, the drain electrode contact hole 11, the source electrode contact hole 12, and the recess 50C are formed by one step. Then, the protective insulating film 5 at the relevant portion becomes the ES opening film 50.
  • TMAH tetramethylammonium hydroxide
  • Preferred developing solutions include tetraalkylammonium hydroxide, choline, alkali metal hydroxide, alkali metal metasilicate (hydrate), alkali metal phosphate (hydrate), ammonia, alkylamine, alkanolamine or complex.
  • alkaline developing solution which is an aqueous solution of an alkaline compound such as cyclic amine, and a particularly preferable alkaline developing solution is a TMAH aqueous solution.
  • these alkaline developers may further contain a water-soluble organic solvent such as methanol or ethanol, or a surfactant.
  • the developing method can be arbitrarily selected from the conventionally known methods. Specific examples thereof include methods such as dipping in a developing solution, paddle, shower, slit, cap coating or spraying. A pattern can be obtained by this development. After development with a developer, it is preferable to wash with water.
  • the protective film formed is used as a transparent film
  • the bleaching exposure By performing the bleaching exposure, the unreacted photosensitizer remaining in the film is photodecomposed, so that the phototransparency of the film is further improved.
  • a high-pressure mercury lamp or a low-pressure mercury lamp is used to expose the entire surface of light having a thickness of 100 mJ / cm 2 or more and 2000 mJ / cm 2 or less (wavelength 365 nm exposure amount conversion).
  • the subsequent heat curing can be easily performed by activating the curing aid in the residual film after development by light irradiation.
  • light 100 mJ / cm 2 or more and 2000 mJ / cm 2 or less (wavelength 365 nm exposure amount conversion) is exposed on the entire surface.
  • the firing temperature of the protective insulating film 5 can be arbitrarily selected as long as the temperature at which the protective insulating film 5 is cured. However, if the firing temperature is too low, the reaction may not proceed sufficiently and may not be sufficiently cured. Therefore, the firing temperature is preferably 200 ° C. or higher, more preferably 250 ° C. or higher.
  • the firing temperature is more preferably 400 ° C. or lower because the productivity may decrease, the production cost may increase, or the material composition may change.
  • the firing time is not particularly limited, but is generally 10 minutes or more, preferably 30 minutes or more. Firing is carried out in an inert gas or in the atmosphere.
  • the drain electrode contact hole 11 and the protective insulating film 5 are penetrated to expose a part of the upper surface of the oxide semiconductor layer 4 through the protective insulating film 5.
  • the ES opening film 50 can be formed by the electrode contact hole 11, the source electrode contact hole 12, and the recess 50C.
  • the recess 50C exposes the upper surface of the ES opening film 50 without exposing the upper surface of the oxide semiconductor layer 4.
  • the height from the glass substrate 1 on the upper surface of the ES opening film 50 covering a part of the oxide semiconductor layer 4 is higher than the height 5A from the glass substrate 1 on the upper surface of the protective insulating film 5 covering the gate insulating film 3. 50A is low.
  • a gas or oxygen containing fluorine (O 2) such as CHF 3 , CF 4 or SF 6 is used.
  • a gas or oxygen containing fluorine (O 2) such as CHF 3 , CF 4 or SF 6 is used.
  • Ar Ar
  • nitrogen (N2) or helium (He) gas may be used for dry etching treatment.
  • the pixel electrode 8, the source electrode (source wiring 7), and the drain electrode 6 are made of an IZO film having a thickness of 100 nm and a thickness of 200 nm, respectively, by a DC magnetron sputtering method. Al—Ni—Nd alloy film is formed in this order.
  • a photoresist pattern is formed in the fourth photoplate-making step, and the drain electrode 6 and the source electrode (source wiring 7) are mixed with a PAN solution (mixed acid containing phosphoric acid, acetic acid, and nitric acid) using the photoresist pattern as a mask. ) Is applied and etched, and then the resist pattern is peeled off and removed using a resist stripping solution.
  • PAN solution mixed acid containing phosphoric acid, acetic acid, and nitric acid
  • a photoresist pattern is formed in the fifth photoplate-making process, and the drain electrode 6 and the Al—Ni—Nd alloy film, which is the source electrode (source wiring 7), are etched by a wet etching method using the photoresist pattern as a mask. After that, the resist pattern is peeled off and removed using a resist stripping solution. Then, the structure shown in FIG. 7 (c) is formed.
  • the oxide semiconductor layer 4 dissolves in the PAN solution, the oxide semiconductor layer 4 is not removed because the ES opening film 50 protects the oxide semiconductor layer 4 during etching.
  • IZO is used for the pixel electrode 8
  • an Al—Ni—Nd alloy is used for the source electrode (source wiring 7) and the drain electrode 6, but the applicable material is another material. You may use the combination of.
  • ITO or the like may be used for the pixel electrode 8, and a laminated film such as MO or a material such as Cu or a Cu alloy may be used for the source electrode (source wiring 7) and the drain electrode 6.
  • an interlayer insulating film 9 is formed so as to cover the drain electrode 6, the ES opening film 50, and the pixel electrode 8.
  • a silicon nitride film (SiN) is assumed as the interlayer insulating film 9
  • the gate terminal contact pattern and the source terminal contact pattern are formed.
  • the resist pattern is peeled off using a resist stripping solution. To remove.
  • the gate terminal contact hole 13 and the source terminal contact hole 14 are also formed at the same time.
  • the common electrode 10 is, for example, an a-ITO film formed by a DC sputtering method using an ITO target containing indium oxide and tin oxide.
  • the thickness of the common electrode 10 formed is, for example, 100 nm.
  • a photoresist pattern is formed in the seventh photoplate making step, and the common electrode 10 is formed by wet etching using a solution containing oxalic acid. Then, the resist pattern is peeled off and removed using a resist stripping solution. Then, heat treatment (annealing) is performed at a temperature of 230 ° C. for 60 minutes in an air atmosphere.
  • the amorphous ITO is completely crystallized, and the transmittance of the common electrode 10 is increased. By doing so, the TFT substrate 100 shown in FIG. 2 is obtained.
  • the thin film transistor (TFT) is annealed.
  • the performance of a thin film transistor (TFT) deteriorates due to film formation by PVD or CVD, pattern processing by dry etching or wet etching, resist peeling step, and the like.
  • the performance of the thin film transistor (TFT) once deteriorated during processing is recovered by performing annealing at 250 ° C. or higher after forming the common electrode 10. By doing so, the reliability of the device is restored.
  • TFT thin film transistor
  • the annealing temperature is preferably 250 ° C. or higher and 350 ° C. or lower (for example, 250 ° C. or higher and 300 ° C. or lower) in the presence of oxygen.
  • TFT thin film transistor
  • the composition changes particularly with an acrylic material. Therefore, it was not possible to perform annealing at such a high temperature, and it was not possible to achieve a significant performance recovery by annealing.
  • the annealing is preferably performed at 350 ° C. or lower in consideration of the influence of damage to the oxide semiconductor layer due to diffusion of H and the like from the insulating film formed by CVD.
  • the protective insulating film 5 formed of the photosensitive resin does not need to be patterned by dry etching or the like, so that the damage to the thin film transistor (TFT) is relatively small and the annealing time is short. It has the advantage of being done.
  • FIG. 8 is a plan view showing an example of the configuration of the ES opening and its surroundings.
  • FIG. 9 is a cross-sectional view showing an example of the configuration of the ES opening and its surroundings in the X2-X2'cross section of FIG.
  • FIG. 10 is a cross-sectional view showing an example of the configuration of the channel layer and its surroundings corresponding to FIG.
  • the film thickness of the ES opening film 50 sandwiched between the contacts is made thinner than the film thickness of the protective insulating film 5 other than the relevant portion.
  • the taper angle of the side surface of the ES opening film 50 after firing can be controlled. Then, for example, a TFT having a shorter channel length (L) can be formed as compared with the configuration of FIG. 10 in which the ES opening film 50 is not formed at the portion.
  • a contact hole of several ⁇ m is formed in the organic insulating film (protective insulating film 5) having a film thickness of about several ⁇ m.
  • the firing temperature is raised, the shape of the protective insulating film 5 sandwiched between the contact holes is deformed, and the taper angle of the side surface of the protective insulating film 5 tends to be small. Then, when the finished dimensions are taken into consideration, it is necessary to set the diameter of the contact hole to be large.
  • a flat region on the upper surface of the ES layer is secured so as not to deteriorate the coating property of the drain electrode 6 and the source wiring 7 (source electrode) or to cause a short circuit between the electrodes during photoplate making or etching processing. There is a need. Then, the channel length becomes long.
  • the ES opening film 50 is formed, and the upper surface (second upper surface) of the ES opening film 50 is formed rather than the upper surface (first upper surface) of the protective insulating film 5.
  • the upper surface of the ES opening film 50 low, the taper angle of the side surface of the ES opening film 50 after the firing temperature can be maintained. Therefore, the channel length can be shortened.
  • the angle 50X formed between the side surface of the ES opening film 50 and the glass substrate 1 forms between the side surface of the protective insulating film 5 facing the side surface of the ES opening film 50 and the glass substrate 1.
  • the taper angle of the side surface of the ES opening film 50 after the firing temperature is maintained so as to be larger than the angle 5X.
  • the amount of current when the TFT operates ON can be increased, and the writing time per pixel can be shortened. Further, since the size of the TFT can be arranged small, the pixel portion can be increased and the aperture ratio can be increased.
  • the film thickness of the ES opening film 50 is, for example, about 1/2 or less of the film thickness of the protective insulating film 5. Further, it is desirable to control the taper angle of the side surface of the ES opening film 50 to 70 ° or more by adjusting the bleaching exposure amount and the firing temperature.
  • the TFT substrate 100 is prepared in the seventh photoplate-making process, but after the source electrode (source wiring 7), the drain electrode 6 and the pixel electrode 8 are continuously laminated, a halftone mask is applied. If it is used, a TFT substrate similar to the TFT substrate 100 can be produced in 6 photoplate-making steps.
  • a TFT substrate 100 constituting an FFS type liquid crystal display device that drives a liquid crystal by generating a fringe electric field between the pixel electrode 8 and the common electrode 10 as a counter electrode is manufactured. can do.
  • the alignment film is a film for arranging liquid crystals, and is made of polyimide or the like.
  • the color filter is actually provided on the facing substrate which is arranged so as to face the TFT substrate 100. Then, the TFT substrate 100 and the opposing substrate are bonded to each other with a certain gap maintained by the above spacer, and liquid crystal is injected into the gap and sealed.
  • the FFS type liquid crystal display device can be obtained by arranging two polarizing plates and a backlight on the outer surfaces of the TFT substrate 100 and the facing substrate bonded in this way.
  • At least one of the pixel electrode and the counter electrode may have a slit shape. Further, by using both the pixel electrode and the counter electrode as slit electrodes, it is easy to change to an IPS type liquid crystal display device which is a transverse electric field type instead of the FFS type.
  • the TFT substrate 100 in the present embodiment, deterioration of the covering property of the drain electrode and the source electrode, short circuit between the electrodes, or leakage current is less likely to occur. Further, by shortening the channel length, it is possible to increase the amount of current when the TFT operates in ON even when the operating voltage is the same, and it is possible to suppress a decrease in the ON / OFF ratio as a TFT characteristic. Therefore, it is possible to realize a liquid crystal display device having a high contrast ratio and high display quality with little display unevenness.
  • the protective insulating film 5 formed of the photosensitive resin does not need to be patterned by dry etching or the like, the mobility of electrons in the oxide semiconductor layer 4 is high, and the TFT substrate 100 having a high operating speed can be used. Obtainable.
  • the TFT can be miniaturized and the aperture ratio of the image display unit can be increased. That is, high-luminance display is possible even if the emitted light of the backlight unit is reduced, and power consumption can be reduced.
  • the channel length of the etching stopper type TFT using the oxide semiconductor layer 4 for the TFT channel layer can be shortened. Therefore, the productivity can be increased without causing a decrease in characteristics or an aperture ratio due to an increase in the TFT size.
  • FIG. 11 is a plan view showing an example of the configuration of the TFT substrate 100A constituting the liquid crystal display device according to the present embodiment, more specifically, the TFT substrate for the FFS (Fringe Field Switching) type LCD.
  • FIG. 12 is a cross-sectional view showing an example of the configuration in the XX'cross section in FIG.
  • the TFT substrate 100A is arranged so that the plurality of gate wirings 2 and the plurality of source wirings 7 intersect, and the TFTs are arranged in the vicinity of the intersection of both wirings. ing.
  • the source wiring 7 of the TFT is connected to the pixel electrode 8 via the source electrode contact hole 12. Further, the drain electrode 6 of the TFT is connected to the pixel electrode 8 via the drain electrode contact hole 11.
  • the gate wiring 2 is connected to the gate terminal 30 via the gate terminal contact hole 13.
  • the source wiring 7 is connected to the source terminal 40 via the source terminal contact hole 14.
  • the TFT substrate 100A includes a reflective pixel electrode 80, which is a metal layer extending from the drain electrode 6, on the upper layer of the pixel electrode 8 as a second pixel electrode. Further, the scattering reflection electrode base layer 70 is formed on the upper surface of the protective insulating film 5 corresponding to the region where the pixel electrode 8 is formed.
  • the TFT substrate 100A is a so-called transmissive liquid crystal display device TFT array substrate having a pixel electrode 8 and a reflective pixel electrode 80 in one display pixel.
  • the liquid crystal display device includes a glass substrate 1, a gate electrode (gate wiring 2), a gate insulating film 3, an oxide semiconductor layer 4, and an ES. It is formed by extending from the opening film 50, the protective insulating film 5, the source electrode (source wiring 7), the drain electrode 6, and the drain electrode 6, and covering a part of the upper surface of the pixel electrode 8.
  • the reflective pixel electrode 80, the drain electrode 6, the source electrode (source wiring 7), the interlayer insulating film 9 formed over the reflective pixel electrode 80 and the pixel electrode 8, and the interlayer insulating film 9 are partially formed on the upper surface of the interlayer insulating film 9. Also provided with a common electrode 10.
  • the height from the glass substrate 1 on the upper surface of the ES opening film 50 covering a part of the oxide semiconductor layer 4 is higher than the height 5A from the glass substrate 1 on the upper surface of the protective insulating film 5 covering the gate insulating film 3. 50A is low.
  • FIGS. 13 (a), 13 (b), 14 (a), 14 (b) and 14 (c) are cross-sections showing an example of a manufacturing process of the TFT substrate 100 according to the present embodiment. It is a figure.
  • the exposure is performed using the mask 60d. Then, as shown in FIG. 13A, the protective insulating film 5 is patterned.
  • the ES opening film 50 As a method for forming the ES opening film 50 according to the present embodiment, it can be formed by adjusting the irradiation amount of the irradiation light in the exposure step. Moreover, you may use a multi-gradation mask as a photomask used for exposure.
  • the mask 60d is used to form the unevenness of the scattering reflection electrode base layer 70 on the upper surface of the protective insulating film 5 corresponding to the region where the pixel electrode 8 is formed. Form.
  • the unevenness can be formed only by changing the pattern mask of the protective insulating film 5, and the reflection characteristics can be improved. That is, a transflective electrode can be easily formed by the same manufacturing method.
  • the height from the glass substrate 1 on the upper surface of the ES opening film 50 covering a part of the oxide semiconductor layer 4 is higher than the height 5A from the glass substrate 1 on the upper surface of the protective insulating film 5 covering the gate insulating film 3. 50A is low.
  • a recess 50C which is a shallow recess formed between the drain electrode contact hole 11, the source electrode contact hole 12, the drain electrode contact hole 11 and the source electrode contact hole 12 by the step, and further, a drain electrode contact hole. 11.
  • the ES opening film 50 can be formed by the source electrode contact hole 12 and the recess 50C.
  • a pixel electrode 8 a source electrode (source wiring 7), a drain electrode 6, and a reflective pixel electrode 80 are formed.
  • the metal film used for the source electrode (source wiring 7) and the drain electrode 6 is formed as the reflective pixel electrode 80.
  • an interlayer insulating film 9 is formed so as to cover the drain electrode 6, the reflective pixel electrode 80, the ES opening film 50, and the pixel electrode 8.
  • a silicon nitride film (SiN) is assumed as the interlayer insulating film 9.
  • the common electrode 10 is formed. By doing so, the TFT substrate 100A shown in FIG. 11 is obtained.
  • liquid crystal display device when the ES opening film 50 is provided, an organic flattening film is formed because a diffuse reflection electrode base layer 70 for forming irregularities on the surface of the reflection pixel electrode 80 is simultaneously formed. It is possible to provide a liquid crystal display device having a highly visible reflection region while suppressing an increase in manufacturing costs such as.
  • ⁇ Third embodiment> A transistor substrate, a liquid crystal display device, and a method for manufacturing the transistor substrate according to the present embodiment will be described.
  • components similar to those described in the above-described embodiments will be illustrated with the same reference numerals, and detailed description thereof will be omitted as appropriate. ..
  • FIG. 15 is a plan view showing an example of the configuration of the ES opening and its surroundings.
  • FIG. 16A is a cross-sectional view showing an example of the configuration of the ES opening and its surroundings in the X3-X3'cross section of FIG.
  • FIG. 16B is a cross-sectional view showing an example of the configuration of the ES opening and its surroundings in the YY'cross section of FIG.
  • the organic protective film 92 is formed, and the interlayer insulating film 9 is formed so as to cover the organic protective film 92.
  • the angle 50X formed between the side surface of the ES opening film 50 and the glass substrate 1 is the side surface of the protective insulating film 5 facing the side surface of the ES opening film 50 and the glass substrate 1.
  • the taper angle of the side surface of the ES opening film 50 after the firing temperature is maintained so as to be larger than the intervening angle of 5X.
  • the organic protective film 92 can be formed by the same procedure as the ES opening film 50 in the first embodiment.
  • the performance of the thin film transistor (TFT) once deteriorated during processing is recovered by annealing at 250 ° C. or higher after forming the common electrode 10. By doing so, the reliability of the device is restored.
  • TFT thin film transistor
  • the generated H ion species diffuse to the surface of the oxide semiconductor layer 4 and damage the surface of the oxide semiconductor layer 4. Then, the TFT characteristics may be deteriorated.
  • the damage to the thin film transistor performance can be reduced by providing the organic protective film 92.
  • a transistor substrate, a liquid crystal display device, and a method for manufacturing the transistor substrate according to the present embodiment will be described.
  • components similar to those described in the above-described embodiments will be illustrated with the same reference numerals, and detailed description thereof will be omitted as appropriate. ..
  • FIG. 17 is a cross-sectional view showing an example of the configuration of the TFT substrate constituting the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device includes a glass substrate 1, a gate electrode (gate wiring 2), a gate insulating film 3, an oxide semiconductor layer 4, and a gate insulating film.
  • the height 52A from the glass substrate 1 on the upper surface of the ES opening film 52 is lower than the height 91A from the glass substrate 1 on the upper surface of the organic insulating film 91.
  • an inorganic insulating film 90 made of a silicon oxide film (SiO) is formed on the upper surface of the gate insulating film 3 by using a chemical vapor deposition (CVD) method, and further, inorganic insulation is formed.
  • An organic insulating film 91 made of the main material of the organic resin material is formed on the upper surface of the film 90.
  • the inorganic insulating film 90 needs to be etched by a dry etching method using a gas containing fluorine such as CHF 3 , CF 4 or SF 6 and an oxygen (O 2 ) gas, the film of the ES opening film 51 is formed. It becomes difficult to control the thickness and shape, and it is difficult to obtain desired TFT characteristics. Further, by adding a photoengraving process, it is possible to control the film thickness and shape of the ES opening film 51 and the ES opening film 52.
  • a gas containing fluorine such as CHF 3 , CF 4 or SF 6 and an oxygen (O 2 ) gas
  • the replacement may be made across a plurality of embodiments. That is, it may be the case that the respective configurations shown in the examples in different embodiments are combined to produce the same effect.
  • the transistor substrate includes a substrate, a gate electrode, a gate insulating film 3, an oxide semiconductor layer 4, a protective film, a pixel electrode 8, a source electrode, and a drain electrode. 6 and.
  • the substrate corresponds to, for example, the glass substrate 1.
  • the gate electrode corresponds to, for example, the gate wiring 2 (gate electrode).
  • the protective film corresponds to, for example, any one of the protective insulating film 5, the ES opening film 50, the ES opening film 51, the ES opening film 52, the inorganic insulating film 90, and the organic insulating film 91. ..
  • the source electrode corresponds to, for example, the source wiring 7 (source electrode).
  • the gate wiring 2 (gate electrode) is partially formed on the upper surface of the glass substrate 1.
  • the gate insulating film 3 covers the gate wiring 2 (gate electrode).
  • the oxide semiconductor layer 4 is partially formed on the upper surface of the gate insulating film 3. Further, the oxide semiconductor layer 4 overlaps with the gate wiring 2 (gate electrode) in a plan view.
  • the protective film covers a part of the oxide semiconductor layer 4 and the gate insulating film 3.
  • the pixel electrode 8 is formed on the upper surface of the oxide semiconductor layer 4 that is not covered by the protective film and the upper surface of the protective film.
  • the source wiring 7 (source electrode) and the drain electrode 6 are partially formed on the upper surface of the pixel electrode 8. Further, the source wiring 7 (source electrode) and the drain electrode 6 overlap with the oxide semiconductor layer 4 in a plan view.
  • a part of the oxide semiconductor layer 4 is more than the height 5A (height 91A) from the glass substrate 1 on the first upper surface, which is the upper surface of the first protective film, which is the protective film covering the gate insulating film 3.
  • the height 50A (height 52A) from the glass substrate 1 of the second upper surface, which is the upper surface of the second protective film, which is the protective film covering the above, is low.
  • the first protective film corresponds to, for example, any one of the protective insulating film 5 and the organic insulating film 91.
  • the second protective film corresponds to, for example, any one of the ES opening film 50 and the ES opening film 52.
  • the height 50A lower than the height 5A, it becomes easy to maintain the shape of the side surface of the ES opening film 50 even after firing. Therefore, it is possible to suppress an increase in the channel length of the transistor even when the finished dimensions and the like are taken into consideration. Therefore, it is possible to suppress a decrease in the driving ability or an aperture ratio in the transistor substrate.
  • the protective film includes a first opening and a second opening.
  • the first opening corresponds to, for example, any one of the drain electrode contact hole 11 and the source electrode contact hole 12.
  • the second opening corresponds to, for example, the recess 50C.
  • the drain electrode contact hole 11 and the source electrode contact hole 12 penetrate the protective film to expose a part of the upper surface of the oxide semiconductor layer 4.
  • the recess 50C exposes the second upper surface of the ES opening film 50 without exposing the upper surface of the oxide semiconductor layer 4.
  • the ES opening film 50 can be formed by the drain electrode contact hole 11, the source electrode contact hole 12, and the recess 50C.
  • the angle 50X formed between the side surface of the ES opening film 50 and the glass substrate 1 is the side surface of the protective insulating film 5 facing the side surface of the ES opening film 50 and the glass. It is larger than the angle 5X formed between the substrate 1 and the substrate 1. According to such a configuration, the channel length can be shortened while securing a flat region on the upper surface of the ES opening film 50. Therefore, even when the operating voltage is the same, the amount of current when the TFT operates ON can be increased, and the writing time per pixel can be shortened. Further, since the size of the TFT can be arranged small, the pixel portion can be increased and the aperture ratio can be increased.
  • the transistor substrate includes a reflective pixel electrode 80 extending from the drain electrode 6 and partially formed on the upper surface of the pixel electrode 8. According to such a configuration, a transflective thin film transistor can be produced within the same manufacturing process.
  • the reflective pixel electrode 80 and the pixel electrode 8 overlapping the reflective pixel electrode 80 in a plan view are formed with irregularities. According to such a configuration, the transflective thin film transistor can be produced in the pixel in the same manufacturing process.
  • the protective film is an insulating synthetic resin material. According to such a configuration, since the protective film is formed by coating, it is possible to prevent the ion species generated by plasma such as CVD or sputtering from damaging the upper surface of the oxide semiconductor layer 4. Therefore, it is possible to form a semiconductor channel layer having few defects due to process damage.
  • the protective film contains a siloxane resin as a main component and has photosensitivity. According to such a configuration, since the protective film is formed by coating, it is possible to prevent the ion species generated by plasma such as CVD or sputtering from damaging the upper surface of the oxide semiconductor layer 4. Therefore, it is possible to form a semiconductor channel layer having few defects due to process damage.
  • the transistor substrate includes a source wiring 7 (source electrode), a drain electrode 6, a pixel electrode 8, and an interlayer insulating film 9 that covers the protective film.
  • a source wiring 7 source electrode
  • drain electrode 6 drain electrode
  • pixel electrode 8 pixel electrode
  • interlayer insulating film 9 that covers the protective film.
  • the transistor substrate includes an organic film covering the source wiring 7 (source electrode), the drain electrode 6, and the ES opening film 50.
  • the organic film corresponds to, for example, the organic protective film 92.
  • the interlayer insulating film 9 also covers the organic protective film 92.
  • the generated H ion species diffuse to the surface of the oxide semiconductor layer 4 and damage the surface of the oxide semiconductor layer 4. Then, the TFT characteristics may be deteriorated.
  • the damage to the thin film transistor performance can be reduced by providing the organic protective film 92.
  • the protective film has a laminated structure of an organic insulating film and an inorganic insulating film. According to such a configuration, even if the protective film has a laminated structure, by making the height 50A lower than the height 5A, it becomes easy to maintain the shape of the side surface of the ES opening film 50 even after firing. ..
  • the liquid crystal display device includes the above-mentioned transistor substrate.
  • the height 50A lower than the height 5A, it becomes easy to maintain the shape of the side surface of the ES opening film 50 even after firing. Therefore, it is possible to suppress an increase in the channel length of the transistor even when the finished dimensions and the like are taken into consideration. Therefore, it is possible to suppress a decrease in the driving ability of the transistor substrate or a decrease in the aperture ratio in the liquid crystal display device.
  • the gate wiring 2 (gate electrode) is formed on a part of the upper surface of the glass substrate 1. Then, the gate insulating film 3 that covers the gate wiring 2 (gate electrode) is formed. Then, the oxide semiconductor layer 4 is formed at a position that is a part of the upper surface of the gate insulating film 3 and overlaps with the gate wiring 2 (gate electrode) in a plan view. Then, a protective film covering the oxide semiconductor layer 4 and the gate insulating film 3 is applied.
  • a recess 50C that penetrates the protective film to form a drain electrode contact hole 11 and a source electrode contact hole 12 that expose a part of the upper surface of the oxide semiconductor layer 4 and does not expose the upper surface of the oxide semiconductor layer 4.
  • the pixel electrode 8 is formed on the drain electrode contact hole 11, the source electrode contact hole 12, and the upper surface of the protective film.
  • a source wiring 7 (source electrode) that is a part of the upper surface of the pixel electrode 8 and overlaps with the oxide semiconductor layer 4 in a plan view is formed.
  • a drain electrode 6 that is a part of the upper surface of the pixel electrode 8 and overlaps with the oxide semiconductor layer 4 in a plan view is formed.
  • one of the oxide semiconductor layers 4 rather than the height 5A (height 91A) from the glass substrate 1 on the first upper surface, which is the upper surface of the first protective film, which is the protective film covering the gate insulating film 3.
  • the height 50A (height 52A) from the glass substrate 1 on the second upper surface, which is the upper surface of the second protective film, which is the protective film covering the portion, is low.
  • the height 50A lower than the height 5A, it becomes easy to maintain the shape of the side surface of the ES opening film 50 even after firing. Therefore, it is possible to suppress an increase in the channel length of the transistor even when the finished dimensions and the like are taken into consideration. Therefore, it is possible to improve productivity by suppressing a decrease in drive capacity or an aperture ratio in the transistor substrate.
  • the protective film is made of an insulating synthetic resin material and has photosensitivity. Then, the drain electrode contact hole 11, the source electrode contact hole 12, and the recess 50C are formed by one step of half exposure. According to such a configuration, one drain electrode contact hole 11 and a source electrode contact hole 12 that expose a part of the upper surface of the oxide semiconductor layer 4 and a recess 50C that does not expose the upper surface of the oxide semiconductor layer 4 are provided. Since it can be formed at the same time in the steps, the number of manufacturing steps and the number of masks required for the photoplate making step can be suppressed.
  • an interlayer insulating film 9 covering a source wiring 7 (source electrode), a drain electrode 6, a pixel electrode 8, and a protective film is formed.
  • the common electrode 10 is formed on a part of the upper surface of the interlayer insulating film 9.
  • at least one heat treatment is performed at a temperature of 250 ° C. or higher and 300 ° C. or lower. According to such a configuration, the performance of the TFT, which has once deteriorated during processing, can be recovered by performing the heat treatment after forming the common electrode 10. Therefore, the reliability of the semiconductor element can be restored.
  • the mode of the LCD is not limited to the FFS.
  • it can be applied to a TFT substrate for TN mode.
  • This TFT substrate is bonded to a separately produced facing substrate for TN mode via a liquid crystal layer.
  • the facing substrate for TN mode has a facing electrode, a color filter, an alignment film, and the like.
  • a pixel display element having an anode electrode made of a conductive material (metal film) having light reflectivity, a self-luminous layer containing an organic EL material provided on the anode electrode, and a transparent electrode is provided.
  • a TFT substrate for an OLED display may be configured.
  • the above-described embodiments include inventions at various stages, and various inventions can be extracted by an appropriate combination of a plurality of disclosed constituent requirements. For example, even if some constituent elements are deleted from all the constituent elements shown in each of the first embodiment, the second embodiment, the third embodiment, and the fourth embodiment, the present application. If the problem to be solved by the technology disclosed in the specification can be solved, a configuration in which this configuration requirement is deleted can be extracted.
  • each component in the above-described embodiment is a conceptual unit, and within the scope of the technique disclosed in the present specification, one component is composed of a plurality of structures. And the case where one component corresponds to a part of a structure, and further, the case where a plurality of components are provided in one structure.
  • each component in the above-described embodiment shall include a structure having another structure or shape as long as it exhibits the same function.
  • the material when a material name or the like is described without being specified, the material contains other additives, for example, an alloy, etc., unless a contradiction occurs. It shall be included.

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Abstract

パターン加工不良を回避しつつ、ソース電極とドレイン電極との間の距離（チャンネル長）が長くなることを抑える。トランジスタ基板は、ゲート絶縁膜の上面に部分的に形成され、かつ、ゲート電極と平面視で重なる酸化物半導体層と、酸化物半導体層の一部と、ゲート絶縁膜とを覆う保護膜とを備え、保護膜は、ゲート絶縁膜を覆い、第１の上面を有する第１の保護膜と、酸化物半導体層の一部を覆い、第２の上面を有する第２の保護膜とを備え、基板から第１の上面までの高さよりも、基板から第２の上面までの高さが低い。

Description

トランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法
　本願明細書に開示される技術は、トランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法に関するものである。
　薄膜トランジスタ（ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＴＦＴ）をスイッチング素子として用いる薄膜トランジスタアクティブマトリックス基板（以下「ＴＦＴアクティブマトリックス基板」）は、たとえば、液晶を利用する表示装置（液晶表示装置）または発光ダイオード（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ、すなわち、ＬＥＤ）を利用する表示装置（発光表示装置）などの電気光学装置に利用される。
　ＴＦＴなどの半導体装置は、低消費電力で、かつ、薄型であるという特徴があり、フラットパネルディスプレイへの応用が盛んになされている。
　液晶表示装置（ＬＣＤ）用の電気光学素子には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチング素子として用いるＴＦＴ－ＬＣＤとがある。
　このうち、ＴＦＴ－ＬＣＤは、表示品位の点で単純マトリックス型ＬＣＤよりも優れており、モバイルコンピュータ、ノート型パソコン、または、テレビジョンなどのディスプレイ製品に広く用いられている。
　一般に、ＴＦＴ－ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えるＴＦＴアクティブマトリックス基板と、カラーフィルターなどを備える対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。
　液晶表示パネルの前面側と背面側とのそれぞれに偏光板が設けられ、さらにそのうちの一方側にはバックライトが設けられる。このような構造によって、良好なカラー表示が得られる。
　液晶表示装置における液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、または、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードなどの縦電界方式と、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）モード（「ＩＰＳ」は登録商標）、または、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界方式とがある。
　一般に、横電界方式の液晶表示装置は、縦電界方式の液晶表示装置に比べて、広視野角化に有利であり、パソコンまたは車載用表示機器などのディスプレイ製品では主流になりつつある。
　ＴＮモードに代表される縦電界方式の液晶表示パネルでは、画像信号に応じた電圧が印加される画素電極がＴＦＴアクティブマトリックス基板に配設され、一定の電位（共通電位）に固定される共通電極が対向基板に配設される。したがって、液晶層の液晶は、液晶表示パネルの表面に対してほぼ垂直な電界によって駆動される。
　一方で、横電界方式の液晶表示パネルでは、画素電極と共通電極との両方がＴＦＴアクティブマトリックス基板に配設され、液晶層の液晶は、液晶表示パネルの表面に対してほぼ水平な電界によって駆動される。
　特に、ＦＦＳモードのＴＦＴアクティブマトリックス基板では、画素電極と共通電極とが絶縁膜を介して上下に対向するように配設される。画素電極と共通電極とはどちらを下に形成してもよいが、下側に配設される方は平板状に形成され、上側（液晶層に近い側）に配設される方はスリットを有する格子状または櫛歯状に形成される。
　従来、液晶表示装置用のＴＦＴアクティブマトリックス基板のスイッチング素子には、ＴＦＴの活性層（チャンネル層）を形成するための半導体膜に、アモルファスシリコン（ａ－Ｓｉ）が用いられてきた。
　近年では、活性層に酸化物半導体を用いるＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有しており、高性能なＴＦＴを実現することができる。このため、パネルの高精細化または低消費電力化に有利であり、スマートフォンまたはモバイルコンピュータなどの携帯機器、または、パソコンなどへの実用化が進められつつある。
　酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられる。
　これらの酸化物半導体材料は、一般的に、透明導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２））、または、非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸またはカルボン酸のような弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。
　しかしながら一方で、このような酸化物半導体材料は、ＴＦＴのソース電極またはドレイン電極に用いられる一般的な金属膜（たとえば、Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液によってもエッチングダメージを受け、特性を劣化させてしまうことがある。または、酸化物半導体材料の種類によっては、これらの酸系溶液に溶けてしまうことがある。
　したがって、たとえば、特許文献１に例が示されるような、酸化物半導体からなるチャンネル層の上面にソース電極またはドレイン電極を直接配設するＴＦＴを形成する場合は、ソース電極およびドレイン電極の加工に用いる酸系溶液によってチャンネル層がダメージを受け、ＴＦＴ特性を劣化させてしまうことがあった。
　さらには、ソース電極およびドレイン電極となる金属膜を酸化物半導体膜（チャンネル層）の上面に成膜するときに、その界面での酸化還元反応によってチャンネル層がダメージを受け、ＴＦＴの特性を劣化させてしまうことがあった。
　このような問題を解決するためには、たとえば、特許文献２に例が示されるように、半導体膜の上層に保護絶縁層が形成されたＴＦＴ構造を応用することが考えられる。
　このＴＦＴ構造では、金属膜をソース電極およびドレイン電極に加工するためのエッチングによって、酸化物半導体膜がダメージを受けたり消失したりすることを防止することができる。
　このような構造のＴＦＴは、一般的に、エッチングストッパーまたはエッチストッパー（ＥＳ）型ＴＦＴと呼ばれる。しかしながら、従来の保護絶縁膜は、主に化学気相堆積（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法またはスパッタリングなどの物理気相堆積（ｐｈｙｓｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＰＶＤ）法などによって形成されるＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮｘなどが、単層または複層で適用される。
　これら高バリア性の無機膜を成膜するためのＣＶＤなどの製造プロセスは、酸化物半導体を用いる薄膜トランジスタの下地層である酸化物半導体にダメージを与えられる。具体的には、プラズマＣＶＤ装置を利用して形成される従来の保護膜として、ＳｉＯ２膜またはＳｉＮ膜があるが、これらの膜は原料ガスをプラズマなどによって分解して成膜する。そのため、この作製プロセスにおいて、プラズマによって発生するイオン種が酸化物半導体表面にダメージを与え、膜特性を劣化させる場合がある。
　このような点を解消するために、塗布法で保護膜を成膜することが提案されている。これまで塗布法に用いられている保護膜形成用溶液は、主にポリイミド樹脂またはアクリル樹脂を含んでおり、その溶液を用いて形成された膜は高温でアニーリングを行うことができないために十分な性能を発揮できないことが多く、改良の余地があった。
　また、シロキサン樹脂を用いた塗布型の保護膜も提案されている（たとえば、特許文献３を参照）が、この特許文献３にはその保護膜を具備する半導体素子初期のトランジスタ特性は示されているものの、駆動安定性については十分な開示がなされておらず、改良の余地があるものと考えられる。
特開２００７－２８１４０９号公報 特開昭６２－２３５７８４号公報 特開２０１３－８９９７１号公報
　ＥＳ層として塗布型の保護絶縁膜を形成する場合、写真製版工程またはエッチング工程などによって生じるパターン加工不良を回避するためには、ソース電極とドレイン電極との間の距離（チャンネル長）が長くしなければならない。そうすると、ＴＦＴのサイズが大きくなり、ＴＦＴの駆動能力の低下または開口率の低下を招く。
　本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、写真製版工程またはエッチング工程などによって生じるパターン加工不良を回避しつつ、ソース電極とドレイン電極との間の距離（チャンネル長）が長くなることを抑える技術を提供することを目的とするものである。
　本願明細書に開示される技術のトランジスタ基板及びそれを備えた液晶表示装置は、基板と、基板の上面に部分的に形成されるゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜の上面に部分的に形成され、かつ、ゲート電極と平面視で重なる酸化物半導体層と、酸化物半導体層の一部と、ゲート絶縁膜とを覆う保護膜と、保護膜に覆われない酸化物半導体層の上面と、保護膜の上面とに形成される画素電極と、画素電極の上面に部分的に形成され、かつ、酸化物半導体層と平面視で重なるソース電極およびドレイン電極とを備え、保護膜は、ゲート絶縁膜を覆い、第１の上面を有する第１の保護膜と、酸化物半導体層の一部を覆い、第２の上面を有する第２の保護膜とを備え、基板から第１の上面までの高さよりも、基板から第２の上面までの高さが低い。
　本願明細書に開示される技術のトランジスタ基板の製造方法は、基板の上面の一部に、ゲート電極を形成し、ゲート電極を覆うゲート絶縁膜を形成し、ゲート絶縁膜の上面の一部で、かつ、ゲート電極と平面視で重なる位置に、酸化物半導体層を形成し、酸化物半導体層と、ゲート絶縁膜とを覆う保護膜を塗布し、保護膜を貫通して酸化物半導体層の上面の一部を露出させる第１の開口部を形成し、かつ、酸化物半導体層の上面を露出させない第２の開口部を形成し、第１の開口部と、保護膜の上面とに、画素電極を形成し、画素電極の上面の一部で、かつ、酸化物半導体層と平面視で重なるソース電極を形成し、画素電極の上面の一部で、かつ、酸化物半導体層と平面視で重なるドレイン電極を形成し、保護膜は、ゲート絶縁膜を覆い、第１の上面を有する第１の保護膜と、酸化物半導体層の一部を覆い、第２の上面を有する第２の保護膜とを備え、基板から第１の上面までの高さよりも、基板から第２の上面までの高さが低い。
　このような構成によれば、第２の上面の基板からの高さを第１の上面の基板からの高さよりも低くすることによって、焼成後などにおいても第２の保護膜の側面の形状を維持しやすくなる。そのため、仕上がり寸法などを考慮しても、トランジスタのチャンネル長が長くなることを抑制することができる。
　また、このような構成によれば、第２の上面の基板からの高さを第１の上面の基板からの高さよりも低くすることによって、焼成後などにおいても第２の保護膜の側面の形状を維持しやすくなる。そのため、仕上がり寸法などを考慮しても、トランジスタのチャンネル長が長くなることを抑制することができる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
一般的なＴＦＴ基板の構成の例を示す平面図である。 実施の形態に関する、液晶表示装置を構成するＴＦＴ基板の構成の例を示す平面図である。 図２におけるＸ－Ｘ’断面における構成（ソース配線部、ＴＦＴ部およびＦＦＳ透過画素部）の例を示す断面図である。 実施の形態に関する、ＴＦＴ基板の製造工程の例を示す断面図である。 グレートーンマスクの構成の例を示す断面図である。 ハーフトーンマスクの構成の例を示す断面図である。 実施の形態に関する、ＴＦＴ基板の製造工程の例を示す断面図である。 ＥＳ開口およびその周辺の構成の例を示す平面図である。 図８におけるＸ２－Ｘ２’断面における、ＥＳ開口およびその周辺の構成の例を示す断面図である。 図９に対応する、チャンネル層およびその周辺の構成の例を示す断面図である。 実施の形態に関する、液晶表示装置を構成するＴＦＴ基板の構成の例を示す平面図である。 図１１におけるＸ－Ｘ’断面における構成の例を示す断面図である。 実施の形態に関する、ＴＦＴ基板の製造工程の例を示す断面図である。 実施の形態に関する、ＴＦＴ基板の製造工程の例を示す断面図である。 ＥＳ開口およびその周辺の構成の例を示す平面図である。 図１５における、ＥＳ開口およびその周辺の構成の例を示す断面図である。 実施の形態に関する、液晶表示装置を構成するＴＦＴ基板の構成の例を示す断面図である。 液晶表示装置の構成の例を示す図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化が図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
　また、以下に記載される説明において、「第１の」または「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
　また、以下に記載される説明における、相対的または絶対的な位置関係を示す表現、たとえば、「一方向に」、「一方向に沿って」、「平行」、「直交」、「中心」、「同心」または「同軸」などは、特に断らない限りは、その位置関係を厳密に示す場合、および、公差または同程度の機能が得られる範囲において角度または距離が変位している場合を含むものとする。
　また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
　また、以下に記載される説明において、「…の上面」または「…の下面」などと記載される場合、対象となる構成要素の上面自体に加えて、対象となる構成要素の上面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
　＜第１の実施の形態＞
　以下、本実施の形態に関するトランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法について説明する。
　＜トランジスタ基板の構成について＞
　図１８は、液晶表示装置の構成の例を示す図である。図１８に例が示されるように、液晶表示装置１０００は、液晶パネル４００を備える。液晶パネル４００は、透明基板上に行列状に配列され、かつ、たとえば、薄膜トランジスタ、画素電極および共通電極を有するトランジスタ基板であるＴＦＴ基板１００と、ＴＦＴ基板１００と対向するように配置され、かつ、カラーフィルターが配置される透明基板からなるカラーフィルター基板２００と、ＴＦＴ基板１００とカラーフィルター基板２００との間に狭持され、かつ、液晶分子で構成される液晶層３００とを備える。
　また、ＴＦＴ基板１００上およびカラーフィルター基板２００上には、それぞれ偏光板が設けられている。
　さらに、液晶表示装置１０００は、液晶パネル４００に対し、カラーフィルター基板２００の表示面と反対側に、光学シートを介して配置されるバックライトユニット５００を備える。
　図１は、一般的なＴＦＴ基板の構成の例を示す平面図である。ＴＦＴ基板は、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）がマトリックス状に複数個配置されたアクティブマトリックス基板である。また、ここでは、平面型表示装置（フラットパネルディスプレイ）である液晶表示装置（ＬＣＤ）用のＴＦＴ基板を例に挙げて説明する。
　ＴＦＴ基板１００は、ＴＦＴ１０１を有する画素１０４がマトリックス状に配列される表示領域１０２と、表示領域１０２の外側を囲む額縁領域１０３とに分けられる。
　表示領域１０２には、複数のゲート配線２（走査信号線）および複数のソース配線７（表示信号線）が配設される。
　複数のゲート配線２は互いに平行に配設され、複数のソース配線７も互いに平行に配設される。そして、複数のゲート配線２と複数のソース配線７とは交差する。
　図１では、ゲート配線２が横方向に延在し、ソース配線７が縦方向に延在している。隣接するゲート配線２と隣接するソース配線７とによって囲まれた領域が画素１０４となるので、表示領域１０２には、画素１０４がマトリックス状に配列されることになる。
　図１においては、代表的に１つの画素１０４の構成を図示している。画素１０４には、少なくとも１つのＴＦＴ１０１が配設される。
　ＴＦＴ１０１は、ソース配線７とゲート配線２との交差点近傍に配置され、ゲート配線２に接続されるゲート電極と、ソース配線７に接続されるソース電極と、画素電極８に接続されるドレイン電極とを有している。また、あらかじめ定められた電位（共通電位）が供給される共通配線に接続されている。
　一方、ＴＦＴ基板１００の額縁領域１０３には、走査信号駆動回路１０５および表示信号駆動回路１０６が設けられている。ここでは図示が省略されるが、ゲート配線２は、表示領域１０２から走査信号駆動回路１０５が設けられた側の額縁領域１０３へと引き出され、走査信号駆動回路１０５に接続されている。同様に、ソース配線７は、表示領域１０２から表示信号駆動回路１０６が設けられた側の額縁領域１０３へと引き出され、表示信号駆動回路１０６に接続されている。また、走査信号駆動回路１０５および表示信号駆動回路１０６には、外部接続の接続基板（ここでは、図示せず）が接続されている。
　液晶表示装置の場合、ＴＦＴ基板１００に対向するように対向基板が配置される。対向基板は、たとえば、カラーフィルター基板であり、ＴＦＴ基板１００の前面側（視認側）に配置される。
　対向基板には、カラーフィルター、ブラックマトリックス（ＢＭ）および配向膜などが形成される。
　配向膜は、ＴＦＴ基板１００の表面にも形成されていてもよい。なお、ＦＦＳ方式など横電界駆動方式の液晶表示装置の場合、共通電極は、対向基板ではなくＴＦＴ基板１００上に配設される。
　次に、図２および図３を参照して、第１の実施の形態に関するＴＦＴ基板、より具体的にはＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）方式のＬＣＤ用のＴＦＴ基板の構成について説明する。
　なお、本実施の形態はＴＦＴ基板に関するものであるが、特にＥＳ層および保護絶縁膜の構成に特徴を有するので、以下においてはＥＳ層および保護絶縁膜の構成を中心に説明する。
　図２は、本実施の形態に関する液晶表示装置を構成するＴＦＴ基板の構成の例を示す平面図である。また、図３は、図２におけるＸ－Ｘ’断面における構成（ソース配線部、ＴＦＴ部およびＦＦＳ透過画素部）の例を示す断面図である。
　図２に例が示されるように、ＴＦＴ基板１００は、Ｘ軸方向に延在する複数のゲート配線２（走査信号線、すなわち、ゲート電極）と、Ｙ軸方向に延在する複数のソース配線７（表示信号線、すなわち、）とが交差する（直交する）ように配設され、また、両配線の交点近傍にＴＦＴが配設されている。
　ＴＦＴのソース配線７（ソース電極）が、ソース電極コンタクトホール１２を介して画素電極８に接続されている。また、ＴＦＴのドレイン電極６が、ドレイン電極コンタクトホール１１を介して画素電極８に接続されている。
　なお、隣接するゲート配線２および隣接するソース配線７に囲まれた領域が画素となり、当該画素内のＴＦＴの形成領域を除く領域に画素電極８（第１の電極）が形成されている。
　そして、画素電極８の上方には、画素電極８のほぼ全面に対向するように液晶制御用スリット電極（第２の電極）が設けられている。画素電極８（第１の電極）に表示電圧が印加され、第２の電極にコモン電圧が印加される構成においては、第１の電極を画素電極８と呼称し、第２の電極を共通電極１０と呼称することになる。
　図２に例が示されるように、ゲート配線２は、ゲート端子コンタクトホール１３を介してゲート端子３０に接続される。
　また、図２に例が示されるように、ソース配線７は、ソース端子コンタクトホール１４を介してソース端子４０に接続される。
　また、図３に例が示されるように、本実施の形態に関する液晶表示装置は、ガラス基板１と、ガラス基板１の上面に部分的に形成されたゲート電極（ゲート配線２）と、ガラス基板１およびゲート電極（ゲート配線２）を覆って形成されたゲート絶縁膜３と、ゲート絶縁膜３の上面に部分的に形成された酸化物半導体層４と、酸化物半導体層４の上面の一部に形成されたＥＳ開口膜５０と、ゲート絶縁膜３の上面に形成された保護絶縁膜５と、ＥＳ開口膜５０に覆われていない酸化物半導体層４の上面、および、保護絶縁膜５の上面に形成された画素電極８と、画素電極８の上面の一部に形成されたドレイン電極６と、画素電極８の上面に形成されたソース電極（ソース配線７）と、ソース電極（ソース配線７）、ドレイン電極６、画素電極８およびＥＳ開口膜５０を覆って形成された層間絶縁膜９と、層間絶縁膜９の上面に部分的に形成された共通電極１０とを備える。
　ここで、酸化物半導体層４は、ＴＦＴ部と画素部とのうちのＴＦＴ部に形成される。また、ソース配線７（ソース電極）およびドレイン電極６は、酸化物半導体層４と平面視で重なる。
　本実施の形態に関するＴＦＴ基板１００は、図２および図３に例が示されるように、酸化物半導体層４上には、保護絶縁膜５を部分的に薄く残存させている膜であるＥＳ開口膜５０を有する。
　すなわち、ゲート絶縁膜３を覆う保護絶縁膜５の上面のガラス基板１からの高さ５Ａよりも、酸化物半導体層４の一部を覆うＥＳ開口膜５０の上面のガラス基板１からの高さ５０Ａが低い。
　また、ソース配線７（ソース電極）およびドレイン電極６が酸化物半導体層４とそれぞれ電気的に接続されるためのドレイン電極コンタクトホール１１およびソース電極コンタクトホール１２のそれぞれのコンタクトホール側壁部は、少なくとも２種類のテーパー角度を有する順テーパー構造である。
　このように、本実施の形態に関するＴＦＴ基板１００では、ドレイン電極コンタクトホール１１およびソース電極コンタクトホール１２の端部のうち、少なくともＥＳ層となるＥＳ開口膜５０側の端部のテーパー角度が大きくなるように形成されている。このため、ＥＳ層の上面の平坦な領域を確保しつつ、チャンネル長となるＥＳ層の幅を短くすることができる。
　＜トランジスタ基板の製造方法について＞
　次に、図４、図５、図６および図７を参照しつつ、本実施の形態に関するＴＦＴ基板１００の製造方法を説明する。ここで、図４（ａ）、図４（ｂ）、図４（ｃ）、図４（ｄ）、図７（ａ）、図７（ｂ）、図７（ｃ）および図７（ｄ）は、本実施の形態に関するＴＦＴ基板１００の製造工程の例を示す断面図である。
　まず、図４（ａ）に例が示されるように、ガラスなどを用いて透明性絶縁性基板（ガラス基板１）を準備する。
　そして、透明絶縁性のガラス基板１の上面全面に、アルミニウム（Ａｌ）系合金膜、たとえば、Ａｌ－Ｎｉ－Ｎｄ膜をスパッタリング法によって成膜する。ここでは、厚さ２００ｎｍのＡｌ－Ｎｉ－Ｎｄ膜を成膜してゲート電極（ゲート配線２）を形成する。なお、スパッタリングガスとしてはＡｒガス、Ｋｒガスなどを用いることができる。
　本実施の形態では、ゲート電極（ゲート配線２）にＡｌ－Ｎｉ－Ｎｄ合金を用いているが、配線抵抗がＡｌ－Ｎｉ－Ｎｄ合金と同程度かさらに低くできるのであれば、他の材料を用いてもよく、たとえば、ＭｏなどまたはＣｕ、Ｃｕ合金などの材料の積層構造としてもよい。なお、Ａｌ－Ｎｉ－Ｎｄ合金は、主成分がＡｌであるので、導電率が高く、添加されているＮｉによってＩＴＯなどの透明導電膜との電気的接合も可能な材料である。
　ゲート電極（ゲート配線２）の形成では、まず、塗布形成したフォトレジストを、１回目のフォトリソグラフィー（写真製版）工程によって形成する。
　フォトレジストは、たとえば、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて塗布し、厚さがたとえば１．０μｍ以上、かつ、２．０μｍ以下のレジストパターンを形成する。そして、リン酸（Ｐｈｏｓｐｈｏｒｉｃ　ａｃｉｄ）、酢酸（Ａｃｅｔｉｃ　ａｃｉｄ）および硝酸（Ｎｉｔｒｉｃ　ａｃｉｄ）を含むＰＡＮ溶液を用いるウェットエッチング法によって、ゲート電極（ゲート配線２）を形成する。
　本実施の形態では、ＰＡＮ溶液を用いるウェットエッチング法が適用されたが、ゲート電極に用いる配線材料に適する加工方法を用いることができる。たとえば、ドライエッチング法を用いて加工してもよい。
　そして、レジスト剥離液を用いて、当該レジストパターンを剥離して除去する。
　次に、図４（ｂ）に例が示されるように、ゲート電極（ゲート配線２）の上面全面およびガラス基板１の上面に、ゲート絶縁膜３を成膜する。たとえば、化学的気相成膜（ＣＶＤ）法を用いて、酸化シリコン膜（ＳｉＯ）を厚さがたとえば５０ｎｍ以上、かつ、４００ｎｍ以下となるように形成される。
　本実施の形態では、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）またはカリウム（Ｋ）などのようなＴＦＴ特性に悪影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いので、酸化シリコン膜（ＳｉＯ）の下層に、たとえば、バリア性に優れる窒化シリコン膜（ＳｉＮ）などが設けられた積層構造とする。
　次に、ゲート絶縁膜３の上面全面に、酸化物半導体層４を形成する。本実施の形態では、酸化物半導体層４には、酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）が添加されたＩｎＧａＺｎＯ系の酸化物半導体を用いる。
　ここでは、たとえば、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・（Ｇａ２Ｏ３）・（ＺｎＯ）２］を用いて、ＤＣスパッタリング法によって酸化物半導体層４を形成する。このとき、スパッタリングガスとしては、公知のアルゴン（Ａｒ）ガスまたはクリプトン（Ｋｒ）ガスなどを用いることができる。
　このようなスパッタリング法を用いて形成されたＩｎＧａＺｎＯ膜は、通常は、酸素の原子組成比が化学量論組成よりも少なくなっており、酸素イオン欠損状態（上記の例ではＯの組成比が４未満）の酸化膜となる。したがって、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で２％以上、かつ、１０％以下のＯ２ガスが添加された混合ガスを用いて、スパッタリングを行い、たとえば、４０ｎｍ以上、かつ、６０ｎｍ以下の厚さでＩｎＧａＺｎＯ系の酸化物半導体層を形成する。なお、ＩｎＧａＺｎＯ膜は、非晶質構造であってもよい。
　次に、酸化物半導体層４の上面に塗布形成されているフォトレジストを、フォトリソグラフィー工程により２回目のパターニングとしてレジストパターンを形成する。
　そして、当該レジストパターンをエッチングマスクとして、シュウ酸を含む溶液を用いてウェットエッチングすることによって、図４（ｃ）に例が示されるように、チャンネル層となる酸化物半導体層４を形成する。
　ウェットエッチングに用いるシュウ酸を含む溶液としては、シュウ酸を１ｗｔ％以上、かつ、１０ｗｔ％以下の範囲で含むものが好ましい。本実施の形態では、シュウ酸を５ｗｔ％で含む水溶液を用いるものとする。
　そして、レジスト剥離液を用いて、当該レジストパターンを剥離して除去する。
　次に、ゲート絶縁膜３および酸化物半導体層４の上面全面に、保護絶縁膜５を形成する。本実施の形態における保護絶縁膜５の形成は、感光性を有する有機樹脂材料（絶縁性の合成樹脂材料）からなる有機絶縁膜を塗布することで行われる。
　有機樹脂材料の主な材料として、シロキサン組成物を含む材料を用いることができる。この保護絶縁膜５の形成工程は、ロールコート、スプレーコート、スピンコート、スリット塗布などの方法によって行うことができる。必要に応じて１回または２回以上繰り返して塗布することによって、保護絶縁膜５を所望の膜厚とすることができる。
　本実施の形態では、ポジ型の感光性を有するシロキサン組成物を含む材料を、たとえば、１．０μｍ以上、かつ、３．０μｍ以下の膜厚で形成するものとする。
　次に、溶剤残存量を減少させるため、プリベーク（加熱処理）することが好ましい。プリベーク工程は、一般に７０℃以上、かつ、１５０℃以下の温度で、ホットプレートまたはクリーンオーブンによって、大気雰囲気またはＮ２雰囲気で実施することができる。
　また、プリベークの前に、スピンまたは真空による溶剤除去工程などの従来使用されている任意の工程を用いることができる。
　次に、マスク６０ｃを用いて露光を行う。そして、３回目のパターニングとして、図４（ｄ）に例が示されるように、保護絶縁膜５のパターニングを行う。露光工程では、高圧水銀灯、低圧水銀灯、メタルハライド、キセノンなどのランプ、レーザーダイオードまたはＬＥＤなどを用いることができる。
　照射光としてはｇ線、ｈ線またはｉ線などの紫外線が通常用いられる。半導体のような超微細加工を除き、数μｍから数十μｍのパターニングでは、３６０ｎｍ以上、かつ、４３０ｎｍ以下の光（高圧水銀灯）を使用することが一般的である。
　本実施の形態に関するＥＳ開口膜５０の形成方法としては、露光工程での照射光の照射量を調整することで形成することができる。また、露光に用いるフォトマスクとして多階調マスクを用いてもよい。
　ここで、図５（ａ）、図５（ｂ）および図６を用いて、多階調マスクについて説明する。なお、図５（ａ）および図５（ｂ）は、グレートーンマスクの構成の例を示す断面図である。また、図６は、ハーフトーンマスクの構成の例を示す断面図である。
　多階調マスクとは、露光部分、中間露光部分および未露光部分の３つの露光レベルを適用することが可能な露光マスクであり、透過した光が複数の異なる強度で感光性樹脂に照射される露光マスクである。
　多階調マスクを用いることによって、一度の露光工程および現像工程によって、複数（代表的には２種類）の厚さの領域を有するパターン形状を形成することが可能である。このため、多階調マスクを用いることで、露光マスク（フォトマスク）の枚数を削減することが可能となる。
　多階調マスクの代表例としては、図５（ａ）および図５（ｂ）に例が示されるようなグレートーンマスク６０ａと、図６に例が示されるようなハーフトーンマスク６０ｂとがある。
　図５（ａ）および図５（ｂ）に例が示されるように、グレートーンマスク６０ａは、透光性基板６１と、透光性基板６１の下面に部分的に形成された遮光部６３と、透光性基板６１の下面に部分的に形成された回折格子６４とを備える。
　遮光部６３においては、光の透過率が０％である。一方で、回折格子６４はスリット、ドットまたはメッシュなどで構成されている。回折格子６４は、光が透過する部分の間隔を、露光に用いる光の解像度限界以下の間隔とすることによって、光の透過率を制御することができる。
　なお、回折格子６４には、周期的なスリット、ドットまたはメッシュ、または、非周期的なスリット、ドットまたはメッシュのうちのいずれも用いることができる。
　透光性基板６１としては、石英またはフィルムなどの透光性基板を用いることができる。また、遮光部６３および回折格子６４は、クロムまたは酸化クロムなどの光を吸収する遮光材料を用いて形成することができる。
　グレートーンマスク６０ａに露光光を照射した場合、図５（ｂ）に例が示されるように、遮光部６３においては、光透過率は０％であり、遮光部６３および回折格子６４が設けられていない領域では光透過率は１００％である。
　また、回折格子６４においては、１０％以上、かつ、７０％以下の範囲で光透過率を調整することができる。回折格子６４における光の透過率の調整は、回折格子のスリット、ドットまたはメッシュの間隔、および、ピッチの調整によって可能である。
　次に、図６に例が示されるように、ハーフトーンマスク６０ｂは、透光性基板６２と、透光性基板６２の下面に部分的に形成された半透過部６５と、半透過部６５の下面に部分的に形成された遮光部６６とを備える。
　半透過部６５には、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮまたはＣｒＳｉなどを用いることができる。また、遮光部６６には、クロムまたは酸化クロムなどの光を吸収する遮光材料を用いることができる。光の透過率は、半透過部６５の材料選択によって調整可能である。
　本実施の形態では、図６に例が示されたハーフトーンマスク６０ｂにおける半透過部６５と遮光部６６とが異なる領域に形成されたマスク６０ｃを用いて、部分的に露光量（感光量）と現像条件とを調整することによって、保護絶縁膜５の膜厚が部分的薄くなるようにパターニングを行う（ハーフ露光）。すなわち、１つの工程によって、ドレイン電極コンタクトホール１１、ソース電極コンタクトホール１２および凹部５０Ｃを形成する。そして、当該箇所の保護絶縁膜５が、ＥＳ開口膜５０となる。
　次に、露光後、必要に応じて露光後加熱を行い、さらに、保護膜前駆体層を現像処理する。現像の際に用いられる現像液としては、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液が適用されるが、硬化膜を形成させるときに用いる現像液はこれに限定されない。好ましい現像液としては、水酸化テトラアルキルアンモニウム、コリン、アルカリ金属水酸化物、アルカリ金属メタ珪酸塩（水和物）、アルカリ金属燐酸塩（水和物）、アンモニア、アルキルアミン、アルカノールアミンまたは複素環式アミンなどのアルカリ性化合物の水溶液であるアルカリ現像液が挙げられ、特に好ましいアルカリ現像液は、ＴＭＡＨ水溶液である。
　これらアルカリ現像液には、必要に応じて、さらにメタノールまたはエタノールなどの水溶性有機溶剤、または、界面活性剤が含まれていてもよい。
　また、現像方法も、従来知られている方法から任意に選択することができる。具体的には、現像液への浸漬（ディップ）、パドル、シャワー、スリット、キャップコートまたはスプレーなどの方法が挙げられる。この現像によって、パターンを得ることができる。現像液によって現像が行われた後には、水洗がなされることが好ましい。
　次に、ポジ型の組成物を使用し、形成される保護膜を透明膜として使用する場合は、ブリーチング露光と呼ばれる光照射を行うことが好ましい。ブリーチング露光を行うことによって、膜中に残存する未反応の感光剤が光分解するため、膜の光透明性がさらに向上する。
　ブリーチング露光の方法としては、高圧水銀灯または低圧水銀灯などを用い、膜厚によって１００ｍＪ／ｃｍ２以上、かつ、２０００ｍＪ／ｃｍ２以下程度（波長３６５ｎｍ露光量換算）の光を全面に露光する。
　また、ネガ型の場合、光照射によって現像後の残膜中における硬化助剤を活性化させることによって、後の加熱硬化を容易に行うことができる。膜厚によって、１００ｍＪ／ｃｍ２以上、かつ、２０００ｍＪ／ｃｍ２以下程度（波長３６５ｎｍ露光量換算）の光を全面に露光する。
　次に、保護絶縁膜５の焼成温度は、保護絶縁膜５が硬化する温度であれば任意に選択することができる。しかしながら、焼成温度が低すぎると反応が十分に進行せず十分に硬化しないことがある。このため、焼成温度は２００℃以上であることが好ましく、２５０℃以上がより好ましい。
　また、焼成温度が高い場合にも、生産性の低下、製造コストの上昇、または、材料組成が変化してしまうことがあるなどの理由から、焼成温度は４００℃以下がより好ましい。
　また、焼成時間は特に限定されないが、一般に１０分以上、好ましくは３０分以上である。焼成は不活性ガスまたは大気中において行われる。
　このような工程によって、図７（ａ）に示されるような、保護絶縁膜５を貫通して酸化物半導体層４の上面の一部を露出させるドレイン電極コンタクトホール１１、保護絶縁膜５を貫通して酸化物半導体層４の上面の一部を露出させるソース電極コンタクトホール１２、ドレイン電極コンタクトホール１１とソース電極コンタクトホール１２との間に形成される浅い凹部である凹部５０Ｃ、さらには、ドレイン電極コンタクトホール１１、ソース電極コンタクトホール１２および凹部５０ＣによってＥＳ開口膜５０を形成することができる。
　ここで、凹部５０Ｃは、酸化物半導体層４の上面を露出させずにＥＳ開口膜５０の上面を露出させる。
　ここで、ゲート絶縁膜３を覆う保護絶縁膜５の上面のガラス基板１からの高さ５Ａよりも、酸化物半導体層４の一部を覆うＥＳ開口膜５０の上面のガラス基板１からの高さ５０Ａが低い。
　さらに、ＥＳ開口膜５０の形状制御、または、ドレイン電極コンタクトホール１１およびソース電極コンタクトホール１２の表面をクリーニングのために、ＣＨＦ３、ＣＦ４またはＳＦ６などのフッ素を含むガスまたは酸素（Ｏ２）、アルコン（Ａｒ）、窒素（Ｎ２）またはヘリウム（Ｈｅ）ガスを用いるドライエッチング処理を実施してもよい。
　次に、図７（ｂ）に例が示されるように、画素電極８、ソース電極（ソース配線７）およびドレイン電極６として、ＤＣマグネトロンスパッタリング法によって、それぞれ厚さ１００ｎｍのＩＺＯ膜と厚さ２００ｎｍのＡｌ－Ｎｉ－Ｎｄ合金膜とをこの順に形成する。
　続いて、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、ドレイン電極６とソース電極（ソース配線７）とをＰＡＮ溶液（リン酸、酢酸および硝酸を含む混酸）を用いるウェットエッチング法を適用してエッチングした後、レジスト剥離液を用いて、レジストパターンを剥離して除去する。
　次に、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてドレイン電極６およびソース電極（ソース配線７）であるＡｌ－Ｎｉ－Ｎｄ合金膜をウェットエッチング法によってエッチングした後、レジスト剥離液を用いてレジストパターンを剥離して除去する。そうすると、図７（ｃ）に例が示される構造が形成される。
　なお、酸化物半導体層４はＰＡＮ溶液に対して溶解するが、ＥＳ開口膜５０がエッチングに際して酸化物半導体層４を保護しているので、酸化物半導体層４が除去されることはない。
　また、４回目の写真製版工程でハーフトーンマスクを用いることで、５回目の写真製版工程を削減することが可能となる。
　また、本実施の形態では、画素電極８にＩＺＯが用いられ、ソース電極（ソース配線７）およびドレイン電極６にＡｌ－Ｎｉ－Ｎｄ合金が用いられているが、適用される材料は他の材料の組み合わせを用いてもよい。
　たとえば、画素電極８にＩＴＯなどが用いられ、ソース電極（ソース配線７）およびドレイン電極６にＭＯなどの積層膜、または、ＣｕまたはＣｕ合金などの材料が用いられてもよい。
　次に、図７（ｄ）に例が示されるように、ドレイン電極６、ＥＳ開口膜５０および画素電極８を覆って層間絶縁膜９が形成される。層間絶縁膜９としては、窒化シリコン膜（ＳｉＮ）が想定される。
　そして、６回目の写真製版工程で、ゲート端子コンタクトパターンおよびソース端子コンタクトパターンを形成する。そして、ＣＨＦ３、ＣＦ４またはＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いるドライエッチング法によって、窒化シリコン膜をエッチングした後、レジスト剥離液を用いてレジストパターンを剥離して除去する。
　また、ここでは図示されないが、ゲート端子コンタクトホール１３およびソース端子コンタクトホール１４も同時に形成される。
　次に、共通電極１０を形成する。共通電極１０は、たとえば、酸化インジウムと酸化スズとを含むＩＴＯターゲットを用いるＤＣスパッタリング法によって形成されたａ－ＩＴＯ膜である。形成される共通電極１０の厚さは、たとえば、１００ｎｍである。
　続いて、７回目の写真製版工程でフォトレジストパターンを形成し、シュウ酸を含む溶液を用いるウェットエッチングによって共通電極１０を形成する。そして、レジスト剥離液を用いてレジストパターンを剥離して除去する。その後、大気雰囲気中で２３０℃の温度で６０分間の熱処理（アニール）を行う。
　これによって、非晶質ＩＴＯは完全に結晶化し、共通電極１０の透過率は高くなる。そうすることによって、図２に示されたＴＦＴ基板１００を得る。
　さらに、薄膜トランジスタ（ＴＦＴ）の形成後に、薄膜トランジスタ（ＴＦＴ）のアニーリングを行う。特に、酸化物半導体を用いる素子は、ＰＶＤまたはＣＶＤによる膜形成、ドライエッチングまたはウェットエッチングでのパターン加工、レジストの剥離工程などによって、薄膜トランジスタ（ＴＦＴ）の性能の劣化が発生する。
　そのため、アニーリングによって当該性能を回復させることが望ましい。本実施の形態では、共通電極１０を形成した後に２５０℃以上でアニーリングを行うことによって、加工時に一旦低下した薄膜トランジスタ（ＴＦＴ）の性能を回復させる。そうすることによって、素子の信頼性を回復させる。
　アニーリング温度は、２５０℃以上、かつ、３５０℃以下（たとえば、２５０℃以上、かつ、３００℃以下）で、酸素の存在下で行うことが好ましい。従来の有機系塗布膜で形成される保護絶縁膜を備える薄膜トランジスタ（ＴＦＴ）基板の場合には、特にアクリル系の材料では組成が変化する。そのため、このような高温でのアニーリングが行うことができず、アニーリングによって大幅な性能回復を達成することはできなかった。
　ただし、アニーリングでは、ＣＶＤによって形成された絶縁膜からのＨなどの拡散による酸化物半導体層へのダメージの影響を考慮して、３５０℃以下で行うことが好ましい。また、本実施の形態において感光性樹脂によって形成される保護絶縁膜５は、ドライエッチングなどでパターン加工を行わずに済むため、薄膜トランジスタ（ＴＦＴ）へのダメージが比較的小さく、アニーリング時間が短くて済むという利点がある。
　図８は、ＥＳ開口およびその周辺の構成の例を示す平面図である。また、図９は、図８におけるＸ２－Ｘ２’断面における、ＥＳ開口およびその周辺の構成の例を示す断面図である。また、図１０は、図９に対応する、チャンネル層およびその周辺の構成の例を示す断面図である。
　図８および図９に例が示されるように、本実施の形態では、コンタクト間に挟まれるＥＳ開口膜５０の膜厚を、当該箇所以外の保護絶縁膜５の膜厚よりも薄くすることによって、焼成後のＥＳ開口膜５０の側面のテーパー角度を制御することができる。そうすると、たとえば、当該箇所にＥＳ開口膜５０が形成されない図１０の構成に比べて、チャンネル長（Ｌ）が短いＴＦＴを形成することができる。
　図１０に例が示されるＥＳ開口膜５０が形成されない場合では、膜厚が数μｍ程度である有機絶縁膜（保護絶縁膜５）に数μｍのコンタクトホールを形成することとなる。そして、焼成温度を高温化すると、コンタクトホールに挟まれた部分の保護絶縁膜５の形状が崩れてしまい、保護絶縁膜５の側面のテーパー角度が小さくなりやすい。そうすると、仕上り寸法を考慮した場合には、コンタクトホールの径を大きめに設定する必要がある。
　また、ドレイン電極６およびソース配線７（ソース電極）の被覆性の悪化、または、写真製版時またはエッチング加工時において電極間の短絡を発生させないために、ＥＳ層の上面の平坦な領域を確保する必要がある。そうすると、チャンネル長が長くなってしまう。
　一方で、本実施の形態の図９に例が示されるように、ＥＳ開口膜５０を形成し、保護絶縁膜５の上面（第１の上面）よりも、ＥＳ開口膜５０の上面（第２の上面）を低く形成することによって、焼成温度後のＥＳ開口膜５０の側面のテーパー角度を維持できる。そのため、チャンネル長を短くすることができる。
　なお、図９においては、ＥＳ開口膜５０の側面とガラス基板１との間のなす角５０Ｘが、ＥＳ開口膜５０の側面に対向する保護絶縁膜５の側面とガラス基板１との間のなす角５Ｘよりも大きくなるように、焼成温度後のＥＳ開口膜５０の側面のテーパー角度が維持されている。
　これによって、動作電圧が同じ場合においても、ＴＦＴがＯＮ動作する際の電流量を大きくすることができ、画素当たりの書き込み時間を短くすることができる。また、ＴＦＴのサイズを小さく配置することができるため、画素部を大きくすることができ、高開口率化が可能となる。
　ここで、ＥＳ開口膜５０の膜厚は保護絶縁膜５の膜厚のたとえば１／２以下程度とすることが望ましい。また、ブリーチング露光量および焼成温度の調整によって、ＥＳ開口膜５０の側面のテーパー角度を、７０°以上に制御することが望ましい。
　また、本実施の形態では、７回目の写真製版工程でＴＦＴ基板１００が作成されたが、ソース電極（ソース配線７）、ドレイン電極６および画素電極８を連続で積層した後、ハーフトーンマスクを用いれば、６回の写真製版工程でＴＦＴ基板１００と同様のＴＦＴ基板を作成することもできる。
　また、上記の構成によれば、画素電極８と対向電極としての共通電極１０との間にフリンジ電界を生じさせることによって液晶を駆動する、ＦＦＳ方式の液晶表示装置を構成するＴＦＴ基板１００を作製することができる。
　なお、ここでは図示されないが、完成したＴＦＴ基板１００の表面には配向膜およびスペーサーを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミドなどで構成されている。
　ここで、カラーフィルターは、実際にはＴＦＴ基板１００に対向配置される対向基板に設けられる。そして、ＴＦＴ基板１００と対向基板とは、上記のスペーサーによって一定の間隙を保って貼り合わされ、当該間隙には液晶が注入され封止される。
　すなわち、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。このようにして貼り合わされたＴＦＴ基板１００および対向基板の外側の面に、２つの偏光板およびバックライトが配置されてＦＦＳ方式の液晶表示装置を得ることができる。
　また、ＦＦＳ方式の液晶表示装置では、画素電極および対向電極のうちの少なくとも一方がスリット形状であればよい。また、画素電極および対向電極の両方をスリット電極とすることによって、ＦＦＳ方式ではなく、横電界方式であるＩＰＳ方式の液晶表示装置に変更することも容易である。
　また、本実施の形態に関するＴＦＴ基板１００では、ドレイン電極およびソース電極の被覆性の悪化、電極間の短絡またはリーク電流が生じにくくなる。また、チャンネル長を短くすることができることで、動作電圧が同じ場合においてもＴＦＴがＯＮ動作する際の電流量を大きくすることができ、ＴＦＴ特性としてＯＮ／ＯＦＦ比の低下を抑えることができる。したがって、コントラスト比が高く、かつ、表示ムラの少ない高表示品質を有する液晶表示装置を実現することができる。
　また、感光性樹脂によって形成される保護絶縁膜５は、ドライエッチングなどでパターン加工を行わずに済むため、酸化物半導体層４における電子の移動度が高くなり、動作速度の速いＴＦＴ基板１００を得ることができる。
　したがって、ＴＦＴの小型化が可能となり、画像表示部の開口率を高めることができる。すなわち、バックライトユニットの出射光を低減させても高輝度の表示が可能であり、消費電力を低減させることができる。
　以上のことから、本実施の形態では、ＴＦＴのチャンネル層に酸化物半導体層４を用いるエッチングストッパー型ＴＦＴのチャンネル長を短くすることができる。そのため、ＴＦＴサイズの増加による特性の低下または開口率の低下を発生させずに、生産性を高くすることができる。
　＜第２の実施の形態＞
　本実施の形態に関するトランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　図１１は、本実施の形態に関する液晶表示装置を構成するＴＦＴ基板１００Ａ、より具体的にはＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）方式のＬＣＤ用のＴＦＴ基板の構成の例を示す平面図である。また、図１２は、図１１におけるＸ－Ｘ’断面における構成の例を示す断面図である。
　図１１に例が示されるように、ＴＦＴ基板１００Ａは、複数のゲート配線２と、複数のソース配線７とが交差するように配設され、また、両配線の交点近傍にＴＦＴが配設されている。
　ＴＦＴのソース配線７が、ソース電極コンタクトホール１２を介して画素電極８に接続されている。また、ＴＦＴのドレイン電極６が、ドレイン電極コンタクトホール１１を介して画素電極８に接続されている。
　図１１に例が示されるように、ゲート配線２は、ゲート端子コンタクトホール１３を介してゲート端子３０に接続される。
　また、図１１に例が示されるように、ソース配線７は、ソース端子コンタクトホール１４を介してソース端子４０に接続される。
　また、図１１に例が示されるように、ＴＦＴ基板１００Ａは、第２の画素電極として、画素電極８の上層に、ドレイン電極６から延びる金属層である反射画素電極８０を備える。また、画素電極８が形成される領域に対応する保護絶縁膜５の上面に、散乱反射電極下地層７０が形成される。
　上記のような構成であるため、ＴＦＴ基板１００Ａは、１つの表示画素に画素電極８と反射画素電極８０とを有する、いわゆる半透過型の液晶表示装置用のＴＦＴアレイ基板となる。
　また、図１２に例が示されるように、本実施の形態に関する液晶表示装置は、ガラス基板１と、ゲート電極（ゲート配線２）と、ゲート絶縁膜３と、酸化物半導体層４と、ＥＳ開口膜５０と、保護絶縁膜５と、ソース電極（ソース配線７）と、ドレイン電極６と、ドレイン電極６から延びて形成され、かつ、画素電極８の上面の一部を覆って形成された反射画素電極８０と、ドレイン電極６、ソース電極（ソース配線７）、反射画素電極８０および画素電極８を覆って形成された層間絶縁膜９と、層間絶縁膜９の上面に部分的に形成された共通電極１０とを備える。
　ここで、ゲート絶縁膜３を覆う保護絶縁膜５の上面のガラス基板１からの高さ５Ａよりも、酸化物半導体層４の一部を覆うＥＳ開口膜５０の上面のガラス基板１からの高さ５０Ａが低い。
　＜トランジスタ基板の製造方法について＞
　次に、図１３および図１４を参照しつつ、本実施の形態に関するＴＦＴ基板１００Ａの製造方法を説明する。ここで、図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）および図１４（ｃ）は、本実施の形態に関するＴＦＴ基板１００の製造工程の例を示す断面図である。
　本実施の形態では、第１の実施の形態の図４（ｃ）までの工程を終えた後、マスク６０ｄを用いて露光を行う。そして、図１３（ａ）に例が示されるように、保護絶縁膜５のパターニングを行う。
　本実施の形態に関するＥＳ開口膜５０の形成方法としては、露光工程での照射光の照射量を調整することで形成することができる。また、露光に用いるフォトマスクとして多階調マスクを用いてもよい。
　それと同時に、図１３（ｂ）に例が示されるように、マスク６０ｄを用いて、画素電極８が形成される領域に対応する保護絶縁膜５の上面に、散乱反射電極下地層７０の凹凸を形成する。
　当該凹凸は、保護絶縁膜５のパターンマスクを変更するのみで形成することができるものであり、反射特性を向上させることができる。すなわち、同じ製造方法で半透過型用の電極が容易に形成することができる。
　ここで、ゲート絶縁膜３を覆う保護絶縁膜５の上面のガラス基板１からの高さ５Ａよりも、酸化物半導体層４の一部を覆うＥＳ開口膜５０の上面のガラス基板１からの高さ５０Ａが低い。
　また、当該工程によって、ドレイン電極コンタクトホール１１、ソース電極コンタクトホール１２、ドレイン電極コンタクトホール１１とソース電極コンタクトホール１２との間に形成される浅い凹部である凹部５０Ｃ、さらには、ドレイン電極コンタクトホール１１、ソース電極コンタクトホール１２および凹部５０ＣによってＥＳ開口膜５０を形成することができる。
　次に、図１４（ａ）および図１４（ｂ）に例が示されるように、画素電極８、ソース電極（ソース配線７）、ドレイン電極６および反射画素電極８０を形成する。
　本実施の形態では、ソース電極（ソース配線７）およびドレイン電極６に用いられている金属膜が反射画素電極８０として形成されている。
　次に、図１４（ｃ）に例が示されるように、ドレイン電極６、反射画素電極８０、ＥＳ開口膜５０および画素電極８を覆って層間絶縁膜９が形成される。層間絶縁膜９としては、窒化シリコン膜（ＳｉＮ）が想定される。
　次に、共通電極１０を形成する。そうすることによって、図１１に示されたＴＦＴ基板１００Ａを得る。
　本実施の形態に関する液晶表示装置によれば、ＥＳ開口膜５０を設ける際に、反射画素電極８０の表面に凹凸を形成するための散乱反射電極下地層７０を同時に形成するため、有機平坦化膜などの製造コストの増加を抑制しつつ、視認性の高い反射領域を有する液晶表示装置を提供することができる。
　＜第３の実施の形態＞
　本実施の形態に関するトランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　図１５は、ＥＳ開口およびその周辺の構成の例を示す平面図である。また、図１６（ａ）は、図１５におけるＸ３－Ｘ３’断面における、ＥＳ開口およびその周辺の構成の例を示す断面図である。また、図１６（ｂ）は、図１５におけるＹ－Ｙ’断面における、ＥＳ開口およびその周辺の構成の例を示す断面図である。
　図１５、図１６（ａ）および図１６（ｂ）に例が示されるように、本実施の形態では、ＥＳ開口膜５０の上面（および、ソース配線７の上面とドレイン電極６の上面）には、有機保護膜９２が形成され、さらに、有機保護膜９２を覆って、層間絶縁膜９が形成されている。
　なお、図１６（ａ）においては、ＥＳ開口膜５０の側面とガラス基板１との間のなす角５０Ｘが、ＥＳ開口膜５０の側面に対向する保護絶縁膜５の側面とガラス基板１との間のなす角５Ｘよりも大きくなるように、焼成温度後のＥＳ開口膜５０の側面のテーパー角度が維持されている。
　有機保護膜９２は、第１の実施の形態におけるＥＳ開口膜５０と同様の手順で形成することができる。
　本実施の形態においても、共通電極１０を形成後に２５０℃以上でアニーリングを行うことによって、加工時に一旦低下した薄膜トランジスタ（ＴＦＴ）の性能を回復させる。そうすることによって、素子の信頼性を回復させる。
　しかしながら、層間絶縁膜９の成膜時のプラズマ生成条件によっては、発生するＨイオン種が酸化物半導体層４の表面に拡散し、酸化物半導体層４の表面にダメージを与える。そうすると、ＴＦＴ特性を劣化させる場合がある。
　本実施の形態では、有機保護膜９２を備えることによって、薄膜トランジスタ性能へのダメージを小さくすることができる。
　＜第４の実施の形態＞
　本実施の形態に関するトランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　図１７は、本実施の形態に関する液晶表示装置を構成するＴＦＴ基板の構成の例を示す断面図である。
　図１７に例が示されるように、本実施の形態に関する液晶表示装置は、ガラス基板１と、ゲート電極（ゲート配線２）と、ゲート絶縁膜３と、酸化物半導体層４と、ゲート絶縁膜３を覆って形成された無機絶縁膜９０と、酸化物半導体層４を覆って形成された無機絶縁膜であるＥＳ開口膜５１と、無機絶縁膜９０の上面の一部に形成された有機絶縁膜９１と、ＥＳ開口膜５１の上面に形成された有機絶縁膜であるＥＳ開口膜５２と、ＥＳ開口膜５１およびＥＳ開口膜５２に覆われていない酸化物半導体層４の上面、および、有機絶縁膜９１の上面に形成された画素電極８と、ドレイン電極６と、ソース電極（ソース配線７）と、層間絶縁膜９と、共通電極１０とを備える。
　ここで、有機絶縁膜９１の上面のガラス基板１からの高さ９１Ａよりも、ＥＳ開口膜５２の上面のガラス基板１からの高さ５２Ａが低い。
　図１７に示された構成では、ゲート絶縁膜３の上面に、化学的気相成膜（ＣＶＤ）法を用いて酸化シリコン膜（ＳｉＯ）からなる無機絶縁膜９０が形成され、さらに、無機絶縁膜９０の上面に、有機樹脂材料の主材料からなる有機絶縁膜９１が形成されている。
　この場合、無機絶縁膜９０を、ＣＨＦ３、ＣＦ４またはＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いるドライエッチング法によってエッチングする必要があるため、ＥＳ開口膜５１の膜厚と形状とを制御することが困難となり、所望のＴＦＴ特性を得ることが難しい。さらに写真製版工程を追加することで、ＥＳ開口膜５１およびＥＳ開口膜５２の膜厚と形状とを制御することは可能となる。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、トランジスタ基板は、基板と、ゲート電極と、ゲート絶縁膜３と、酸化物半導体層４と、保護膜と、画素電極８と、ソース電極およびドレイン電極６とを備える。ここで、基板は、たとえば、ガラス基板１に対応するものである。また、ゲート電極は、たとえば、ゲート配線２（ゲート電極）に対応するものである。また、保護膜は、たとえば、保護絶縁膜５、ＥＳ開口膜５０、ＥＳ開口膜５１、ＥＳ開口膜５２、無機絶縁膜９０および有機絶縁膜９１のうちのいずれか１つに対応するものである。また、ソース電極は、たとえば、ソース配線７（ソース電極）に対応するものである。ゲート配線２（ゲート電極）は、ガラス基板１の上面に部分的に形成される。ゲート絶縁膜３は、ゲート配線２（ゲート電極）を覆う。酸化物半導体層４は、ゲート絶縁膜３の上面に部分的に形成される。また、酸化物半導体層４は、ゲート配線２（ゲート電極）と平面視で重なる。保護膜は、酸化物半導体層４の一部と、ゲート絶縁膜３とを覆う。画素電極８は、保護膜に覆われない酸化物半導体層４の上面と、保護膜の上面とに形成される。ソース配線７（ソース電極）およびドレイン電極６は、画素電極８の上面に部分的に形成される。また、ソース配線７（ソース電極）およびドレイン電極６は、酸化物半導体層４と平面視で重なる。そして、ゲート絶縁膜３を覆う保護膜である第１の保護膜の上面である第１の上面のガラス基板１からの高さ５Ａ（高さ９１Ａ）よりも、酸化物半導体層４の一部を覆う保護膜である第２の保護膜の上面である第２の上面のガラス基板１からの高さ５０Ａ（高さ５２Ａ）が低い。ここで、第１の保護膜は、たとえば、保護絶縁膜５または有機絶縁膜９１のうちのいずれか１つに対応するものである。また、第２の保護膜は、たとえば、ＥＳ開口膜５０またはＥＳ開口膜５２のうちのいずれか１つに対応するものである。
　このような構成によれば、高さ５０Ａを高さ５Ａよりも低くすることによって、焼成後などにおいてもＥＳ開口膜５０の側面の形状を維持しやすくなる。そのため、仕上がり寸法などを考慮しても、トランジスタのチャンネル長が長くなることを抑制することができる。よって、トランジスタ基板における駆動能力の低下または開口率の低下を抑制することができる。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、保護膜は、第１の開口部と、第２の開口部とを備える。ここで、第１の開口部は、たとえば、ドレイン電極コンタクトホール１１またはソース電極コンタクトホール１２のうちのいずれか１つに対応するものである。また、第２の開口部は、たとえば、凹部５０Ｃに対応するものである。ドレイン電極コンタクトホール１１およびソース電極コンタクトホール１２は、保護膜を貫通して酸化物半導体層４の上面の一部を露出させる。凹部５０Ｃは、酸化物半導体層４の上面を露出させずにＥＳ開口膜５０の第２の上面を露出させる。このような構成によれば、ドレイン電極コンタクトホール１１、ソース電極コンタクトホール１２および凹部５０Ｃによって、ＥＳ開口膜５０を形成することができる。
　また、以上に記載された実施の形態によれば、ＥＳ開口膜５０の側面とガラス基板１との間のなす角５０Ｘが、ＥＳ開口膜５０の側面に対向する保護絶縁膜５の側面とガラス基板１との間のなす角５Ｘよりも大きい。このような構成によれば、ＥＳ開口膜５０の上面の平坦な領域を確保しつつ、チャンネル長を短くすることができる。よって、動作電圧が同じ場合においても、ＴＦＴがＯＮ動作する際の電流量を大きくすることができ、画素当たりの書き込み時間を短くすることができる。また、ＴＦＴのサイズを小さく配置することができるため、画素部を大きくすることができ、高開口率化が可能となる。
　また、以上に記載された実施の形態によれば、トランジスタ基板は、ドレイン電極６から延び、かつ、画素電極８の上面に部分的に形成される反射画素電極８０を備える。このような構成によれば、半透過型薄膜トランジスタを、同じ製造工程の範囲内で作成することができる。
　また、以上に記載された実施の形態によれば、反射画素電極８０および反射画素電極８０と平面視で重なる画素電極８には、凹凸が形成される。このような構成によれば、半透過型薄膜トランジスタを、同じ製造工程で画素内に作成することができる。
　また、以上に記載された実施の形態によれば、保護膜は、絶縁性の合成樹脂材料である。このような構成によれば、保護膜が塗布によって形成されるため、ＣＶＤまたはスパッタリングなどのプラズマによって発生するイオン種が、酸化物半導体層４の上面にダメージを与えることを抑制することができる。そのため、プロセスダメージに起因する欠陥の少ない半導体チャンネル層を形成することができる。
　また、以上に記載された実施の形態によれば、保護膜は、シロキサン樹脂を主成分し、かつ、感光性を有する。このような構成によれば、保護膜が塗布によって形成されるため、ＣＶＤまたはスパッタリングなどのプラズマによって発生するイオン種が、酸化物半導体層４の上面にダメージを与えることを抑制することができる。そのため、プロセスダメージに起因する欠陥の少ない半導体チャンネル層を形成することができる。
　また、以上に記載された実施の形態によれば、トランジスタ基板は、ソース配線７（ソース電極）、ドレイン電極６、画素電極８および保護膜を覆う層間絶縁膜９を備える。このような構成によれば、高さ５０Ａを高さ５Ａよりも低くすることによって、焼成後などにおいてもＥＳ開口膜５０の側面の形状を維持しやすくなる。
　また、以上に記載された実施の形態によれば、トランジスタ基板は、ソース配線７（ソース電極）、ドレイン電極６およびＥＳ開口膜５０を覆う有機膜を備える。ここで、有機膜は、たとえば、有機保護膜９２に対応するものである。そして、層間絶縁膜９は、有機保護膜９２も覆う。層間絶縁膜９の成膜時のプラズマ生成条件によっては、発生するＨイオン種が酸化物半導体層４の表面に拡散し、酸化物半導体層４の表面にダメージを与える。そうすると、ＴＦＴ特性を劣化させる場合がある。しかしながら、このような構成によれば、有機保護膜９２を備えることによって、薄膜トランジスタ性能へのダメージを小さくすることができる。
　また、以上に記載された実施の形態によれば、保護膜が、有機絶縁膜と無機絶縁膜との積層構造である。このような構成によれば、保護膜が積層構造であっても、高さ５０Ａを高さ５Ａよりも低くすることによって、焼成後などにおいてもＥＳ開口膜５０の側面の形状を維持しやすくなる。
　また、以上に記載された実施の形態によれば、液晶表示装置は、上記のトランジスタ基板を備える。このような構成によれば、高さ５０Ａを高さ５Ａよりも低くすることによって、焼成後などにおいてもＥＳ開口膜５０の側面の形状を維持しやすくなる。そのため、仕上がり寸法などを考慮しても、トランジスタのチャンネル長が長くなることを抑制することができる。よって、液晶表示装置における、トランジスタ基板の駆動能力の低下または開口率の低下を抑制することができる。
　以上に記載された実施の形態によれば、トランジスタ基板の製造方法において、ガラス基板１の上面の一部に、ゲート配線２（ゲート電極）を形成する。そして、ゲート配線２（ゲート電極）を覆うゲート絶縁膜３を形成する。そして、ゲート絶縁膜３の上面の一部で、かつ、ゲート配線２（ゲート電極）と平面視で重なる位置に、酸化物半導体層４を形成する。そして、酸化物半導体層４と、ゲート絶縁膜３とを覆う保護膜を塗布する。そして、保護膜を貫通して酸化物半導体層４の上面の一部を露出させるドレイン電極コンタクトホール１１およびソース電極コンタクトホール１２を形成し、かつ、酸化物半導体層４の上面を露出させない凹部５０Ｃを形成する。そして、ドレイン電極コンタクトホール１１、ソース電極コンタクトホール１２、および、保護膜の上面に、画素電極８を形成する。そして、画素電極８の上面の一部で、かつ、酸化物半導体層４と平面視で重なるソース配線７（ソース電極）を形成する。そして、画素電極８の上面の一部で、かつ、酸化物半導体層４と平面視で重なるドレイン電極６を形成する。ここで、ゲート絶縁膜３を覆う保護膜である第１の保護膜の上面である第１の上面のガラス基板１からの高さ５Ａ（高さ９１Ａ）よりも、酸化物半導体層４の一部を覆う保護膜である第２の保護膜の上面である第２の上面のガラス基板１からの高さ５０Ａ（高さ５２Ａ）が低い。
　このような構成によれば、高さ５０Ａを高さ５Ａよりも低くすることによって、焼成後などにおいてもＥＳ開口膜５０の側面の形状を維持しやすくなる。そのため、仕上がり寸法などを考慮しても、トランジスタのチャンネル長が長くなることを抑制することができる。よって、トランジスタ基板における駆動能力の低下または開口率の低下を抑制して、生産性を向上することができる。
　さらに、一般的なＣＶＤまたはスパッタリングなどによって形成された保護絶縁膜を用いるトランジスタ基板に比べて、酸化還元反応によってチャンネルがダメージを受けることが抑制されるため、トランジスタの特性劣化を抑制することができる。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　また、以上に記載された実施の形態によれば、保護膜は、絶縁性の合成樹脂材料からなり、かつ、感光性を有する。そして、ハーフ露光による１つの工程によって、ドレイン電極コンタクトホール１１、ソース電極コンタクトホール１２および凹部５０Ｃを形成する。このような構成によれば、酸化物半導体層４の上面の一部を露出させるドレイン電極コンタクトホール１１およびソース電極コンタクトホール１２と、酸化物半導体層４の上面を露出させない凹部５０Ｃとを１つの工程で同時に形成することができるため、製造工程数および写真製版工程のために必要となるマスク数を抑制することができる。
　また、以上に記載された実施の形態によれば、トランジスタ基板の製造方法において、ソース配線７（ソース電極）、ドレイン電極６、画素電極８および保護膜を覆う層間絶縁膜９を形成する。そして、層間絶縁膜９の上面の一部に共通電極１０を形成する。そして、共通電極１０を形成した後に、少なくとも１回以上の熱処理を、２５０℃以上、かつ、３００℃以下の温度で行う。このような構成によれば、共通電極１０を形成した後に熱処理を行うことによって、加工時に一旦低下してしまったＴＦＴの性能を回復させることができる。そのため、半導体素子の信頼性を回復させることができる。
　＜以上に記載された実施の形態における変形例について＞
　上記の本実施の形態では、ＦＦＳモードのＬＣＤ用のＴＦＴ基板の構成および製造方法について説明されたが、ＬＣＤのモードはＦＦＳに限定されるものではない。たとえば、ＴＮモード用のＴＦＴ基板に適用することも可能である。このＴＦＴ基板は、別途作製されたＴＮモード用対向基板と、液晶層を介して貼り合わされる。ＴＮモード用対向基板は、対向電極、カラーフィルターおよび配向膜などを有する。さらに、たとえば、光反射性を有する導電性材料（金属膜）からなるアノード電極と、その上に設けられた有機ＥＬ材料を含む自発光層および透明電極とを有する画素表示素子を配設することによって、ＯＬＥＤディスプレイ用のＴＦＴ基板が構成されてもよい。
　さらに、上記の実施の形態に限定されず、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記の実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。たとえば、第１の実施の形態、第２の実施の形態、第３の実施の形態および第４の実施の形態それぞれに示される全ての構成要件からいくつかの構成要件が削除されても、本願明細書において開示される技術が解決しようとする課題が解決できる場合には、この構成要件が削除された構成が抽出されうる。
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
　したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　１　ガラス基板、２　ゲート配線、３　ゲート絶縁膜、４　酸化物半導体層、５　保護絶縁膜、６　ドレイン電極、７　ソース配線、８　画素電極、５０，５１，５２　ＥＳ開口膜、９０　無機絶縁膜、９１　有機絶縁膜、１００，１００Ａ　ＴＦＴ基板、１０００　液晶表示装置。

Claims (14)

  1. 　基板と、
    　前記基板の上面に部分的に形成されるゲート電極と、
    　前記ゲート電極を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜の上面に部分的に形成され、かつ、前記ゲート電極と平面視で重なる酸化物半導体層と、
    　前記酸化物半導体層の一部と、前記ゲート絶縁膜とを覆う保護膜と、
    　前記保護膜に覆われない前記酸化物半導体層の上面と、前記保護膜の上面とに形成される画素電極と、
    　前記画素電極の上面に部分的に形成され、かつ、前記酸化物半導体層と平面視で重なるソース電極およびドレイン電極とを備え、
    　前記保護膜は、前記ゲート絶縁膜を覆い、第１の上面を有する第１の保護膜と、前記酸化物半導体層の一部を覆い、第２の上面を有する第２の保護膜とを備え、前記基板から前記第１の上面までの高さよりも、前記基板から前記第２の上面までの高さが低い、
    　トランジスタ基板。
  2. 　請求項１に記載のトランジスタ基板であり、
    　前記保護膜は、
    　　前記保護膜を貫通して前記酸化物半導体層の上面の一部を露出させる第１の開口部と、
    　　前記酸化物半導体層の上面を露出させずに前記第２の保護膜の前記第２の上面を露出させる第２の開口部とを備える、
    　トランジスタ基板。
  3. 　請求項１または２に記載のトランジスタ基板であり、
    　前記第２の保護膜の側面と前記基板との間のなす角が、前記第２の保護膜の側面に対向する前記第１の保護膜の側面と前記基板との間のなす角よりも大きい、
    　トランジスタ基板。
  4. 　請求項１から３のうちのいずれか１つに記載のトランジスタ基板であり、
    　前記ドレイン電極から延び、かつ、前記画素電極の上面に部分的に形成される反射画素電極をさらに備える、
    　トランジスタ基板。
  5. 　請求項４に記載のトランジスタ基板であり、
    　前記反射画素電極および前記反射画素電極と平面視で重なる前記画素電極には、凹凸が形成される、
    　トランジスタ基板。
  6. 　請求項１から５のうちのいずれか１つに記載のトランジスタ基板であり、
    　前記保護膜は、絶縁性の合成樹脂材料である、
    　トランジスタ基板。
  7. 　請求項１から６のうちのいずれか１つに記載のトランジスタ基板であり、
    　前記保護膜は、シロキサン樹脂を主成分し、かつ、感光性を有する、
    　トランジスタ基板。
  8. 　請求項１から７のうちのいずれか１つに記載のトランジスタ基板であり、
    　前記ソース電極、前記ドレイン電極、前記画素電極および前記保護膜を覆う層間絶縁膜をさらに備える、
    　トランジスタ基板。
  9. 　請求項８に記載のトランジスタ基板であり、
    　前記ソース電極、前記ドレイン電極および前記保護膜を覆う有機膜をさらに備え、
    　前記層間絶縁膜は、前記有機膜も覆う、
    　トランジスタ基板。
  10. 　請求項１から９のうちのいずれか１つに記載のトランジスタ基板であり、
    　前記保護膜が、有機絶縁膜と無機絶縁膜との積層構造である、
    　トランジスタ基板。
  11. 　請求項１から１０のうちのいずれか１つに記載のトランジスタ基板を備える、
    　液晶表示装置。
  12. 　基板の上面の一部に、ゲート電極を形成し、
    　前記ゲート電極を覆うゲート絶縁膜を形成し、
    　前記ゲート絶縁膜の上面の一部で、かつ、前記ゲート電極と平面視で重なる位置に、酸化物半導体層を形成し、
    　前記酸化物半導体層と、前記ゲート絶縁膜とを覆う保護膜を塗布し、
    　前記保護膜を貫通して前記酸化物半導体層の上面の一部を露出させる第１の開口部を形成し、かつ、前記酸化物半導体層の上面を露出させない第２の開口部を形成し、
    　前記第１の開口部と、前記保護膜の上面とに、画素電極を形成し、
    　前記画素電極の上面の一部で、かつ、前記酸化物半導体層と平面視で重なるソース電極を形成し、
    　前記画素電極の上面の一部で、かつ、前記酸化物半導体層と平面視で重なるドレイン電極を形成し、
    　前記保護膜は、前記ゲート絶縁膜を覆い、第１の上面を有する第１の保護膜と、前記酸化物半導体層の一部を覆い、第２の上面を有する第２の保護膜とを備え、前記基板から前記第１の上面までの高さよりも、前記基板から前記第２の上面までの高さが低い、
    　トランジスタ基板の製造方法。
  13. 　請求項１２に記載のトランジスタ基板の製造方法であり、
    　前記保護膜は、絶縁性の合成樹脂材料からなり、かつ、感光性を有し、
    　ハーフ露光による１つの工程によって、前記第１の開口部と前記第２の開口部とを形成する、
    　トランジスタ基板の製造方法。
  14. 　請求項１２または１３に記載のトランジスタ基板の製造方法であり、
    　前記ソース電極、前記ドレイン電極、前記画素電極および前記保護膜を覆う層間絶縁膜を形成し、
    　前記層間絶縁膜の上面の一部に共通電極を形成し、
    　前記共通電極を形成した後に、少なくとも１回以上の熱処理を、２５０℃以上、かつ、３００℃以下の温度で行う、
    　トランジスタ基板の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164976A (ja) * 2011-01-21 2012-08-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012248829A (ja) * 2011-05-05 2012-12-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2017043572A1 (ja) * 2015-09-11 2017-03-16 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
WO2018189943A1 (ja) * 2017-04-12 2018-10-18 三菱電機株式会社 薄膜トランジスタ基板及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164976A (ja) * 2011-01-21 2012-08-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012248829A (ja) * 2011-05-05 2012-12-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2017043572A1 (ja) * 2015-09-11 2017-03-16 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
WO2018189943A1 (ja) * 2017-04-12 2018-10-18 三菱電機株式会社 薄膜トランジスタ基板及びその製造方法

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