TWI396916B - 薄膜電晶體陣列基板之製作方法 - Google Patents

薄膜電晶體陣列基板之製作方法 Download PDF

Info

Publication number
TWI396916B
TWI396916B TW098124209A TW98124209A TWI396916B TW I396916 B TWI396916 B TW I396916B TW 098124209 A TW098124209 A TW 098124209A TW 98124209 A TW98124209 A TW 98124209A TW I396916 B TWI396916 B TW I396916B
Authority
TW
Taiwan
Prior art keywords
layer
drain
mask
patterned
patterned photoresist
Prior art date
Application number
TW098124209A
Other languages
English (en)
Other versions
TW201104323A (en
Inventor
Chan Chang Liao
Hsien Kun Chiu
Wei Pang Yen
Chao Huan Hsu
Kun Yuan Huang
Original Assignee
Chunghwa Picture Tubes Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chunghwa Picture Tubes Ltd filed Critical Chunghwa Picture Tubes Ltd
Priority to TW098124209A priority Critical patent/TWI396916B/zh
Priority to US12/581,153 priority patent/US7943441B2/en
Publication of TW201104323A publication Critical patent/TW201104323A/zh
Application granted granted Critical
Publication of TWI396916B publication Critical patent/TWI396916B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Description

薄膜電晶體陣列基板之製作方法
本發明係關於一種薄膜電晶體陣列基板之製作方法，特別是一種僅需三道光罩製程即可製作之薄膜電晶體陣列基板之製作方法。
隨著平面顯示器製造技術的提昇，提供大尺寸、高解晰度、高亮度的平面顯示器已非難事，而在生產製造的過程中，除了提高產品的品質及較佳的規格外，良好的品管亦是提高整體製程良率的重要環節。以常見的薄膜電晶體液晶平面顯示器(TFT-LCD)為例，主要的製程包含三部分：薄膜電晶體陣列電路工程(TFT array engineering)、面板工程(cell engineering)、以及模組工程(module engineering)，其中薄膜電晶體陣列電路工程是在玻璃基板上形成矩陣狀排列的薄膜電晶體電路，其包含複數條掃描線、複數條訊號線以及由掃描線及訊號線交叉設置定義出的複數個畫素結構。
習知之薄膜電晶體電路主要是藉由五道光罩才能完整製作畫素結構，且五道光罩各具不同的圖案。此外，隨著大尺寸平面顯示面板的需求，用於製作大尺寸面板的光罩尺寸亦會隨之增加，又每道光罩製程都需使用不同的光罩，且大尺寸光罩的造價將更為昂貴，可以想見的是，大尺寸平面顯示面板將受於光罩的數量及造價，而無法有效壓低其製作成本。
本發明之一目的在於減少製作薄膜電晶體陣列基板所需的光罩數量，以簡化薄膜電晶體陣列基板的製程。
為達上述目的，本發明提供一種薄膜電晶體陣列基板之製作方法。首先，提供一基板，該基板上依序堆疊一半導體層、一歐姆接觸層以及一第一金屬層；接著，圖案化該第一金屬層與該半導體層，形成一源極與一汲極以及一通道設於該源極與該汲極之間；然後，一介電層覆蓋該基板、該源極、該汲極以及通道；接著形成一圖案化光阻於該介電層上，然後移除未被該圖案化光阻覆蓋之該介電層，以曝露出該汲極之部分表面，接著形成一透明導電層覆蓋該圖案化光阻、該汲極曝露之部分表面以及該基板，其後再移除該圖案化光阻，以使覆蓋於該圖案化光阻上方之部分該透明導電層被一併移除，最後形成一閘極於該介電層上，該閘極係設於該源極以及該汲極之間且對應該通道。
本發明所述之薄膜電晶體陣列基板之製作方法僅需三道光罩製程即可製作，可有效地大幅節省光罩成本，並適用於各種尺寸面板的製作。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「電性連接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置電性連接於一第二裝置，則代表該第一裝置可直接連接於該第二裝置，或透過其他裝置或連接手段間接地連接至該第二裝置。
請參考第1圖至第9圖，其係依據本發明之一較佳實施例所繪示之薄膜電晶體陣列基板之製作方法。首先請參考第1圖，提供一基板10，基板10之上表面依序堆疊一半導體層12、一歐姆接觸層14以及一第一金屬層16，其中基板10可以是玻璃基板、塑膠基板或可撓式基板，半導體層12以及歐姆接觸層14包含非晶矽或其他半導體材料，且歐姆接觸層14可以是一重摻雜非晶矽層；第一金屬層16則可由金屬，如：鋁、鉬、鈦、鉻、銅或前述之氮化物，如氧化鈦，或前述之合金或其他導電材料構成。此外，半導體層12與基板10之間可選擇性地形成一遮光層(shielding layer)13，且遮光層13可選自金屬或具有遮光效果的樹脂，以降低半導體層12受背光照射時發生漏電的機率。
如第1圖所示，在第一金屬層16形成後，接著形成一光阻層(圖未示)，並利用一半調光罩(half-tone mask)20或一灰階光罩(gray-tone mask)進行一第一道光罩製程，在第一金屬層16上形成一圖案化遮罩18，其中半調光罩20包含一遮蔽圖案201、一半透區(half-tone region)202以及一透光區203，其中遮蔽圖案201係用於定義薄膜電晶體汲極和源極的圖案，而半透區202係用於定義位於源極和汲極下方的通道。如第1圖所示，利用半調光罩20做為第一道光罩並進行一微影製程，由於半調光罩20在曝光過程中的各區的透光度不同，因此經由該微影製程所形成之圖案化遮罩18的厚度將隨曝光度而異，因而定義出圖案化遮罩18的一第一區域181以及設於第一區域181兩側之一第二區域182，且第二區域182的厚度大於第一區域181。
請參考第2圖，進行一第一蝕刻製程，以圖案化遮罩18為蝕刻遮罩，先移除未被圖案化遮罩18覆蓋的第一金屬層16、歐姆接觸層14以及半導體層12，然後再通入氧氣以進行一灰化製程，減少圖案化遮罩18的厚度直到第一區域181被完全移除後，再以剩餘的第二區域182進行一第二蝕刻製程，移除未被第二區域182覆蓋的部分第一金屬層16，以同時形成薄膜電晶體之一源極22以及一汲極24，且設於源極22與汲極24之間的半導體層12係做為薄膜電 晶體之一通道，其後將剩餘的第二區域182完全移除，如第3圖所示。移除第二區域182的方法可包含前述之灰化製程、一乾式蝕刻製程以及一濕式蝕刻製程。
請參考第4圖，形成一介電層28覆蓋基板10、源極22、汲極24以及該通道。於本較佳實施例中，介電層28可以是一氮化矽層、一氧化矽層或氮氧化矽等介電材料，藉由化學氣相沉積(chemical vapor deposition,CVD)、化學氣相沉積或其他薄膜沉積技術形成。接著在介電層28上形成一光阻層圖未示，另提供一第二光罩進行一第二道光罩製程，將該光阻層圖案化，形成一圖案化光阻30。
接著如第5圖所示，以圖案化光阻30為蝕刻遮罩，進行一第三蝕刻製程，移除未被圖案化光阻30覆蓋之部分介電層28，並曝露汲極24之一部分表面241。接著對部分的圖案化光阻30進行後處理(post-treatment)，使圖案化光阻30的側壁形成底切結構301，曝露出介電層28的部分表面，其中，形成底切結構301的後處理可包含一灰化製程、一等向性蝕刻製程或一電漿製程，將部分圖案化光阻30移除形成具有尖角的底切結構301。
請參考第6圖，藉由濺鍍製程全面地形成一透明導電層32覆蓋圖案化光阻30以及基板10，且透明導電層32與汲極24曝露之部分表面241直接接觸並電性連接，其中透明導電層32係未間斷地自圖案化光阻30表面延伸至汲極24曝露之部分表面241，再延伸至 基板10表面。本較佳實施例之，透明導電層32可以是一銦錫氧化物(ITO)層、或一銦鋅氧化物(IZO)層或其他可導電之透明材料。
請參考第7圖，接著進行一掀舉(lift-off)製程，將圖案化光阻30自介電層28表面移除，同時，移除覆蓋於圖案化光阻30表面之部分透明導電層32，保留覆蓋於汲極24之部分表面241以及基板10上的部分透明導電層321，並曝露介電層28。本較佳實施例進行該掀舉製程的方法可以是一乾式蝕刻製程、一溼式蝕刻製程、一灰化製程或其他可移除光阻且不損傷其他元件結構之方法。
最後，請參考第8圖及第9圖，其中第8圖係為第9圖A-A’的剖面示意圖。首先，形成一第二金屬層(圖未示)覆蓋基板10以及介電層28，接著利用一第三光罩(圖未示)進行一第三道光罩製程將該第二金屬層圖案化，形成一閘極34於介電層28上(如第8圖所示)以及連接閘極34之一資料線36，其中閘極34的位置是在通道上方、源極22與汲極24之間，於此，完成薄膜電晶體的製作。本較佳實施例中，閘極34的材料可包含金屬，如：鋁、鉬、鈦、鉻、銅或前述之合金或其他具有良好抗腐蝕刻性之導電材料。
綜上所述，本發明所揭露之薄膜電晶體陣列基板之製作方法僅需使用三道光罩製程，第一道光罩製程定義源極以及汲極的圖案以及結構，第二道光罩定義出介電層以及圖案化光阻的圖案，最後由第三道光罩定義閘極的位置以及結構。因此，相較於習知五道光罩 製程的作法，本發明不僅簡化整體製程的步驟，且大幅地降低用於製作光罩的成本；此外，本發明使用光罩的製程較少，可減少冗長光罩製作所需用於光阻塗佈、軟烤、硬烤、曝光、顯影、蝕刻以及移除光阻的製程時間，也降低在上述光罩製程中發生缺陷的機率，以明顯提升產品之良率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基板
12‧‧‧半導體層
13‧‧‧遮光層
14‧‧‧歐姆接觸層
16‧‧‧第一金屬層
18‧‧‧圖案化遮罩
181‧‧‧第一區域
182‧‧‧第二區域
20‧‧‧半調光罩
201‧‧‧遮蔽圖案
202‧‧‧半透區
203‧‧‧透光區
22‧‧‧源極
24‧‧‧汲極
241‧‧‧汲極之部分表面
28‧‧‧介電層
30‧‧‧圖案化光阻
301‧‧‧底切結構
32‧‧‧透明導電層
321‧‧‧部分透明導電層
34‧‧‧閘極
第1圖至第9圖係依據本發明之一較佳實施例所繪示之薄膜電晶體陣列基板之製作方法。
10‧‧‧基板
12‧‧‧半導體層
14‧‧‧歐姆接觸層
22‧‧‧源極
24‧‧‧汲極
241‧‧‧汲極之部分表面
28‧‧‧介電層
30‧‧‧圖案化光阻
301‧‧‧底切結構
32‧‧‧透明導電層

Claims (11)

  1. 一種薄膜電晶體陣列基板之製作方法，包含：提供一基板，該基板上依序堆疊一遮光層、一半導體層以及一第一金屬層；圖案化該遮光層、該第一金屬層與該半導體層，形成一源極、一汲極以及設於該源極與該汲極間之一通道；形成一介電層覆蓋該基板、該源極、該汲極以及該通道；形成一圖案化光阻於該介電層上；移除未被該圖案化光阻覆蓋之該介電層，以曝露出該汲極之部分表面；形成一透明導電層覆蓋該圖案化光阻、該汲極曝露之部分表面以及該基板；移除該圖案化光阻，以使覆蓋於該圖案化光阻上方之部分該透明導電層被一併移除；以及於移除該圖案化光阻以及覆蓋於該圖案化光阻上方之部分該透明導電層之後形成一閘極於該介電層上，該閘極係設於該源極以及該汲極之間且對應該通道。
  2. 如請求項1所述之製作方法，其中形成該源極、該汲極與該通道之步驟包含：形成一圖案化遮罩覆該第一金屬層，該圖案化遮罩包含一第一區域以及設於該第一區域兩側之一第二區域，其中該第二 區域的厚度係大於該第一區域；移除未被該圖案化遮罩之該第一區域與該第二區域覆蓋之該第一金屬層與該半導體層；進行一灰化製程，移除該圖案化遮罩之該第一區域；以及移除未被該圖案化遮罩之該第二區域覆蓋之該第一金屬層，以定義出該源極、該汲極以及該通道。
  3. 如請求項2所述之製作方法，其中該圖案化遮罩係由一半調光罩(half-tone mask)所定義。
  4. 如請求項2所述之製作方法，其中該圖案化遮罩係由一灰階光罩(gray-tone mask)所定義。
  5. 如請求項1所述之製作方法，其中該圖案化光阻包含一底切結構。
  6. 如請求項5所述之製作方法，其中移除圖案化光阻之方法包含一掀舉製程。
  7. 如請求項1所述之製作方法，其中該半導體層包含一非晶矽層。
  8. 如請求項7所述之製作方法，其中該半導體層另包含一歐姆接觸層。
  9. 如請求項8所述之製作方法，其中該歐姆接觸層包含一重摻雜非晶矽層。
  10. 如請求項1所述之製作方法，其中該透明導電層係未間斷地自該圖案化光阻表面延伸至該汲極曝露之該部分表面。
  11. 如請求項1所述之製作方法，其中該透明導電層係與該汲極直接接觸。
TW098124209A 2009-07-17 2009-07-17 薄膜電晶體陣列基板之製作方法 TWI396916B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098124209A TWI396916B (zh) 2009-07-17 2009-07-17 薄膜電晶體陣列基板之製作方法
US12/581,153 US7943441B2 (en) 2009-07-17 2009-10-18 Method of forming thin film transistor array substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098124209A TWI396916B (zh) 2009-07-17 2009-07-17 薄膜電晶體陣列基板之製作方法

Publications (2)

Publication Number Publication Date
TW201104323A TW201104323A (en) 2011-02-01
TWI396916B true TWI396916B (zh) 2013-05-21

Family

ID=43465597

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098124209A TWI396916B (zh) 2009-07-17 2009-07-17 薄膜電晶體陣列基板之製作方法

Country Status (2)

Country Link
US (1) US7943441B2 (zh)
TW (1) TWI396916B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI424507B (zh) * 2011-04-15 2014-01-21 Chunghwa Picture Tubes Ltd 薄膜電晶體陣列基板的製造方法
CN102629590B (zh) * 2012-02-23 2014-10-22 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法
TWI553837B (zh) * 2014-06-17 2016-10-11 友達光電股份有限公司 製作顯示面板之方法
CN112526818A (zh) * 2020-12-02 2021-03-19 北海惠科光电技术有限公司 半色调掩膜版和薄膜晶体管阵列基板制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155068A1 (en) * 2005-12-29 2007-07-05 Chang Deok Lee Method for fabricating thin film transistor substrate
TW200917486A (en) * 2007-10-02 2009-04-16 Chunghwa Picture Tubes Ltd Pixel structure and fabricating method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9114018D0 (en) * 1991-06-28 1991-08-14 Philips Electronic Associated Thin-film transistor manufacture
TWI220029B (en) 2000-10-12 2004-08-01 Au Optronics Corp Thin film transistor liquid crystal display and its manufacturing method
CN1267780C (zh) 2002-11-11 2006-08-02 Lg.飞利浦Lcd有限公司 用于液晶显示器的阵列基板及其制造方法
KR100500779B1 (ko) 2003-10-10 2005-07-12 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판의 제조 방법
TWI261927B (en) 2003-12-03 2006-09-11 Quanta Display Inc Method of manufacturing a thin film transistor array
KR101465474B1 (ko) * 2008-01-03 2014-11-27 삼성디스플레이 주식회사 하프톤마스크와, 이의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070155068A1 (en) * 2005-12-29 2007-07-05 Chang Deok Lee Method for fabricating thin film transistor substrate
TW200917486A (en) * 2007-10-02 2009-04-16 Chunghwa Picture Tubes Ltd Pixel structure and fabricating method thereof

Also Published As

Publication number Publication date
US20110014753A1 (en) 2011-01-20
US7943441B2 (en) 2011-05-17
TW201104323A (en) 2011-02-01

Similar Documents

Publication Publication Date Title
JP5588740B2 (ja) Ｔｆｔ−ｌｃｄアレイ基板およびその製造方法
US8735888B2 (en) TFT-LCD array substrate and manufacturing method thereof
US8692258B2 (en) Array substrate of TFT-LCD including a black matrix and method for manufacturing the same
US20170271370A1 (en) Array substrate and method of manufacturing the same, and display panel
US8349630B1 (en) Methods for manufacturing thin film transistor array substrate and display panel
US20080030639A1 (en) Tft-lcd array substrate and manufacturing method thereof
JP2007318144A (ja) Ｔｆｔ−ｌｃｄアレイ基板構造及びその製造方法
US8895334B2 (en) Thin film transistor array substrate and method for manufacturing the same and electronic device
US11087985B2 (en) Manufacturing method of TFT array substrate
US8093110B2 (en) Method for manufacturing thin film transistor
WO2013181909A1 (zh) 薄膜晶体管和阵列基板及其制造方法
JP4808654B2 (ja) アレイ回路基板の製造方法
JP2014140033A (ja) 薄膜トランジスタ及びアレイ基板の製造方法
US20160322404A1 (en) Methods for producing tft array substrate and display apparatus
CN106684038B (zh) 用于4m制程制备tft的光罩及4m制程tft阵列制备方法
TWI412856B (zh) 液晶顯示面板之薄膜電晶體基板與其製作方法
CN101692439B (zh) 薄膜晶体管数组基板的制作方法
US20180323224A1 (en) Method for forming pixel structure
TWI396916B (zh) 薄膜電晶體陣列基板之製作方法
TWI424507B (zh) 薄膜電晶體陣列基板的製造方法
US8263447B2 (en) Pixel structure and manufacturing method thereof and display panel
US7811867B2 (en) Method for manufacturing pixel structure
CN109037241B (zh) Ltps阵列基板及其制造方法、显示面板
WO2014117444A1 (zh) 阵列基板及其制作方法、显示装置
US20080024702A1 (en) Pixel structure and fabrication method thereof

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees