KR100500779B1 - 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판의 제조 방법 Download PDF

Info

Publication number
KR100500779B1
KR100500779B1 KR10-2003-0070698A KR20030070698A KR100500779B1 KR 100500779 B1 KR100500779 B1 KR 100500779B1 KR 20030070698 A KR20030070698 A KR 20030070698A KR 100500779 B1 KR100500779 B1 KR 100500779B1
Authority
KR
South Korea
Prior art keywords
pattern
electrode
gate
forming
thin film
Prior art date
Application number
KR10-2003-0070698A
Other languages
English (en)
Other versions
KR20050034924A (ko
Inventor
류순성
조흥렬
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR10-2003-0070698A priority Critical patent/KR100500779B1/ko
Priority to CNB2004100705314A priority patent/CN1326201C/zh
Priority to US10/950,493 priority patent/US7078279B2/en
Priority to GB0421633A priority patent/GB2407704B/en
Priority to TW093129890A priority patent/TWI249814B/zh
Priority to DE102004048723A priority patent/DE102004048723B4/de
Priority to JP2004293977A priority patent/JP4475578B2/ja
Priority to FR0410642A priority patent/FR2860918B1/fr
Publication of KR20050034924A publication Critical patent/KR20050034924A/ko
Application granted granted Critical
Publication of KR100500779B1 publication Critical patent/KR100500779B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/50—Protective arrangements
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Abstract

본 발명은 기판 구조 및 제조공정을 단순화시킬 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
본 발명은 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속되는 게이트 라인, 게이트 라인과 접속되는 게이트패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터패드 하부전극을 포함하는 소스/드레인 패턴과 상기 소스/드레인 패턴을 따라 그 하부에 형성되는 반도체 패턴을 형성하는 단계와; 상기 박막 트랜지스터를 보호함과 아울러 상기 기판 전면에 보호막을 형성하는 단계와; 상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 보호막을 상기 포토레지스트 패턴을 이용하여 패터닝함으로써 상기 포토레지스트 패턴의 선폭보다 폭이 작은 보호막 패턴을 형성하는 단계와; 상기 박막 트랜지스터와 접속되는 화소전극, 상기 게이트패드 하부전극과 접속되는 게이트패드 상부전극, 상기 데이터패드 하부전극과 접속된 데이터패드 상부전극을 포함함과 아울러 상기 보호막 패턴의 측면으로부터 신장되어 상기 보호막 패턴을 제외한 영역에 형성되는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판의 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 박막 트랜지스터 어레이 기판의 제조방법에 관한 것으로, 특히 마스크 공정수를 줄일 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
이러한 액정패널에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정패널 제조단가 상승의 주요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 4 마스크 공정을 채용한 박막 트랜지스터 어레이 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 패드(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터패드 하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트패드 하부전극(28)와, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)에 접속된 게이트패드 상부전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터패드 하부전극(36)와, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터패드 하부전극(36)과 접속된 데이터패드 상부전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 4 마스크 공정으로 형성된다.
도 3a 내지 도 3d는 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 단면도이다.
도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다.
하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8), 게이트패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 3b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트패드 하부전극(28)이 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터패드 하부전극(36)이 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트패드 상부전극(32), 데이터패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 게이트패드 상부전극(32)는 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)과 전기적으로 접속된다. 데이터패드 상부전극(40)은 제4 컨택홀(38)을 통해 데이터패드 하부전극(36)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 종래의 박막 트랜지스터 기판 및 그 제조방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 박막 트랜지스터 기판의 제조방법이 요구된다.
따라서, 본 발명의 목적은 3 마스크 공정을 채용하여 기판구조 및 제조공정을 단순화시킬 수 있는 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속되는 게이트 라인, 게이트 라인과 접속되는 게이트패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터패드 하부전극을 포함하는 소스/드레인 패턴과 상기 소스/드레인 패턴을 따라 그 하부에 형성되는 반도체 패턴을 형성하는 단계와; 상기 박막 트랜지스터를 보호함과 아울러 상기 기판 전면에 보호막을 형성하는 단계와; 상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 보호막을 상기 포토레지스트 패턴을 이용하여 패터닝함으로써 상기 포토레지스트 패턴의 선폭보다 폭이 작은 보호막 패턴을 형성하는 단계와; 상기 박막 트랜지스터와 접속되는 화소전극, 상기 게이트패드 하부전극과 접속되는 게이트패드 상부전극, 상기 데이터패드 하부전극과 접속된 데이터패드 상부전극을 포함함과 아울러 상기 보호막 패턴의 측면으로부터 신장되어 상기 보호막 패턴을 제외한 영역에 형성되는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 포토레지스트 패턴의 선폭보다 작은 보호막 패턴을 형성하는 단계는 O2 보다 SF6 가 더 첨가된 식각가스를 이용하여 상기 보호막을 패턴하는 단계를 포함하는 것을 특징으로 한다.
상기 SF6 와 O2 의 비율은 3 ~ 10:1 인 것을 특징으로 한다.
상기 포토레지스트 패턴의 선폭보다 작은 보호막 패턴을 형성하는 단계는 상기 보호막을 300~400mtorr 정도의 압력 조건에서 식각하여 상기 보호막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 포토레지스트 패턴의 선폭보다 작은 보호막 패턴을 형성하는 단계는 상기 보호막을 SF6 가스를 이용하여 패턴하는 단계와; 상기 게이트 절연막을 O2 가스와 SF6 가스가 혼합된 혼합가스를 이용하여 패턴하는 단계를 포함하는 것을 특징으로 한다.
상기 O2 가스와 SF6 가스가 혼합된 혼합가스는 SF6 와 O2 의 비율이 약 1:3 정도인 것을 특징으로 한다.
상기 투명전극 패턴을 형성하는 단계는 상기 보호막 패턴 및 포토레지스트 패턴이 남아있는 기판 상에 투명전극 물질을 형성하는 단계와; 상기 포토레지스트 패턴과 그 위의 형성된 투명전극 물질을 스트립 공정으로 제거 하여 상기 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 라인, 상기 반도체 패턴을 사이에 두고 상기 게이트 라인과 절연되게 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 투명전극 패턴을 형성하는 단계는 상기 보호막 패턴에 의해 부분적으로 노출된 상기 박막 트랜지스터의 드레인 전극 및 스토리지 전극을 상기 화소전극과 접속되게 하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터를 보호하는 보호막을 상기 박막 트랜지스터가 형성된 기판 전면에 형성하는 단계와; 상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 보호막을 상기 포토레지스트의 선폭보다 좁게 패터닝하여 보호막 패턴을 형성하는 단계와; 상기 보호막 패턴의 측면으로부터 신장되어 상기 보호막 패턴들 사이에 형성되는 화소전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 11을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5은 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(88) 위에 게이트 절연 패턴(90)을 사이에 두고 교차하게 형성된 게이트 라인(52) 및 데이터 라인(58)과, 그 교차부마다 형성된 박막 트랜지스터(80)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(72)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(72)에 접속된 스토리지 전극(66)과 전단 게이트 라인(52)의 중첩부에 형성된 스토리지 캐패시터(78)와, 게이트 라인(52)에 접속되는 게이트 패드부(82)와, 데이터 라인(58)에 접속되는 데이터 패드부(84)를 구비한다.
박막 트랜지스터(80)는 게이트 라인(52)에 접속된 게이트 전극(54)과, 데이터 라인(58)에 접속된 소스 전극(60)과, 화소 전극(72)에 접속된 드레인 전극(62)과, 게이트 전극(54)과 게이트 절연 패턴(90)을 사이에 두고 중첩되고 소스 전극(60)과 드레인 전극(62) 사이에 채널(70)을 형성하는 활성층(92)을 포함하는 반도체 패턴을 구비한다. 이러한 박막 트랜지스터(80)는 게이트 라인(52)에 공급되는 게이트 신호에 응답하여 데이터 라인(58)에 공급되는 화소전압 신호가 화소 전극(72)에 충전되어 유지되게 한다.
반도체 패턴은 소스 전극(60)과 드레인 전극(62) 사이의 채널부를 포함하면서 소스 전극(60), 드레인 전극(62), 데이터 라인(58), 그리고 데이터패드 하부전극(64)과 중첩되고, 스토리지 전극(66)과 중첩되는 부분을 포함하여 게이트 절연 패턴(90)을 사이에 두고 게이트 라인(52)과는 부분적으로 중첩되게 형성된 활성층(92)을 구비한다. 그리고, 반도체 패턴은 활성층(92) 위에 소스 전극(60), 드레인 전극(62), 스토리지 전극(66), 데이터 라인(58), 그리고 데이터패드 하부전극(64)과 오믹접촉을 위해 형성된 오믹접촉층(66)을 더 구비한다.
화소 전극(72)은 보호막패턴(98)에 의해 외부로 노출된 박막 트랜지스터(80)의 드레인 전극(62)과 접속된다. 화소 전극(72)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(72)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(78)는 전단 게이트 라인(52)과, 그 게이트 라인(52)과 게이트 절연 패턴(90), 활성층(92) 및 오믹접촉층(94)을 사이에 두고 중첩되며 화소전극(72)과 접속된 스토리지 전극(66)으로 구성된다. 여기서 화소전극(72)은 보호막(98) 외부로 노출된 스토리지 전극(66)과 접속된다. 이러한 스토리지 캐패시터(78)는 화소 전극(72)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(52)은 게이트 패드부(82)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(82)는 게이트 라인(52)으로부터 연장되는 게이트패드 하부전극(56)과, 게이트패드 하부전극(56) 위에 접속된 게이트패드 상부전극(74)으로 구성된다.
데이터 라인(58)은 데이터 패드부(84)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(84)는 데이터 라인(58)으로부터 연장되는 데이터패드 하부전극(64)과 데이터패드 하부전극(64) 위에 접속된 데이터패드 상부전극(76)으로 구성된다. 또한, 데이터 패드부(84)는 데이터패드 하부전극(64)과 하부기판(88) 사이에 형성된 게이트 절연 패턴(90), 활성층(92), 그리고 오믹접촉층(94)을 더 포함한다.
게이트 절연 패턴(90)과 보호막 패턴(98)은 화소전극(72)과 게이트패드 상부전극(74) 및 데이터패드 상부전극(76)이 형성되지 않은 영역에 형성된다.
여기서, 보호막 패턴(98) 및 게이트 절연 패턴(90)은 SF6 와 O2 의 비율이 약 3~10:1 정도로 혼합된 식각가스를 이용한 건식식각에 의해 패터닝되거나, 압력이 높은 조건 예를 들어, 300~400mtorr 정도의 압력에서 보호막(98a)이 패터닝된다. 또는, 보호막 패턴(98)은 SF6 가스만으로 패터닝되고, 게이트 절연패턴(90)은 O2 가 첨가되고 SF6 의 비율이 감소된 식각가스에 의해 패터닝될 수 있다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성된다. 3마스크 공정을 이용한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법은 게이트 패턴들을 형성하기 위한 제1 마스크 공정과, 반도체 패턴 및 소스/드레인 패턴들을 형성하기 위한 제2 마스크 공정과, 게이트 절연패턴(90)과 보호막(98)패턴 및 투명전극 패턴들을 형성하기 위한 제3 마스크 공정을 포함하게 된다.
도 6a 내지 도 9e는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 평면도와 단면도들이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제 1 마스크 공정으로 하부기판(88)상에 형성된 게이트 패턴들을 도시한 평면도 및 단면도이다.
하부기판(88) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(52), 게이트 전극(54), 게이트패드 하부전극(56)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 단일층 또는 이중층 구조로 이용된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제2 마스크 공정으로 형성된 소스/드레인 패턴, 반도체 패턴을 포함하는 기판의 평면도 및 단면도이다.
구체적으로, 게이트 패턴들이 형성된 하부기판(88) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연층(90a), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 게이트 절연층(90a)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 도 8a에 도시된 바와 같이 포토레지스트 패턴(71b)을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 도 8b에 도시된 바와같이 포토레지스트 패턴(71b)을 이용한 습식식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(58), 소스 전극(60), 그 소스 전극(60)과 일체화된 드레인 전극(62), 스토리지 전극(64),데이터패드 하부전극(64)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴(71b)을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(94)과 활성층(92)이 형성된다. 이어서, 도 8c에 도시된 바와 같이 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴(71b)이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(94)이 식각된다. 이에 따라, 도 8d에 도시된 바와 같이 채널부의 활성층(92)이 노출되어 소스 전극(60)과 드레인 전극(62)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
도 9a 내지 도 9e는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조 방법 중 제3 마스크 공정으로 형성된 게이트 절연 패턴(90)과 보호막 패턴(98) 및 투명전극 패턴을 포함하는 기판의 평면도 및 단면도이다.
구체적으로, 소스/드레인 패턴들이 형성된 게이트 절연막(90a)상에 스퍼터링 등의 증착방법으로 SiNx, SiOx와 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용되는 보호막(98a)이 전면 증착되고 보호막(98a) 위에 포토레지스트가 전면 도포된다. 이어서, 제3 마스크를 이용한 포토리쏘그래피 공정으로 도 9b에 도시된 바와 같이 포토레지스트 패턴(71c)이 형성된다.
이어서, 포토레지스트 패턴(71c)을 마스크로 보호막(98a) 및 게이트 절연막(90a)이 가스를 이용한 건식식각에 의해 패터닝됨으로써 투명전극 패턴이 형성될 영역을 제외한 영역에 보호막 패턴(98) 및 게이트 절연 패턴(90)이 형성된다. 여기서, 일반적인 식각가스로는 SF6 와 O2 가 약 1:3 정도의 비율로 혼합된 식각가스가 이용되나 본 발명에서는 SF6 의 비율을 더 증가시켜 SF6 와 O2 의 비율이 약 3~10:1 정도로 혼합된 식각가스가 이용된다. 이에 따라, 도 9c에 도시된 바와 같이 포토레지스트 패턴(71c) 하부의 보호막(98a)의 선폭이 포토레지스트 패턴(71c)의 폭보다 좁게 과식각된다. 이와 같이 보호막(98a)이 과식각됨으로써 이 후에 이루어질 리프트 오프 방법에 의한 투명전극 패턴 형성시 그 투명전극 패턴 형성이 용이해진다. 여기서, 보호막(98a)의 과식각 영역(d1)의 폭은 약 2㎛ 이하이다.
구체적으로, SF6 는 SiNx, SiOx와 같은 무기 절연물질과 잘 반응하고 O2 는 포토레지스트 패턴과 잘 반응하게 된다. 따라서, 포토레지스트 패턴(71c)을 마스크로 보호막(98a) 및 게이트 절연막(90a)을 패터닝하는 경우 SF6 와 O2 의 비율이 약 3~10:1 정도로 혼합된 식각가스를 이용하여 식각하면 보호막(98a)의 노출된 측면부가 SF6 에 의해 많은 영향을 받게 되어 더 많이 식각되게 된다. 이에 따라, 도 10a 내지 도 10c에 나타낸 실험결과와 같이 포토레지스터 패턴(71c)의 하부에 형성된 보호막(98a)이 과식각 되게 된다.
또한, 본 발명의 따른 박막 트랜지스터 어레이 기판의 제조방법의 보호막(98a)의 과식각 형성 방법으로는 보호막(98a)을 압력이 높은 조건에서 패터닝한다. 예를 들어, 300~400mtorr 정도의 압력에서 보호막(98a)이 패터닝된다.
구체적으로, 압력이 증가되면 가스분자들간의 충돌횟수가 많아져 분자들의 평균자유행로가 짧아지게 된다. 이로써, 가스분자들의 직진성이 감소됨과 아울러 가스분자들의 좌.우, 상.하 등 불규칙적인 운동이 증가되고 좌.우, 상.하 방향으로 진행하는 가스분자들의 양이 증가되는 만큼 포토레지스트 패턴(71c)의 하부에 형성된 보호막(98a)의 측면이 가스분자들에 의해 더 많은 영향을 받게 된다. 다시 말해서, 포토레지스트 패턴(71c)의 하부에 형성된 보호막(98a)이 과식각 되게 된다.
본 발명의 따른 박막 트랜지스터 어레이 기판의 제조방법의 보호막(98a)의 과식각 형성의 또 다른 방법으로는 보호막(98a) 패턴시 식각공정을 2 단계로 나누어 실시한다.
제1 단계로 도 11a에 도시된 바와 같이 SF6 가스만으로 보호막(98a)을 패턴하게 된다. 이는 상술한 바와 같이, 포토레지스트 패턴(71c)을 마스크로 보호막(98a)을 패터닝하는 경우 SF6 가스에 의해 보호막(98a)의 측면이 가스분자들에 의해 더 많은 영향을 받게 됨으로써 포토레지스트 패턴(71c)의 하부에 형성된 보호막(98a)이 과식각 되게 된다.
이어서, 제2 단계로 도 11b에 도시된 바와 같이 O2 가 첨가되고 SF6 의 비율이 감소된 식각가스에 의해 게이트 절연막(90a)이 패터닝된다. 여기서, SF6 와 O2 의 비율이 약 1:3 정도이다. 이는 SF6 의 양이 감소됨으로써 게이트 절연막(90a)의 과식각을 방지하기 위해서이다. 즉, SF6 가스만으로 게이트 절연막(90a)이 식각되면 게이트 절연막(90a)의 측면부 또한 과식각 됨으로써 그 위에 형성될 투명전극 패턴이 단선되는 문제가 발생하기 때문이다. 따라서, O2 가 첨가되고 SF6 의 비율이 감소된 식각가스에 의해 게이트 절연막(90a)을 패터닝함으로써 게이트 절연패턴(90a)의 측면이 과식각 되는 것을 방지할 수 있다.
이어서, 포토레지스터 패턴(71c)이 남아 있는 기판(88)상에 스퍼터링 등의 증착방법으로 투명전극 물질(74a)이 전면 증착된다. 이때, 포토레지스트 패턴보다 과식각된 보호막 패턴(98)에 의해 투명전극 물질(74a)은 도 9d에 도시된 바와 같이 보호막 패턴(98)과 포토레지스터 패턴(71c) 사이에서 분리되게 형성된다. 투명전극 물질(74a)로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이후, 투명전극 물질(74a)이 전면 증착된 박막 트랜지스터 어레이 기판에서 리프트 오프(lift 0ff) 방법을 이용한 스트립 공정에 의해 포토레지스트 패턴(71c)은 제거된다. 이때 포토레지스트 패턴(71c)위에 증착된 투명전극 물질(74a)은 포토레지스트 패턴(71c)이 떨어져 나가면서 함께 제거되어 도 9e에 도시된 바와 같이 게이트패드 상부전극(74), 화소전극(76) 및 데이터패드 상부전극(85)을 포함하는 투명전극 패턴이 형성된다. 여기서, 과식각된 영역에서는 투명전극 물질(74a)이 분리되어 있음으로 포토레지스트 패턴(71c)이 떨어져 나가는 경우 포토레지스트 패턴(71c)위에 증착된 투명전극 물질(74a)이 용이하게 분리될 수 있게 된다.
즉, 리프트 오프(lift 0ff) 방법을 이용한 스트립 공정시 스트립액(stripper)이 투명전극 물질(74a)의 분리된 영역에 용이하게 침투됨으로써 투명전극 물질(74a)이 용이하게 분리된다.
이로써, 게이트패드 상부전극(74)은 게이트패드 하부전극(56)과 접속되고, 화소 전극(72)은 박막 트랜지스터의 드레인 전극(62) 및 스토리지 캐패시터(78)의 스토리지 전극(66)과 전기적으로 접속되며, 데이터패드 상부전극(85)은 데이터패드 하부전극(64)과 전기적으로 접속된다.
이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 리프트 오프 방법을 이용한 3 마스크 공정에 의해 이루어짐에 따라 기판 구조 및 제조 공정을 더욱 단순화시킴으로써 제조 단가를 더욱 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있다.
특히, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 식각가스를 이용한 식각공에 의해 게이트 절연막 및 보호막을 패턴하는 경우 SF6 의 비율을 더 증가시키거나 압력을 증가시켜 포토레지스트 패턴 하부의 보호막을 과식각 한다. 또는, 보호막과 게이트 절연막의 건식식각공정시 각각의 식각가스 조성을 달리하여 보호막 및 게이트 절연막을 패턴하게 된다.
이에 따라, 리프트 오프 방법에 의한 투명전극 패턴 형성시 그 투명전극 패턴 형성이 용이해진다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 리프트 오프 방법을 이용한 3 마스크 공정에 의해 이루어짐으로써 기판 구조 및 제조 공정이 더욱 단순화된다. 이에 따라, 제조 단가를 더욱 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있다.
특히, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 보호막의 측면부가 과식각되고 그 과식각에 의해 투명전극 패턴이 분리되게 형성됨으로써 스트립공정시 스트립액의 침투가 용이하게 된다. 이에 따라, 리프트 오프 방법에 의해 포토레지스트 패턴의 스트립 공정시 그 포토레지스트 패턴 상에 증착된 투명전극 물질이 용이하게 패턴 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들이다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 5은 도 4에 도시된 박막트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 6a 내지 도 9e는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도들이다.
도 10a 내지 도 10c는 도 9c에 도시된 언더컷 발생에 관한 실험 결과를 나타내는 도면이다.
도 11a 및 11b는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법중 2단계 식각공정을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
2, 52 : 게이트 라인 4, 58 : 데이터 라인
6, 80 : 박막 트랜지스터 8, 54 : 게이트 전극
10, 60 : 소스 전극 12, 62 : 드레인 전극
14, 92 : 활성층 16 : 제1 컨택홀
18, 72 : 화소전극 20, 78 : 스토리지 캐패시터
22, 66 : 스토리지 전극 24 : 제2 컨택홀
26, 82 : 게이트 패드부 28, 56 : 게이트 패드
30 : 제3 컨택홀 32, 74 : 게이트패드 상부전극
34, 84 : 데이터 패드부 38 : 제4 컨택홀
40, 76 : 데이터패드 보호전극 42, 88 : 하부기판
44 : 게이트 절연막 48, 94 : 오믹접촉층

Claims (10)

  1. 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속되는 게이트 라인, 게이트 라인과 접속되는 게이트패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 소스전극과 접속되는 데이터 라인, 상기 데이터 라인과 접속되는 데이터패드 하부전극을 포함하는 소스/드레인 패턴과 상기 소스/드레인 패턴을 따라 그 하부에 형성되는 반도체 패턴을 형성하는 단계와;
    상기 박막 트랜지스터를 보호함과 아울러 상기 기판 전면에 보호막을 형성하는 단계와;
    상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 보호막을 상기 포토레지스트 패턴을 이용하여 패터닝함으로써 상기 포토레지스트 패턴의 선폭보다 폭이 작은 보호막 패턴을 형성하는 단계와;
    상기 박막 트랜지스터와 접속되는 화소전극, 상기 게이트패드 하부전극과 접속되는 게이트패드 상부전극, 상기 데이터패드 하부전극과 접속된 데이터패드 상부전극을 포함함과 아울러 상기 보호막 패턴의 측면으로부터 신장되어 상기 보호막 패턴을 제외한 영역에 형성되는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴의 선폭보다 작은 보호막 패턴을 형성하는 단계는
    O2 보다 SF6 가 더 첨가된 식각가스를 이용하여 상기 보호막을 패턴하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 SF6 와 O2 의 비율은 3 ~ 10:1 인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 포토레지스트 패턴의 선폭보다 작은 보호막 패턴을 형성하는 단계는
    상기 보호막을 300~400mtorr 정도의 압력 조건에서 식각하여 상기 보호막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 포토레지스트 패턴의 선폭보다 작은 보호막 패턴을 형성하는 단계는
    상기 보호막을 SF6 가스를 이용하여 패턴하는 단계와;
    상기 게이트 절연막을 O2 가스와 SF6 가스가 혼합된 혼합가스를 이용하여 패턴하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 O2 가스와 SF6 가스가 혼합된 혼합가스는 SF6 와 O2 의 비율이 약 1:3 정도인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 투명전극 패턴을 형성하는 단계는
    상기 보호막 패턴 및 포토레지스트 패턴이 남아있는 기판 상에 투명전극 물질을 형성하는 단계와;
    상기 포토레지스트 패턴과 그 위의 형성된 투명전극 물질을 스트립 공정으로 제거 하여 상기 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 게이트 라인, 상기 반도체 패턴을 사이에 두고 상기 게이트 라인과 절연되게 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 투명전극 패턴을 형성하는 단계는
    상기 보호막 패턴에 의해 부분적으로 노출된 상기 박막 트랜지스터의 드레인 전극 및 스토리지 전극을 상기 화소전극과 접속되게 하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  10. 기판 상에 박막 트랜지스터를 형성하는 단계와;
    상기 박막 트랜지스터를 보호하는 보호막을 상기 박막 트랜지스터가 형성된 기판 전면에 형성하는 단계와;
    상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 보호막을 상기 포토레지스트의 선폭보다 좁게 패터닝하여 보호막 패턴을 형성하는 단계와;
    상기 보호막 패턴의 측면으로부터 신장되어 상기 보호막 패턴들 사이에 형성되는 화소전극을 포함하는 투명전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
KR10-2003-0070698A 2003-10-10 2003-10-10 박막 트랜지스터 어레이 기판의 제조 방법 KR100500779B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR10-2003-0070698A KR100500779B1 (ko) 2003-10-10 2003-10-10 박막 트랜지스터 어레이 기판의 제조 방법
CNB2004100705314A CN1326201C (zh) 2003-10-10 2004-08-06 薄膜晶体管阵列基板的制造方法
US10/950,493 US7078279B2 (en) 2003-10-10 2004-09-28 Manufacturing method of a thin film transistor array substrate
GB0421633A GB2407704B (en) 2003-10-10 2004-09-29 Manufacturing method of a thin film transistor array substrate
TW093129890A TWI249814B (en) 2003-10-10 2004-10-01 Manufacturing method of a thin film transistor array substrate
DE102004048723A DE102004048723B4 (de) 2003-10-10 2004-10-06 Herstellverfahren für ein Dünnschichttransistorarray-Substrat
JP2004293977A JP4475578B2 (ja) 2003-10-10 2004-10-06 薄膜トランジスタアレイ基板の製造方法
FR0410642A FR2860918B1 (fr) 2003-10-10 2004-10-08 Procede de fabrication d'un substrat de matrice de transistors a couche mince

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0070698A KR100500779B1 (ko) 2003-10-10 2003-10-10 박막 트랜지스터 어레이 기판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050034924A KR20050034924A (ko) 2005-04-15
KR100500779B1 true KR100500779B1 (ko) 2005-07-12

Family

ID=33411801

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0070698A KR100500779B1 (ko) 2003-10-10 2003-10-10 박막 트랜지스터 어레이 기판의 제조 방법

Country Status (8)

Country Link
US (1) US7078279B2 (ko)
JP (1) JP4475578B2 (ko)
KR (1) KR100500779B1 (ko)
CN (1) CN1326201C (ko)
DE (1) DE102004048723B4 (ko)
FR (1) FR2860918B1 (ko)
GB (1) GB2407704B (ko)
TW (1) TWI249814B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560400B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101112538B1 (ko) 2004-07-27 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101107246B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
TWI287659B (en) 2005-08-25 2007-10-01 Chunghwa Picture Tubes Ltd Multi-domain vertical alignment liquid crystal display panel, thin film transistor array, and methods of fabricating the same
TWI339442B (en) 2005-12-09 2011-03-21 Samsung Mobile Display Co Ltd Flat panel display and method of fabricating the same
KR100818887B1 (ko) * 2005-12-14 2008-04-02 엘지.필립스 엘시디 주식회사 액정 표시장치 및 그 제조 방법
CN100367488C (zh) * 2006-02-13 2008-02-06 友达光电股份有限公司 薄膜晶体管阵列基板的制造方法
WO2007099690A1 (ja) * 2006-02-28 2007-09-07 Pioneer Corporation 有機トランジスタ及びその製造方法
KR101228475B1 (ko) * 2006-06-05 2013-01-31 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US20080023703A1 (en) * 2006-07-31 2008-01-31 Randy Hoffman System and method for manufacturing a thin-film device
KR101326134B1 (ko) * 2007-02-07 2013-11-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN100446222C (zh) * 2007-03-28 2008-12-24 友达光电股份有限公司 薄膜晶体管基板的制造方法
TWI383502B (zh) * 2007-10-02 2013-01-21 Chunghwa Picture Tubes Ltd 畫素結構及其製造方法
TWI396916B (zh) * 2009-07-17 2013-05-21 Chunghwa Picture Tubes Ltd 薄膜電晶體陣列基板之製作方法
KR20110061773A (ko) * 2009-12-02 2011-06-10 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR101801974B1 (ko) * 2009-12-31 2017-11-28 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 액정표시장치 및 이들의 제조방법
US8871590B2 (en) 2009-12-31 2014-10-28 Lg Display Co., Ltd. Thin film transistor array substrate, liquid crystal display device including the same and fabricating methods thereof
CN103151359B (zh) 2013-03-14 2015-11-11 京东方科技集团股份有限公司 一种显示装置、阵列基板及其制作方法
KR102151235B1 (ko) * 2013-10-14 2020-09-03 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
JP6693128B2 (ja) * 2014-09-26 2020-05-13 東レ株式会社 有機ｅｌ表示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05323373A (ja) * 1992-05-22 1993-12-07 Fujitsu Ltd 薄膜トランジスタパネルの製造方法
EP0638202A1 (en) * 1993-03-01 1995-02-15 General Electric Company Self-aligned thin-film transistor constructed using lift-off technique
EP0619601A2 (en) 1993-04-05 1994-10-12 General Electric Company Self-aligned thin-film transistor constructed using lift-off technique
US5391507A (en) * 1993-09-03 1995-02-21 General Electric Company Lift-off fabrication method for self-aligned thin film transistors
JP2661561B2 (ja) * 1994-10-27 1997-10-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
KR100225098B1 (ko) * 1996-07-02 1999-10-15 구자홍 박막트랜지스터의 제조방법
US5830774A (en) * 1996-06-24 1998-11-03 Motorola, Inc. Method for forming a metal pattern on a substrate
US6107641A (en) * 1997-09-10 2000-08-22 Xerox Corporation Thin film transistor with reduced parasitic capacitance and reduced feed-through voltage
KR100453176B1 (ko) * 1998-06-13 2005-04-08 엘지.필립스 엘시디 주식회사 액정표시장치의제조방법
TW415109B (en) * 1999-04-01 2000-12-11 Hannstar Display Corp Structure and fabrication of thin-film transistor (TFT) array
KR100653467B1 (ko) * 1999-12-24 2006-12-04 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터-액정표시소자의 제조방법
KR100583979B1 (ko) * 2000-02-11 2006-05-26 엘지.필립스 엘시디 주식회사 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
JP2002237594A (ja) * 2001-02-02 2002-08-23 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ、薄膜トランジスタの製造方法および薄膜トランジスタを含むディスプレイ・デバイス
JP2002250934A (ja) * 2001-02-26 2002-09-06 Sharp Corp 液晶用マトリクス基板の製造方法
KR100748857B1 (ko) 2001-03-30 2007-08-13 엘지.필립스 엘시디 주식회사 박막트랜지스터와 이를 포함하는 어레이기판 제조방법
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법
KR100796795B1 (ko) * 2001-10-22 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
TW522570B (en) * 2001-11-06 2003-03-01 Hannstar Display Corp Manufacturing method of thin film transistor array substrate and its structure

Also Published As

Publication number Publication date
KR20050034924A (ko) 2005-04-15
GB2407704B (en) 2005-09-14
CN1326201C (zh) 2007-07-11
FR2860918A1 (fr) 2005-04-15
US20050079657A1 (en) 2005-04-14
DE102004048723A1 (de) 2005-06-09
GB2407704A (en) 2005-05-04
JP4475578B2 (ja) 2010-06-09
TW200514198A (en) 2005-04-16
DE102004048723B4 (de) 2011-05-19
CN1606125A (zh) 2005-04-13
US7078279B2 (en) 2006-07-18
FR2860918B1 (fr) 2007-02-23
JP2005123610A (ja) 2005-05-12
TWI249814B (en) 2006-02-21
GB0421633D0 (en) 2004-10-27

Similar Documents

Publication Publication Date Title
KR100456151B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100561646B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101157978B1 (ko) 액정표시패널의 제조방법
KR100499371B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100500779B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR100904270B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100598737B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20050112645A (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR20050035643A (ko) 액정표시패널 및 그 제조 방법
KR101473675B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20070000893A (ko) 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
KR20050036048A (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100869740B1 (ko) 액정표시소자 및 그 제조방법
KR20080055314A (ko) 액정표시장치 및 그 제조방법
KR20050001936A (ko) 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법
KR100499376B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20050035660A (ko) 액정표시패널 및 그 제조 방법
KR20050115742A (ko) 표시 소자용 박막 트랜지스터 모기판 및 그 제조 방법
KR101159388B1 (ko) 액정표시소자와 그 제조 방법
KR20040086927A (ko) 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그제조 방법
KR20040064466A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101023715B1 (ko) 액정표시장치의 제조방법
KR100558717B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100558713B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100583314B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150629

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 15